KR101362025B1 - 고온에서 가요성 반도체 장치를 제공하는 방법 및 그 가요성 반도체 장치 - Google Patents

고온에서 가요성 반도체 장치를 제공하는 방법 및 그 가요성 반도체 장치 Download PDF

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숀 오'루크
커티스 모이어
스콧 아제노
더크 보테쉬
베리 오'브리엔
마이클 마아스
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아리조나 보드 오브 리젠츠 퍼 앤 온 비하프 오브 아리조나 스테이트 유니버시티
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Abstract

일부 실시예들은 반도체 장치를 제공하는 방법을 포함한다. 이 방법은: (a) 가요성 기판을 제공하는 단계; (b) 상기 가요성 기판 위에 적어도 하나의 재료층을 피착하는 단계 - 상기 가요성 기판 위의 상기 적어도 하나의 재료층의 피착은 적어도 180℃의 온도에서 발생함 -; 및 (c) 금속층과 아몰퍼스 실리콘층 사이에 확산 장벽을 제공하는 단계를 포함할 수 있다. 다른 실시예들도 본 출원에서 개시된다.

Description

고온에서 가요성 반도체 장치를 제공하는 방법 및 그 가요성 반도체 장치{METHOD OF PROVIDING A FLEXIBLE SEMICONDUCTOR DEVICE AT HIGH TEMPERATURES AND FLEXIBLE SEMICONDUCTOR DEVICE THEREOF}
발명자: 오'루크 숀(미국 아리조나주 템피시)
모이어 커티스(미국 아리조나주 피닉스시)
아제노 스콧(미국 아리조나주 피닉스시)
보테쉬 더크(미국 아리조나주 메사시)
오'브리엔 베리(미국 아리조나주 챈들러시)
마아스 마이클(미국 아리조나주 피닉스시)
양수인: 아리조나 주립대(미국 아리조나주 스캇츠데일시)를 대표한
아리조나 이사회
변리사: 브라이언 케이브 엘엘피(미국 아리조나주 피닉스시)
관련 출원의 상호참조
본 출원은, 2009년 5월 29일 출원된 미국 가출원번호 61/182,464호와 2009년 7월 30일 출원된 미국 가출원번호 61/230,051호의 우선권 혜택을 주장한다. 본 출원은, 2008년 12월 2일 출원된 미국 가출원번호 61/119,303호의 우선권 혜택을 주장하는 2009년 11월 30일 출원된 PCT 출원번호 PCT/US09/66114호의 일부계속출원이다. 본 출원은 또한, 2008년 12월 2일 출원된 미국 가출원번호 61/119,248호의 우선권 혜택을 주장하는 2009년 11월 30일 출원된 PCT 출원번호 PCT/US09/66111호의 일부계속출원이다. 본 출원은 또한, 2008년 12월 2일 출원된 미국 가출원번호 61/119,217호의 우선권 혜택을 주장하는 2009년 12월 1일 출원된 PCT 출원번호 PCT/US09/66259호의 일부계속출원이다.
미국 가출원번호 제61/182,464호, 미국 가출원번호 제61/230,051호, PCT 출원번호 PCT/US09/66114호, 미국 가출원번호 제61/119,303호, PCT 출원 번호 PCT/US09/66111호, 미국 가출원번호 제61/119,248호, PCT 출원번호 PCT/US09/66259호, 및 미국 가출원번호 제61/119,217호는 본 명세서에서 참조용으로 인용한다.
연방 후원 연구 또는 개발에 관한 진술
미국 정부는, 본 발명에서 지불완료 실시권(paid-up license)을 가지며, 제한된 상황에서 특허권자에게 미 육군 연구소 승인/계약 번호 W911NF-04-2-0005 조항에 따른 온당한 조건으로 제3자에 실시허가할 것을 요청할 권리를 가진다.
본 발명은, 대체로 가요성 기판(flexible substrate) 상의 반도체 처리에 관한 것으로, 더 구체적으로는, 고온에서 가요성 기판 상의 반도체 처리 및 그 반도체 장치에 관한 것이다.
전자 산업에서, 가요성 기판은 전자 회로용의 베이스(base)로서 빠르게 인기를 얻어가고 있다. 가요성 기판은, 예를 들어, 많은 플라스틱과 같은 광범위한 재료를 포함할 수 있다. 일단 원하는 전자 소자, 회로 또는 회로들이 가요성 기판의 표면 위에 형성되고 나면, 가요성 기판은 최종 제품에 부착되거나 추가의 구조물에 병합될 수 있다. 이와 같은 제품 또는 구조물의 전형적인 예로는, 평판 디스플레이 상의 액티브 매트릭스, 소매점의 다양한 제품 상의 RFID(무선-주파수 식별자) 태그, 다양한 센서 등이 있다.
예를 들어, 개선된 파라미터 특성 및/또는 수명, 및 감소된 굽힘(bowing), 뒤틀림(warping), 및/또는 왜곡(distortion)과 같은 개선된 전기적 특성을 허용하는, 가요성 기판 상에서 반도체 장치를 제조하기 위한 프로세스를 개발할 필요가 있다.
실시예들의 추가적 설명을 용이하게 하기 위해, 다음과 같은 도면들이 제공된다:
도 1은, 제1 실시예에 따른, 반도체 장치를 제공하는 방법의 일례를 도시한다;
도 2는, 제1 실시예에 따른, 가요성 기판을 제공하는 프로시져의 일례를 도시한다;
도 3은, 제1 실시예에 따른, 가요성 기판을 준비하는 프로세스의 일례를 도시한다;
도 4는, 제1 실시예에 따른, 가요성 기판의 일례의 상부도를 도시한다;
도 5는, 제1 실시예에 따른, 도 4의 가요성 기판을 보호 템플릿에 부착한 후의 가요성 기판 어셈블리의 일례의 부분 단면도를 도시한다;
도 6은, 제1 실시예에 따른, 캐리어 기판(carrier substrate)을 가요성 기판 어셈블리에 결합한 후의 도 5의 가요성 기판 어셈블리의 일례의 부분 단면도를 도시한다;
도 7은, 제1 실시예에 따른, 도 5의 가요성 기판 어셈블리를 처리하는 프로세스의 일례를 도시한다;
도 8은, 제1 실시예에 따른, 가요성 기판 어셈블리의 절단 후 도 5의 가요성 기판 어셈블리의 일례의 단면도를 도시한다;
도 9는, 제1 실시예에 따른, 정렬 탭(alignment tab)을 제거한 후 도 5의 가요성 기판 어셈블리의 일례의 단면도를 도시한다;
도 10은, 제1 실시예에 따른, 가요성 기판 어셈블리로부터 보호 재료를 제거한 후 도 5의 가요성 기판 어셈블리의 일례의 단면도를 도시한다;
도 11은, 제1 실시예에 따른, 반도체 소자를 제공하는 프로시져의 일례를 도시한다;
도 12는, 제1 실시예에 따른, 하나 이상의 제1 반도체 소자를 제공하는 프로세스의 일례를 도시한다;
도 13은, 제1 실시예에 따른, 게이트 금속층을 제공한 후 반도체 장치의 장치 구축 영역(device build area)의 일례의 단면도를 도시한다;
도 14는, 제1 실시예에 따른, 게이트 금속층을 제공한 후 반도체 장치의 게이트 콘택 구축 영역(gate contact build area)의 일례의 단면도를 도시한다;
도 15는, 제1 실시예에 따른, 활성 스택층(active stack layer)을 제공한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 16은, 제1 실시예에 따른, 활성 스택층을 제공한 후 도 14의 반도체 장치의 게이트 콘택 구축 영역의 일례의 단면도를 도시한다;
도 17은, 제1 실시예에 따른, 메사 패시베이션층(mesa passivation layer)을 제공한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 18은, 제1 실시예에 따른, 메사 패시베이션층을 제공한 후 도 14의 반도체 장치의 게이트 콘택 구축 영역의 일례의 단면도를 도시한다;
도 19는, 제1 실시예에 따른, 하나 이상의 메사 패시베이션층-이후 에칭(post-mesa passivation layer etches)을 수행한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 20은, 제1 실시예에 따른, 하나 이상의 메사 패시베이션층-이후 에칭을 수행한 후 도 14의 반도체 장치의 게이트 콘택 구축 영역의 일례의 단면도를 도시한다;
도 21은, 제1 실시예에 따른, 하나 이상의 콘택 요소(contact element)를 제공한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 22는, 제1 실시예에 따른, 하나 이상의 콘택 요소를 제공한 후 도 14의 반도체 장치의 게이트 콘택 구축 영역의 일례의 단면도를 도시한다;
도 23은, 제1 실시예에 따른, 제1 유전체 재료를 제공하는 프로세스의 일례를 도시한다;
도 24는, 제1 실시예에 따른, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료를 에칭한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 25는, 제1 실시예에 따른, 제2 금속층 및 ITO층을 제공한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 26은, 제1 실시예에 따른, 실리콘 질화물층을 제공한 후 도 13의 반도체 장치의 장치 구축 영역의 일례의 단면도를 도시한다;
도 27은, 제2 실시예에 따른, 가요성 기판을 평탄화하는 방법의 일례를 도시한다;
도 28은, 제2 실시예에 따른, 도 27의 방법에 따른 반도체 장치의 일례의 단면도를 도시한다;
도 29는, 제1 실시예에 따른, 반도체 장치의 일부의 상부도를 도시한다; 그리고
도 30은, 유전체 재료의 두께 대 기판의 회전 속도(spin rate)의 그래프를 도시한다.
예시의 간략화와 명료화를 위해, 도면들은 일반적 방식의 구성을 예시하며, 공지된 부분 및 기술의 설명과 세부사항은 본 발명을 불필요하게 모호하게 하지 않도록 생략될 것이다. 추가로, 도면 내의 요소들은 반드시 축척 비율대로 도시된 것은 아니다. 예를 들어, 도면들 내의 요소들 중 일부의 크기는, 본 발명의 다양한 실시예들의 이해를 향상시키도록, 다른 요소에 비해 과장될 수 있다. 상이한 도면들에서 동일한 참조 번호는 동일한 요소를 나타낸다.
상세한 설명 및 청구항에서 용어 "제1", "제2", "제3", "제4"등은, 만일 사용되는 경우, 유사한 요소들간을 구분하기 위해 사용되며, 특정한 순차적 또는 시간적 순서를 기술하기 위한 것은 아니다. 이렇게 사용된 용어들은 적절한 상황하에서 교환가능하므로, 본 명세서에서 설명되는 실시예들은, 여기서 예시되거나 기타의 방식으로 설명된 것과는 다른 순서로 동작할 수 있다는 것을 이해하여야 한다. 또한, 용어 "포함하다" 및 "갖다"와 그 파생어들은, 비-배타적 포함(non-exclusive inclusion)을 아우르도록 의도된 것이므로, 요소들의 목록을 포함하는 프로세스, 방법, 시스템, 제품, 장치, 또는 기구는 반드시 이들 요소들만으로 한정되는 것은 아니며, 명시적으로 열거되지 않은 다른 요소들 또는 이와 같은 프로세스, 방법, 시스템, 제품, 장치, 또는 기구에 부수하는 다른 요소들을 포함할 수 있다.
상세한 설명 및 청구항에서 용어 "좌", "우", "전", "후", "상부", "하부", "위", "아래" 등은, 만일 사용되는 경우, 설명의 목적을 위해 사용되며, 반드시 영구적인 상대적 위치를 설명하기 위한 것은 아니다. 이렇게 사용된 용어들은 적절한 상황하에서 교환가능하므로, 본 명세서에서 설명되는 실시예들은, 여기서 예시되거나 기타의 방식으로 설명된 것과는 다른 배향(orientation)에서 동작할 수 있다는 것을 이해하여야 한다.
용어 "결합", "결합된", "결합하다", "결합하는" 등은, 광의적으로 이해되어야 하며, 2개 이상의 요소 또는 신호를, 전기적, 기계적, 및/또는 기타의 방식으로 접속하는 것을 말한다. 2개 이상의 전기적 요소들은 전기적으로 함께 결합될 수 있으나 기계적 또는 기타의 방식으로 결합되지 않을 수 있다; 2개 이상의 기계적 요소들은 기계적으로 함께 결합될 수 있으나 전기적 또는 기타의 방식으로 결합되지 않을 수 있다; 2개 이상의 전기적 요소들은 기계적으로 함께 결합될 수 있으나 전기적 또는 기타의 방식으로 결합되지 않을 수 있다. 결합은, 임의의 길이의 시간, 예를 들어, 영구적 또는 반영구적 또는 일시적일 수 있다.
전기적 "결합" 등은 광의로 해석되어야 하며, 전력 신호, 데이터 신호, 및/또는 기타 유형이나 조합의 전기 신호를 불문하고 임의의 전기 신호가 연루된 결합을 포함한다. 기계적 "결합" 등은 광의로 해석되어야 하며, 모든 유형의 기계적 결합을 포함한다. 단어 "결합된" 등의 부근에 있는 단어 "제거가능하게", "제거가능한" 등은, 그 관심대상의 결합 등이 제거가능하거나 제거가능하지 않다는 것을 의미하는 것은 아니다.
일부 실시예들은 반도체 장치를 제공하는 방법을 포함한다. 이 방법은: (a) 가요성 기판을 제공하는 단계; (b) 상기 가요성 기판 위에 적어도 하나의 재료층을 피착하는 단계 - 상기 가요성 기판 위의 상기 적어도 하나의 재료층의 피착은 적어도 180℃의 온도에서 발생함 -; (c) 금속층과 아몰퍼스 실리콘층 사이에 확산 장벽을 제공하는 단계를 포함할 수 있다.
또 다른 실시예에서, 반도체 장치를 제공하는 방법은: (a) 캐리어 기판을 제공하는 단계; (b) 평탄화될 수 있는 가요성 기판을 제공하는 단계; (c) 상기 캐리어 기판을 상기 가요성 기판에 결합하는 단계, (d) 상기 기판 위에 게이트 금속층을 피착하는 단계; (e) 상기 게이트 금속층 위에 하나 이상의 실리콘 포함층들을 피착하는 단계 - 상기 피착의 온도는 적어도 1800℃에 도달함 -; (f) 상기 하나 이상의 실리콘 포함층 위에 하나 이상의 콘택 요소를 피착하는 단계 - 상기 하나 이상의 콘택 요소는 확산 장벽을 가질 수 있음 -; (g) 상기 하나 이상의 콘택 요소 위에 제1 유전체 재료를 피착하는 단계 - 상기 제1 유전체 재료는 유기 실록산 계열의 유전체 재료를 포함함 -; (h) 상기 제1 유전체 재료 위에 제2 유전체 재료를 피착하는 단계 - 상기 제2 유전체 재료는 실리콘 질화물을 포함함 -, 및 (i) 상기 제1 유전체 재료, 상기 제2 유전체 재료, 상기 가요성 기판, 상기 캐리어 기판, 상기 게이트 금속층, 상기 하나 이상의 실리콘 포함층, 및 상기 하나 이상의 콘택 요소를 베이킹하는 단계 - 상기 베이킹의 온도는 200℃에 도달함 - 를 포함할 수 있다.
다른 실시예들은 반도체 장치를 포함한다. 이 반도체 장치는: (a) 가요성 기판; (b) 상기 가요성 기판 위의 금속 게이트층; (c) 실리콘 질화물 게이트 유전체 위의 아몰퍼스 실리콘층 - 상기 아몰퍼스 실리콘층은 적어도 180℃ 온도의 프로세스 동안에 피착됨 -; (d) N+ 아몰퍼스 실리콘층; (e) 금속층; 및 (f) 상기 금속층과 상기 N+ 아몰퍼스 실리콘층 사이에 위치한 확산 장벽을 포함할 수 있다.
본 명세서에서 사용될 때 용어 "굽힘(bowing)"은, 상부면 및 하부면 또는 기판의 주면(major surface)에 평행한 정중면(median plane)에 대한 기판의 곡률을 의미한다. 본 명세서에서 사용될 때 용어 "뒤틀림(warping)"은, 상부면 및 하부면 또는 기판의 주면에 수직인 z축에 관한 기판의 선형적 변위를 의미한다. 본 명세서에서 사용될 때 용어 "왜곡"은, 기판 인플레인(즉, 상부면 및 하부면 또는 기판의 주면에 평행한 x-y 평면)의 변위를 의미한다. 예를 들어, 왜곡(distortion)은 기판의 x-y 평면에서의 수축 및/또는 기판의 x-y 평면에서의 팽창을 포함할 수 있다.
본 명세서에서 사용될 때 용어 "CTE 정합된 재료"는, 기준 재료의 CTE와는 약 20 퍼센트(%) 미만 만큼 상이한 열 팽창 계수(CTE; Coefficient of Thermal Expansion)를 갖는 재료를 의미한다. 양호하게는, CTE들은 약 10%, 5%, 3%, 또는 1% 미만만큼 상이하다. 본 명세서에서 사용될 때, "광택처리(polish)"는, 표면을 연마처리(lapping) 및 광택처리하거나, 표면을 연마처리만 하는 것을 의미할 수 있다.
도면들을 참조하면, 도 1은, 제1 실시예에 따른 반도체 장치를 제공하는 방법(100)의 일례를 도시한다. 동일하거나 상이한 실시예에서, 방법(100)은 가요성 기판 상에 박막 트랜지스터를 제공하는 방법으로 간주될 수 있다. 방법(100)은 단순히 예시일 뿐이며, 본 명세서에서 제시된 실시예들만으로 제한되는 것은 아니다. 방법(100)은, 본 명세서에서 구체적으로 도시되거나 설명되지 않은 많은 상이한 실시예 또는 예들에서 채용될 수 있다.
방법(100)은 가요성 기판을 제공하는 프로시져(110)를 포함한다. 도 2는, 제1 실시예에 따른, 가요성 기판을 제공하는 프로시져(110)를 도시하는 플로차트이다.
프로시져(110)는, 가요성 기판을 공급하는 프로세스(211)를 포함한다. 본 명세서에서 사용될 때 용어 "가요성 기판"은 그 형상을 용이하게 개조할 수 있는 가요성 재료를 포함하는 단독형 기판(free-standing substrate)을 의미한다. 일부 실시예들에서, 프로세스(211)는 가요성 기판에 낮은 탄성률(low elastic modulus)을 제공하는 단계를 포함할 수 있다. 예를 들어, 낮은 탄성률은, 약 5기가파스칼(GPa)보다 작은 탄성률이라고 간주될 수 있다.
많은 예에서, 가요성 기판은 플라스틱 기판이다. 예를 들어, 가요성 기판은, 폴리에틸렌 나프탈레이트(PEN; polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET; polyethylene terephthalate), 폴리에터설폰(PES; polyethersulfone), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 사이클로 올레핀 코폴리머(cyclic olefin copolymer), 또는 액정 폴리머(liquid crystal polymer)를 포함할 수 있다.
많은 예에서, 가요성 기판은, 가요성 기판의 하나 이상의 면에서 코팅을 포함할 수 있다. 코팅은, 가요성 기판의 스크래치 저항을 개선시키고, 및/또는, 기판 표면 상의 아웃개싱(outgassing) 또는 올리고머 결정화(oligomer crystallization)를 방지하는데 도움을 줄 수 있다. 게다가, 코팅은, 코팅이 입혀진 가요성 기판 면을 평탄화할 수 있다. 코팅은 왜곡 감소에도 도움이 될 수 있다. 일부 예에서, 코팅은 전기 장치가 제조되는 가요성 기판면에만 입혀질 수 있다. 다른 예에서, 코팅은 가요성 기판의 양면에 입혀진다. 다양한 실시예들에서, 가요성 기판은 미리-평탄화되어 제공될 수 있다. 예를 들어, 가요성 기판은, 상표명 "planarized Teonex® Q65"로 판매되는, 일본 도쿄의 DuPont Teijin Films으로부터의 PEN 기판일 수 있다. 다른 실시예에서, 가요성 기판은, 제공된 후에 평탄화될 수 있다. 예를 들어, 방법(2700)(도 27)은 기판을 평탄화하는 방법을 제공한다.
가요성 또는 플라스틱 기판의 두께는, 약 25 마이크로미터(㎛) 내지 약 300 ㎛의 범위에 있을 수 있다. 동일하거나 상이한 실시예에서, 가요성 또는 플라스틱 기판의 두께는, 약 100 ㎛ 내지 약 200 ㎛의 범위에 있을 수 있다.
일부 예에서, 가요성 기판은, 종이 커터(paper cutter)나 한쌍의 세라믹 가위(ceramic scissors)를 이용하여 한 롤의 플라스틱 재료로부터 한 시트의 플라스틱 기판을 절단함으로써 제공될 수 있다. 다양한 예에서, 플라스틱 기판을 절단한 후에, 절단된 시트를 질소 건(nitrogen gun)으로 블로우(blow) 세정할 수 있다. 프로시져(110)의 일부 실시예에서, 절단 및 블로우 프로세스들 중 어느 하나 또는 양자 모두는, 프로세스(211)의 일부가 아니라, 이하에서 기술되는 프로세스(212)의 일부일 수 있다.
도 2의 프로시져(110)는, 가요성 기판을 준비하는 프로세스(212)를 계속한다. 도 3은, 제1 실시예에 따른, 가요성 기판을 제공하는 프로시져(212)를 도시하는 플로차트이다.
도 2의 프로세스(212)는, 가요성 기판을 베이킹(baking)하는 동작(330)을 포함할 수 있다. 가요성 기판의 베이킹은, 방법(100)(도 1) 동안에 잠재적으로 침출(leach out)될 수 있는 가요성 기판 내의 올리고머(oligomers) 및 기타 화학물질을 릴리스하는데 도움을 줄 수 있다.
일부 예에서, 가요성 기판은 진공 베이킹 프로세스를 이용하여 베이킹될 수 있다. 예를 들어, 가요성 기판을 포함하는 오븐 내의 온도는, 약 2 내지 3 시간에 걸쳐 약 160℃ 내지 약 200℃까지 상승(ramp up)될 수 있다. 가요성 기판은, 약 160℃ 내지 약 200℃의 온도와 약 1 밀리토르(mTorr) 내지 약 10 밀리토르의 압력에서 1시간 동안 베이킹될 수 있다. 그 다음, 오븐 내의 온도는 약 90℃ 내지 약 115℃ 사이로 하강될 수 있으며, 가요성 기판은 약 8시간 이상 동안 베이킹될 수 있다. 다른 베이킹 프로세스들도 사용될 수 있다. 베이킹 프로세스가 완료된 후, 가요성 기판은 베이킹된 임의의 잔여물 또는 화학물질을 와이핑(wiping) 세정될 수 있다.
후속해서, 도 3의 프로세스(212)는, 보호 템플릿(protective template)을 제공하는 동작(331)을 포함한다. 보호 템플릿은, 가요성 기판과 롤러 및/또는 다양한 처리 장비의 핸들링 메커니즘 사이의 보호층뿐만 아니라 가요성 기판의 배치를 위한 가이드(guide)로서 역할할 수 있다. 일부 예에서, 보호 템플릿은 한 시트의 마일러(mylar) 또는 임의의 비싸지 않은 플라스틱이다.
보호 템플릿은, 50 ㎛ 내지 15 mm 두께일 수 있으며, 약 0.5m(미터) 내지 약 1.5m의 길이로 절단될 수 있다. 다양한 실시예들에서, 동작(331)의 일부로서, 보호 템플릿은, 반으로 접혀, 접힌채로 고정되도록 롤러를 통해 주행한다(예를 들어, 핫 롤 라미네이터(hot roll laminator)). 캐리어 기판의 라인 트레이스(line trace)는 또한, 동작(331)의 일부로서 보호 시트의 배면(back side) 상에 만들어질 수 있다. 추가로, 보호 템플릿은, 보호 템플릿을 납작하게(flatten) 하는데 도움을 주도록 약 90℃ 내지 약 110℃에서 약 5분 내지 약 10분 동안 베이킹될 수 있다.
도 3의 프로세스(212)는, 가요성 기판의 제1 면의 적어도 일부에 보호 재료를 도포(applying)하는 동작(332)을 계속한다. 일부 실시예에서, 보호 재료는, 가요성 재료의 평탄화된 표면의 적어도 일부 위에 가해질 수 있다. 일부 예에서, 보호 재료는 가요성 기판의 일부에 도포되지 않는다.
보호 재료는, 스크래치 또는 접착제가 가요성 기판의 평탄화된 표면을 덮지 못하게 하며, 따라서 결함을 감소시킨다. 일부 예에서, 청색 로우 태크 테이프(low tack tape)(예를 들어, Semiconductor Equipment Corporation, 부품 번호 18133-7.50) 또는 마일러가, 보호 재료로서 사용될 수 있다. 보호 재료는 약 25 ㎛ 내지 약 100 ㎛ 두께일 수 있다. 예를 들어, 보호 재료는 약 70 ㎛ 두께일 수 있다. 일부 예에서, 보호 재료는, 보호 재료와 가요성 기판 사이의 기포(air bubble)를 제거하기 위해 롤러를 사용하여 가요성 기판의 평탄화된 표면 상에 보호 재료를 롤링함으로써 도포된다.
후속해서, 도 3의 프로세스(212)는, 가요성 기판과 보호 재료를 웨이퍼 형상으로 절단하는 동작(333)을 포함한다. (있다면, 평탄화된 면이 위를 향하는) 가요성 기판 및/또는 보호 재료 내에 웨이퍼 형상을 프레싱(press)하기 위해 펀치 컷 템플릿(punch cut template)이 사용될 수 있다. 한 실시예에서, 펀치 컷 템플릿은, 보호 재료와 가요성 기판 내에 동시에 일시적 또는 영구적 자국을 생성하기 위해 사용된다.
만일 펀치 컷 템플릿의 프레싱이 가요성 기판을 완전히 관통절단하면, 가요성 기판은 스크랩되는데(scrapped), 이것은 프레스 컷이 가요성 기판 전체를 통해 전파하는 균열(crack)을 가요성 기판 상의 코팅에 생성할 수 있기 때문이다. 프레싱을 이용하여 가요성 기판 및/또는 보호 재료 내에 웨이퍼 형상이 윤곽잡힌 후에, 가요성 기판 및 보호 재료는 서로 동시에 절단된다. 일부 예에서, 가요성 기판 및 보호 재료는, 펀치 컷 템플릿에 의해 만들어진 자국 바깥의 약 1밀리미터에서 세라믹 가위를 이용하여 절단된다.
일부 예에서, 가요성 기판은, 가요성 기판 및 보호 재료의 웨이퍼 형상으로부터 연장되는 탭을 포함한다. 이 탭은, 도 2의 프로세스(217)에서 라미네이터를 통해 이동할 때 가요성 기판을 캐리어 기판(carrier substrate)과 정렬하는데 도움을 주기 위해 사용될 수 있다. 도 4는, 제1 실시예에 따른, 가요성 기판(450)의 상부도를 도시한다. 가요성 기판(450)은 몸체(452)와 탭(451)을 포함할 수 있다. 많은 예에서, 몸체(452)는 원형의 형상을 가질 수 있다. 도 4에 도시되지는 않았지만, 보호 재료가 가요성 기판(450) 위에 위치할 수 있으며, 유사한 형상의 탭을 포함할 수 있다. 한 실시예에서, 탭은 펀치 컷 템플릿의 일부가 아니며, 가요성 기판과 보호 재료 내로 자유로이 절단된다.
다시 도 3을 참조하면, 도 3의 프로세스(212)는 가요성 기판을 세정하는 동작(334)을 계속한다. 일부 예에서, 가요성 기판의 제2 또는 비-평탄화된 면(즉, 보호 재료가 없는 면)은 건조 와이핑되어 임의의 올리고머, 기타의 화학물질 또는 입자를 제거한다. 그 후, 보호 재료를 갖는 가요성 기판의 평탄화된 면은, 질소 건(gun)으로 블로우 세정된다. 다른 예에서, 그 양면이 건조 와이핑 및/또는 블로우 세정된다.
그 다음, 도 3의 프로세스(212)는, 가요성 기판을 보호 템플릿과 정렬하는 동작(335)을 포함한다. 일부 예에서, 탭을 구비한 웨이퍼 형상의 가요성 기판이, 동작(331)에서 보호 템플릿 상에 그려지거나 만들어진 캐리어 기판의 라인 트레이스와 정렬된다. 캐리어 기판의 라인 트레이스는, 전형적으로, 가요성 기판의 웨이퍼 형상보다 약간 더 크다.
후속해서, 도 3의 프로세스(212)는, 가요성 기판을 보호 템플릿과 결합하는 동작(336)을 포함한다. 일부 실시예에서, 가요성 기판은, 가요성 기판의 탭의 일부를 보호 템플릿에 부착함으로써, 보호 재료에 부착된다. 예를 들어, 양면 테이프가 가요성 기판의 탭을 보호 템플릿에 결합시킬 수 있다. 일부 예에서, 보호 재료의 일부가 벗겨져 나와 탭으로부터 제거되고, 양면 테이프는 가요성 기판의 탭의 노출된 부분에 결합된다. 일부 예에서, 핀셋(tweezer)을 이용하여 보호 재료의 일부를 벗겨, 한쌍의 세라믹 가위를 이용하여 보호 템플릿으로부터 절단할 수 있다. 다른 예에서, 도 3의 동작(332)에서, 양면 테이프가 부착될 탭 부분에는 보호 재료가 도포되지 않아, 보호 재료의 일부의 벗김과 제거가 필요하지 않다.
가요성 기판을 보호 코팅에 결합시킨 후, 보호 템플릿이 가요성 기판 위에서 접히게 된다. 도 5는, 제1 실시예에 따른, 가요성 기판(450)을 보호 템플릿(555)에 부착한 후 가요성 기판 어셈블리(540)의 부분 단면도를 도시한다. 이 예에서, 테이프(556)는 가요성 기판(450)과 보호 템플릿(555)에 결합된다. 보호 재료(553)는 전술된 바와 같이 가요성 기판(450)에 결합된다.
일부 예에서는, 가요성 기판의 한 면만이 보호 템플릿에 부착된다. 다른 예에서는, 가요성 기판의 양면이 보호 템플릿에 부착된다.
그 다음, 도 3의 프로세스(212)는, 가요성 기판, 보호 재료, 및 보호 템플릿을 라미네이팅(laminating)하는 동작(337)을 포함한다. 가요성 기판 및 보호 재료는, 보호 템플릿의 2개의 접힌 반쪽들 사이에 위치한다. 가요성 기판, 보호 재료, 및 보호 템플릿은, 보호 재료와 보호 템플릿 사이, 및 보호 재료와 가요성 기판 사이의 기포를 제거하기 위해 핫 롤 라미네이터를 이용하여 라미네이트될 수 있다. 일부 예에서, 가요성 기판과 보호 템플릿은 가이드 시트(예를 들어, a Lexan® 가이드 시트) 위에 놓이고 핫 롤 라미네이터에 공급된다. 예로서, 가요성 기판의 탭과 보호 재료는 먼저 라미네이터에 공급될 수 있다. 가요성 기판과 보호 템플릿은, 약 120 kPa(킬로 파스칼) 내지 약 160 kPa의 압력과 약 90℃ 내지 약 110℃의 온도에서 라미네이트된다. 라미네이션 속도는, 분당 약 1미터 내지 분당 약 2미터일 수 있다.
가요성 기판과 보호 템플릿을 라미네이트한 후에, 프로세스(212)가 완료된다. 다시 도 2를 참조하면, 도 2의 프로시져(110)는, 캐리어 기판을 제공하는 프로세스(213)를 포함한다. 많은 실시예들에서, 캐리어 기판은 6, 8, 12, 또는 18 인치의 웨이퍼 또는 패널일 수 있다. 일부 실시예들에서, 캐리어 기판은 약 370 mm × 470 mm의 패널일 수 있다.
캐리어 기판은, 제1 표면과, 제1 표면에 대향하는 제2 표면을 포함할 수 있다. 일부 예에서, 제1 표면과 제2 표면 중 적어도 하나는 광택처리(polishing)된다. 가요성 기판에 후속 결합되지 않는 표면의 광택처리는, 캐리어 기판을 핸들링하는 진공 또는 공기 척(air chuck)의 능력을 향상시킨다. 또한, 가요성 기판에 후속 결합되는 표면의 광택처리는, 가요성 기판과의 결합 후 z-축에서 가요성 기판 어셈블리의 거친상태(roughness)를 유발할 수 있는 캐리어 기판의 표면 상의 위상학적 형상물들을 제거한다.
다양한 실시예에서, 캐리어 기판은, 알루미나(Al2O3), 실리콘, 낮은 CTE 유리, 사파이어, 바륨 붕규산염(barium borosilicate), 소다 석회 규산염(soda lime silicate), 또는 가요성 기판에 CTE 정합되는 또 다른 재료들 중에서 적어도 하나를 포함한다. 캐리어 기판의 CTE는 가요성 기판의 CTE에 정합되어야 한다. 정합되지 않은 CTE는 캐리어 기판과 가요성 기판 사이에 스트레스를 생성할 수 있다.
예를 들어, 캐리어 기판은 약 0.7 mm 내지 약 1.1 mm 사이의 두께를 갖는 사파이어를 포함할 수 있다. 캐리어 기판은 또한, 약 0.7 mm 내지 약 1.1 mm 사이의 두께를 갖는 96% 알루미나를 포함할 수 있다. 다른 실시예에서, 96% 알루미나의 두께는 약 2.0 mm이다. 또 다른 예에서, 캐리어 기판은, 적어도 약 0.65 mm의 두께를 갖는 단결정 실리콘 웨이퍼일 수 있다. 역시 또 다른 예에서, 캐리어 기판은, 적어도 약 0.5 mm의 두께를 갖는 스텐레스강을 포함할 수 있다. 일부 예에서, 캐리어 기판은 가요성 기판보다 약간 더 크다.
그 다음, 도 2의 프로시져(110)는, 가교 접착제(cross-linking adhesive)를 제공하는 프로세스(214)를 포함한다. 일부 예에서, 가교 접착제는 초당 약 2x10-4 Torr-리터보다 작은 속도로 배기(outgas)된다. 일부 예에서, 가교 접착제는 열적으로 및/또는 UV(자외선) 광 큐어링가능하다.
다양한 실시예들에서, 가교 접착제는 가교 아크릴 접착제이다. 동일하거나 상이한 실시예에서, 가교 접착제는 가교 압력 감응 아크릴 접착제 또는 가교 점탄성 폴리머이다. 일부 예에서, 접착제의 CTE는, 가요성 기판 및 캐리어 기판의 CTE에 비해 매우 크다. 그러나, 접착제의 CTE는 중요하지 않는데, 이것은, 접착제층이 가요성 기판과 캐리어 기판의 두께에 비해 아주 얇아 가요성 기판과 캐리어 기판 사이에 어떠한 스트레스(즉, 점탄성)도 생성하지 않기 때문이다.
후속해서, 도 2의 프로시져(110)는, 캐리어 기판의 제1 표면 위에 가교 접착제를 피착하는 프로세스(215)를 포함한다. 많은 실시예들에서, 캐리어 기판의 제1 표면 위에 가교 접착제를 피착하는 단계는, 스핀-코팅(spin-coating), 스프레이 코팅(spray-coating), 압출 코팅(extrusion coating), 프리폼 라미네이션(preform lamination), 슬롯 다이 코팅(slot die coating), 스크린 라미네이션(screen lamination), 및 스크린 프린팅(screen printing) 중 적어도 하나를 사용하여 수행될 수 있다.
예를 들어, 캐리어 기판은 가교 접착제로 코팅될 수 있다. 캐리어 기판 및 가교 접착제는, 캐리어 기판의 제1 표면 위에 가교 접착제를 배포하도록 회전(spin)될 수 있다. 일부 실시예에서, 가교 접착제는, 약 900 rpm(분당 회전수) 내지 1100 rpm에서 약 20초 내지 약 30초 동안 가교 접착제를 구비한 캐리어 기판을 회전시킨 다음, 약 3400 rpm 내지 약 3600 rpm에서 약 10 초 내지 30 초 동안 가교 접착제를 구비한 캐리어 기판을 회전시킴으로써, 캐리어 기판 상에 스핀 코팅된다. 다른 실시예에서, 가교 접착제를 구비한 캐리어 기판은 약 600 rpm 내지 약 700 rpm에서 회전되어 캐리어 기판의 표면을 코팅한 다음, 약 3400 rpm 내지 약 3600 rpm으로 회전되어 가교 접착제의 두께를 제어한다.
스핀 코팅에 앞서, 가교 접착제는 캐리어 기판의 기하학적 중심 상에 또는 그 위에 분배된다. 다른 실시예에서, 가교 접착제는, 캐리어 기판이 회전되는 동안 캐리어 기판 상에 또는 그 위에 분배될 수 있다.
피착 프로시져 후 캐리어 기판 위의 가교 접착제의 두께는 약 3 ㎛ 내지 약 15 ㎛ 사이일 수 있다. 동일하거나 상이한 실시예에서, 피착 프로시져 후 캐리어 기판 위의 가교 접착제의 두께는 약 10 ㎛ 내지 약 12㎛ 사이일 수 있다.
도 2의 프로시져(110)는, 가교 접착제를 베이킹하는 프로세스(216)를 계속한다. 일부 실시예에서, 가교 접착제는 용제(solvent)를 제거하도록 베이킹될 수 있다. 예를 들어, 가교 접착제는 80℃에서 30분간 베이킹된 다음, 130℃에서 15분간 베이킹될 수 있다.
다른 예에서, 가교 접착제는 베이킹되지 않는다. 예를 들어, 만일 가교 접착제가 어떠한 용제도 포함하지 않는다면, 베이킹은 필요하지 않다. 게다가, 만일 가교 접착제가 매우 점성이 크다면, 프로세스(215)에서 접착제가 피착되기 이전에 점성을 감소시키도록 가교 접착제에 용제가 첨가될 수도 있다.
그 후, 캐리어 기판이 보호 템플릿 상에 놓일 수 있다. 가요성 기판은 도 6에 도시된 바와 같은 보호 템플릿의 한 부분(또는 절반)에 이미 결합되어 있고, 가교 접착제를 구비한 캐리어 기판이 보호 템플릿의 또다른 부분(또는 절반)에 놓일 수 있다. 일부 예에서, 가교 접착제는 이 시점에서 여전히 액체 형태일 수 있다. 따라서, 가교 접착제로 코팅된 캐리어 기판은, 가요성 기판과의 결합 이전에 약 8 내지 약 12 시간 동안 수평으로 보관될 수 있다.
그 다음, 도 2의 프로시져(110)는, 캐리어 기판 및 가요성 기판이 보호 템플릿 반쪽들 사이에 위치해 있는 동안, 가교 접착제를 이용하여 캐리어 기판을 가요성 기판에 결합시키는 프로세스(217)를 포함한다. 가요성 기판의 제2 표면은, 캐리어 기판의 제1 표면 위에 놓일 수 있으며, 이 때 가요성 기판의 제2 표면과 캐리어 기판의 제1 표면 사이에 접착제가 놓인다.
일부 예에서, 캐리어 기판은, 캐리어 기판과 가요성 기판 사이의 기포를 제거하기 위해 보호 템플릿 반쪽들 사이의 가요성 기판을 라미네이팅함으로써 가교 접착제를 이용하여 가요성 기판에 결합된다. 가요성 기판을 라미네이팅하는 단계는, 라미네이트시에 캐리어 기판과 가요성 기판이 정렬되도록 먼저 캐리어 기판을 가요성 기판과 정렬하는 단계를 포함한다. 그 다음, 정렬된 구조물은, 도 3의 동작(337)의 라미네이터와 동일한 라미네이터일 수 있는, 핫 롤 라미네이터를 통해 공급될 수 있다. 가요성 기판 어셈블리는, 대략 분당 0.4 내지 0.6 미터의 속도로 라미네이트될 수 있다.
또한, 다양한 실시예에서, 라미네이트시에 보호 재료가 보호 템플릿에 고착될 수 있다. 이 문제를 해결하기 위해, 동작(337) 및/또는 동작(332)의 라미네이션 이전에 보호 템플릿과 보호 재료 사이에 차폐 재료(shield material)가 놓일 수 있다. 차폐 재료는, 예를 들어 왁스 페이퍼(wax paper)일 수 있다. 한 실시예에서, 차폐 재료는, 제조사로부터 입수시에 원래부터 보호 재료에 결합되어 있다.
동일하거나 상이한 실시예에서, 일부 가교 접착제는 라미네이션 동안에 캐리어 기판과 가요성 기판 사이로부터 압착되어 나와, 가요성 기판의 상부 또는 제1 면에 접착될 수 있는데, 이것은 특히, 캐리어 기판과 그 위에 놓인 가교성 접착층이 가요성 기판보다 약간 더 크기 때문이다. 그러나, 보호 재료의 존재는 이 문제가 발생하는 것을 방지한다. 압착되어 나와 (가요성 기판 대신에) 보호 재료의 상부에 접착되는 가교 접착제는 중요하지 않은데, 이것은 보호 재료가 결국 제거되고 폐기되기 때문이다.
도 6은, 제1 실시예에 따른, 캐리어 기판(651)을 가요성 기판 어셈블리(540)에 부착한 후 가요성 기판 어셈블리(540)의 부분 단면도를 도시한다. 이 실시예에서, 가교 접착제(652)는 캐리어 기판(651)의 표면(661)을 가요성 기판(450)의 표면(662)에 결합한다. 보호 재료(553)는 가요성 기판(450)의 표면(656) 위에 놓인다. 차폐 재료(654)는 보호 재료(553)와 보호 템플릿(555) 사이에 놓인다. 보호 템플릿(555)은, 보호 템플릿(555)이 또한 캐리어 기판(651)의 표면(663) 아래에 놓이도록 접힌다. 테이프(556)는 보호 템플릿(555)을 가요성 기판(450)의 탭(451)에 결합한다.
다시 도 2를 참조하면, 프로시져(110)는 가요성 기판 어셈블리를 처리하는 프로세스(218)를 계속한다. 도 7은, 제1 실시예에 따른, 가요성 기판 어셈블리를 처리하는 프로세스(218)를 도시하는 플로차트이다.
도 7의 프로세스(218)는, 가요성 기판 어셈블리를 절단하는 동작(730)을 포함한다. 일부 예에서, 보호 템플릿들 사이에 놓인 가요성 기판의 정렬 탭 양단의 보호 템플릿을 절단하기 위해 한쌍의 세라믹 가위가 사용되지만, 정렬 탭은 완전히 제거되지 않는다. 가요성 기판 어셈블리를 절단한 후에, 보호 템플릿은 차폐 재료 및 캐리어 기판으로부터 손으로 벗겨져 나오거나 기타의 방식으로 제거될 수 있다. 도 8은, 제1 실시예에 따른, 가요성 기판 어셈블리를 절단하고 보호 템플릿을 제거한 후, 가요성 기판 어셈블리(540)의 단면도를 도시한다. 더 구체적으로, 도 8에서, 가요성 기판(450)의 보호 템플릿(555)(도 5 및 6), 및 테이프(556)(도 5 및 6)가 제거되었다.
다시 도 7을 참조하면, 프로세스(218)의 다음 동작은, 차폐 재료를 손으로 제거하는 동작(731)이다. 일부 예에서, 가요성 기판 어셈블리는 테이블의 엣지에 놓이고, 차폐 재료는 그 테이블에 면하여(facing) 있다. 가요성 기판 어셈블리는 테이블로부터 천천히 떨어져 움직이는 한편, 차폐층은 가요성 기판 어셈블리로부터 제거된다(예를 들어, 벗겨진다). 즉, 차폐층은, 가요성 기판 어셈블리가 테이블로부터 수평으로 떨어져 움직이는 동안 테이블의 엣지로부터 차폐 재료를 아래쪽으로 잡아당김으로써 제거될 수 있다. 일부 예에서, 만일 가요성 기판이, 차폐층을 제거한 후에 캐리어 기판 상에서 적절하게 중심을 잡지 못하거나 달리 정렬한다면, 플라스틱 기판이 미끄러져 캐리어 기판과 정렬할 수 있다.
후속해서, 도 7의 프로세스(218)는, 가요성 기판으로부터 정렬 탭을 제거하는 동작(732)을 포함한다. 일부 예에서, 정렬 탭은 세라믹 가위를 사용하여 가요성 기판으로부터 절단될 수 있다. (캐리어 기판에 관해) z-방향에서의 가요성 기판의 움직임은 캐리어 기판으로부터 가요성 기판의 디-라미네이션을 유발할 수 있기 때문에, 절단은 천천히 이루어져야 한다. 만일 디-라미네이션이 발생한다면, 가요성 기판 어셈블리는 재-라미네이트될(re-laminated) 수 있다. 도 9는, 제1 실시예에 따른, 정렬 탭을 제거한 후, 가요성 기판 어셈블리(540)의 단면도를 도시한다.
그 다음, 도 7의 프로세스(218)는, 가요성 기판 어셈블리를 세정하는 동작(733)을 포함한다. 일부 예에서, 가요성 기판 어셈블리는 헥산(hexane)으로 세정된다. 헥산은, 가요성 기판 어셈블리를 회전시키고 보호 재료 상에 헥산을 스프레잉함으로써 도포될 수 있다. 보호 재료가 세정된 후에, 캐리어 기판의 노출된 표면 및 엣지는 헥산으로 와이핑 세정된다.
도 7의 프로시져(218)는, 가교 접착제를 큐어링하는 동작(734)을 계속한다. 동일하거나 상이한 실시예에서, 가교 접착제는 UV 큐어링된다. 예를 들어, 가요성 기판 어셈블리는 약 15 내지 25초 동안 UV 광에 노출되고 실온으로 냉각되어 가교 접착제를 큐어링한다. 일부 실시예들에서, 가교 접착제는 약 320 nm 내지 약 390 nm의 UV광 범위와 약 75 mW/cm2 (제곱 센티미터당 밀리와트) 강도의 UV광으로 큐어링될 수 있다. 코네티컷주 토링턴시에 위치한 Dymax Corporation에 의해 제조된 Dymax 2000-EC UV Curing Flood Lamp가 가교 접착제를 큐어링하는데 사용될 수 있다.
다양한 예에서, 가교 접착제는 동작(736)에서의 베이킹 동안에 열적으로 큐어링된다. 일부 예들에서, 가교 접착제의 엣지는 UV 큐어링되고, 가교 접착제의 나머지 부분은 동작(736)의 베이킹 동안에 열적으로 큐어링된다.
후속해서, 도 7의 프로세스(218)는, 가요성 기판 어셈블리로부터 보호 재료를 제거하는 동작(735)을 포함한다. 일부 예들에서, 보호 재료는 핀셋을 이용하여 천천히 제거될 수 있다. 제거 프로세스 동안에, 보호 재료는, 캐리어 기판으로부터 가요성 기판의 디-라미네이팅을 피하기 위해 가능한 한 납작하게 유지된다. 다른 예들에서, 보호 재료는 UV 광에 의해 릴리스가능하게 될 수 있다. 이들 예에서, 보호 재료는 UV 광 노출 동안에 그 택(tack)을 잃어버릴 수 있다. 도 10은, 제1 실시예에 따른, 가요성 기판 어셈블리로부터 보호 재료를 제거한 후 가요성 기판 어셈블리(540)의 단면도를 도시한다.
그 다음, 도 7의 프로세스(218)는, 가요성 기판 어셈블리를 베이킹하는 동작(736)을 포함한다. 가요성 기판 어셈블리를 베이킹하는 것은, 가요성 기판에서의 왜곡, 굽힘, 및 뒤틀림 감소에 도움이 될 수 있다. 일부 실시예들에서, 베이킹은 접착제를 큐어링할 수도 있다.
일부 예에서, 가요성 기판 어셈블리는 진공 베이킹 프로세스를 이용하여 베이킹될 수 있다. 예를 들어, 가요성 기판 어셈블리를 담고 있는 오븐 내의 온도는 약 2 내지 3 시간에 걸쳐 약 160℃ 내지 약 190℃까지 상승(ramp up)될 수 있다. 가요성 기판 어셈블리는, 180℃에서 그리고 약 1 mTorr 내지 약 10mTorr의 압력에서 약 50분 내지 약 70분간 베이킹될 수 있다. 그 다음, 오븐 내의 온도는 약 90℃ 내지 약 115℃ 사이로 하강될 수 있으며, 가요성 기판 어셈블리는 약 7 시간 이상 내지 약 9시간 이상 동안 베이킹될 수 있다. 다른 베이킹 프로세스들이 사용될 수도 있다. 베이킹 프로세스가 완료된 후, 가요성 기판 어셈블리들이 세정되고 최소 약 2 시간 동안 약 90℃ 내지 110℃에서 오븐 내에 놓인다.
가요성 기판 어셈블리를 베이킹 한 후에, 프로세스(218)가 완료되고, 프로시져(110)가 또한 완료된다. 본 명세서에서 기술된 프로시져(110), 및 유사한 프로시져들은, 제로 또는 적어도 최소한의 왜곡(예를 들어, 메사츄세츠주 윌밍턴시에 위치한 Azores Corporation에 의해 제조된 Azores 5200의 감도 한계 정도)만을 동반하여 가요성 기판 상에서 하나 이상의 전기 소자들의 제조를 허용할 수 있다. 가요성 기판 상에서 전기 소자들을 제조하는 종래의 방법은, 핸들링 에러, 포토리소그래픽 정렬 에러, 및 라인/층 결함을 초래할 수 있는 상당한 왜곡 문제점을 겪는다.
다시 도 1을 참조하면, 방법(100)은 반도체 소자를 제공하는 프로시져(120)를 포함한다. 도 11은, 제1 실시예에 따른, 반도체 소자를 제공하는 프로시져(120)를 예시하는 플로차트이다.
도 11의 프로시져(120)는, 하나 이상의 제1 반도체 소자를 제공하는 프로세스(1112)를 포함한다. 도 12는, 제1 실시예에 따른, 하나 이상의 제1 반도체 소자를 제공하는 프로세스(1112)를 예시하는 플로차트이다.
도 12의 프로세스(1112)는 게이트 금속층을 제공하는 동작(1211)을 포함한다. 도 13은, 제1 실시예에 따른, 게이트 금속층을 제공한 후 반도체 장치(1350)의 일례의 장치 구축 영역의 단면도를 도시한다. 도 29로부터 알 수 있는 바와 같이, 장치 구축 영역의 단면도는 "a" 라인에서 취해진 반도체 장치(1350)의 일부의 단면도이다. 장치 구축 단면도는, a-Si 콘택 영역(2980) 및 비아 영역(2982)의 단면도를 포함한다. 또한, 도 14는, 제1 실시예에 따른, 게이트 금속층을 제공한 후 반도체 장치(1350)의 일례의 게이트 콘택 구축 영역의 단면도를 도시한다. 도 29에서 볼 수 있는 바와 같이, 게이트 콘택 구축 영역의 단면도는, "b" 라인에서 취해진 반도체 장치(1350)의 일부의 단면도이다. 게이트 콘택 구축 단면도는 게이트 콘택 영역(2981)의 단면도를 포함한다. 도 29는 단순히 예시일 뿐이며, 본 명세서에서 제시된 실시예들만으로 제한되는 것은 아니다.
도 13 및 14를 참조하면, 예를 들어, 약 0.30㎛ 두께의 실리콘 질화물 패시베이션층(1352)이 가요성 기판 어셈블리(540) 위에 제공된다. 실리콘 질화물 패시베이션층(1352)은, 가요성 기판 어셈블리(540)의 가요성 기판(450)(도 10) 위에 제공될 수 있다. 일부 실시예들에서, 가요성 기판(450)은 실리콘 질화물 패시베이션층(1352)의 피착 이전에 베이킹될 수 있다.
또한, 패터닝된 금속 게이트(1353)는, 실리콘 질화물 패시베이션층(1352) 위에 제공될 수 있다. 패터닝된 금속 게이트(1353)는 몰리브덴(molybdenum)을 포함할 수 있다. 일부 예에서, 약 0.15㎛의 몰리브덴층이 실리콘 질화물 패시베이션층(1352) 위에 피착된 다음, 패턴 에칭되어 패터닝된 금속 게이트(1353)를 형성한다. 예를 들어, 몰리브덴은, 스퍼터링에 의해 실리콘 질화물 패시베이션층(1352) 위에 피착될 수 있다. 일부 예에서, 몰리브덴은, 뉴저지주 라클리시에 위치한 KDF Electronic, Inc.에 의해 제조된 KDF 744를 이용하여 피착될 수 있다. 동일하거나 상이한 예에서, 패터닝된 금속 게이트(1353)는, 캘리포니아주 산타클라라시에 위치한 Applied Material, Inc에 의해 제조된 AMAT 8330을 이용하여 에칭될 수 있다.
후속해서, 도 12의 프로세스(1112)는, 활성 스택(active stack)을 제공하는 동작(1212)을 포함한다. 도 15 및 도 16은, 제1 실시예에 따른, 활성 스택을 제공한 후 반도체 장치(1350)의 예를 도시한다.
도 15 및 16을 참조하면, 예를 들어, 실리콘 질화물 게이트 유전체(1554)는, 패터닝된 금속 게이트층(1353) 및 실리콘 질화물 패시베이션층(1352) 위에 형성될 수 있다. 도 15를 참조하면, 예를 들어, 반도체 장치(1350)의 장치 구축 영역에서, 패터닝된 아몰퍼스 실리콘(a-Si)층(1555)은 실리콘 질화물 게이트 유전체(1554) 위에 제공될 수 있고, 패터닝된 실리콘 질화물 금속간 유전체(IMD; Intermetal Dielectric)층(1556)이 a-Si층(1555) 위에 제공될 수 있다.
일부 예에서, 도 15 및 도 16에 도시된 바와 같이, 실리콘 질화물 게이트 유전체(1554)는, 플라즈마-강화된 화학적 증기 피착(PECVD; plasma-enhanced chemical vapor deposition)을 이용하여 금속 게이트층(1353) 및 실리콘 질화물 패시베이션층(1352) 위에서 반도체 장치(1350) 상에 피착될 수 있다. 동일하거나 상이한 예에서, 실리콘 질화물 게이트 유전체(1554)는 약 0.30㎛ 두께일 수 있다.
도 15를 참조하면, 예로서, a-Si 층(1555)은 PECVD를 이용하여 실리콘 질화물 게이트 유전체(1554) 위에 피착될 수 있다. 동일하거나 상이한 예에서, a-Si 층(1555)은 약 0.08㎛ 두께일 수 있다.
또한, 예로서, 실리콘 질화물 IMD 층(1556)은 PECVD를 이용하여 a-Si층(1555) 위에 피착될 수 있다. 동일하거나 상이한 예에서, 실리콘 질화물 IMD층(1556)는 약 0.10㎛ 두께일 수 있다.
일부 예에서, 실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556) 모두는, 캘리포니아주 산타클라라시에 위치한 Applied Materials, Inc.에 의해 제조된 AMAT P5000을 이용하여 PECVD를 통해 피착될 수 있다. 동일하거나 상이한 예에서, 실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556)이 반도체 장치(1350) 상에 피착되는 온도는, 약 180℃보다 크다. 예를 들어, 실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556)이 반도체 장치(1350) 상에 피착되는 온도는, 약 180℃ 내지 약 250℃이다. 예로서, 실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556)이 반도체 장치(1350) 상에 피착되는 온도는, 약 188℃ 내지 약 193℃이다. 또한, 실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556)의 반도체 장치(1350) 상으로의 피착은 거의 진공에서 이루어질 수 있다.
실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556)이 반도체 장치(1350) 상에 피착된 후에, 그 결과적 층들은 에칭될 수 있다. 예를 들어, 실리콘 질화물은 10:1 버퍼링된 산화물 에칭(BOE; Buffered Oxide Etch)을 이용하여 에칭될 수 있다. 또한, a-Si층(1555)은 AMAT 8330을 이용하여 에칭될 수 있다. 일부 예에서, 실리콘 질화물층(1556) 및 a-Si층(1555)은 에칭되어, a-Si층(1555)이 노출되도록, 즉 a-Si층(1555)이 실리콘 질화물 IMD층(1556)에 의해 완전히 피복되지 않도록 한다.
그 다음, 도 12의 프로세스(1112)는, 메사 패시베이션층을 제공하는 동작(1213)을 포함한다. 도 17 및 도 18은, 제1 실시예에 따른, 메사 패시베이션층을 제공한 후 반도체 장치(1350)의 일례를 도시한다.
도 17을 참조하면, 예로서, 반도체 장치(1350)의 장치 구축 영역에서, 메사 패시베이션층(1757)이, 실리콘 질화물 게이트 유전체(1554), a-Si층(1555), 및 실리콘 질화물 IMD층(1556) 위에서 반도체 장치(1350) 상에 피착된다. 메사 패시베이션층(1757)은 실리콘 질화물을 포함할 수 있다. 메사 패시베이션층(1757)은 a-Si층(1555) 위에 피착되어 a-Si층(1555)의 표면을 패시베이트 및/또는 캡슐화함으로써, a-Si층(1555)의 표면의 오염을 방지하고, a-Si층(1555)의 표면을 따른 누설 전류를 낮춘다. 도 18을 참조하면, 예로서, 반도체 장치(1350)의 게이트 콘택 구축 영역에서, 메사 패시베이션층(1757)은 실리콘 질화물 게이트 유전체(1554) 위에 피착될 수 있다.
메사 패시베이션층(1757)은 PECVD를 이용하여 반도체 장치(1350) 상에 피착될 수 있다. 예로서, 메사 패시베이션층(1757)은 약 0.10 ㎛ 두께일 수 있다. 동일하거나 상이한 예에서, 메사 패시베이션층(1757)은 AMAT P5000을 이용하여 PECVD를 통해 피착될 수 있다.
후속해서, 도 12의 프로세스(1112)는, 하나 이상의 메사 패시베이션층-이후 에칭(post-mesa passivation layer etches)을 수행하는 동작(1214)을 포함한다. 도 19 및 도 20은, 하나 이상의 메사 패시베이션층-이후 에칭을 수행한 후 반도체 장치(1350)의 단면도를 도시한다. 예를 들어, 도 20은, 반도체 장치(1350)의 게이트 콘택 구축 영역에서 콘택 게이트 에칭이 발생한 후 반도체 장치(1350)를 도시한다. 동일하거나 상이한 예에서, 도 19는, 반도체 장치(1350)의 장치 구축 영역에서 콘택 a-Si 에칭이 발생한 후 반도체 장치(1350)를 도시한다.
반도체 장치(1350)의 게이트 콘택 구축 영역의 콘택 게이트 에칭은, 실리콘 질화물을 에칭 제거할 수 있다. 예를 들어, 콘택 게이트 에칭은, 메사 패시베이션층(1757) 및 실리콘 질화물 게이트 유전체(1554)를 에칭 제거할 수 있다. 많은 예들에서, 실리콘 질화물 게이트 유전체(1554) 아래의 금속 게이트층(1353)은, 에칭 프로세스에 대한 에칭 정지부로서 기능한다. 콘택 게이트 구축 영역의 콘택 게이트 에칭은, 캘리포니아주 페탈루마시에 위치한 Tegal Corporation에 의해 제조된 Tegal 903으로 수행될 수 있다. 콘택 게이트 에칭 후에, 게이트 콘택(2091)이 반도체 장치(1350) 상에 형성된다. 게이트 콘택(2091)은 도 29의 게이트 콘택 영역(2981)과 연관된다.
반도체 장치(1350)의 장치 구축 영역의 콘택 a-Si 에칭은 실리콘 질화물을 에칭 제거할 수 있다. 예를 들어, 콘택 a-Si 에칭은, 메사 패시베이션층(1757) 및 실리콘 질화물 IMD층(1556)을 에칭 제거할 수 있다. 실리콘 질화물층은 10:1 BOE를 이용하여 에칭될 수 있다. 실리콘 질화물층(1556) 아래의 a-Si층(1555)은, 에칭 프로세스에 대한 에칭 정지부로서 작용할 수 있다. 콘택 a-Si 에칭 후에, a-Si 콘택(1990)이 반도체 장치(1350) 상에 형성된다. a-Si 콘택(1990)은 도 29의 a-Si 콘택 영역(2980)과 연관된다. 이 실시예에서, 콘택 a-Si 에칭 및 콘택 게이트 에칭은, 별개의 에칭 마스크를 이용한 별개의 에칭일 수 있다.
동작(1214) 후에, 도 12의 프로세스(1112)가 완료된다. 도 11을 참조하면, 프로시져(120)는 하나 이상의 콘택 요소들을 제공하는 프로세스(1113)를 계속한다. 도 21은, 프로세스(1113)가 완료된 후, 반도체 장치(1350)의 일례의 장치 구축 영역의 단면도를 도시한다. 또한, 도 22는, 프로세스(1113)가 완료된 후, 반도체 장치(1350)의 일례의 게이트 콘택 구축 영역의 단면도를 도시한다.
도 21에 도시된 예에서, N+ a-Si층(2159)이, 메사 패시베이션층(1757), a-Si층(1555), 및 실리콘 질화물 IMD층(1556) 위에 제공된다. 도 21에 도시된 바와 같이, 확산 장벽(2158)이 N+ a-Si층(2159) 위에 제공되고, 금속층(2160)이 확산 장벽(2158) 위에 제공된다. 마찬가지로, 도 22의 예에서, N+ a-Si층(2159)이, 메사 패시베이션층(1757), 실리콘 질화물 게이트 유전체(1554) 및 게이트 금속층(1353)의 부분들 위에 제공된다. 도 22에 도시된 바와 같이, 확산 장벽(2158)이 N+ a-Si층(2159) 위에 제공되고, 금속층(2160)이 확산 장벽(2158) 위에 제공된다.
N+ a-Si층(2159)은 PECVD를 이용하여 제공될 수 있다. 예로서, N+ a-Si층(2159)은 약 0.05 ㎛ 두께일 수 있다. 동일하거나 상이한 예에서, N+ a-Si층(2159)은 AMAT P5000을 이용하여 PECVD를 통해 피착될 수 있다.
예로서, 확산 장벽(2158)은 탄탈륨(Ta)을 포함할 수 있다. 동일하거나 상이한 예에서, 금속층(2160)은 알루미늄(Al)을 포함할 수 있다. 확산 장벽(2158)은, 금속층(2160)으로부터 원자들의 이동, 예를 들어, Al 원자들이 N+ a-Si층(2159) 내로 확산하고, 후속해서 a-Si층(1555) 내로 확산하는 것을 방지하는데 도움을 줄 수 있다. 확산 장벽(2158) 및 금속층(2160)은 스퍼터링에 의해 N+ a-Si층(2159) 위에 피착될 수 있다. 일부 예에서, 확산 장벽(2158) 및 금속층(2160)은 KDF 744를 이용하여 피착될 수 있다.
N+ a-Si층(2159), 확산 장벽(2158) 및 금속층(2160)이 반도체 장치(1350) 상에 피착된 후에, 이 3개 층들이 에칭된다. 예로서, 이들 3개 층은 AMAT 8330을 이용하여 에칭될 수 있다. 일부 예에서, N+ a-Si층(2159), 확산 장벽(2158), 및 금속층(2160)은 3개 층들 모두에 대해 단일 방법을 이용하여 에칭된다. 예로서, N+ a-Si층(2159), 확산 장벽(2158), 및 금속층(2160)은, 약 20 mTorr의 압력에서 1분 45초간 약 140 sccm(standard cubic centimeters per minute) 유속의 3염화붕소(BCl3)와 약 10 sccm 유속의 염소 개스(Cl2)를 이용하여 에칭된다. 그 다음, Cl2는 30 sccm까지 증가되는 한편, 압력은 15분간 10 mTorr로 하강된다. 그 다음, BCl3는 30 sccm까지 감소되는 한편, 압력은 15 mTorr로 증가된다. 마지막으로, BCl3 및 Cl2 유속은 0이 되고, 산소(O2)는 60분간 50 mTorr의 압력과 더불어 50 sccm이 된다.
다양한 실시예에서, 프로시져(120)는, 베이스 유전체 재료를 제공하는 프로세스(1198)를 포함할 수 있다. 베이스 유전체 재료는, 스핀-온 유전체 재료(예를 들어, 유전체층(2461)(도 24))에 대해 균일한 표면(예를 들어, 습윤층(wetting layer))을 제공할 수 있다. 일부 예에서, 베이스 유전체 재료는, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 많은 예에서, 베이스 유전체 재료는, 후술되는 바와 같이, 제2 유전체 재료를 제공하는데 사용되는 프로세스(즉, 프로세스(1117))와 유사하거나 동일한 프로세스를 이용하여 제공될 수 있다. 다른 실시예들에서, 프로시져(120)는 베이스 유전체 재료를 제공하는 단계를 포함하지 않는다.
후속해서, 프로시져(120)는 제1 유전체 재료를 제공하는 프로세스(1114)를 포함한다. 제1 유전체 재료는, 프로세스(1113)의 하나 이상의 콘택 요소 위에 제공될 수 있다. 일부 예들에서, 제1 유전체 재료는, 유기 실록산(organic siloxane) 계열의 유전체 재료, 유기 실록산 유전체 재료, 및/또는 실록산 계열의 유전체 재료일 수 있다. 다양한 실시예에서, 제1 유전체 재료는 유기물일 수 있다. 유기 실록산 계열의 유전체 재료를 이용하는 것은, 비-유기 실록산 계열의 유전체 재료를 이용하는 경우보다 더 두꺼운 필름과 더 유연한 필름을 허용할 수 있다. 일부 예에서, 제1 유전체 재료는 층간 유전체(interlayer dielectric)로서 사용될 수 있다. 다른 예들에서, 제1 유전체 재료는 층내 유전체(intralayer dielectric)로서 사용될 수 있다.
표 1은, 실시예에 따른, 프로세스(1114)에서 제1 유전체 재료로서 사용될 수 있는 유전체 재료의 일례의 속성을 도시한다.
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표 1에서 사용될 때, 필름 두께란, 표 내의 다른 속성들을 드러내는 유전체 재료의 희망 두께를 말한다. 투과율(Transmittance)이란, 유전체 재료를 통해 투과되는 광의 비율(percentage)을 말한다. 평탄화(Planarization)란, 유전체 재료의 평탄화 정도(DOP; Degree of Planarization)를 말한다. 플라즈마 유도 손상에 대한 저항(Resistance to plasma induced damage)이란, 이 필름에 손상을 주지 않을 플라즈마를 나타낸다. 접착(adhesion)이란, 유전체가 적어도 이들 다른 재료들에 결합될 수 있다는 것을 의미한다. 아웃개싱(outgassing)이란, 유전체 재료의 아웃개싱 압력 또는 유전체 재료가 아웃개싱되는 속도를 말할 수 있다. 수분 흡착량(moisture uptake)이란, 수분이 유전체 재료에 의해 흡수되는 속도를 말할 수 있다. 분배 툴(dispense tool)이란, 유전체 재료를 도포하기 위해 사용될 수 있는 장비를 말한다.
표 2는, 실시예에 따른, 프로세스(1114)에서 제1 유전체 재료로서 사용될 수 있는 유전체 재료의 제2 예의 속성을 도시한다.
속성 유전체 재료
필름 두께 1㎛ 내지 4㎛
큐어링 온도 ~180℃
에칭 화학제 표준 플라즈마 에칭 화학제
에칭 속도 > 분당 0.25 ㎛
피쳐 크기 < 5㎛
유전체 상수(k) < 4.0
항복 전압 > 센티미터당 5 메가볼트(MV/cm)
열 저항 ≥ 250℃
접착 Al, ITO, 몰리브덴(Mo), 포토레지스트
수분 흡착량 < 2시간에 걸쳐 0.2 wt %
평탄화 > 95%
아웃개싱 없음
투명도 > 95%
표 2에서 사용될 때, 에칭 화학제(etch chemistries)란, 유전체 재료를 에칭하는데 사용될 수 있는 에칭 화학제를 말한다. 에칭 속도(etch rate)는, 에칭 화학제를 이용할 때 유전체 재료의 최소 에칭 속도이다. 피쳐 크기(feature size)란, 유전체 재료로 형성된 요소 또는 피쳐의 최소 크기를 말한다. 항복 전압(breakdown voltage)은, 유전체 재료가 도전체로서 작용하는 길이당 전압이다. 열 저항(heat resistance)은, 재료가 불안정하게 되기 이전에 견딜수 있는 최저 온도이다.
도 23은, 제1 유전체 재료를 제공하는 프로세스(1114)의 예를 도시한다. 다양한 실시예에서, 제1 유전체 재료는 스핀-온 유전체(spin-on-dielectric)일 수 있다. 따라서, 이들 예에서, 유전체는, 제1 금속층 및 다양한 실리콘 질화물층 위에 제1 유전체 재료를 스핀-코팅함으로써 반도체 장치에 도포될 수 있다. 다양한 실시예에서, 제1 유전체 재료의 도포는, 오하이오주 웨스트 체스트시에 위치한 Rite Track, Inc.에서 시판되는 Rite Track 8600으로 수행될 수 있다.
도 23을 참조하면, 프로세스(1114)는, 제1 미리결정된 속도로 반도체 장치를 회전시키는 동작(2330)을 포함할 수 있다. 일부 예들에서, 제1 미리결정된 회전 속도는, 약 500 rpm과 약 2000 rpm의 사이에 있다. 동일하거나 상이한 실시예에서, 제1 미리결정된 속도는 약 1000 rpm이다.
후속해서, 프로세스(1114)는 제1 유전체 재료를 분배하는 동작(2331)을 포함할 수 있다. 일부 예들에서, 제1 유전체 재료는, 기판이 제1 미리결정된 속도로 회전하는 동안에 기판 위에 분배된다. 일부 예에서, 제1 유전체 재료는 주사기(syringe)를 이용하여 분배될 수 있다. 만일 기판이 6인치 직경의 웨이퍼라면, 약 4 mL(밀리리터)가 반도체 장치 위에 분배될 수 있다. 일부 예에서, 분배 동안 주사기 끝의 압력은 약 15 kPa일 수 있다. 동일하거나 상이한 실시예에서, 주사기가 제1 유전체 재료를 분배한 후에, 주사기는 약 1 kPa의 배압(back pressure)을 흡수했다. 주사기의 흡수 배압은, 분배 프로세스가 완료된 후에 주사기로부터 제1 유전체 재료의 추가적인 양이 드립핑하는 것을 방지한다. 6인치 웨이퍼의 경우, 분배 프로세스는 약 3초 걸린다. 반도체 장치는 동작(2331)이 완료될 때까지 제1 미리결정된 속도로 회전한다.
다양한 실시예에서, 동적 분배 프로세스가 사용된다. 즉, 기판은, 제1 유전체 재료가 분배되는 동안 회전한다. 일부 예에서, 제1 유전체 재료는 기판의 중심에서 분배된다. 다른 예에서, 분배 프로세스의 개시때, 주사기는 기판의 중심 위에 놓이고, 기판이 회전하는 동안 약 30 내지 약 60 밀리미터/초의 일정한 속도로 기판의 중심으로부터 기판의 엣지로 이동한다. 다양한 실시예에서, 정적 분배 프로세스가 사용된다. 즉, 기판은, 분배 프로세스 동안에 회전되지 않는다.
그 다음, 프로세스(1114)는, 제1 미리결정된 속도로부터 제2 미리결정된 속도로 반도체 장치의 속도를 상승시키는 동작(2332)을 포함한다. 일부 예에서, 제2 미리결정된 회전 속도는, 약 2000 rpm과 약 4000 rpm의 사이에 있다. 동일하거나 상이한 실시예에서, 제2 미리결정된 속도는 약 2600 rpm이다. 약 30초 동안 약 2600 rpm의 제2의 미리결정된 속도로 반도체 장치를 회전시키는 것은, 반도체 장치의 표면 위 약 2 ㎛의 두께로 제1 유전체 재료를 분배할 수 있다. 상이한 제2 미리결정된 속도를 이용함으로써 제1 유전체 재료의 상이한 두께가 달성될 수 있다.
도 30은, 제1 유전체 재료의 두께 대 반도체 재료의 회전률(즉, 속도)를 도시한다.
프로세스(1114)는 엣지 베드 제거(edge bead removal)를 수행하는 동작(2333)을 더 포함할 수 있다. 일부 예에서, 동작(2331 및 2332) 동안에, 제1 유전체 재료는, 기판의 엣지를 향한 원심력 때문에 바깥으로 흐르고, 반도체 장치의 상부면 엣지 상에 능선(ridge)(즉, 엣지 베드)을 생성한다. 엣지 베드는, 건조시, 사라질 수 있으며, 반도체 장치의 결함을 증가 및/또는 제조 장비에 손상을 줄 수 있다. 따라서, 엣지 베드는 동작(2333)에서 제거된다. 일부 예에서, 동작(2331 및 2332)에서 사용되는 장비는 엣지 베드 제거 장치를 포함할 수 있다. 일부 예에서, 기판의 엣지 주변의 제1 유전체 재료를 제거하기 위해 엣지 베드 상에 용제가 스프레이된다. 일부 예에서, 반도체 장치가 제3 미리결정된 속도로 회전하는 동안, 용제가, 예를 들어, 기판의 엣지 내부의 약 5 내지 약 6 밀리미터 위에 스프레이된다. 일부 예에서, 기판의 엣지로부터 제1 유전체 재료를 제거하는 것은, 제2 유전체 재료가 제1 유전체 재료 위에 제공될 때(도 11의 프로세스(1117), 제1 유전체 재료의 엣지가 제2 유전체 재료에 의해 캡핑되는(capped) 것을 보장하는데 도움을 준다.
일부 예에서, 시클로헥사논(cyclohexanone), PGMEA(Propylene Glycol Monomethyl Ether Acetate), 또는 기타의 엣지 베드 제거 용제가 사용될 수 있다. 일부 예에서, 반도체 장치는, 엣지 베드 제거 프로세스 동안에 약 1000 rpm의 제3 미리결정된 속도로 회전된다. 일부 예에서, 반도체 장치는 약 30초 동안 제3 미리결정된 속도로 회전되고, 이 시간 동안에 엣지 베드 상에 용제가 스프레이된다.
후속해서, 프로세스(1114)는, 반도체 장치의 회전을 정지시키는 동작(2334)을 계속한다. 반도체 장치의 회전이 정지된 후, 프로세스(1114)가 완료된다.
다시 도 11을 참조하면, 프로시져(120)는, 반도체 장치를 베이킹하는 프로세스(1115)를 포함한다. 일부 예에서, 반도체 장치를 베이킹하는 단계는, 프로세스(1114)의 제1 유전체 재료, 프로세스(1113)의 하나 이상의 콘택 요소, 프로세스(1112)의 하나 이상의 제1 반도체 소자, 프로시져(110)의 기판을 베이킹하는 단계를 포함한다. 베이킹의 목적 중 하나는, 엣지 베드 프로세스로부터의 용제의 기화를 유발하는 것이다. 반도체 장치를 베이킹하는 것은 또한, 평탄화를 증가시키고, 필름 결함을 감소시키며, 제1 유전체 재료를 가교(cross-linking)할 수 있다.
다양한 실시예에서, 반도체 장치의 베이킹은 2개의 베이킹 시퀀스를 이용하여 수행된다. 베이킹 프로세스는 핫 플레이트(hot plate)를 이용하여 대기압에서 수행될 수 있다. 프로세스(1115)는, 예를 들어, Rite Track 8800으로 수행될 수 있다.
제1 베이킹은, 약 160℃에서 약 60초 동안의 베이킹이다. 대안적 예에서, 제1 베이킹은 약 150℃에서 약 60초간의 베이킹일 수 있다. 제1 베이킹이 완료된 후에, 일부 예에서, 반도체 장치는, 제2 베이킹 이전에 약 30초간 냉각이 허용된다. 반도체 장치는 (냉각판(chill plate)을 이용하지 않고) 실온에서 냉각이 허용될 수 있다. 반도체 장치는, 이들 예에서, 냉각이 허용되는데, 이것은 핸들링 시스템이 반도체 장치를 핸들링하는데에 폴리테트라플루오로에틸렌(polytetrafluoroethylene)(예를 들어, 델라웨어주 윌밍턴시에 위치한 E. I. du Pont de Nemours and Company로부터의 Teflon® 재료) 코팅된 척(chuck)을 이용하기 때문이다. 폴리테트라플루오로에틸렌 코팅된 척 상에 뜨거운 반도체 장치를 두는 것은, 척에 손상을 줄 수 있다. 만일 다른 장비가 사용된다면, 아마도 냉각 프로세스는 건너뛸 수 있다.
반도체 장치가 냉각되게 한 후에, 반도체 장치는 핫 플레이트 상에서 두번째 베이킹될 수 있다. 일부 실시예에서, 제2 베이킹은 약 160℃보다 높은 온도에서 약 60초간 이루어질 수 있는데, 이것은 160℃가 PGMEA의 끓는점(boiling point)이기 때문이다. 예를 들어, 만일 제1 베이킹이 160℃였다면, 제2 베이킹은 약 170℃에서의 약 60초 동안일 수 있다. 예를 들어, 만일 제1 베이킹이 150℃였다면, 제2 베이킹은 약 200℃에서의 약 60초 동안일 수 있다. 제2 베이킹이 완료된 후에, 반도체 장치는 30초간 다시 한번 냉각될 수 있다. 다른 실시예에서, 다른 베이킹 시퀀스가 수행될 수 있다.
베이킹이 완료된 후, 프로시져(120)에서의 다음 프로세스는, 제1 유전체 재료를 큐어링하는 프로세스(1116)이다. 제1 유전체 재료를 큐어링하는 것은 제1 유전체 재료의 가교를 향상시킬 수 있다. 일부 예에서, 큐어링은, 대기압(즉, 약 1 기압)의 질소 분위기에서 대류식 오븐(convection oven) 내에서 수행될 수 있다.
다양한 예에서, 반도체 장치는 오븐 내에 위치할 수 있다. 그 후, 오븐 내의 온도는 약 200℃ 까지 상승될 수 있으며, 반도체 장치는 약 200℃에서 약 1시간 동안 베이킹될 수 있다. 온도는, 프로세스(1114)의 제1 유전체 재료의 아웃개싱을 최소화하기 위해 분당 약 1-2℃의 속도로 상승된다. 베이킹이 완료된 후에, 온도는 실온으로 천천히 하강된다(예를 들어, 분당 1-2℃).
또 다른 실시예에서, 5개의 별개의 베이킹을 이용하는 베이킹 프로시져가 사용될 수 있다. 제1 베이킹은, 약 10분간 약 60℃에서의 베이킹일 수 있다. 실온으로부터 약 60℃까지의 상승 시간은 약 10분이다. 약 60℃에서의 베이킹 후에, 온도는 약 32분에 걸쳐 약 160℃까지 상승된다. 반도체 장치는 약 160℃에서 약 35분간 베이킹된다.
그 다음, 대류식 오븐의 온도는, 160℃ 베이킹 후에 약 10분에 걸쳐 약 180℃까지 증가된다. 반도체 장치는 약 180℃에서 약 20분간 베이킹된다.
180℃에서의 베이킹 후에, 온도는 약 50분에 걸쳐 약 200℃까지 상승된다. 반도체 장치는 약 200℃에서 약 60분간 베이킹된다. 마지막으로, 이 베이킹 프로시져에서, 오븐 내의 온도는 약 70분에 걸쳐 약 60℃까지 하강된다. 반도체 장치는 약 60℃에서 약 10분간 베이킹된다. 베이킹이 완료된 후에, 반도체 장치는, 도 11의 프로시져(120)를 진행하기 이전에 대략 실온으로 냉각되는 것이 허용된다. 반도체 장치의 베이킹은, 하나 이상의 콘택 요소의 어닐링(anneal)을 도울 수 있다.
후속해서, 프로시져(120)는 제2 유전체 재료를 제공하는 프로세스(1117)를 포함한다. 일부 예에서, 제2 유전체 재료를 제공하는 단계는, 유기실록산 유전체층(즉, 프로세스(1114)의 제1 유전체 재료) 위에 제2 유전체 재료를 피착하는 단계를 포함할 수 있다. 일부 예에서, 제2 유전체 재료는 실리콘 질화물을 포함할 수 있다. 동일하거나 상이한 예에서, 제2 유전체 재료는, 실리콘 산화질화물(SiOxNy), 실리콘 산화물(silicon oxide), 및/또는 실리콘 이산화물(SiO2)을 포함할 수 있다. 일부 예에서, 저온 PECVD 프로세스가 제2 유전체 재료를 피착하는데 사용될 수 있다. 일부 예에서, 제2 유전체 재료를 제공하는 단계의 일부로서, 제1 유전체 재료가 제2 유전체 재료에 의해 캡핑된다. 일부 예에서, 제1 유전체 재료의 엣지는 제2 유전체 재료에 의해 캡핑되어, 제1 유전체 재료가 임의의 후속하는 산소(O2) 플라즈마 애싱(ashing)에 노출되지 않는다. 산소 플라즈마 애싱은, 어떤 예에서는 제1 유전체 재료를 열화(degrade)시킬 수 있다.
제2 유전체 재료는 약 0.1㎛ 내지 약 0.2㎛의 두께로 피착될 수 있다. 제2 유전체 재료는, 제1 유전체 재료를 이후의 에칭으로부터 보호하기 위해 피착될 수 있다.
프로시져(120)에서의 다음 프로세스는, 제2 유전체 재료 위에 마스크(mask)를 제공하는 프로세스(1118)이다. 프로세스(1118)에서 가해지는 마스크는, 도 11의 프로세스(1119)의 에칭 동작을 위한 에칭 마스크일 수 있다.
일부 예에서, 프로세스(1118)는, 실록산 계열의 유전체층(즉, 프로세스(1114)의 제1 유전체 재료) 위에 패터닝된 포토레지스트를 도포하는 단계, 또는 유기실록산 계열의 유전체(즉, 프로세스(1114)의 제1 유전체 재료) 위의 마스크를 패터닝하는 단계를 포함할 수 있다. 마찬가지로, 프로세스(1118)는, 유기실록산 유전체층(즉, 프로세스(1114)의 제1 유전체 재료) 위에 패터닝된 마스크를 제공하는 단계를 포함할 수 있다.
일부 예에서, 마스크는, 에칭되지 않아야 하는 제1 유전체 재료 및 제2 유전체 재료의 하나 이상의 부분을 피복한다. 마스크는, 도 11의 프로세스(1119)의 에칭 프로세스 동안에 마스크가 에칭되지 않도록 하는 두께로 제공될 수 있다. 일부 예에서, 마스크는 약 3.5㎛, 또는, 약 2.5㎛ 내지 약 5.0㎛의 두께를 가질 수 있다.
일부 예에서, 마스크는 포토레지스트를 포함한다. 일부 예에서, 포토레지스트는, 룩셈부르크, 룩셈부르크시에 위치한 AZ Materials에 의해 제조된 AZ Electronic Materials MiR 900 포토레지스트일 수 있다. 일부 예에서, 포토레지스트는 Rite Track 8800을 이용하여 제2 유전체 재료 위에 코팅될 수 있다. 예를 들어, 반도체 장치는, 증기 프라임(vapor prime)되고 마스크(예를 들어, 포토레지스트)로 스핀-코팅될 수 있다. 반도체 장치를 코팅한 후에, 반도체 장치는 약 60초간 약 105℃에서 베이킹된다.
그 다음, 반도체 장치는 템플릿과의 올바른 위치로 정렬되고 UV(자외선) 광에 노출되어 템플릿으로부터 마스크로 마스크 이미지를 전사(transfer)한다. 마스크를 노출한 후에, 반도체 장치는 약 110℃에서 약 90초간 베이킹된다. 그 다음, 마스크는, UV 광에 노출되지 않은 포토레지스트의 부분들을 제거하기 위해 표준 현상 화학제로 약 90초 푸들(puddle)을 이용하여 현상된다.
현상이 완료된 후, 제2 유전체 재료 위에 마스크를 제공하는 단계의 마지막 부분은, 마스크 상에서 포토레지스트 리플로우 프로세스를 수행하는 것이다. 포토레지스트 리플로우는, 포토레지스트가 적어도 반액체(semi-liquid)가 되어 흐를 수 있도록 현상된 후에 마스크를 가열하는 프로세스이다.
일부 예에서, 반도체 장치는, 약 60초간 약 140℃에서 베이킹된다. 이 포토레지스트 리플로우 프로세스는, 마스크 엣지의 날카로움을 줄일 것이고, 그에 따라, 도 11의 프로세스(1119)에서 에칭될 때, 제1 유전체 및 제2 유전체의 비아는 경사면을 가질 것이다. 일부 예에서, 경사 크기는, 수평으로부터 약 30도의 각도이다.
그 다음, 프로시져(120)는, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료를 에칭하는 프로세스(1119)를 포함한다. 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료는 에칭되어, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료 내에 비아를 생성한다.
일부 예에서, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료는 동일한 에칭 마스크를 이용하여 동일한 프로세스에서 에칭된다. 다른 예에서, 제1 유전체 재료는 제1 프로세스에서 에칭되고, 제2 유전체는 제2 프로세스에서 에칭되고, 베이스 유전체는 제3 프로세스에서 에칭된다.
이들 다른 예에서, 마스크가 베이스 유전체 재료에 도포될 수 있고; 베이스 유전체 재료는 에칭될 수 있고; 마스크는, 도 11의 프로세스(1114)에서 제1 유전체 재료가 제공되기 이전에 제거될 수 있다. 후속해서, 마스크가 제1 유전체 재료에 도포될 수 있고; 제1 유전체 재료가 에칭될 수 있고; 마스크는, 도 11의 프로세스(1118)에서 제2 유전체 재료가 제공되기 이전에 제거될 수 있다. 그 다음, 마스크가 제2 유전체 재료에 도포될 수 있고; 제2 유전체 재료는 에칭될 수 있다. 또 다른 예에서, 제2 유전체 재료는 프로세스(1118)의 마스크를 이용하여 에칭될 수 있고; 마스크가 제거될 수 있고; 제1 유전체 재료를 패터닝하기 위한 마스크로서, 패터닝된 제2 유전체 재료가 사용될 수 있다.
많은 실시예에서, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료는 플라즈마 에칭된다. 동일하거나 상이한 실시예에서, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료는 반응성 이온 에칭(RIE)된다. 일부 예에서, 베이스 유전체 재료, 제1 유전체 재료, 및 제2 유전체 재료는 불소 계열 에칭제(fluorine-based etchant)로 에칭된다. 일부 예에서, 에칭제는, 트리플로루메탄(CHF3), 6불화유황(sulfur hexafluoride)(SF6), 또는 기타의 불소 계열 에칭제일 수 있다.
베이스 유전체 재료가 없는(즉, 프로세스(1198)가 스킵되는) 일부 예에서, 제1 재료는 전술된 바와 같은 유기실록산 유전체 재료이고, 제2 재료는 실리콘 질화물일 수 있다. 이들 예에서, 제1 유전체 재료 및 제2 유전체 재료는, 6불화유황으로 약 4분간 RIE 에칭될 수 있다. 만일 6불화유황이 에칭제로서 사용된다면, 에칭은 1:2 비율의 6불화유황:산소(O2)를 구비한 플라즈마 챔버에서 수행될 수 있다.
제1 유전체 재료 및 제2 유전체 재료에 대한 6불화유황의 에칭 속도는 거의 같다(즉, 분당 약 0.5㎛). 그러나, 제2 유전체 재료의 에칭 속도는 제1 유전체 재료의 에칭 속도보다 약간 더 크다. 일부 예에서, 에칭 동안의 플라즈마 챔버 내의 압력은 약 50 mTorr 내지 약 400 mTorr이다. RIE 에칭은, 캘리포니아주 페탈루마시에 위치한 Tegal Corporation에 의해 제조된 Tegal 901로 수행될 수 있다.
제2 유전체 재료는 제1 유전체 재료 이전에 에칭될 수 있고; 제1 유전체 재료는 베이스 유전체 재료 이전에 에칭될 수 있다. 많은 예에서, 베이스 유전체 재료 아래의 금속층은 에칭 프로세스에 대한 에칭 정지부로서 기능한다. 만일 에칭제로서 6불화유황(sulfur hexafluoride)이 사용된다면, 금속층은 알루미늄일 수 있다. 이 실시예에서, 금속층은 몰리브덴이나 탄탈륨일 수 없는데, 이것은 6불화유황이 이들 2개 금속을 에칭할 수 있기 때문이다. 상이한 실시예에서, 상부에 놓인 제2 유전체층에 대한 에칭이 시간조절된 에칭(timed etch)인 경우, 금속층은 몰리브덴 및/또는 탄탈륨을 포함할 수 있다.
BOE(Buffered Oxide Etch) 및 염소 계열의 에칭제는 일부 예에서 사용될 수 없는데, 이것은 이들이, 제1 유전체 재료가 유기실록산 유전체 재료를 포함할 때, 제1 유전체를 에칭할 수 없기 때문이다. 도 24는, 베이스 유전체 재료(2499), 제1 유전체 재료(2461), 및 제2 유전체 재료(2462)를 에칭한 후, 반도체 장치(1350)의 일례의 장치 구축 영역의 단면도를 도시한다. 도 11의 프로세스(1119) 후에, 반도체 장치(1350)는, 도 24에 도시된 바와 같이 비아(2463)를 포함할 수 있다. 비아(2463)는 도 29의 비아 영역(2982)과 연관된다. 제2 유전체층(2462) 위의 마스크는 도 24에 도시되어 있지 않다.
다시 도 11을 참조하면, 프로시져(120)에서의 다음 프로세스는 마스크를 제거하는 프로세스(1120)이다. 일부 예에서, 마스크는, 110℃ 아래의 온도에서 마스크(예를 들어, 포토레지스트)를 애싱(ashing)함으로써 제거된다. 만일 마스크가 110℃ 위의 온도에서 애싱된다면, 제1 유전체 재료에는 균열이 발생할 수 있다. 따라서, 일부 예에서, 마스크의 애싱은 약 70℃ 내지 약 90℃ 범위의 온도에서 수행된다. 동일하거나 상이한 실시예에서, 마스크의 애싱은, 약 77℃ 내지 약 84℃ 범위의 온도에서 수행된다.
애싱은, 약 300 mTorr보다 크지 않은 압력에서 수행될 수 있다. 산소(O2)는 약 50 sccm의 속도로 애싱 프로세스 동안에 챔버 내에서 흐를 수 있다. 다양한 예에서, 애싱 프로시져는 Tegal 901로 수행될 수 있다. 마스크를 애싱한 후에, 반도체 장치는 탈염수(deionized water)로 린싱(rinse)되고 회전 건조(spin dry)될 수 있다. 일부 예에서, 린싱은 신속덤프 린서(quick dump rinser)에서 수행될 수 있으며, 건조는 회전 린스 건조기(spin rinse dryer)에서 수행될 수 있다.
다른 예에서, 포토레지스트를 제거하기 위해 습윤 스트립(wet strip)이 사용될 수 있다. 일부 실시예에서, NMP(N-methyl pyrolidinone) 계열의 스트립퍼가 사용될 수 있다.
도 21의 프로시져(120)에서의 다음 프로세스는, 하나 이상의 제2 반도체 소자를 제공하는 프로세스(1121)이다. 하나 이상의 제2 반도체 소자의 예로서는, 제2 금속층, 인듐 주석 산화물(ITO), 및 실리콘 질화물층이 포함될 수 있다.
예로서, 도 25는, 제2 금속층(2564) 및 ITO층(2656)을 제공한 후 반도체 장치(1350)의 일례의 장치 구축 영역의 단면도를 도시한다. 제2 금속층(2564)은, 제2 유전체 재료(2462) 위에, 및 적어도 부분적으로 비아(2463)(도 24) 내에 피착될 수 있다. 제2 금속층(2564)은 몰리브덴을 포함할 수 있고, 약 0.15㎛ 두께일 수 있다. 일부 예에서, 제2 금속층(2564)은 KDF 744를 이용한 스퍼터링에 의해 피착될 수 있다.
ITO층(2565)은 제2 금속층(2564) 위에 피착될 수 있다. ITO층(2565)은, 인듐 주석 산화물(ITO)을 포함할 수 있고, 약 0.05㎛ 두께일 수 있다. 일부 예에서, ITO층은 KDF 744를 이용한 스퍼터링에 의해 피착될 수 있다.
일부 예에서, 제2 금속층(2564)은 패턴 에칭된다. ITO층(2565)은 제2 금속층(2564) 상에 피착된 다음, 패턴 에칭될 수 있다. 예로서, 제2 금속층(2564) 및 ITO층(2565)은 AMAT 8330을 이용하여 에칭될 수 있다.
도 26은, 실리콘 질화물층(2666)을 제공한 후 반도체 장치(350)의 일례의 장치 구축 영역의 단면도를 도시한다. 실리콘 질화물층(2666)은 ITO층(2565) 위에 피착될 수 있고, 약 0.10㎛ 두께일 수 있다. 일부 예에서, 실리콘 질화물층(2666)은 AMAT P5000을 이용하여 PECVD를 통해 피착될 수 있다. 동일하거나 상이한 예에서, 실리콘 질화물층(2666)은, Tegal 901을 이용하여 에칭될 수 있고, 이때 ITO층(2565)은 정지층이 된다.
프로세스(1121) 후에, 프로시져(120)가 완료된다. 도 1을 참조하면, 방법(100)의 다음 프로시져는, 가요성 기판에 결합된 반도체 소자들을 포함한 가요성 기판을 캐리어 기판으로 제거하는 프로시져(130)이다. 일부 예에서, 가요성 기판은, 캐리어 기판으로부터 가요성 기판을 손으로 벗겨냄으로써, 캐리어 기판으로부터 제거될 수 있다.
또 다른 실시예로 돌아가면, 도 27은 가요성 기판을 평탄화하는 방법(2700)의 일례를 도시한다. 동일하거나 상이한 실시예에서, 방법(2700)은, 유기실록산 유전체 재료를 에칭하는 방법으로 간주될 수 있다. 방법(2700)은 또한, 유기 실록산 계열의 유전체를 에칭하는 방법, 또는 실록산 계열의 유전체 재료를 에칭하는 방법인 것으로도 간주될 수 있다. 방법(2700)은 단순히 예시일 뿐이며, 본 명세서에서 제시된 실시예들만으로 제한되는 것은 아니다. 방법(2700)은, 본 명세서에서 구체적으로 도시되거나 설명되지 않은 많은 상이한 실시예 또는 예들에서 채용될 수 있다.
도 27을 참조하면, 방법(2700)은 기판을 제공하는 프로시져(2711)를 포함한다. 프로시져(2711)는 도 2의 프로세스(211)와 유사하거나 동일할 수 있다. 기판은 도 4의 기판(450)과 유사하거나 동일할 수 있다. 역시 다른 실시예에서, 프로시져(2711)는 도 1의 방법(110)과 유사하거나 동일할 수 있으며, 기판은, 가요성 기판 어셈블리(540)의 일부일 수 있는 기판(450)과 유사하거나 동일할 수 있다.
방법(2700)은, 제1 유전체 재료를 제공하는 프로시져(2712)를 계속할 수 있다. 일부 예에서, 제1 유전체 재료는, 도 11의 프로세스(1117) 및 도 24의 제2 유전체 재료(2462)와 유사하거나 동일할 수 있다. 예를 들어, 제2 유전체 재료(2462)는, 약 0.1㎛ 내지 약 0.2㎛의 두께의 실리콘 질화물층을 포함할 수 있다.
방법(2700)에서의 다음 프로시져는, 제2 유전체 재료를 제공하는 프로시져(2713)이다. 제2 유전체 재료는, 도 24의 제1 유전체 재료(2461)와 유사하거나 동일할 수 있다. 프로시져(2713)는 도 1의 프로세스(1114)와 유사하거나 동일할 수 있다.
방법(2700)은, 제2 유전체 재료를 베이킹하는 프로시져(2714)를 계속한다. 일부 예에서, 프로시져(2714)는 도 11의 프로세스(1115)와 유사하거나 동일할 수 있다.
후속해서, 방법(2700)은 제2 유전체 재료를 큐어링하는 프로세스(2715)를 포함한다. 일부 예에서, 프로시져(2715)는 도 11의 프로세스(1116)와 유사하거나 동일할 수 있다.
다른 예에서, 대류식 오븐에서의 5개의 별개의 베이킹을 이용하는 상이한 베이킹 프로시져가 사용될 수 있다. 제1 베이킹은 약 40℃에서 약 10분간의 베이킹일 수 있다. 실온으로부터 약 40℃로의 상승 시간은 약 2분이다. 40℃에서의 베이킹 후에, 온도는 약 32분에 걸쳐 약 160℃까지 상승된다. 그 다음, 가요성 기판은, 약 160℃에서 약 35분간 베이킹된다.
그 다음, 대류식 오븐의 온도는, 160℃ 베이킹 후에 약 10분에 걸쳐 약 180℃까지 증가된다. 가요성 기판은 약 180℃에서 약 20분간 베이킹된다.
180℃에서의 베이킹 후에, 온도는 약 50분에 걸쳐 약 230℃까지 상승된다. 대안으로서, 온도는 분당 약 2℃로 약 230℃까지 상승된다. 가요성 기판은 약 230℃에서 약 15시간 동안 베이킹된다.
마지막으로, 이 베이킹 프로시져에서, 오븐 내의 온도는 약 85분에 걸쳐 약 60℃까지 하강된다. 가요성 기판은 약 60℃에서 약 10분간 베이킹된다. 베이킹이 완료된 후에, 가요성 기판은 도 27의 방법(2700)을 진행하기 이전에 대략 실온으로 냉각되는 것이 허용된다.
방법(2700)은, 제3 유전체 재료를 제공하는 프로시져(2716)를 계속한다. 일부 예에서, 제3 유전체 재료는 약 0.2㎛ 내지 약 0.4㎛의 두께로 피착될 수 있다. 일부 예에서, 제3 유전체 재료는, 약 0.3㎛ 두께의 실리콘 질화물층일 수 있다. 제3 유전체 재료를 피착한 후에, 가요성 기판은 약 180℃에서 약 5분간 현장(in-situ) 베이킹될 수 있다. 일부 예에서, 제3 유전체 재료는 도 13의 질화물 패시베이션층(1352)과 유사하거나 동일할 수 있다.
도 28은, 제2 실시예에 따른, 제3 유전체 재료를 제공한 후 반도체 장치(2850)의 일례를 도시한다. 이들 예에서, 제1 유전체 재료(2871)는 가요성 기판 어셈블리(540) 위에 제공된다. 제2 유전체 재료(2872)는 제1 유전체 재료(2871) 위에 제공되고, 제3 유전체 재료(2873)는 제2 유전체 재료(2872) 위에 제공된다.
제3 유전체층을 제공한 후에, 방법(2700)은 완료된다. 결과적인 반도체 장치(도 28의 2850)는, 방법(100)의 프로시져(110)에서 제공되는 가요성 기판으로서 사용될 수 있다.
비록 본 발명이 특정한 실시예들을 참조하여 기술되었지만, 당업자라면, 본 발명의 사상 또는 범위로부터 벗어나지 않고 다양한 변경이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 실시예들의 공개는 본 발명의 범위를 예시하고자 하는 것이며, 제한하고자 함이 아니다. 본 발명의 범위는, 첨부된 청구항들이 요구하는 정도까지로만 제한되어야 한다. 본 명세서에서 설명된 반도체 장치 및 그 제조 방법은 다양한 실시예로 구현될 수 있으며, 이들 실시예들의 소정예에 대한 전술된 논의는 가능한 실시예들 전부에 대한 완전한 설명을 나타내는 것은 아니라는 것이 당업자에게는 자명할 것이다. 오히려, 도면의 상세한 설명과 도면 그 자체는, 적어도 하나의 양호한 실시예를 개시하는 것이며, 대안적 실시예를 개시할 수도 있다.
특정한 청구항 내에서 청구하는 모든 요소들은, 그 특정한 청구항에서 청구되고 있는 실시예에 대해 필수적이다. 결과적으로, 하나 이상의 청구된 요소들의 대체는 재구성으로 여겨지며, 보수(repair)가 아니다. 추가로, 혜택, 기타의 잇점, 및 문제에 대한 해결책이 특정한 실시예들에 관하여 설명되었다. 이들 혜택, 기타의 잇점, 문제에 대한 해결책, 및 이들 혜택, 기타의 잇점, 및 해결책을 발생시키거나 더욱 현저하게 하는 임의의 요소 또는 요소들은, 임의의 청구항 또는 모든 청구항의 중요한, 필요한, 또는 필수적 특징이나 요소들로서 해석되어서는 안 된다.
게다가, 본 명세서에서 개시된 실시예들 및 제한들은, 만일 그 실시예들 및/또는 제한들이 (1) 청구항에서 명시적으로 표현되지 않고, (2) 균등론 하에서 청구항 내의 명백한 요소들 및/또는 제한들의 등가물 또는 잠재적 등가물이라면, 전유론(doctrine of dedication)하에서 공공에 전유되지 않는다.

Claims (26)

  1. 반도체 장치를 제공하는 방법으로서,
    가요성 기판(flexible substrate)을 제공하는 단계;
    상기 가요성 기판 위에 적어도 하나의 재료층을 피착하는 단계 - 상기 가요성 기판 위에 상기 적어도 하나의 재료층을 피착하는 단계는 적어도 180℃의 온도에서 발생함 -;
    금속층과 상기 금속층 아래의 N+ 아몰퍼스 실리콘층 사이에 확산 장벽(diffusion barrier)을 제공하는 단계; 및
    유기 실록산-계열의 유전체 재료(organic siloxane-based dielectric material)를 포함하는 제1 유전체 재료를 상기 금속층 위에 제공하는 단계
    를 포함하는, 반도체 장치 제공 방법.
  2. 제1항에 있어서,
    상기 가요성 기판 위에 적어도 하나의 재료층을 피착하는 단계는,
    아몰퍼스 실리콘층을 피착하는 단계;
    실리콘 질화물 게이트 유전체를 피착하는 단계; 또는
    실리콘 질화물 금속간 유전체층(silicon nitride intermetal dielectric layer)을 피착하는 단계
    중 적어도 하나를 포함하는, 반도체 장치 제공 방법.
  3. 제1항에 있어서,
    상기 가요성 기판 위에 적어도 하나의 재료층을 피착하는 단계가 적어도 188℃의 온도에서 발생하는 것, 또는
    상기 가요성 기판 위에 적어도 하나의 재료층을 피착하는 단계가 준 진공 압력(near vacuum pressure)에서 발생하는 것
    중 적어도 하나가 발생되는, 반도체 장치 제공 방법.
  4. 제1항에 있어서,
    상기 확산 장벽이 탄탈륨을 포함하는 것, 또는
    상기 가요성 기판이 폴리에틸렌 나프탈레이트(polyethylene naphthalate)를 포함하는 것
    중 적어도 하나인, 반도체 장치 제공 방법.
  5. 제1항에 있어서,
    상기 가요성 기판은 평탄화된 가요성 기판을 포함하는, 반도체 장치 제공 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    캐리어 기판(carrier substrate)을 제공하는 단계; 및
    상기 캐리어 기판을 상기 가요성 기판에 결합하는 단계
    를 더 포함하는, 반도체 장치 제공 방법.
  7. 삭제
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    제2 유전체 재료를 제공하는 단계 - 상기 제2 유전체 재료는 실리콘 질화물을 포함하며 상기 제1 유전체 재료 위에 피착됨 -; 및
    상기 제1 유전체 재료, 상기 제2 유전체 재료, 상기 가요성 기판, 및 상기 적어도 하나의 재료층을 베이킹(baking)하는 단계 - 상기 베이킹의 온도는 적어도 200℃에 도달함 -
    를 더 포함하는, 반도체 장치 제공 방법.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 유전체 재료를 제공하는 단계 이전에 베이스 유전체 재료를 제공하는 단계
    를 더 포함하고,
    상기 베이스 유전체 재료는 실리콘 산화물을 포함하는, 반도체 장치 제공 방법.
  10. 반도체 장치를 제공하는 방법으로서,
    캐리어 기판을 제공하는 단계;
    가요성 기판을 제공하는 단계 - 상기 가요성 기판은 평탄화됨 -;
    상기 캐리어 기판을 상기 가요성 기판에 결합하는 단계;
    상기 가요성 기판 위에 게이트 금속층을 피착하는 단계;
    상기 게이트 금속층 위에 하나 이상의 실리콘 포함층(one or more silicon comprising layers)을 피착하는 단계 - 상기 하나 이상의 실리콘 포함층의 피착 온도는 적어도 180℃에 도달함 -;
    상기 하나 이상의 실리콘 포함층 위에 하나 이상의 콘택 요소를 피착하는 단계 - 상기 하나 이상의 콘택 요소는 확산 장벽을 포함함 -;
    상기 하나 이상의 콘택 요소 위에 제1 유전체 재료를 피착하는 단계 - 상기 제1 유전체 재료는 유기 실록산 계열의(organic siloxane-based) 유전체 재료를 포함함 -;
    상기 제1 유전체 재료 위에 제2 유전체 재료를 피착하는 단계 - 상기 제2 유전체 재료는 실리콘 질화물을 포함함 -; 및
    상기 제1 유전체 재료, 상기 제2 유전체 재료, 상기 가요성 기판, 상기 캐리어 기판, 상기 게이트 금속층, 상기 하나 이상의 실리콘 포함층, 및 상기 하나 이상의 콘택 요소를 베이킹하는 단계 - 상기 베이킹 온도는 적어도 200℃에 도달함 -
    를 포함하는, 반도체 장치 제공 방법.
  11. 제10항에 있어서,
    상기 하나 이상의 실리콘 포함층은 아몰퍼스 실리콘층(amorphous silicon layer)을 포함하는, 반도체 장치 제공 방법.
  12. 제11항에 있어서,
    상기 하나 이상의 실리콘 포함층은, 실리콘 질화물 게이트 유전체층과 실리콘 질화물 금속간 유전체층을 더 포함하는, 반도체 장치 제공 방법.
  13. 제12항에 있어서,
    상기 아몰퍼스 실리콘층의 일부가 노출되도록 상기 실리콘 질화물 금속간 유전체층, 상기 아몰퍼스 실리콘층, 및 상기 실리콘 질화물 게이트 유전체층을 에칭하는 단계; 및
    상기 실리콘 질화물 금속간 유전체층, 상기 아몰퍼스 실리콘층, 및 상기 실리콘 질화물 게이트 유전체층 위에 메사 패시베이션층(mesa passivation layer)을 피착하여, 상기 메사 패시베이션층이 상기 아몰퍼스 실리콘층의 노출된 부분을 피복하도록 하는 단계
    를 더 포함하는, 반도체 장치 제공 방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 확산 장벽은 탄탈륨을 포함하고,
    상기 하나 이상의 콘택 요소는 금속층 및 N+ 아몰퍼스 실리콘층을 더 포함하는, 반도체 장치 제공 방법.
  15. 제14항에 있어서,
    상기 하나 이상의 콘택 요소를 피착하는 단계는, 상기 금속층과 상기 N+ 아몰퍼스 실리콘층 사이에 상기 확산 장벽을 피착하는 단계를 포함하는, 반도체 장치 제공 방법.
  16. 제15항에 있어서,
    상기 하나 이상의 콘택 요소를 에칭하는 단계
    를 더 포함하고,
    상기 하나 이상의 콘택 요소는 단일 프로세스에서 에칭되는, 반도체 장치 제공 방법.
  17. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 하나 이상의 실리콘 포함층을 피착하는 단계는, 플라즈마-강화된 화학적 기상 피착을 이용하는 단계를 포함하는, 반도체 장치 제공 방법.
  18. 반도체 장치로서,
    가요성 기판;
    상기 가요성 기판 위의 금속 게이트층;
    상기 금속 게이트층 위의 아몰퍼스 실리콘층 - 상기 아몰퍼스 실리콘층은 적어도 180℃ 온도에서의 프로세스 동안에 피착됨 -;
    상기 아몰퍼스 실리콘층 위의 N+ 아몰퍼스 실리콘층;
    확산 장벽; 및
    금속층
    을 포함하고,
    상기 확산 장벽은, 상기 금속층과 상기 N+ 아몰퍼스 실리콘층 사이에 위치하고,
    (ⅰ) 상기 가요성 기판이 폴리에틸렌 나프탈레이트(polyethylene naphthalate)를 포함하는 것, (ⅱ) 상기 확산 장벽이 탄탈륨을 포함하는 것, 또는 (ⅲ) 상기 금속층이 알루미늄을 포함하는 것 중 적어도 하나인, 반도체 장치.
  19. 삭제
  20. 제18항에 있어서,
    상기 아몰퍼스 실리콘층과 상기 N+ 아몰퍼스 실리콘층 사이의 메사 패시베이션층을 더 포함하는, 반도체 장치.
  21. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 캐리어 기판을 상기 가요성 기판에 결합하는 단계는, 상기 캐리어 기판을 상기 가요성 기판에 접착 결합했을 경우에 상기 캐리어 기판으로부터 상기 가요성 기판을 손으로 벗겨냄으로써 상기 가요성 기판이 상기 캐리어 기판으로부터 분리될 수 있도록 구성된 접착제를 이용하여 상기 캐리어 기판을 상기 가요성 기판에 결합하는 단계를 포함하고,
    상기 방법은 상기 제1 유전체 재료를 베이킹한 후에, 상기 캐리어 기판으로부터 상기 가요성 기판을 손으로 벗겨냄으로써 상기 캐리어 기판으로부터 상기 가요성 기판을 분리하는 단계를 더 포함하는, 반도체 장치 제공 방법.
  22. 제18항 또는 제20항에 있어서,
    캐리어 기판; 및
    상기 캐리어 기판을 상기 가요성 기판에 결합하는 접착제층 - 상기 접착제층은 상기 캐리어 기판을 상기 가요성 기판에 접착 결합했을 경우에 상기 캐리어 기판으로부터 상기 가요성 기판을 손으로 벗겨냄으로써 상기 가요성 기판이 상기 캐리어 기판으로부터 분리될 수 있도록 구성됨 -
    을 더 포함하는, 반도체 장치.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
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