KR20070103050A - 가요성 능동 매트릭스형 디스플레이 백플레인 및 방법 - Google Patents

가요성 능동 매트릭스형 디스플레이 백플레인 및 방법 Download PDF

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KR20070103050A
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Abstract

능동 매트릭스형 디스플레이 백플레인(100)은 상기 가요성 유전체 기판(202)을 어닐링하는 단계와, 그 다음 상기 어닐링된 기판의 한 표면 상에 하나 이상의 박막 트랜지스터(112), 하나 이상의 화소 전극(114), 및 상호연결부(240)를 형성하는 단계를 포함한다. 상기 상호연결부(240)는 서로 전기적으로 연결된 이격된 개별 전극들을 포함한다. 상호연결 전극의 하나는 TFT(112)에 전기적으로 연결되며, 다른 상호연결 전극은 화소 전극(114)에 연결되어, 이에 의해 TFT(112) 및 화소 전극(114)을 전기적으로 상호연결한다.

Description

가요성 능동 매트릭스형 디스플레이 백플레인 및 방법{FLEXIBLE ACTIVE MATRIX DISPLAY BACKPLANE AND METHOD}
본 발명은 일반적으로 능동 매트릭스형 디스플레이에 관한 것으로, 더욱 상세하게는 가요성 기판상에 직접 박막 트랜지스터(thin-film trnasistor, TFT) 디스플레이 백플레인을 형성하는 방법에 관한 것이다.
최근, 군사용 애플리케이션과 상업용 애플리케이션 모두를 위한 가요성 AM(active matrix, 능동 매트릭스형) 디스플레이 개발에 대하여 관심이 증가하고 있다. 이것은 적어도 부분적으로는 능동 매트릭스형 디스플레이 기술이 비교적 견고하고, 총천연색이며, 경량이고, 저전력이며, 저비용의 가요성 디스플레이를 구현하기 위한 잠재력을 제공하기 때문이다. 종래에는, 대부분의 능동 매트릭스형 디스플레이는 단단한 유리 기판을 사용한다. 이러한 단단한 능동 매트릭스형 디스플레이의 대부분은 다양한 애플리케이션과 크기에서 상업적 사용에 존재하였으며 계속 있어 왔다. 예를 들어, 비교적 작은 크기(예를 들어, 대각선 방향으로 2인치까지)의 디스플레이는 일부 디지털 카메라와 휴대 전화에 사용되어 왔다. 상대적으로 큰 크기(예를 들어, 대각선 방향으로 15인치 이상)의 능동 매트릭스형 디스플레 이는 예를 들어, 개인용 컴퓨터(PC)와 텔레비젼(TV)를 포함하는 다양한 소비 물품에서 사용되어왔다.
단단한 능동 매트릭스형 디스플레이가 일반적으로 신뢰성 있고 강력하지만, 가요성 능동 매트릭스형 디스플레이는 소정의 잠재적인 이점을 제공한다. 예를 들어, 내재적인 견고함과 사용, 운송 및 보관하는 동안의 호환성 및 회전가능성의 특유한 형상 인자들 때문에 가요성 능동 매트릭스형 디스플레이는 많은 독특한 디스플레이 애플리케이션을 가능하게 한다. 또한, 가요성 디스플레이는 롤투롤(roll-to-roll) 제조 공정에 따를 수 있으며, 이는 생산비에서의 상당한 절감을 제공할 수 있다.
불행하게도, 능동 매트릭스형 디스플레이를 제조하기 위한 종래의 공정들은 일반적으로 가요성 플라스틱 기판을 이용한 능동 매트릭스형 디스플레이의 제조에 적합하지 않다. 이것은, 적어도 부분적으로는, 기판상에 박막 트랜지스터(thin-film transistor, TFT)를 형성하기 위해 사용되는 일반적인 박막보다 상당히 더 큰(3ppm 이하에 대한 20pp 이하) CTE(coefficient of thermal expansion, 열팽창 계수)를 갖는 가요성 기판 때문이다. 그 결과, 열 스트레스가 발생할 수 있으며, 이것은 공정 동안 가요성 기판의 말림 현상과 휨 현상을 유발할 수 있다. 대부분의 경우에, 말리거나 휜 기판에 대하여 다양한 포토리소그라피 동작을 수행하는 것은 불가능하며, 이에 따라, 불가능하지는 않지만, 기판이 완성되도록 처리하는 것 은 비교적 어렵다. 더하여, 가요성 기판은 다양한 TFT 공정 동작 동안 수축될 수 있으어, 층과 층의 정렬을 상당히 어렵게 할 수 있는 치수상의 불안정성을 유발한다.
따라서, TFT 과정 동안 기판에서의 상당한 열 스트레스를 야기하지 않으면서 그리고/또는 비교적 치수상으로 안정되면서 가요성 기판 상에 직접 능동 매트릭스형 디스플레이를 제조할 수 있는 방법에 대한 요구가 있다. 본 발명은 이러한 요구들을 하나 이상 대처한다.
본 발명은 TFT 및 화소 전극이 가요성 기판 상에 직접 형성된 TFT 디스플레이 백플레인을 제공한다. 일 실시예에서, 그리고 예시로써, 가요성 유전체 기판 상에 능동 매트릭스형 디스플레이 백플레인을 형성하는 방법은 가요성 유전체 기판 상에 게이트층을 형성하는 단계, 상기 게이트층 위에 게이트 유전체층을 형성하는 단계, 상기 게이트 유전체층의 적어도 일부 위에 비정질 실리콘(a-Si)층을 형성하는 단계, 상기 a-Si 층 위에 금속간 유전체층을 형성하는 단계, 상기 a-Si 층 위의 금속간 유전체층의 일부를 선택적으로 제거하는 단계, 상기 금속간 유전체층의 일부를 선택적으로 제거하여 상기 a-Si 층 상의 적어도 드레인 콘택 영역 및 소스 콘택 영역을 노출하는 단계, 상기 소스 콘택 영역에 소스 콘택을 형성하는 단계, 및 상기 드레인 콘택 영역에 드레인 콘택을 형성하는 단계를 포함한다.
다른 예시적인 실시예에서, 기판 상에 박막 트랜지스터(TFT)와 화소 전극을 전기적으로 상호연결하는 방법은 상기 기판 상에 전도성 재료층을 형성하는 단계, 상기 전도성 재료층 상에 상호연결 콘택과 화소 전극 콘택을 형성하는 단계, 상기 TFT를 상기 상호연결 콘택에 전기적으로 연결하는 단계, 및 상기 화소 전극을 상기 화소 전극 콘택에 연결하는 단계를 포함한다.
또 다른 예시적인 실시예에서, 능동 매트릭스형 디스플레이 백플레인은 어닐링된 가요성 유전체 기판, 박막 트랜지스터(TFT), 화소 전극 및 상호연결부를 포함한다. 상기 어닐링된 가요성 유전체 기판은 적어도 제1 표면 및 제2 표면을 갖는다. 상기 TFT는 상기 어닐링된 가요성 유전체 기판의 제1 표면 상에 형성된다. 상기 화소 전극는 상기 어닐링된 가요성 유전체 기판의 제1 표면 상에 형성된다. 상기 상호연결부는 상기 어닐링된 가요성 유전체 기판의 제1 표면 상에 형성되고, 전도체, 상호연결 콘택, 및 화소 전극 콘택을 포함한다. 상기 상호연결 콘택 및 상기 화소 전극 콘택은 상기 전도체 상에 형성된다. 상기 상호연결 콘택은 상기 TFT에 전기적으로 연결되고, 상기 화소 콘택은 상기 화소 전극에 전기적으로 연결된다.
본 발명은 유사한 도면 부호가 유사한 구성요소를 나타내는 다음의 도면과 관련되어 아래에서 설명된다:
도 1은 능동 매트릭스형 디스플레이 백플레인의 예시적인 실시예에 대한 개략적인 도면이다;
도 2는 도 1에 도시된 백플레인의 일부에 대한 단면도이다;
도 3 내지 11은 도 1에 도시된 백플레이에 대한 단면도로 백플레인을 제조하는데 사용된 다양한 예시적인 방법론적인 단계를 도시한다;
도 12는 도 11의 가요성 능동 매트릭스형 백플레인을 사용하여 제조된 능동 매트릭스형 OLED(유기 발광 다이오드)의 일부에 대한 예시적인 실시예의 단면도이다; 그리고,
도 13은 본 발명의 다른 실시예에 따라 도 1에 도시된 백플레인의 일부에 대한 단면도이다.
[상세한 설명]
본 발명에 대한 다음의 상세한 설명은 본질적으로 예시적인 것에 불과하며, 본 발명이나 본 발명에 대한 적용례 및 실시예를 한정하도록 의도된 것은 아니다. 또한, 본 발명은 본 발명에 대한 전술한 기술 분야 또는 본 발명에 대한 다음의 상세한 설명에 제시된 어떠한 이론에 의해 구속되려는 의도는 없다. 이러한 관점에서, 본 명세서에 설명된 디스플레이 백플레인은 각 디스플레이 화소와 관련된 박막 트랜지스터의 어레이를 포함하며, 이는 각 화소를 제어하는데 사용된다. 그러나 트랜지스터는, 예를 들어, 유기 발광 디스플레이나 전기 영동 디스플레이와 같은 임의의 다른 능동 매트릭스형 디스플레이 장치에서 사용될 수도 있다.
능동 매트릭스형 디스플레이 백플레인(100)의 예시적인 실시예에 대한 개략적인 도면이 도 1에 도시되며, 복수의 게이트 버스 라인(102), 복수의 데이터 버스 라인(104), 게이트 구동 회로(106), 데이터 구동 회로(108), 복수의 박막 트랜지스터(TFT)(112), 및 복수의 화소 전극(114)을 포함한다. 게이트 버스 라인(102)과 데이터 버스 라인(104)은 게이트 구동 회로(106) 및 데이터 구동 회로(108)에 각각 연결되어 각각으로부터 공급되는 게이트 구동 신호 전압 및 입력 데이터 신호 전압을 공급받는다.
TFT(112) 각각은 게이트 단자(116), 소스 단자(118), 및 드레인 단자(122)를 포함하며, 게이트 버스 라인(102) 중 하나, 복수의 데이터 버스 라인(104) 중 하나, 및 화소 전극(114) 중 하나에 연결된다. 도시된 실시예에서, 각 TFT(112)의 게이트 단자(118)는 게이트 버스 라인(102) 중 하나에 연결되고, 각 TFT(112)의 소스 단자(118)는 데이트 버스 라인(104) 중 하나에 연결되고, 각 TFT(112)의 드레인 단자(122)는 화소 전극(114) 중 하나에 연결된다. 따라서, 게이트 구동 회로(106)가 하나 이상의 게이트 버스 라인(102)을 통해 하나 이상의 게이터 단자(116)로 게이트 선택 구동 신호를 공급할 때, 관련된 TFT(112)가 턴온된다. 그 결과, 데이터 구동 회로(108)로부터 턴온된 TFT(112)와 관련된 데이터 버스 라인(104)으로 공급된 입력 신호 전압은 관련된 화소 전극(114)으로 공급되고, 이에 따라 관련된 디스플레이 화소(미도시)로부터의 발광을 제어한다.
도 2를 참조하면, 하나의 TFT(112)와 하나의 화소 전극(114)을 더욱 상세히 나타낸 백플레인(100)의 일부에 대한 단면도가 도시되고 설명된다. 도 2에 도시된 바와 같이, TFT(112)와 화소 전극(114)은 각각 가요성 기판(202) 상에 형성된다. 바람직하게는, 제1 표면(204)과 제2 표면(206)을 구비한 가요성 기판(202)은, 예를 들어, 플라스틱과 같은 가요성 유전체 재료를 포함한다. 특히 바람직한 실시예에서, 이미 공지되었거나 장래에 개발될 많은 다른 가요성 물질 중 어떠한 것도 될 수 있지만, 상기 가요성 물질은 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate)이다. 가요성 기판(202)을 형성하는 특정 가요성 물질에 관계없이, TFT(112) 또는 화소 전극(114)이 그 제1 표면(204) 상에 형성되기 전에, 가요성 기판(202)은 어닐링된다. 어닐링된 가요성 기판(202)은 어닐링되지 않은 가요성 기판보다 치수상으로 더욱 안정된다. 그 결과, 가요성 기판(202), TFT(112), 및 화소 전극(114) 사이의 열 팽창 편차로부터 발생할 수 있는 전술한 열 스트레스는 상당히 감소한다. 바람직한 기판의 어닐링 공정에 대한 더욱 상세한 설명이 아래에서 더 설명된다.
앞에서 나타난 바와 같이, TFT(112) 및 화소 전극(114)은 어닐링된 가요성 유전체 기판(202)의 제1 표면 상에 형성된다. 바람직하게는, 그렇게 하기 전에, 제1 표면(204) 및 제2 표면(206)은 유전체층(208)으로 코팅된다. 도시된 실시예에서, TFT(112)은 게이트 전극(212), 게이트 유전체층(214), 비정형 실리콘(a-Si, amorphos silicon)층(216), 금속간 유전체층(218), 소스 콘택(222), 드레인 콘택(224), 소스 전극(226), 드레인 전극(228), 패시베이션층(232), 및 유전체 코팅층(234)을 포함한다. 전도성 재료로 형성된 게이트 전극(212)은 도 1에 도시된 게이트 단자(116)와 전기적으로 등가이며 그와 같은 기능을 한다. 유사하게, 소스 전극(226) 및 드레인 전극(228) 층들은 각각 도 1에 도시된 소스 단자(118) 및 드레인 단자(122)와 등가이며 그들과 같은 기능을 한다.
일반적으로 알려진 바와 같이, 소스 콘택(222)과 드레인 콘택(224) 사이에 배치된 금속간 유전체층(218) 부분의 길이(L)는 TFT(112)의 채널 길이를 정의한다. 또한, a-Si 층(216)은 TFT 채널의 기능을 하며, 이를 통해 전하 운반체(charge carrier)가 소스 콘택(222)과 드레인 콘택(224) 사이를 이동한다. 아래에서 더욱 상세하게 설명되는 바와 같이, 소스 콘택(222)과 드레인 콘택(224)은 콘택 강화층(236)과 배리어층(238)으로부터 각각 바람직하게 형성된다. 콘택 강화층(236)은, 예를 들어, 임계 전압을 감소시키고 서브 임계 경사를 증가함으로써 TFT 성능을 개선시키며, 배리어층(238)은 안정된 금속 전도층의 기능을 하며 아래에 놓인 반응성 콘택 강화층(236)과 오믹 콘택(ohmic contact)을 형성하고 콘택 강화층(236)을 보호한다.
이러한 장치들에 대한 패시베이션 및/또는 보호를 제공하기 위하여 패시베이션층(232) 및 유전체 코팅층(234)이 TFT(112)와 화소 전극(114)의 일부 위에 형성된다. 더욱 구체적으로는, 도시된 실시예에서, 패시베이션층(232)이 TFT(112)의 위에 형성되고, 유전체 코팅층(234)이 패시베이션층(232) 및 화소 전극(114)의 일부 위에 형성된다.
도 2에서 나타난 바와 같이, 도시된 실시예에서, 화소 전극(114)은 상호연결부(240)를 통해 드레인 전극(228)에 전기적으로 연결된다. 상호연결부(240)는 전도체(242), 상호연결 콘택(244), 화소 전극 콘택(246), 및 금속간 유전체층(218)의 일부를 포함한다. 아래에서 더욱 상세히 설명된 바와 같이, 바람직하게는 상호연결 전도체(242)는 게이트 전극(212)과 동시에 동일한 물질로 동일한 두께를 가지면서 형성된다. 또한, 아래에서 더욱 상세히 설명된 바와 같이, 상호연결 콘택(244) 및 화소 전극 콘택(246)은 소스 콘택(222) 및 드레인 콘택(224)과 동시에 동일한 물질로 동일한 두께를 가지면서 형성된다.
구조적인 관점으로부터 디스플레이 백플레인(100)에 대한 실시예가 설명되었으며, 설명된 디스플레이 백플레인(100)을 형성하는 바람직한 특정 과정이 이제 설명될 것이다. 이를 위하여, 도 3 내지 11이 참조되고 설명된다. 설명을 명확하고 용이하게 하기 위하여, 과정은 도 2에 도시된 것과 유사한 간략화된 단면도를 사용 하여 도시되고 설명된다. 또한, 편의를 위하여 방법이 특정한 순서의 단계들을 사용하여 설명되었지만, 아래에서 설명되는 것과 상이한 순서나 다른 종류의 단계들을 사용하여 수행될 수 있다. 더욱이, 방법이 단일 TFT(112), 단일 화소 전극(114), 및 단일 상호연결부(240)에 대하여 설명되지만, TFT들(112), 화소 전극들(114), 및 상호연결부들(240)이 동일한 기판 위에 형성될 수 있다.
상술한 배경을 염두에 두고, 먼저 도 3을 참조하면, 백플레인(100)의 시작 재료는 기판(202)이라는 것을 알 수 있다. 전술한 바와 같이, 바람직하게는 기판(202)은 가요성 유전체 재료로 이루어지며, 잔여 공정 단계에서 치수상의 안정성을 개선하기 위하여 처리가능한 최대 온도에 또는 그 근처에서 어닐링된다. 기판(202)이 PEN으로 이루어진 도시된 실시예에서, 기판은 대략 180℃의 온도와 대략 1 밀리Torr(mTorr)의 진공 상태에서 대략 16시간 동안 어닐링된다. 이 온도, 압력 및 시간에 대한 특성은 단지 예시적인 것이며, 예를 들어, 기판(202)에 사용된 특정 가요성 유전체 재료에 따라 바뀔 수 있다. 그러나, PEN 기판에 대한 이러한 특정 온도, 압력, 및 시간에 대한 특성은 잔여 공정 단계 동안 25 ppm의 수축보다 더 적은 결과를 가져다준다.
더 진행하기 전에, 이어지는 공정 단계는 다양한 막 증착 및 포토리소그라피 공정을 포함한다. 따라서, 도시되지는 않았지만, 이어지는 막 증착 공정 동안 가요성 기판(202)의 외주부(예를 들어, 기판 에지로부터 대략 0.1")는 막 증착 동안 기판(202)을 실질적으로 수평으로 유지하기 위하여 그림의 프레임 종류의 장치로 지지된다. 또한, 역시 도시되지는 않았지만, 포토리소그라피 공정 동안 기판(202)은 글라스 기판(미도시)과 기판(202) 사이에 얇은 수막과 같은 계면활성제로 기판(202)을 글라스 기판(미도시)에 임시로 부착하거나 진공 척(vacuum chuck)을 사용함으로써 수평을 유지한다. 또한, 역시 도시되지 않았지만, 기판(202)이 어닐링 및 배리어 코팅 후에 비교적 치수상으로 안정되지만, 바람직하게는, 공정 단계 사이에서 기판(202)은 질소가 분사된 글러브 박스(glove box)와 같은 습기가 없는 환경에 저장될 수 있다. 바람직하게는, 이것은 습기 흡수에 의해 잠재적으로 발생할 수 있는 치수상의 변화를 최소화하기 위하여 사용된다.
다시 백플레인 형성 방법에 대한 설명으로 돌아가서 도 4를 참조하면, 어닐링 공정 후 그리고 임의의 박막 공정 단계 이전에, 어닐링된 가요성 유전체 기판(202)은 제1 표면(204) 및 제2 표면(206) 모두에 유전체 물질(208)이 코팅된다. 도시된 실시예에서, 유전체(208)는 대략 3000Å의 두께로 증착된 SiNx이다. 유전체(208)는 많은 증착(또는 형성) 공정 중 임의의 하나를 사용하여 증착(또는 형성)될 수 있지만, 도시된 실시예에서, 유전체 물질(208)은 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition) 공정을 사용하여 증착된다.
어닐링된 가요성 유전체 기판(202)이 유전체(208)로 코팅되면, 박막 공정 단 계들이 시작된다. 먼저, 도 5에 도시된 바와 같이, 게이트 전극(212)과 상호연결 전도체(242)가 기판의 제1 표면(204)상에서 유전체(208) 위로 동시에 형성된다. 바람직하게는, 게이트 전극(212)과 상호연결 전도체 재료층(242)은 이미 공지되었거나 장래에 개발될 다양한 종류의 전기 전도체 물질 중 임의의 하나를 적당한 두께로 증착함으로써 형성된다. 도시된 실시예에서, 게이트 전극(212)과 상호연결 전도체(242)는 대략 1500Å의 두께로 NiCr을 스퍼터링 증착함으로써 형성되며, 증착된 NiCr을 아래에서 더욱 상세하게 설명될 에치-백(etch-back) 또는 리프트-오프(lift-off) 포토리소그라피 기술과 같은 종래의 포토리소그라피 기술을 이용하여 패터닝 및 에칭한다. 사용되는 특정 포토리소그라피 기술에 관계 없이, 완료시 포토레지스트층(미도시)은 기판(202)으로부터 벗겨진다. 도5 에는 도시되지 않았지만, 게이트 전극(212)은 동일한 패터닝 공정의 일부로서 게이트 버스 라인(102)을 포함한다.)
도 5를 계속 참조하면, 게이트 전극(212)과 상호연결 전도체(242)가 형성된 후에, 게이트 유전체층(214)과 a-Si 층(216)이 게이트 전극(212) 위로 형성된다. 도시된 실시예에서, 게이트 유전체층(214)과 a-Si 층(216)이 모두 대략 160℃에서 PECVD 공정을 이용하여 증착되며 적절한 구조로 패터닝되고 에칭된다. 그러나, 이것은 예시적인 것에 불과하며, 많은 다른 공정들 중 임의의 하나가 이 층들(214, 216)을 형성하는데 사용될 수 있다. 또한, 유전체층(214)이 다양한 두께의 많은 유전체 재료 중 임의의 하나를 포함할 수 있더라도, 도시된 실시예에서, 게이트 유 전체 재료는 대략 2500Å의 두께로 증착된 SiNx이다. 유사하게, a-Si 층(216)은 다양한 두께로 증착될 수 있지만, 도시된 실시예에서는 대략 1000Å의 두께로 증착된다.
적어도 도시된 실시예에서는 게이트 유전체층(214)과 a-Si 층(216)은 단일 증착 공정의 일부로서 순차적으로 증착된다. 그러나, 이것은 예시적인 것에 불과하며, 대신에 이 층들(214, 216)은 2개의 분리된 증착 공정을 통해 독립적으로 증착될 수 있다. 또한, TFT(112)의 특정 설계에 따라, 게이트 유전체층(214) 및/또는 a-Si 층(216)은 많은 장치 구조 중 임의의 하나를 정의하도록 패터닝되고 에칭될 수 있다. 도시된 실시예에서, 게이트 유전체층(214)과 a-Si 층(216)은 서로에 대하여 정렬되며, 함께 게이트 전극(212) 위의 중앙에 배치된 섬구조체를 형성한다.
이제 도 6을 참조하면, 게이트 유전체층(214)과 a-Si 층(216)이 형성되면, 금속간 유전체층(218)이 형성된다. 금속간 유전체층(218)은 많은 유전 물질 중 임의의 하나를 포함할 수 있으며, 다양한 두께로 형성될(또는 증착될) 수 있다. 그러나, 도시된 실시예에서, 금속간 유전체층(218)은 대략 3000Å의 두께를 갖는 SiNx를 포함한다. 금속간 유전체층(218) 다양한 공지의 형성 또는 증착 기술 중 임의의 하나를 사용하여 추가로 형성될 수 있다. 그러나, 도시된 실시예에서, 금속간 유전체층(218)은 PECVD와 "부분" 에치-백 포토리소그라피 공정을 결합한 기술 을 사용하여 형성된다. "부분" 에치-백 포토리소그라피 공정을 더욱 상세히 설명하기 전에, 완성도를 위하여 종래의 에치-백 포토리소그라피 공정과 리프트-오프 포토리소그라피 공정이 먼저 각각 설명된다.
일반적으로 알려진 바와 같이, 종래의 에치-백 포토리소그라피 공정을 이용하여 재료층이 기판 또는 다른 재료층의 표면에 증착(아니면, 형성)된다. 그 다음, 포토레지스트층이 증착된 재료층 위에 증착된다. 다음으로, 포토레지스트층은 포토레지스트층의 선택된 일부를 제거하고 아래에 있는 재료층의 일부를 노출시키는 포토리소그라피를 이용하여 패터닝된다. 그 다음, 남아있는 포토레지스트층을 마스크로 사용하여 아래에 있는 재료층의 노출된 부분이 에칭된다. 그 다음, 남아 있는 포토레지스트층/마스크는 제거된다.
종래의 리프트-오프 포토리소그라피 공정을 이용하여, 포토레지스트층은 먼저 표면 상에 증착된다. 그 다음 포토레지스트층은 포토레지스트층의 선택된 일부를 제거하고 아래에 있는 재료층의 일부를 노출시키는 포토리소그라피를 이용하여 패터닝된다. 남아있는 포토레지스트층은 이어지는 재료 증착 동안 마스크로서 기능한다. 그 후, 재료층은 포토레지스트층/마스크 상에 그리고 아래에 있는 표면의 노출된 부분 상에 증착된다. 재료층이 증착되면, 포토레지스트층/마스크와 포토레지스트층/마스크 상에 증착된 재료층의 일부는 화학적으로 "리프트 오프"되어, 표면의 노출된 부분 상에 재료층을 남긴다. 따라서, 포토리소그라피 기술로 포토레 지스트층/마스크는 리프트-오프 마스크로 종종 지칭된다.
다시 설명을 하면, 금속간 유전체층(218)이 PECVD와 "부분" 에치-백 포토리소그라피 공정을 이용하여 형성된다고 언급되었다. 여기서 사용된 바와 같이, 포토레지스트층/마스크(도 6에는 미도시)이 금속간 유전체층(218)이 에칭된 후에 제거되지 않는다는 것을 의미한다. 따라서, 증착된 금속간 유전체층(218)의 에칭에 이어서, 포토레지스트층/마스크는 제자리에 잔류하고, 이어지는 포토리소그라피 공정 동안 리프트-오프 마스크로 사용되며, 이에 대하여는 아래에서 더욱 상세하게 설명된다. 어떠한 경우에도, 도 6에 도시된 바와 같이, 금속간 유전체층 증착 동안 사용되는 포토레지스트층은 4개의 콘택 비아(via) - 소스 콘택 비아(602), 드레인 콘택 비아(604), 상호연결 콘택 비아(606), 및 화소 전극 콘택 비아(604) - 를 포함하도록 패터닝된다. 다음에서 설명되는 바와 같이, 소스 콘택(222), 드레인 콘택(224), 상호연결 콘택(244), 및 화소 전극 콘택(246) 각각은 소스 콘택 비아(602), 드레인 콘택 비아(604), 상호연결 콘택 비아(606), 및 화소 전극 콘택 비아(604)에 각각 형성된다.
앞에서 언급한 바와 같이, 소스 콘택(222), 드레인 콘택(224), 상호연결 콘택(244), 및 화소 전극 콘택(246) 각각은 콘택 강화층(236) 및 배리어층(238)을 포함한다. 도 7을 참조하면, 콘택 강화층(236) 및 배리어층(238)은, 예를 들어, 열 증착(thermal evaporation) 공정 및 이전단계로부터의 포토레지스트층/마스크를 리 프트-오프 마스크로 사용하여 금속간 유전체층(218) 위로 순차적으로 증착된다는 것을 알 수 있다. 다른 재료와 두께가 사용될 수 있지만, 도시된 실시예에서, 콘택 강화층(236)과 배리어층(238)은 바람직하게는 700Å 두께의 Yb 및 NiCr 층을 각각 포함한다. 어떠한 경우에서도, 그 다음 이들 층(236, 238)의 증착(또는 형성)에 이어서, 리프트-오프 마스크는 많은 공지된 방법 중 하나를 사용하여 제거된다. 도시된 실시예에서는 리프트-오프 마스크는 초음파 에세톤 조(ultrasonic acetone bath)에서 제거된다.
소스 콘택(222), 드레인 콘택(224), 상호연결 콘택(244), 및 화소 전극 콘택(246)이 각각 형성되면, 도 8에 도시된 바와 같이, 소스 전극(226) 및 드레인(228) 전극이 형성된다. 이를 위하여, 알루미늄과 같은 단일의 전도성 재료층이 이미 공지되었거나 장래에 개발될 많은 재료 증착 방법 및 포토리소그라피 기술 중 임의의 하나를 이용하여 증착되고, 패터닝되고, 에칭된다. 도시된 실시예에서, 알루미늄층이 스퍼터링 기술을 이용하여 증착되며, 그 다음 전술한 에치-백 포토리소그라피 기술을 이용하여 패터닝되고 에칭된다. 채용된 특정 기술에 관계없이, 알루미늄층이 증착되는 두께는 달라질 수 있지만, 도시된 실시예에서는 알루미늄은 대략 4000Å의 두께로 증착된다. 도 8에 도시된 바와 같이, 포토레지스트가 패터닝되고 알루미늄층이 에칭된 후에, 소스 전극(226)은 소스 콘택(222)에 전기적으로 연결되고 그 위로 연장하며, 드레인 전극(228)은 드레인 콘택(224)과 상호연결 콘택(244) 사이에 전기적으로 연결되고 그 위로 연장한다. 그러나, 화소 전극 콘 택(246)은 노출된 채로 남아 있는다.
소스 전극(226)과 드레인 전극(228)이 형성된 후에, 패시베이션층(232)이 형성된다. 도 9에 도시된 바와 같이, 패시베이션층(232)은 형성될 때 TFT(112)와 상호연결부(240) 위로 연장한다. 본 명세서에서 설명된 이전의 각 층들과 유사한 패시베이션층(232)은 많은 유전체 재료들 중 임의의 하나를 포함할 수 있으며, 다양한 두께 중 임의의 하나를 포함할 수 있다. 또한, 패시베이션층(232)은 이미 공지되었거나 장래에 개발될 많은 재료 증착 방법 및 포토리소그라피 기술 중 임의의 하나를 이용하여 형성될 수 있다. 도시된 실시예에서, 패시베이션층(232)은 SiNx를 포함하며, PECVD를 이용하여 대략 3600Å의 두께로 증착될 수 있다. 더하여, 패시베이션층(232)은 바람직하게는 전술한 "부분" 에치-백 포토리소그라피 기술을 이용하여 패터닝되고 에칭된다. 따라서, 증착된 패시베이션층(232)이 에칭된 후, 포토레지스트층/마스크는 제거되지 않으며, 이어지는 포토리소그라피 공정을 위한 리프트-오프 마스크로 사용되며, 이에 대하여 설명된다.
도 9를 계속 참조하면, 패시베이션층 증착 동안 사용된 포토레지스트층(미도시)은 화소 전극 콘택 비아(902)를 포함하도록 패터닝된다. 따라서, 화소 전극 콘택(246)은 노출된 채로 남아 있는다. 그 결과, 도 10을 참조하면, 이어서 화소 전극(114)이 형성될 때, 화소 전극 콘택(246)에 전기적으로 연결된다. 따라서, 화소 전극(114)은 화소 전극 콘택(246), 상호연결 전도체(242) 및 상호연결 콘택(244)을 통해 TFT 드레인 전극(228)에 전기적으로 연결된다.
화소 전극(114)은, 예를 들어, 스퍼터링 공정과 이전 단계로부터의 포토레지스트층/마스크를 리프트-오프 마스크로 이용하여 화소 전극 콘택(246) 및 패시베이션층(232)의 일부 위로 적합한 재료층을 증착함으로써 형성된다. 화소 전극(114)은 이미 공지되었거나 장래에 개발될 많은 적합한 재료들 중 임의의 하나를 포함할 수 있으며, 많은 적합한 두께들 중 임의의 하나로 증착될 수 있다. 도시된 실시예에서는, 화소 전극(114)은 인듐-주석-산화물(ITO, indium-tin-oxide)을 포함하며, 대략 1000Å의 두께로 증착된다. 화소 전극(114)의 증착(또는 형성)에 이어서, 이미 공지되었거나 장래에 개발될 많은 다른 방법들 중 하나를 이용하여 제거될 수 있다는 것을 알 수 있지만, 리프트-오프 마스크는 초음파 아세톤 조에서 제거된다.
화소 전극(114)이 형성된 후에, 유전체 코팅층(234)이 형성된다. 이를 위하여, 유전체 재료층이 이미 공지되었거나 장래에 개발될 많은 재료 증착 방법 및 포토리소그라피 기술 중 임의의 하나를 이용하여 증착되고, 패터닝되고, 에칭된다. 도시된 실시예에서는, 유전체 재료층은 PECVD 기술을 이용하여 증착되고, 증착된 유전체 재료층은 전술한 에치-백 포토리소그라피 기술을 이용하여 패터닝되고 에칭된다. 채용된 특정 기술에 관계없이, 유전체층의 재료 및 두께는 달라질 수 있지만, 도시된 실시예에서는 재료는 SiNx를 포함하며, 대략 3600Å의 두께로 증착된다. 도 11에 도시된 바와 같이, 포토레지스트가 패터닝되고 코팅층(234)이 에칭된 후에, 화소 전극(114)의 일부는 덮이지 않은 채로 남아 있는다.
전술한 공정을 이용하여 제조된 가요성 백플레인(100)은 추가되는 디스플레이 제조에 대한 준비가 되어있다. 예를 들어, 도 12에 도시된 바와 같이, 하부 발광(1210) 구조를 갖는 가요성 능동 매트릭스형 유기 발광 다이오드(OLED) 디스플레이의 제조를 완료하기 위하여, 도 2의 가요성 백플레인(100)은 OLED 구조 적층체(1202), 캐소드층(1204), 및 부가 박막 밀봉층(encapsulation layer)(1206, 1208)과 통합된다. 바람직하게는, OLED 구조 적층체(1202)는 능동 매트릭스형 백플레인(100) 상에 폴리머 OLED 장치 구조 또는 소형 분자 OLED 장치 구조 중 하나를 제조하기 위하여 공지된 잉크젯 인쇄 기술 또는 마스킹된 진공 증착 기술을 이용하여 제조된다. 바람직하게는, 캐소드층(1204)은 많은 열 증착 기술들 중 임의의 하나를 통해 증착된 낮은 일함수를 갖는 캐소드 재료이다. 박막 밀봉층(1206, 1208)은 CVD, 스퍼터링, 원자층 증착과 같은 많은 공지 기술들 중 임의의 것을 사용하여 증착될 수 있으며, 습기 및 산소의 침투를 방지하고 이에 의해 OLED의 수명을 강화하는 많은 적합한 배리어 재료들 중 임의의 하나를 포함할 수 있다. 또한, 도 2의 능동 매트릭스형 백플레인(100)은 상부 발광 OLED 구조를 갖는 가요성 OLED 디스플레이, 및 전기 영동형 또는 액정 디스플레이 매개물을 이용한 다른 반사형, 투과형 가요성 디스플레이를 제조하는데 사용될 수 있다.
가요성 유전체 기판(202) 상에 TFT(112)와 화소 전극(114)을 형성하고 전기 적으로 상호연결하는 전술한 방법은 예시적인 것에 불과하며, TFT(112) 및 화소 전극(114)은 상호연결부(240)를 이용하지 않고서 전기적으로 상호연결될 수 있다. 예를 들어, 도 13에 도시된 대체적인 실시예에서, TFT(112) 및 화소 전극(114)은 드레인 전극(228) 상에 직접 화소 전극 콘택(1302)을 형성함으로써 전기적으로 상호연결될 수 있다.
본 명세서에서 설명된 방법에 따라 제조된 가요성 백플레인(100)은 강화된 치수상의 안정성을 제공하며, 이에 따라, 잠재적인 층간 오정렬을 실질적으로 제거하고, 기판과 증착된 재료층 사이의 열 팽창 계수(CTE)에서의 불일치로부터 발생할 수 있는 열 스트레스를 최소화한다. 또한, 설명된 방법은 제조하는 동안 발생할 수 있는 기판의 말림 현상 및 휨 현상을 최소화하거나 제거한다.
적어도 하나의 예시적인 실시예가 전술한 발명의 상세한 설명에서 제시되었지만, 많은 수의 변형예가 존재한다는 것이 이해되어야 한다. 또한, 예시적인 실시예(들)은 단지 예시에 불과하며, 본 발명의 범위, 적용가능성, 또는 구성을 어떠한 방법으로도 한정하도록 의도된 것이 아니라는 것이 이해되어야 한다. 전술한 상세한 설명은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 예시적인 실시예를 구현하기 위한 편리한 지침서를 제공한다. 첨부된 청구범위에 제시된 본 발명의 범위를 벗어나지 않으면서 예시적인 실시예에 설명된 구성요소들의 기능 및 배치에서 다양한 변형이 이루어질 수 있다.

Claims (10)

  1. 가요성 유전체 기판(202) 상에 게이트층(212)을 형성하는 단계;
    상기 게이트층(212) 위에 게이트 유전체층(214)을 형성하는 단계;
    상기 게이트 유전체층(214)의 적어도 일부 위에 비정질 실리콘(a-Si)층(216)을 형성하는 단계;
    상기 a-Si 층(216) 위에 금속간 유전체층(218)을 형성하는 단계;
    상기 금속간 유전체층(218)의 일부를 선택적으로 제거하여 상기 a-Si 층(216) 상의 적어도 드레인 콘택 영역 및 소스 콘택 영역을 노출하는 단계;
    상기 소스 콘택 영역에 소스 콘택(222)을 형성하는 단계; 및
    상기 드레인 콘택 영역에 드레인 콘택(224)을 형성하는 단계;
    를 포함하는 가요성 유전체 기판(202) 상에 능동 매트릭스형 백플레인(100)을 형성하는 방법.
  2. 제1항에 있어서,
    상기 가요성 유전체 기판(202)을 어닐링하는 단계;
    를 더 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  3. 제1항에 있어서,
    상기 가요성 유전체 기판(202)은 폴리에틸렌 나프탈레이트(PEN)를 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  4. 제1항에 있어서,
    상기 가요성 유전체 기판(202)의 표면 상에 질화 실리콘(SiNx) 유전체 배리어층(208)을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  5. 제1항에 있어서,
    상기 게이트층(212)은 니켈-크롬(NiCr)을 포함하고,
    상기 유전체층(214)은 질화 실리콘(SiNx)을 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  6. 제1항에 있어서,
    상기 금속간 유전체층(218)을 형성하는 단계는,
    PECVD 공정을 통해 대략 3000Å의 두께로 SiBx 층을 증착하는 단계:
    상기 SiNx 층 상에 포토레지스트층을 증착하는 단계;
    마스크를 형성하기 위하여 상기 포토레지스트층을 패터닝하는 단계; 및
    상기 SiNx 금속간 유전체층을 에칭하여 일부를 선택적으로 제거하고 상기 a-Si 층(216) 상에 상기 소스 콘택 영역 및 상기 드레인 콘택 영역을 노출하는 단계;
    를 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  7. 제1항에 있어서,
    상기 소스 콘택(222) 및 상기 드레인 콘택(224) 위로 전도성 재료층을 형성하는 단계; 및
    상기 전도성 재료층의 일부를 선택적으로 제거하여, 적어도 소스 전극(226) 및 드레인 전극(228)을 서로 전기적으로 절연시키는 단계;
    를 더 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  8. 제1항에 있어서,
    상기 기판의 표면 상에 화소 전극(114)을 형성하는 단계;
    를 더 포함하며,
    상기 화소 전극(114)은 상기 드레인 콘택(224)에 전기적으로 연결되는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  9. 제1항에 있어서,
    상기 기판의 표면 상에 상호연결 전도체(242)를 형성하는 단계;
    상기 상호연결 전도체(242) 상에 상호연결 콘택(244) 및 화소 전극 콘택(246)을 형성하는 단계; 및
    적어도 상기 화소 전극 콘택 위로 화소 전극(114)을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 가요성 유전체 기판 상에 능동 매트릭스형 백플레인을 형성하는 방법.
  10. 적어도 제1 표면(204) 및 제2 표면(206)을 갖는 어닐링된 가요성 유전체 기판(202);
    상기 어닐링된 가요성 유전체 기판의 제1 표면(204) 상에 형성된 박막 트랜 지스터(TFT)(112);
    상기 어닐링된 가요성 유전체 기판의 제1 표면(204) 상에 형성된 화소 전극(114); 및
    상기 어닐링된 가요성 유전체 기판(202) 상에 형성된 상호연결부(240)를 포함하고,
    상기 상호연결부(240)는 상부에 상호연결 콘택(244) 및 화소 전극 콘택(246)을 갖는 전도체(242)를 포함하며,
    상기 상호연결 콘택(244)은 상기 TFT(112)에 전기적으로 연결되며, 상기 화소 콘택(246)은 상기 화소 전극(114)에 전기적으로 연결되는 능동 매트릭스형 디스플레이(100).
KR1020077020204A 2005-02-14 2006-01-04 가요성 능동 매트릭스형 디스플레이 백플레인 및 방법 KR101212663B1 (ko)

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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362025B1 (ko) * 2009-05-29 2014-02-13 아리조나 보드 오브 리젠츠 퍼 앤 온 비하프 오브 아리조나 스테이트 유니버시티 고온에서 가요성 반도체 장치를 제공하는 방법 및 그 가요성 반도체 장치
US8992712B2 (en) 2010-05-21 2015-03-31 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University Method for manufacturing electronic devices and electronic devices thereof
US9076822B2 (en) 2010-05-21 2015-07-07 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
US9155190B2 (en) 2008-12-02 2015-10-06 AZ Board of Regents, a body corporate of the State of AZ Acting for and on behalf of AZ State University Method of preparing a flexible substrate assembly and flexible substrate assembly therefrom
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US9768107B2 (en) 2014-01-23 2017-09-19 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9953951B2 (en) 2014-05-13 2018-04-24 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
US10410903B2 (en) 2014-01-23 2019-09-10 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101118362A (zh) * 2002-12-16 2008-02-06 伊英克公司 电光显示器的底板
KR100663624B1 (ko) * 2004-04-29 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
KR101058122B1 (ko) * 2004-09-08 2011-08-24 삼성전자주식회사 어레이 기판과, 그의 제조 방법 및 그를 구비한 액정 패널
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method
TWI321241B (en) * 2005-09-14 2010-03-01 Ind Tech Res Inst Flexible pixel array substrate and method of fabricating the same
KR100647711B1 (ko) * 2005-11-03 2006-11-23 삼성에스디아이 주식회사 평판 디스플레이 장치 및 이의 제조방법
TWI344133B (en) * 2006-02-24 2011-06-21 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
TW200811569A (en) * 2006-08-21 2008-03-01 Prime View Int Co Ltd E-ink display panel
TWI419091B (zh) 2009-02-10 2013-12-11 Ind Tech Res Inst 可轉移的可撓式電子裝置結構及可撓式電子裝置的製造方法
US8178422B2 (en) * 2009-03-31 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of measurement in semiconductor fabrication
US8269212B2 (en) * 2009-04-29 2012-09-18 Honeywell International Inc. OLED display with a common anode and method for forming the same
US9985237B2 (en) 2009-08-12 2018-05-29 X-Fab Semiconductor Foundries Ag Method of manufacturing an organic light emitting diode by lift-off
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
KR101182441B1 (ko) * 2010-01-13 2012-09-12 삼성디스플레이 주식회사 유기 박막 패턴 형성 방법 및 유기 발광 디스플레이 장치의 제조 방법
TWI464788B (zh) * 2011-12-22 2014-12-11 Ind Tech Res Inst 感測元件陣列及其製作方法
US8658444B2 (en) 2012-05-16 2014-02-25 International Business Machines Corporation Semiconductor active matrix on buried insulator
CN103021339B (zh) * 2012-12-31 2015-09-16 昆山工研院新型平板显示技术中心有限公司 像素电路、显示装置及其驱动方法
TWI532162B (zh) 2013-06-25 2016-05-01 友達光電股份有限公司 可撓式顯示面板及其製造方法
TWI688850B (zh) * 2013-08-13 2020-03-21 飛利斯有限公司 具有電子顯示器之物品
CN105793781B (zh) 2013-08-27 2019-11-05 飞利斯有限公司 具有可挠曲电子构件的可附接装置
KR20150034947A (ko) * 2013-09-27 2015-04-06 삼성디스플레이 주식회사 표시 장치의 금속 배선, 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
WO2015100396A1 (en) 2013-12-24 2015-07-02 Polyera Corporation Support structures for a flexible electronic component
KR102352290B1 (ko) 2014-09-03 2022-01-18 삼성디스플레이 주식회사 플렉서블 표시패널
WO2016138356A1 (en) 2015-02-26 2016-09-01 Polyera Corporation Attachable device having a flexible electronic component

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4479702A (en) * 1982-07-06 1984-10-30 Olin Corporation Method and apparatus for assembling a compact multi-conductor optical fiber communication cable
US20010022387A1 (en) 1991-05-02 2001-09-20 Naoki Sano Pattern forming method for semiconductor manufacturing
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
GB9521855D0 (en) 1995-10-25 1996-01-03 Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuitry
JP2776378B2 (ja) * 1996-06-27 1998-07-16 日本電気株式会社 薄膜トランジスタアレイ基板およびその製造方法
JPH10104660A (ja) * 1996-10-03 1998-04-24 Hitachi Ltd 液晶表示装置
US5994174A (en) 1997-09-29 1999-11-30 The Regents Of The University Of California Method of fabrication of display pixels driven by silicon thin film transistors
JP4094179B2 (ja) * 1998-08-21 2008-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6246070B1 (en) 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP5060695B2 (ja) * 1999-12-21 2012-10-31 プラスティック ロジック リミテッド 電子素子配列から電子回路を構成する方法および該方法により形成される電子回路
JP2002208592A (ja) 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
JP2004128421A (ja) 2002-10-07 2004-04-22 Semiconductor Energy Lab Co Ltd レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
US7274413B1 (en) * 2002-12-06 2007-09-25 United States Of America As Represented By The Secretary Of The Navy Flexible video display apparatus and method
TWI290008B (en) * 2002-12-24 2007-11-11 Ritdisplay Corp Active driven organic electroluminescent device
JP4316896B2 (ja) * 2003-01-09 2009-08-19 株式会社 日立ディスプレイズ 表示装置とその製造方法
JP2004296963A (ja) * 2003-03-28 2004-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR100558985B1 (ko) 2003-06-27 2006-03-10 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
US7527994B2 (en) * 2004-09-01 2009-05-05 Honeywell International Inc. Amorphous silicon thin-film transistors and methods of making the same
US7427776B2 (en) * 2004-10-07 2008-09-23 Hewlett-Packard Development Company, L.P. Thin-film transistor and methods
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US8999778B2 (en) 2008-12-02 2015-04-07 Arizona Board Of Regents Method of providing a flexible semiconductor device at high temperatures and flexible semiconductor device thereof
US9155190B2 (en) 2008-12-02 2015-10-06 AZ Board of Regents, a body corporate of the State of AZ Acting for and on behalf of AZ State University Method of preparing a flexible substrate assembly and flexible substrate assembly therefrom
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
KR101362025B1 (ko) * 2009-05-29 2014-02-13 아리조나 보드 오브 리젠츠 퍼 앤 온 비하프 오브 아리조나 스테이트 유니버시티 고온에서 가요성 반도체 장치를 제공하는 방법 및 그 가요성 반도체 장치
US9076822B2 (en) 2010-05-21 2015-07-07 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
US8992712B2 (en) 2010-05-21 2015-03-31 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University Method for manufacturing electronic devices and electronic devices thereof
US9768107B2 (en) 2014-01-23 2017-09-19 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
US10410903B2 (en) 2014-01-23 2019-09-10 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
US9953951B2 (en) 2014-05-13 2018-04-24 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US10170407B2 (en) 2014-12-22 2019-01-01 Arizona Board Of Regents On Behalf Of Arizona State University Electronic device and methods of providing and using electronic device
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof

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Publication number Publication date
US20060180815A1 (en) 2006-08-17
US7316942B2 (en) 2008-01-08
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US8063856B2 (en) 2011-11-22
WO2006088564A1 (en) 2006-08-24
JP5142728B2 (ja) 2013-02-13
US20080094322A1 (en) 2008-04-24
EP1849185A1 (en) 2007-10-31
TWI382259B (zh) 2013-01-11
CN101138082B (zh) 2010-05-19
TW200630723A (en) 2006-09-01
CN101138082A (zh) 2008-03-05
JP2008530797A (ja) 2008-08-07

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