JP5142728B2 - 可撓性アクティブマトリックスディスプレィバックプレーンおよび方法 - Google Patents

可撓性アクティブマトリックスディスプレィバックプレーンおよび方法 Download PDF

Info

Publication number
JP5142728B2
JP5142728B2 JP2007555094A JP2007555094A JP5142728B2 JP 5142728 B2 JP5142728 B2 JP 5142728B2 JP 2007555094 A JP2007555094 A JP 2007555094A JP 2007555094 A JP2007555094 A JP 2007555094A JP 5142728 B2 JP5142728 B2 JP 5142728B2
Authority
JP
Japan
Prior art keywords
layer
forming
contact
substrate
pixel electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007555094A
Other languages
English (en)
Other versions
JP2008530797A (ja
Inventor
サルマ，カルリ・アール
チャンレイ，チャールズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honeywell International Inc
Original Assignee
Honeywell International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell International Inc filed Critical Honeywell International Inc
Publication of JP2008530797A publication Critical patent/JP2008530797A/ja
Application granted granted Critical
Publication of JP5142728B2 publication Critical patent/JP5142728B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133305—Flexible substrates, e.g. plastics, organic film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は、アクティブマトリックスディスプレィに関し、特に、可撓性基板に直接に薄膜トランジスタ（ＴＦＴ）ディスプレィバックプレーンを形成する方法に関する。
最近、軍事および民生の両方の用途について可撓性のアクティブマトリックス（ＡＭ）ディスプレィの開発に関する関心が高まっている。少なくとも部分的には、アクティブマトリックスディスプレィ技術が、比較的堅牢で、フルカラーで、軽量で、低消費電力で、ローコストな可撓性ディスプレィを実現する可能性を提供するためであろう。現在、ほとんどのアクティブマトリックスディスプレィは、固いガラス基板を使用している。これらの固いアクティブマトリックスディスプレィの多くは、多くの用途及びサイズで民生用に使用されてきている。例えば、比較的小さいサイズ（例えば、〜対角線２インチ）のディスプレィは、ディジタルカメラや携帯電話に使用されている。比較的大きなサイズ（例えば、≧対角線１５インチ）のアクティブマトリックスディスプレィは、例えば、パーソナルコンピュータ（ＰＣ）やテレビ（ＴＶ）を含む他の多くの消費製品に使用されている。
固いアクティブマトリックスディスプレィは一般的に信頼性が高く頑丈であるけれども、可撓性アクティブマトリックスディスプレィの可能性を高める利点もあると確信する。例えば、可撓性アクティブマトリックスディスプレィは、使用、移動、およびストレージ中に、満足のいく堅牢さ及びユニークな形状を内在するのに、ユニークなディスプレィ用途を可能にしうる。可撓性ディスプレィはまた、ロールツーロール製造法に影響を受けやすく、製造コストにおいて著しい低廉を提供しうる。
あいにく、アクティブマトリックスディスプレィを製造する現在のプロセスは典型的には、可撓性プラスチック基板を使用したアクティブマトリックスディスプレィの製造には適していない。それは、少なくとも一部として、基板上に薄膜トランジスタ（ＴＦＴ）を形成するのに使用される典型的な薄膜よりも著しく大きい（〜２０ｐｐｍ対から３ｐｐｍ）ＣＴＥ（熱膨張率）を備えた可撓性基板によるものである。その結果、プロセス中、可撓性基板のカーリングおよびラッピングを導き出しうる熱応力が生じる。殆どの例では、カールされおよびラッピングされた基板に種々のフォトリソグラフィオペレーションを導入することは不可能であり、それにより、不可能でないとしても、基板処理を完了させるプロセスを行うことをより困難にさせている。更に、種々のＴＦＴプロセスオペレーション中に、可撓性基板は収縮し、その結果、寸法が不安定になり、層間のアライメントの正確性を困難にさせる。
それ故、ＴＦＴプロセス中に基板に著しい熱応力を生じさせない、及び／又は、比較的寸法が安定した可撓性基板上に直接、アクティブマトリックスディスプレィバックプレーンを形成する方法が必要とされている。本発明は、１又はそれ以上のこれらの必要性に着目する。
本発明は、ＴＦＴおよびピクセル電極が可撓性基板上に直接形成されるＴＦＴディスプレィバックプレーンを提供する。ある実施形態では、単なる例示であるが、可撓性誘電基板上にアクティブマトリックスディスプレィバックプレーンを形成する方法であって、可撓性誘電基板の表面にゲート層を形成するステップと、ゲート層の上にゲート誘電層を形成するステップと、ゲート誘電層の少なくとも一部の上にアモルファスシリコン（ａ−Ｓｉ）層を形成するステップと、ａ−Ｓｉ層の上にインター金属誘電層を形成するステップと、ａ−Ｓｉ層の上のインター金属誘電層の一部を選択的に除去するステップと、それにより、ａ−Ｓｉ層の上の少なくともドレインコンタクト領域およびソースコンタクト領域を露出させ、ソースコンタクト領域にソースコンタクトを形成するステップと、ドレインコンタクト領域にドレインコンタクトを形成するステップとを有する方法が開示されている。
別の例示的な実施形態では、基板に形成されたピクセル電極と薄膜トランジスタ（ＴＦＴ）とを電気的に相互接続する方法であって、基板上に伝導材料層を形成するステップと、伝導材料層の上にピクセル電極コンタクトと相互接続コンタクトを形成するステップと、相互接続コンタクトにＴＦＴを電気的に結合するステップと、ピクセル電極をピクセル電極コンタクトに電気的に接続するステップとを有する方法を開示する。
更に別の実施形態では、アニールされた可撓性誘電基板と、薄膜トランジスタ（ＴＦＴ）と、ピクセル電極と、相互接続とを有するアクティブマトリックスディスプレィバックプレーンを開示する。アニールされた可撓性誘電基板は、少なくとも第１の表面及び第２の表面を有する。ＴＦＴは、アニールされた可撓性誘電基板の第１の表面に形成される。ピクセル電極は、アニールされた可撓性誘電基板の第１の表面上に形成される。相互接続は、アニールされた可撓性誘電基板に形成され、コンダクタ、相互接続コンタクト、およびピクセル電極コンタクトを含む。相互接続コンタクト及びピクセル電極コンタクトはコンダクタの上に形成される。相互接続コンタクトは、ＴＦＴに電気的に接続され、ピクセルコンタクトはピクセル電極に電気的に接続される。
本発明の以下の詳細な説明は単に例示的なものであり、本発明の使用及び用途に関して本発明を制限するものではない。更に、本発明の以下の詳細な説明、および、上述の背景技術の如何なる記載も本発明を拘束するものではない。これに関して、ここでのディスプレィバックプレーンは、各ピクセルを絵師御するのに使用される各ディスプレィピクセルに関する薄膜トランジスタのアレイを含む。しかしながら、トランジスタはまた、例えば有機発光ディスプレィ、電気泳動ディスプレィのような他のアクティブマトリックスディスプレィデバイスにも使用されうる。
アクティブマトリックスディスプレィバックプレーン１００の例示的な実施形態の概略図を図１に示し、これには、複数のゲートバスライン１０２、複数のデータバスライン１０４、ゲートドライバ回路１０６、データドライバ回路１０８、複数の薄膜トランジスタ（ＴＦＴ）１１２、および、複数のピクセル電極１１４を含む。ゲートバスライン１０２およびデータバスライン１０４は、ゲートドライバ回路１０６およびデータドライバ回路１０８のそれぞれに各々接続され、それぞれそこから供給されるデータ信号電圧を入力し、ゲートドライブ信号を受信する。
ＴＦＴ１１２は、ゲートターミナル１１６、ソースターミナル１１８および、ドレインターミナル１２２をそれぞれ含み、ゲートバスライン１０２のうちの一つと、データバスライン１０４のうちの一つと、ピクセル電極１１４のうちの一つにそれぞれ結合される。例示された実施形態では、各ＴＦＴ１１２のゲートターミナル１１６は、ゲートバスライン１０２のうちの一つに接続され、各ＴＦＴ１１２のソースターミナル１１８は、データバスライン１０４のうちのひとつに接続され、各ＴＦＴ１１２の度ラインターミナル１２２は、ピクセル電極１１４のうちの一つに結合される。かくして、ゲートドライバ回路１０６が、１又はそれ以上のゲートバスライン１０２を介して、１又はそれ以上のゲートターミナル１１６にゲート選択ドライブ信号を供給するとき、関連するＴＦＴ１１２は、ターンオンされる。その結果、データドライバ回路１０８から、ターンオンされたＴＦＴ１１２に関連するデータバスライン１０４に供給された入力信号電圧は、関連するピクセル電極１１４に供給され、それにより、関連するディスプレィピクセル（図示せず）からの光放射を制御する。
図２では、バックプレーン１００の一部の断面を示し、ＴＦＴ１１２のうちの一つと、ピクセル電極１１４のうちの一つをより詳細に図示する。図２に示したように、ＴＦＴ１１２およびピクセル電極１１４は、可撓性基板２０２の上に各々形成される。第１の表面２０４および第２の表面２０６を含む可撓性基板２０２は、例えば、プラスチックのような可撓性誘電材料からなるのが好ましい。種々の他の可撓性誘電材料が現在知られており、または将来開発されることが明らかであるけれども、特に好ましい実施形態では、可撓性誘電材料はポリエチレンナフタレート（ＰＥＮ）であるのが好ましい。ＴＦＴ１１２またはピクセル電極１１４がその第１の表面２０４に形成される前に、可撓性基板２０２が形成される特定の可撓性誘電材料が問題ではなく、可撓性基板２０２はアニールされる。アニールされた可撓性基板２０２は、アニールされていない可撓性基板よりも寸法的により安定する。その結果、上述した、可撓性基板２０２、ＴＦＴ１１２およびピクセル電極１１４の間の熱応力の差から生じる熱応力は、著しく低減する。好ましい基板のアニーリングプロセスのより詳細な記載は、後述する。
上述したようなＴＦＴ１１２およびピクセル電極１１４は、アニールされた可撓性誘電基板２０２の第１の表面２０４上に形成される。好ましくは、その前に、第１の表面２０４および第２の表面２０６は、誘電体２０８の層で被覆される。例示の実施形態では、ＴＦＴ１１２は、ゲート電極２１２、ゲート誘電層２１４、アモルファスシリコン（ａ−Ｓｉ）層２１６、インター金属誘電層２１８、ソースコンタクト２２２，ドレインコンタクト２２４、ソース電極２２６、ドレイン電極２２８、パッシベーション層２３２，および、誘電被覆層２３４を含む。伝導材料からなるゲート電極２１２は、図１に示したゲートターミナル１１６と電気的に等しく、それと同じように機能する。同様にソース２２６およびドレイン２２８電極層は、それぞれ図１に示したソース１１８およびドレイン１２２と電気的に等しく、同じように機能する。
一般的に知られているように、ソース２２２とドレイン２２４コンタクトの間に配置されたインター金属誘電層２１８の長さ（Ｌ）は、ＴＦＴ１１２のチャネル長を規定する。更に、電荷キャリアはソースコンタクト２２２とドレインコンタクト２２４の間を移動するけれども、ａ−Ｓｉ層２１６は、ＴＦＴチャネルとして機能する。より詳細には後述するように、ソースコンタクト２２２及びドレインコンタクト２２４は、それぞれコンタクト向上層２３６およびバリア層２３８から形成されるのが好ましい。コンタクト向上層２３６は、例えば、しきい値電圧を低減させ、サブしきい値スロープを増加させることによってＴＦＴパフォーマンスを改善し、バリア層２３８は、安定金属伝導層として機能し、オーミックコンタクトを形成し、下に横たわる反応コンタクト向上層２３６を保護する。
パッシベーション層２３２および誘電被覆層２３４は、デバイスのパッシベーション及び／又は保護を提供するためにピクセル電極１１４の一部、および、ＴＦＴ１１２の上に形成される。更に、例示された実施形態では、パッシベーション層２３２は、ＴＦＴ１１２の上に形成され、誘電被覆層２３４は、ピクセル電極１１４の一部およびパッシベーション層２３２の上に形成される。
図２にも示されているように、例示の実施形態では、ピクセル電極１１４は、相互接続２４０を介してドレイン電極２２８に電気的に接続される。相互接続２４０は、コンダクタ２４２、相互接続コンタクト２２４，ピクセル電極コンタクト２４６、および、インター金属誘電層２１８の一部を含む。より詳細については後述する相互接続コンダクタ２４２は、ゲート電極２１２と同時に形成され、同じ材料で、同じ厚さで形成されるのが好ましい。更に、より詳細には後述するように、相互接続コンタクト２２４および、ピクセル電極コンタクト２４６はともに、ソースコンタクト２２２およびドレインコンタクト２２４と同時に、同じ材料で、同じ厚さで形成されるのが好ましい。
構造的な観点からディスプレィバックプレーンの記載された実施形態について、記載されたバックプレーン１００を形成する特定の好ましいプロセスを開示する。これについては、図３乃至１１を適宜参照するのが好ましい。説明の明快および容易のために、図２に示したものと同様の断面を簡略化したものを使用する。更に、単一のＴＦＴ１１２、単一のピクセル電極１１４、および、単一の相互接続２４０に関して方法を記載するけれども、複数のＴＦＴ１１２、ピクセル電極１１４および相互接続２４０が同じ基板２０２に形成されることは明らかである。
図３を参照すると、バックプレーン１００の開始材料として基板２０２が記載されている。上述の通り、基板２０２は、可撓性誘電材料からなるのが好ましく、その後のプロセスステップを通して形状が安定するように改良するために、その材料の処理可能な最大温度で又はそれに近い温度でアニールされる。記載された実施形態では、基板２０２は、ＰＥＮからなり、基板は、約１８０℃の温度、約１ミリトールの真空の環境で約１６時間アニールされる。この温度、圧力、時間のプロファイルは単なる例示であり、基板２０２に関して使用される特定の可撓性誘電材料に依存して変化するのは明らかである。しかしながら、ＰＥＮ基板に関するこの特定の温度、圧力、時間のプロファイルは、残りのプロセスステップ中に２５ｐｐｍより小さい収縮を生じる。
更なる処理の前に、引き続いてのプロセスステップは、種々の薄膜堆積およびフォトリソグラフィプロセスを含む。かくして、例示していないけれども、引き続いての薄膜堆積プロセス中、可撓性基板２０２の外周（例えば、基板エッジから約０．１インチ）は、薄膜堆積中は、基板２０２を実質的にフラットに保持するようにピクチャーフレームタイプの固定具で保持される。更に、これもまた表示されていないけれども、フォトリソグラフィプロセス中、基板２０２は、ガラスと基板２０２の間に、水の薄い層のような界面活性剤でガラス基板（図示せず）に基板２０２を一時的に取り付けることにより、または、真空チャックの使用のいずれかによりフラットを保持する。更に、また表示されていないけれども、プロセス中であって、アニーリングおよびバリアコーティングの後、基板２０２が、比較的形状的に安定している間、基板２０２は、例えば窒素パージされたグローブボックスのような湿気のない環境に保存されるのが好ましい。これは、湿気の吸収のために生じうる形状の変化を最小にするのに好ましい。
バックプレーン形成方法の記載に戻ると、図４には、アニーリングプロセス後であって、いかなる薄膜処理ステップの前において、アニールされた可撓性誘電基板２０２が、その第２の側２０４及び第２の側２０６の両方において誘電材料２０８で被覆される。表示された実施形態では、誘電体２０８は、約３０００Åの厚さで堆積されたＳｉＮｘである。誘電体２０８は、種々の堆積（又は形成）プロセスを用いて堆積（又は、さもなければ形成）されうるけれども、表示された実施形態では、誘電材料２０８は、プラズマ促進化学蒸着（ＰＥＣＶＤ）を使用して堆積される。
アニールされた可撓性誘電基板２０２が、誘電体２０８にいったん被覆されたならば、薄膜処理ステップは始まる。最初に、図５に示しちゃおうに、ゲート電極２１２および相互接続コンダクタ２４２が、誘電体２０８の上で、基板の第１の表面２０４に同時に形成される。好ましくは、ゲート電極２１２および相互接続伝導材料層２４２は、適当な厚さまで、現在において周知または将来において開発されるであろう種々のタイプの電気的伝導材料の一つを堆積することによって形成される。表示された実施形態では、ゲート電極２１２および相互接続コンダクタ２４２は、約１５００Åの厚さまでＮｉＣｒをスパッタリング堆積させ、より詳細には後述するエッチバック（etch-back）またはリフトオフ（lift-off）フォトリソグラフィ技術のような在来のフォトリソグラフィ技術を使用して、堆積されたＮｉＣｒをパターニング及びエッチングすることにより形成される。使用される特定のフォトリソグラフィ技術は問題ではなく、完了の際、フォトレジスト層（図示せず）が基板から剥離される。図５には示されていないけれども、ゲート電極２１２は、同じパターニングプロセスの一部としてゲートバスライン１０２を含むようにパターニングされうる。
図５を引き続き参照すると、ゲート電極２１２および相互接続コンダクタ２４２が形成された後、ゲート誘電層２１４およびａ−Ｓｉ層２１６がゲート電極２１２の上に形成される。表示された実施形態では、ゲート電極層２１４およびａ−Ｓｉ層２１６は、約１６０℃でＰＥＣＶＤプロセスを使用してともに堆積され、適当な形状にパターニング及びエッチングされる。しかしながら、これは単なる例示であり、種々の他のプロセスがこれらの層２１４および２１６を形成するのに用いられ得ることは明らかである。更に、誘電層２１４は、厚さが変化する種々の誘電材料のうちの一つを有するけれども、表示された実施形態では、ゲート誘電材料は、約２５００Åの厚さまで堆積されたＳｉＮｘである。同様に、ａ−Ｓｉ層２１６は、厚さを変化するように堆積されうるけれども、表示された実施形態では、約１０００Åの厚さまで堆積される。
少なくとも表示された実施形態では、ゲート誘電層２１４およびａ−Ｓｉ層２１６は、単一の堆積プロセスの一部として連続して堆積される。しかしながら、これは単なる例示であり、これらの層２１４，２１６は、２つの別々の堆積プロセスを介して個別に堆積されうる。更に、ＴＦＴ１１２の特定の設計に依存して、ゲート誘電層２１４及び／又はａ−Ｓｉ層２１６は、種々のデバイスジオメトリの一つを規定するようにパターニング及びエッチングされうる。表示された実施形態では、ゲート誘電層２１４およびａ−Ｓｉ層２１６は、互いに整列され、ゲート電極２１２の上の中央に配置されたアイランドを一緒に形成する。
図６を参照すると、いったん、ゲート誘電層２１４およびａ−Ｓｉ層２１６が形成されると、インター金属誘電層２１８が次いで形成される。インター金属誘電層２１８は、種々の誘電材料の一つであり、厚さを変化させる酔おうに形成（又は、堆積）されうる。しかしながら、表示された実施形態では、インター金属誘電層２１８は、約３０００Åの厚さを備えたＳｉＮｘからなる。インター金属誘電層２１８は、種々の周知の形状又は堆積技術のうちの一つを使用して更に形成されうる。しかしながら、表示された実施形態では、インター金属誘電層２１８は、ＰＥＣＶＤと「部分的な」エッチバックフォトリソグラフィプロセスを結合した技術を使用して形成される。より詳細に「部分的な」エッチバックフォトリソグラフィプロセスを記載する前に、在来のエッチバックフォトリソグラフィプロセスおよび在来のリフトオフフォトリソグラフィプロセスをまずは完全に記載する。
在来のエッチバックフォトリソグラフィプロセスについては一般的に知られているように、材料層が基板または他の材料層の表面上に堆積され（または、さもなければ形成される）。次いで、フォトレジストの層が、その堆積された材料層の上に堆積される。次いで、フォトレジスト層は、フォトリソグラフィを使用してパターニングされ、フォトレジスト層の選択された部分は除去され、下に横たわる材料層の部分が露出される。次いで、マスクとして残ったフォトレジスト層を使用して、下に横たわった材料層の露出された部分がエッチングによって除去される。残ったフォトレジスト層／マスクは、次いで、除去される。
在来のリフトオフフォトリソグラフィプロセスでは、フォトレジストの層が最初に表面上に堆積される。フォトレジスト層は次いで、フォトリソグラフィを使用してパターニングされ、フォトレジスト層の選択された部分が除去され、下に横たわった表面の部分が露出される。次いで、引き続きの材料堆積中に、残ったフォトレジスト層は、マスクとして機能する。その後、材料層は、フォトレジスト層／マスク上に、および、下に横たわる表面の露出された部分の上に堆積される。いったん、材料層が堆積されたならば、フォトレジスト層／マスクの上に堆積された材料層のそれらの部分、および、フォトレジスト層／マスクは、化学的に「リフトオフ（lifted off）」され、表面の露出された部分の上に材料層を残す。かくして、このフォトリソグラフィ技術では、フォトレジスト層／マスクは、ときどきリフトオフマスクと呼ばれる。
また詳細な説明の記載に戻ると、上述したように、インター金属誘電層２１８が、ＰＥＣＶＤおよび「部分的」エッチバックフォトリソグラフィプロセスを使用して形成される。ここで用いたように、これは、インター金属誘電層２１８がエッチングされた後に、このフォトレジスト層／マスク（図６では図示せず）が除去されないことを意味する。かくして、堆積されたインター金属誘電層２１８のエッチングに続いて、後により詳細に述べる引き続きのフォトリソグラフィプロセス中に、フォトレジスト層／マスクは、適所に残り、リフトオフマスクとして使用される。いずれのケースにおいても、図６に示したように、インター金属誘電層堆積中に使用されるフォトレジスト層が、ソースコンタクトビア６０２、ドレインコンタクトビア６０４、相互接続コンタクトビア６０６、および、ピクセル電極コンタクトビア６０８という４つのコンタクトビアを含むようにパターニングされる。開示されているように、ソースコンタクト２２２、ドレインコンタクト２２４、相互接続コンタクト２４４および、ピクセル電極コンタクト２４６はそれぞれ、ソースコンタクトビア６０２、ドレインコンタクトビア６０４、相互接続コンタクトビア６０６および、ピクセル電極コンタクトビア６０８にそれぞれ形成される。
上述したソースコンタクト２２２、ドレインコンタクト２２４、相互接続コンタクト２４４および、ピクセル電極コンタクト２４６の各々は、コンタクト向上層２３６およびバリア層２３８を有する。図７を参照すると、コンタクト向上層２３６およびバリア層２３８は、例えば、熱蒸着プロセス、および、リフトオフマスクのような以前のステップからのフォトレジスト層／マスクを使用して、インター金属誘電層２１８の上に連続して堆積される。例示された実施形態では、コンタクト向上層２３６およびバリア層２３８は、それぞれ７００Åの厚さのＹｂおよびＮｉＣｒの層を有するのが好ましいが、他の材料及び厚さを使用することもでき得る。いずれにしても、これらの層２３６，２３８の堆積（または、形成）に続いて、次いで、種々の周知の方法を使用してリフトオフマスクが除去される。開示された実施形態では、リフトオフマスクは、超音波アセトンバスで除去される。
図８に示したように、いったんソースコンタクト２２２、ドレインコンタクト２２４、相互接続コンタクト２４４、および、ピクセル電極コンタクト２４６がそれぞれ形成されたならば、ソース２２６およびドレイン２２８電極が形成される。そうするために、現在周知または、将来開発されうる種々の材料の堆積方法及びフォトリソグラフィ技術を使用して、アルミニウムのような伝導材料の単一層が堆積され、パターニングされ、エッチングされる。例示された実施形態では、アルミニウム層が、スパッタリング技術を使用して堆積され、次いで、上述したエッチバックフォトリソグラフィ技術を使用してパターニング及びエッチングがなされる。特定の技術を採用することは問題ではなく、アルミニウム層が堆積される厚さは変化するが、開示された実施形態では、アルミニウムは、約４０００オングストロームの厚さに堆積される。図８に示しちゃおうに、フォトレジストがパターニングされ、アルミニウム層がエッチングされた後、ソース電極２２６は、ソースコンタクト２２２に電気的に結合され、ソースコンタクト２２２の上に延び、ドレイン電極２２８は、ドレインコンタクト２２４と相互接続コンタクト２４４に電気的に結合され、それらの上およびそれらの間に延びる。しかしながら、ピクセル電極コンタクト２４６は、露出されたままである。
ソース電極２２６およびドレイン電極２２８が形成された後、パッシベーション層２３２が形成される。図９に示したように、形成されたとき、パッシベーション層２３２は、ＴＦＴ１１２および相互接続２４０の一部の上に延びる。ここに記載したような以前の層の各々のように、パッシベーション層２３２は、種々の誘電材料のうちの一つからなり、種々の厚さを有しうる。更に、パッシベーション層２３２は、現在周知または将来開発されうる種々の材料堆積方法およびフォトリソグラフィ技術を使用して形成されうる。例示された実施形態では、パッシベーション層２３２は、ＳｉＮｘからなり、ＰＥＣＶＤを使用して約３６００Åの厚さまで堆積される。更に、パッシベーション層２３２は、上述の「部分的」エッチバックフォトリソグラフィ技術を使用してパターニング及びエッチングがなされるのが好ましい。かくして、堆積されたパッシベーション層２３２がエッチングされた後、フォトレジスト層／マスクは、除去されず、引き続きのフォトリソグラフィプロセスに関してリフトオフマスクとして使用される。
続いて図９を参照すると、パッシベーション層の堆積中に使用されたフォトレジスト層（図示せず）が、ピクセル電極コンタクトビア９０２をも含むようにパターニングされる。かくして、ピクセル電極コンタクト２４６は、露出されたままである。その結果、図１０を参照すると、ピクセル電極１１４が引き続いて形成されるとき、ピクセル電極コンタクト２４６に電気的に接続される。かくして、ピクセル電極１１４は、ピクセル電極コンタクト２４６、相互接続コンダクタ２４２、および、相互接続コンタクト２４４を介してＴＦＴドレイン電極２２８に電気的に接続される。
ピクセル電極１１４は、例えば、リフトオフマスクのような以前のステップからのフォトレジスト層／マスクおよびスパッタリングプロセスを使用して、パッシベーション層２３２の一部と、ピクセル電極コンタクト２４６の上に適当な材料層を堆積することによって形成される。ピクセル電極１１４は、現在周知又は将来開発されうる種々の適当な材料からなり、種々の適当な厚さに堆積されうる。例示された実施形態では、ピクセル電極１１４は、インジウム錫酸化物（ＩＴＯ）からなり、約１０００Åの厚さに堆積される。ピクセル電極１１４の堆積（又は形成）に続いて、リフトオフマスクは、超音波アセトンバスで除去されるが、現在周知又は将来開発されうる他の種々の方法を使用して除去されうる。
ピクセル電極１１４が形成された後、誘電被覆層２３４が形成される。そうするために、誘電材料の層が、現在周知又は将来開発されうる種々の材料の堆積方法及びフォトリソグラフィ技術を使用して堆積され、パターニングされ、エッチングされる。例示された実施形態では、誘電材料層は、ＰＥＣＶＤ技術を使用して堆積され、堆積された誘電材料層は、上述のエッチバックフォトリソグラフィ技術を使用してパターニング及びエッチングされる。特定の技術を採用することが問題ではなく、誘電層の材料及び厚さは変化し、例示された実施形態では、材料はＳｉＮｘからなり、約３６００Åの厚さまで堆積される。図１１に示したように、フォトレジストがパターニングされ、被覆層２３４がエッチングされた後、ピクセル電極１１４の一部は被覆されないまま残る。
上述したプロセスを使用して製造された可撓性バックプレーン１００は、更なるディスプレィ製造のために準備される。例えば、図１２に示したように、図２の可撓性バックプレーン１００は、底部発光１２１０アーキテクチャを備えた可撓性アクティブマトリックスＯＬＥＤディスプレィの製造を完了するために、有機発光ダイオード（ＯＬＥＤ）構造スタック１２０２、カソード層１２０４、および、追加の薄膜封止層１２０６及び１２０８で集積される。ＯＬＥＤ構造スタック１２０２は、アクティブマトリックスバックプレーン１００の上に低分子ＯＬＥＤデバイス構造またはポリマーＯＬＥＤデバイス構造のいずれかを製造するために、周知のインクジェット印刷技術またはマスクされた真空蒸着技術を使用して製造されるのが好ましい。カソード層１２０４は、種々の熱蒸着技術を介して堆積されるのが好ましい低い仕事関数カソード材料であるのが好ましい。薄膜封止層１２０６および１２０８は、ＣＶＤ、スパッタリング、原子層堆積のような周知の技術を使用して堆積され、ＯＬＥＤ寿命を向上させるために、湿気および酸素進入を防止する種々の適当なバリア材料から成りうる。図２のアクティブマトリックスバックプレーン１００はまた、頂部発光ＯＬＥＤアーキテクチャおよび、電気泳動または液晶ディスプレィ媒体を使用した反射、透過可撓性ディスプレィで、可撓性ＯＬＥＤディスプレィを製造するのにも用いられ得る。
可撓性誘電基板２０２上のピクセル電極１１４とＴＦＴ１１２を電気的に相互接続させ形成させる上記方法は、単に例示的なものであり、ＴＦＴ１１２とピクセル電極１１４は、相互接続２４０を使用することなく電気的に接続されうる。例えば、図１３に示したような別の実施形態では、ＴＦＴ１１２とピクセル電極１１４は、ドレイン電極２２８の上に直接、ピクセル電極コンタクト１３０２を形成することにより電気的に相互接続される。
ここに記載された方法によって製造された可撓性バックプレーン１００は、改善された形状の安定性を提供し、それにより、層間のミスアライメントの可能性を実質的に除去し、基板と堆積された材料層との間の熱膨張率（ＣＴＥ）によるミスマッチから生じる熱応力を最小にすることができる。記載された方法は、製造中に生じうる基板のカーリング及びラッピングを最小にし、又は、除去することができうる。
少なくとも１つの例示的な実施形態を開示してきたけれども、膨大な数の変形が存在することは明らかであろう。例示の実施形態は単なる具体例であり、本発明の範囲、適用可能性または構成を制限するものではない。むしろ、この詳細な説明は当業者に便利なロードマップを提供するものである。種々の変形は、添付の特許請求の範囲の発明の範囲から逸脱することなく例示の例としてなされうる。
アクティブマトリックスディスプレィバックプレーンの例示的な実施形態の概略図である。 図１に示したバックプレーンの一部の断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 バックプレーンを作るのに用いられる種々の例示的な方法のステップを図示する、図１に示したバックプレーンの断面図である。 図１１の可撓性アクティブマトリックスバックプレーンを使用して製造されたアクティブマトリックスＯＬＥＤ（有機発光ダイオード）の一部の例示的な実施形態の断面図である。 本発明の別の実施形態による図１に示したバックプレーンの一部の断面図である。

Claims (8)

  1. 可撓性誘電基板（２０２）上にアクティブマトリックスディスプレィバックプレーン（１００）を形成する方法であって、
    可撓性誘電基板（２０２）の表面にゲート層（２１２）を形成するステップと、
    前記ゲート層（２１２）の上にゲート誘電層（２１４）を形成するステップと、
    前記ゲート誘電層（２１４）の少なくとも一部の上にアモルファスシリコン（ａ−Ｓｉ）層（２１６）を形成するステップと、
    前記ａ−Ｓｉ層（２１６）の上にインター金属誘電層（２１８）を形成するステップと、
    前記インター金属誘電層（２１８）の一部を選択的に除去するステップであって、それにより前記ａ−Ｓｉ層（２１６）の上の少なくともソースコンタクト領域及びドレインコンタクト領域を露出させる、ステップと、
    前記ソースコンタクト領域にソースコンタクト（２２２）を形成するステップであって、該ソースコンタクト（２２２）が、コンタクト向上層（２３６）およびバリア層（２３８）を有することを特徴とするステップと、
    前記ドレインコンタクト領域にドレインコンタクト（２２４）を形成するステップと、
    を有し、
    前記ソースコンタクト（２２２）およびドレインコンタクト（２２４）が各々、コンタクト向上層（２３６）およびバリア層（２３８）を有し、
    前記インター金属誘電層（２１８）を形成するステップが、
    ＰＥＣＶＤプロセスを介して約３０００Åの厚さのＳｉＮ ｘ の層を堆積するステップと、
    前記ＳｉＮ ｘ 層の上にフォトレジスト層を堆積するステップと、
    マスクを形成するためにフォトレジスト層をパターニングするステップと、
    前記ＳｉＮ ｘ インター金属誘電層をエッチングするステップであって、それにより、その一部を選択的に除去し、前記ａ−Ｓｉ層（２１６）の上のドレインコンタクト領域及びソースコンタクト領域を露出させる、ステップと、
    を有することを特徴とする方法。
  2. ゲート層を形成する前に、前記可撓性誘電基板（２０２）をアニーリングするステップを更に有することを特徴とする請求項１に記載の方法。
  3. 前記可撓性誘電基板（２０２）が、ポリエチレンナフタレート（ＰＥＮ）からなることを特徴とする請求項１に記載の方法。
  4. 前記可撓性誘電基板（２０２）の表面上に窒化シリコン（ＳｉＮｘ）誘電バリア層（２０８）の層を形成するステップを
    更に有することを特徴とする請求項１に記載の方法。
  5. 前記ゲート層（２１２）が、ニッケルクロム（ＮｉＣｒ）からなり、
    前記誘電層（２１４）が、窒化シリコン（ＳｉＮｘ）からなる
    ことを特徴とする請求項１に記載の方法。
  6. 前記ソースコンタクト（２２２）及びドレインコンタクト（２２４）の上に伝導材料の層を形成するステップと、
    前記伝導材料の一部を選択的に除去するステップであって、それにより、少なくともソース（２２６）およびドレイン（２２８）電極を互いに電気的に絶縁させる、ステップと
    を更に有することを特徴とする請求項１に記載の方法。
  7. 前記ドレインコンタクト（２２４）に電気的に結合されたピクセル電極（１１４）を前記基板の表面に形成するステップを更に有することを特徴とする請求項１に記載の方法。
  8. 前記基板の表面に相互接続コンダクタ（２４２）を形成するステップと、
    前記相互接続コンダクタ（２４２）の上にピクセル電極コンタクト（２４６）と相互接続コンタクト（２４４）を形成するステップと、
    少なくとも前記ピクセル電極コンタクトの上にピクセル電極（１１４）を形成するステップと、
    を更に有することを特徴とする請求項１に記載の方法。
JP2007555094A 2005-02-14 2006-01-04 可撓性アクティブマトリックスディスプレィバックプレーンおよび方法 Expired - Fee Related JP5142728B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/058,062 2005-02-14
US11/058,062 US7316942B2 (en) 2005-02-14 2005-02-14 Flexible active matrix display backplane and method
PCT/US2006/000088 WO2006088564A1 (en) 2005-02-14 2006-01-04 Flexible active matrix display backplane and method

Publications (2)

Publication Number Publication Date
JP2008530797A JP2008530797A (ja) 2008-08-07
JP5142728B2 true JP5142728B2 (ja) 2013-02-13

Family

ID=36642661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007555094A Expired - Fee Related JP5142728B2 (ja) 2005-02-14 2006-01-04 可撓性アクティブマトリックスディスプレィバックプレーンおよび方法

Country Status (7)

Country Link
US (2) US7316942B2 (ja)
EP (1) EP1849185A1 (ja)
JP (1) JP5142728B2 (ja)
KR (1) KR101212663B1 (ja)
CN (1) CN101138082B (ja)
TW (1) TWI382259B (ja)
WO (1) WO2006088564A1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003299673A1 (en) * 2002-12-16 2004-07-22 E Ink Corporation Backplanes for electro-optic displays
KR100663624B1 (ko) * 2004-04-29 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
KR101058122B1 (ko) * 2004-09-08 2011-08-24 삼성전자주식회사 어레이 기판과, 그의 제조 방법 및 그를 구비한 액정 패널
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method
TWI321241B (en) * 2005-09-14 2010-03-01 Ind Tech Res Inst Flexible pixel array substrate and method of fabricating the same
KR100647711B1 (ko) * 2005-11-03 2006-11-23 삼성에스디아이 주식회사 평판 디스플레이 장치 및 이의 제조방법
TWI344133B (en) * 2006-02-24 2011-06-21 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
TW200811569A (en) * 2006-08-21 2008-03-01 Prime View Int Co Ltd E-ink display panel
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
CN102301835B (zh) * 2008-12-02 2013-11-27 代表亚利桑那大学的亚利桑那校董会 准备柔性基板组件的方法和从其得到的柔性基板组件
US9601530B2 (en) * 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
TWI419091B (zh) 2009-02-10 2013-12-11 Ind Tech Res Inst 可轉移的可撓式電子裝置結構及可撓式電子裝置的製造方法
US8178422B2 (en) * 2009-03-31 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of measurement in semiconductor fabrication
US8269212B2 (en) * 2009-04-29 2012-09-18 Honeywell International Inc. OLED display with a common anode and method for forming the same
EP2436029A4 (en) * 2009-05-29 2013-04-10 Univ Arizona PROCESS FOR PROVIDING A FLEXIBLE SEMICONDUCTOR DEVICE AT HIGH TEMPERATURES AND FLEXIBLE SEMICONDUCTOR DEVICE THEREFOR
US9985237B2 (en) 2009-08-12 2018-05-29 X-Fab Semiconductor Foundries Ag Method of manufacturing an organic light emitting diode by lift-off
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
KR101182441B1 (ko) * 2010-01-13 2012-09-12 삼성디스플레이 주식회사 유기 박막 패턴 형성 방법 및 유기 발광 디스플레이 장치의 제조 방법
WO2012021197A2 (en) 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
WO2012021196A2 (en) 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method for manufacturing electronic devices and electronic devices thereof
TWI464788B (zh) * 2011-12-22 2014-12-11 Ind Tech Res Inst 感測元件陣列及其製作方法
US8658444B2 (en) 2012-05-16 2014-02-25 International Business Machines Corporation Semiconductor active matrix on buried insulator
CN103021339B (zh) * 2012-12-31 2015-09-16 昆山工研院新型平板显示技术中心有限公司 像素电路、显示装置及其驱动方法
TWI532162B (zh) 2013-06-25 2016-05-01 友達光電股份有限公司 可撓式顯示面板及其製造方法
CN105659310B (zh) * 2013-08-13 2021-02-26 飞利斯有限公司 电子显示区域的优化
CN105793781B (zh) 2013-08-27 2019-11-05 飞利斯有限公司 具有可挠曲电子构件的可附接装置
KR20150034947A (ko) * 2013-09-27 2015-04-06 삼성디스플레이 주식회사 표시 장치의 금속 배선, 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
TWI676880B (zh) 2013-12-24 2019-11-11 美商飛利斯有限公司 動態可撓物品
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2017034644A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
JP2017518638A (ja) 2014-05-13 2017-07-06 アリゾナ・ボード・オブ・リージェンツ・フォー・アンド・オン・ビハーフ・オブ・アリゾナ・ステイト・ユニバーシティＡｒｉｚｏｎａ Ｂｏａｒｄ Ｏｆ Ｒｅｇｅｎｔｓ Ｆｏｒ Ａｎｄ Ｏｎ Ｂｅｈａｌｆ Ｏｆ Ａｒｉｚｏｎａ Ｓｔａｔｅ Ｕｎｉｖｅｒｓｉｔｙ 電子デバイスを提供する方法およびその電子デバイス
KR102352290B1 (ko) 2014-09-03 2022-01-18 삼성디스플레이 주식회사 플렉서블 표시패널
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
WO2016138356A1 (en) 2015-02-26 2016-09-01 Polyera Corporation Attachable device having a flexible electronic component

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4479702A (en) * 1982-07-06 1984-10-30 Olin Corporation Method and apparatus for assembling a compact multi-conductor optical fiber communication cable
US20010022387A1 (en) * 1991-05-02 2001-09-20 Naoki Sano Pattern forming method for semiconductor manufacturing
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
GB9521855D0 (en) * 1995-10-25 1996-01-03 Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuitry
JP2776378B2 (ja) * 1996-06-27 1998-07-16 日本電気株式会社 薄膜トランジスタアレイ基板およびその製造方法
JPH10104660A (ja) * 1996-10-03 1998-04-24 Hitachi Ltd 液晶表示装置
US5994174A (en) * 1997-09-29 1999-11-30 The Regents Of The University Of California Method of fabrication of display pixels driven by silicon thin film transistors
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP4094179B2 (ja) * 1998-08-21 2008-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN100375310C (zh) * 1999-12-21 2008-03-12 造型逻辑有限公司 喷墨制作的集成电路
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
JP2004128421A (ja) * 2002-10-07 2004-04-22 Semiconductor Energy Lab Co Ltd レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
US7274413B1 (en) * 2002-12-06 2007-09-25 United States Of America As Represented By The Secretary Of The Navy Flexible video display apparatus and method
TWI290008B (en) * 2002-12-24 2007-11-11 Ritdisplay Corp Active driven organic electroluminescent device
JP4316896B2 (ja) * 2003-01-09 2009-08-19 株式会社 日立ディスプレイズ 表示装置とその製造方法
JP2004296963A (ja) * 2003-03-28 2004-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR100558985B1 (ko) * 2003-06-27 2006-03-10 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
US7527994B2 (en) * 2004-09-01 2009-05-05 Honeywell International Inc. Amorphous silicon thin-film transistors and methods of making the same
US7427776B2 (en) * 2004-10-07 2008-09-23 Hewlett-Packard Development Company, L.P. Thin-film transistor and methods
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method

Also Published As

Publication number Publication date
TW200630723A (en) 2006-09-01
US20080094322A1 (en) 2008-04-24
KR101212663B1 (ko) 2012-12-14
KR20070103050A (ko) 2007-10-22
US20060180815A1 (en) 2006-08-17
CN101138082A (zh) 2008-03-05
JP2008530797A (ja) 2008-08-07
CN101138082B (zh) 2010-05-19
US8063856B2 (en) 2011-11-22
US7316942B2 (en) 2008-01-08
WO2006088564A1 (en) 2006-08-24
TWI382259B (zh) 2013-01-11
EP1849185A1 (en) 2007-10-31

Similar Documents

Publication Publication Date Title
JP5142728B2 (ja) 可撓性アクティブマトリックスディスプレィバックプレーンおよび方法
US20140061632A1 (en) Thin film transistor substrate and method of manufacturing the same
US7755708B2 (en) Pixel structure for flat panel display
US8895334B2 (en) Thin film transistor array substrate and method for manufacturing the same and electronic device
US20170110587A1 (en) Array substrate and manufacturing method thereof, display panel, display device
US7727789B2 (en) Array substrate for liquid crystal display and method for fabricating the same
EP2709159B1 (en) Fabricating method of thin film transistor, fabricating method of array substrate and display device
US9276014B2 (en) Array substrate and method of fabricating the same, and liquid crystal display device
US8093595B2 (en) Thin film array panel and manufacturing method thereof
CN111886697B (zh) 显示背板及其制造方法、显示面板和显示装置
US10199236B2 (en) Thin film transistor, manufacturing method thereof, and method for manufacturing array substrate
WO2019210776A1 (zh) 阵列基板、显示装置、薄膜晶体管及阵列基板的制作方法
JP2019536284A (ja) アレイ基板及びアレイ基板の製造方法
US20230017854A1 (en) Display substrate and manufacturing method, and display device
US9673228B2 (en) Display panel
US7808569B2 (en) Method for manufacturing pixel structure
CN112289811B (zh) 一种显示基板及其制备方法、显示装置
US20130087792A1 (en) Pixel structure of reflective type electrophoretic display device and method of making the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080918

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120301

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120601

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120711

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121101

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121120

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5142728

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees