KR20150034947A - 표시 장치의 금속 배선, 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법 - Google Patents

표시 장치의 금속 배선, 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법 Download PDF

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KR20150034947A
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Abstract

표시 장치에 포함되는 금속 배선은 니켈크롬(NiCr)을 포함하는 제 1 금속층, 제 1 금속층 상에 형성된 제 1 투명 산화층, 및 제 1 투명 산화층 상에 형성된 제 2 금속층을 포함할 수 있다.

Description

표시 장치의 금속 배선, 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법{METAL WIRE, THIN-FILM TRANSISTOR SUBSTRATE AND METHOD FOR MANUFACTURING A THIN-FILM TRANSISTOR SUBSTRATE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 장치의 금속 배선, 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에 이용되는 표시 기판은 각 화소 영역을 구동하기 위한 스위칭 소자로서 박막 트랜지스터, 박막 트랜지스터와 연결된 신호 배선 및 화소 전극을 포함한다. 신호 배선은 게이트 구동 신호를 전달하는 게이트 배선과, 게이트 배선과 교차하면서 데이터 구동 신호를 전달하는 데이터 배선을 포함한다.
표시 장치가 대형화되고 소비자들의 고해상도 요구가 커짐에 따라, 게이트 배선이나 데이터 배선이 길어지고 가늘어져 저항이 점점 증가한다. 게이트 배선이나 데이터 배선을 형성하는 저저항 금속으로, 전기 전도도가 탁월하고 부존량이 풍부한 구리가 사용될 수 있다.
그러나, 구리 단일막으로 게이트 배선이나 데이터 배선을 형성하는 경우 기판과의 접착력이 문제될 뿐만 아니라 수분 침투 및 하부 실리콘 산화물과 반응에 의한 부식이 발생할 수 있다. 또한, 티타늄/구리로 게이트 배선이나 데이터 배선을 형성하는 경우 티타늄 식각 공정에서 불소(F)가 포함된 식각액를 이용함으로써 기판에 데미지를 줄 수 있는 문제점이 있다.
본 발명의 일 목적은 통합 식각이 가능하고 저반사 특성을 갖는 표시 장치의 금속 배선을 제공하는 것이다.
본 발명의 다른 목적은 통합 식각이 가능하고 저반사 특성을 갖는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 금속 배선은 니켈크롬(NiCr)을 포함하는 제 1 금속층, 상기 제 1 금속층 상에 형성된 제 1 투명 산화층, 및 상기 제 1 투명 산화층 상에 형성된 제 2 금속층을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 금속층은 니켈크롬에 바나듐(V), 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 철(Fe), 인듐(In), 탄탈(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니켈(Ni), 주석(Sn), 텅스텐(W), 나이오븀(Nb), 및 네오디윰(Nd) 중 적어도 하나 이상이 포함된 합금을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 금속층의 두께는 80Å 내지 300Å일 수 있다.
일 실시예에 의하면, 상기 제 1 투명 산화층은 ITO(Indium Tim Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), GZO(Gallium Zinc Oxide), ZAO(Zinc Aluminum Oxide), TiO(Titanium Oxide), AlO(Aluminium Oxide), AZTO(Aluminium Zinc Tin Oxide), IGZO(Indium Galium Zinc Oxide), InO(Indium Oxide), TIZO(Titanium Indium Zinc Oxide), 및 HIZO(Hafnium Indium Zinc Oxide) 중 하나를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 투명 산화층의 두께는 400Å 내지 500Å일 수 있다.
일 실시예에 의하면, 상기 제 2 금속층은 구리(Cu), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 몰디브덴(Mo), 은(Ag), 및 금(Au) 중 하나를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 금속층 상에 형성된 제 2 투명 산화층을 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 박막 트랜지스터 기판은 베이스 기판, 상기 베이스 기판 상에 형성된 게이트 라인, 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 전극과 중첩되는 반도체 패턴, 및 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인과 연결되고 상기 반도체 패턴과 접속되는 소스 전극, 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스 패턴을 포함하고, 상기 게이트 패턴 및 상기 소스 패턴 중 적어도 하나는, 니켈크롬을 포함하는 제 1 금속층, 상기 제 1 금속층 상에 형성된 제 1 투명 산화층, 및 상기 제 1 투명 산화층 상에 형성된 제 2 금속층을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 금속층은 니켈크롬에 바나듐, 티타늄, 지르코늄, 알루미늄, 철, 인듐, 탄탈, 망간, 마그네슘, 크롬, 몰리브덴, 코발트, 니켈, 주석, 텅스텐, 나이오븀, 및 네오디윰 중 적어도 하나 이상이 포함된 합금을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 금속층의 두께는 80Å 내지 300Å일 수 있다.
일 실시예에 의하면, 상기 제 1 투명 산화층은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 투명 산화층의 두께는 400Å 내지 500Å일 수 있다.
일 실시예에 의하면, 상기 제 2 금속층은 구리, 크롬, 티타늄, 알루미늄, 몰디브덴, 은, 및 금 중 하나를 포함할 수 있다.
일 실시예에 의하면, 상기 게이트 패턴 및 상기 소스 패턴 중 적어도 하나는, 상기 제 2 금속층 상에 형성된 제 2 투명 산화층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 투명 산화층은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나를 포함할 수 있다.
일 실시예에 의하면, 상기 반도체 패턴은 비정질 실리콘(Amorphous Silicon, a-Si) 또는 산화물 반도체로 구성된 반도체층을 포함할 수 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법은 베이스 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계, 상기 게이트 전극과 중첩되는 반도체 패턴을 형성하는 단계, 및 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인과 연결 연결되고 상기 반도체 패턴과 접속되는 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스 패턴을 형성하는 단계를 포함하고, 상기 게이트 패턴을 형성하는 단계 및 상기 소스 패턴을 형성하는 단계 중 적어도 하나는, 니켈크롬(NiCr)을 포함하는 제 1 금속층을 형성하는 단계, 상기 제 1 금속층 상에 제 1 투명 산화층을 형성하는 단계, 상기 제 1 투명 산화층 상에 제 2 금속층을 형성하는 단계, 및 상기 제 1 금속층, 상기 제 1 투명 산화층, 및 상기 제 2 금속층을 동시에 식각하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 금속층, 상기 제 1 투명 산화층, 및 상기 제 2 금속층은 습식 식각(wet etching) 방식으로 형성될 수 있다.
일 실시예에 의하면, 상기 습식 식각은 인산(phosphoric acid), 질산(nitric acid), 및 초산(acetic acid) 중 적어도 하나 이상을 포함하는 식각액이 이용될 수 있다.
일 실시예에 의하면, 상기 제 2 금속층 상에 제 2 투명 산화층을 형성하는 단계를 더 포함하고, 상기 제 1 금속층, 상기 제 1 투명 산화층, 상기 제 2 금속층, 및 상기 제 2 투명 산화층이 동시에 식각될 수 있다.
본 발명의 실시예들에 따른 표시 장치에 포함되는 금속 배선은 니켈크롬을 포함하여 고온에서 쉽게 산화되지 않으며, 기판과의 접착력이 우수하고, 저반사의 특성을 가질 수 있다. 또한, 상기 금속 배선은 불소가 포함되지 않은 PAN 계열의 산성 식각액을 이용하여 통합 식각을 할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판은 상기 금속 배선을 포함하여 저반사 특성 가질 수 있고, 금속 배선의 부식을 방지할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법은 금속 배선을 형성하는 과정에서 기판에 데미지를 주지 않고 통합 식각이 가능하여 생산성이 향상될 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 및 1b는 본 발명의 실시예들에 따른 표시 장치에 포함되는 금속 배선을 나타내는 단면도들이다.
도 2는 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 평면도이다.
도 3은 도 2의 박막 트랜지스터 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 4는 도 2의 박막 트랜지스터 기판에서 니켈크롬의 두께에 따른 반사율을 나타내는 그래프이다.
도 5a 내지 5d는 도 2의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 및 1b는 본 발명의 실시예들에 따른 표시 장치에 포함되는 금속 배선을 나타내는 단면도들이다.
도 1a를 참조하면, 표시 장치에 포함되는 금속 배선(100a)은 베이스 기판(10) 상에 형성된 제 1 금속층(120), 제 1 금속층(120) 상에 형성된 제 1 투명 산화층(130), 및 제 1 투명 산화층(130) 상에 형성된 제 2 금속층(140)을 포함할 수 있다.
제 1 금속층(120)은 베이스 기판(10) 상에 형성될 수 있으며, 니켈크롬(NiCr)을 포함할 수 있다. 금속 배선(100a)의 하부층인 제 1 금속층(120)에 니켈크롬을 사용하면, 고온에서 쉽게 산화되지 않으며, 기판과의 접착력이 우수하고, 저반사의 특성을 가질 수 있다. 니켈크롬은 1200℃에서 1*10-14cm2/sec의 확산계수(D)를 가지므로 고온에서 쉽게 산화되지 않는다. 또한, 금속 배선으로 구리(Cu) 단일층을 사용하였을 때와 비교하여 니켈크롬층은 기판과의 접착력이 우수하여 접착층(adhesion layer) 역할을 할 수 있다. 또한, 표시 장치의 베젤 넓이를 최소화시키고, 박막 트랜지스터의 구동열화 현상을 방지하기 위해 백라이트가 구비된 하부 기판과 대향하는 상부 기판에 박막 트랜지스터를 위치시킬 수 있다. 이와 같이 상부 기판에 박막 트랜지스터가 위치하는 표시 장치의 경우, 외부로부터 들어오는 빛을 박막 트랜지스터 기판이 반사 시킬 수 있으므로 박막 트랜지스터는 저반사 특성을 가져야 한다. 니켈크롬은 5~6%의 반사율을 가지고 있어 니켈크롬을 포함하는 금속 배선(100a)은 저반사의 특성을 가질 수 있다. 이러한 저반사 특성을 가지는 금속 배선(100a)을 표시 장치에 적용하는 경우 외부로부터 들어오는 빛에 대해 반사되는 양을 줄일 수 있다. 제 1 금속층(120)은 니켈크롬이 포함된 합금일 수 있다. 일 실시예에서, 제 1 금속층(120)은 니켈크롬에 바나듐, 티타늄, 지르코늄, 알루미늄, 철, 인듐, 탄탈, 망간, 마그네슘, 크롬, 몰리브덴, 코발트, 니켈, 주석, 텅스텐, 나이오븀, 및 네오디윰 중 적어도 하나 이상이 포함된 합금일 수 있다. 일 실시예에서, 제 1 금속층(120)의 두께는 80Å 내지 300Å일 수 있다. 제 1 금속층(120)의 두께가 얇은 경우 충분한 반사율을 얻을 수 없기 때문에 100Å 이상으로 형성하는 것이 바람직하다. 제 1 금속층(120)은 니켈크롬이 포함되어 제 1 투명 산화층(130) 및 제 2 금속층(140)과 통합 식각을 할 수 있다. 니켈과 크롬은 습식 식각이 가능한 물질로서 불소(F)가 포함되지 않은 식각액을 이용할 수 있으므로, 식각 시 베이스 기판(10)에 손상을 주지 않고 통합 식각이 가능하다.
제 1 투명 산화층(130)은 제 1 금속층(120) 상에 형성될 수 있으며, 제 1 금속층(120)과 제 2 금속층(140) 사이에서 금속 배선(100a)의 반사율과 저항을 낮추기 위한 역할을 할 수 있다. 제 1 투명 산화층(130)은 굴절율이 낮고 흡수율이 높은 물질을 사용하여 금속 배선(100a)의 전체적인 반사율을 낮출 수 있다. 또한, 제 1 투명 산화층(130)은 저항이 낮은 물질을 이용하여 금속 배선(100a)의 전체적인 저항을 낮출 수 있다. 일 실시예에서, 제 1 투명 산화층(130)은 IZO, ITO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나일 수 있다. 일 실시예에서, 제 1 투명 산화층(130)의 두께는 400Å 내지 500Å로 형성할 수 있다. 제 1 투명 산화층(130)은 반사율과 저항을 충분히 낮추기 위해 450Å 이상으로 형성하는 것이 바람직하다.
제 2 금속층(140)은 제 1 투명 산화층(130) 상에 형성될 수 있으며 금속 배선(100a)의 효율을 높이기 위해 낮은 저항을 갖고, 전기 전도도가 좋은 금속을 사용할 수 있다. 또한 제 1 금속층(120)과 제 1 투명 산화층(130)과 통합 식각을 할 수 있는 금속을 사용할 수 있다. 일 실시예에서, 제 2 금속층(140)은 구리, 크롬, 티타늄, 알루미늄, 몰디브덴, 은, 및 금 중 하나일 수 있다.
도 1b를 참조하면, 표시 장치에 포함되는 금속 배선(100b)은 제 1 금속층(120), 제 1 투명 산화층(130), 및 제 2 금속층(140) 이외에도 제 2 금속층(140) 상에 형성된 제 2 투명 산화층(145)을 더 포함할 수 있다.
제 2 투명 산화층(145)은 제 2 금속층(140) 상에 형성될 수 있으며 제 2 금속층(140)이 실리콘 질화물(SiNx)등으로 이루어진 절연막과 반응하여 가스가 생성되는 것을 방지하는 역할을 할 수 있다. 일 실시예에서, 제 2 투명 산화층(145)은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나일 수 있다.
본 발명의 실시예들에 따른 표시 장치에 포함된 게이트 라인, 게이트 전극, 데이터 라인, 소스 전극 및 드레인 전극 중 적어도 하나는 도 1a의 금속 배선(100a) 또는 도 1b의 금속 배선(100b)으로 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 평면도이고, 도 3은 도 2의 박막 트랜지스터 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 2를 참조하면, 박막 트랜지스터 기판(200)은 게이트 라인(GL), 게이트 라인(GL)과 교차하는 데이터 라인(DL), 스위칭 소자인 박막 트랜지스터(SW) 및 화소 전극(PE)을 포함할 수 있다. 박막 트랜지스터(SW)는 게이트 라인(GL) 및 데이터 라인(DL)과 연결되고, 화소 전극(PE)은 콘택홀(CNT)을 통해서 박막 트랜지스터(SW)와 연결될 수 있다.
이하에서는, 게이트 라인(GL)을 형성하는 공정에서 게이트 라인(GL)과 동일한 금속층으로 함께 형성되는 패턴을 "게이트 패턴(GP)"이라고 지칭하여 설명한다. 즉, 게이트 패턴(GP)에 포함되는 구성 요소들은 모두 실질적으로 동일한 층상 구조를 갖는다. 또한, 데이터 라인(DL)을 형성하는 공정에서 데이터 라인(DL)과 동일한 금속층으로 함께 형성되는 패턴을 "소스 패턴(SP)"이라고 지칭하여 설명하기로 한다. 소스 패턴(SP)에 포함되는 구성 요소들은 모두 실질적으로 동일한 층상 구조를 갖는다.
도 3을 참조하면, 박막 트랜지스터 기판(200)은 베이스 기판(210), 게이트 전극(GE), 제 1 절연층(250), 반도체 패턴(AP), 소스 패턴(SP), 제 2 절연층(270) 및 화소 전극(PE)을 포함할 수 있다.
베이스 기판(210)은 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
게이트 패턴(GP)은 베이스 기판(210) 상에 형성될 수 있고, 게이트 라인(GL) 및 게이트 라인(GL)과 연결된 박막 트랜지스터(SW)의 게이트 전극(GE)을 포함할 수 있다. 도 3에서는 게이트 전극(GE)의 층상 구조만이 도시되었으나, 게이트 라인(GL)의 층상 구조는 게이트 전극(GE)과 실질적으로 동일할 수 있다. 게이트 패턴(GP)은 도 1a 또는 1b의 금속 배선일 수 있다. 즉, 게이트 패턴(GP)은 니켈크롬을 포함하는 제 1 금속층(220), 제 1 금속층(220) 상에 형성된 제 1 투명 산화층(230), 및 제 1 투명 산화층(230) 상에 형성된 제 2 금속층(240)을 포함할 수 있다. 일 실시예에서, 제 1 금속층(220)은 니켈크롬에 바나듐, 티타늄, 지르코늄, 알루미늄, 철, 인듐, 탄탈, 망간, 마그네슘, 크롬, 몰리브덴, 코발트, 니켈, 주석, 텅스텐, 나이오븀, 및 네오디윰 중 적어도 하나 이상이 포함된 합금일 수 있다. 일 실시예에서, 제 1 금속층(220)의 두께는 80Å 내지 300Å일 수 있다. 일 실시예에서(220), 제 1 투명 산화층(230)은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나일 수 있다. 일 실시예에서, 제 1 투명 산화층(230)의 두께는 400Å 내지 500Å일 수 있다. 일 실시예에서, 제 2 금속층(240)은 구리, 크롬, 티타늄, 알루미늄, 몰디브덴, 은, 및 금 중 하나일 수 있다. 일 실시예에서, 게이트 패턴(GP)은 제 2 금속층(240)상에 형성된 제 2 투명 산화층을 더 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
제 1 절연층(250)은 게이트 패턴(GP)이 형성된 베이스 기판(210)을 전체적으로 커버할 수 있다. 제 1 절연층(250)은 질화 실리콘 및/또는 산화 실리콘을 포함할 수 있다.
반도체 패턴(AP)은 게이트 전극(GE)이 형성된 영역의 제 1 절연층(250)상에 형성될 수 있다. 반도체 패턴(AP)은 게이트 전극(GE)과 중첩되고, 소스 전극(SE) 및 드레인 전극(DE) 각각과 부분적으로 중첩된다. 반도체 패턴(AP)은 게이트 전극(GE)과 소스 전극(SE) 사이에 개재되고, 게이트 전극(GE)과 드레인 전극(DE) 사이에 개재될 수 있다. 반도체 패턴(AP)은 반도체층(260) 및 반도체층(260) 상에 형성된 오믹 콘택층(265)을 포함할 수 있다. 반도체층(260)은 실리콘 반도체 물질을 포함할 수 있다. 일 실시예에서, 반도체층(260)은 비정질 실리콘 또는 산화물 반도체일 수 있다. 여기서, 산화물 반도체는 IGZO, GZO, IZO, 및 HIZO 중 하나일 수 있다. 오믹 콘택층(265)은 반도체층(260)과 소스 전극(SE) 사이에 개재되고, 반도체층(260)과 드레인 전극(DE) 사이에 개재된다. 오믹 콘택층(265)은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
소스 패턴(SP)은 데이터 라인(DL), 데이터 라인(DL)과 연결된 박막 트랜지스터(SW)의 소스 전극(SE) 및 소스 전극(SE)과 이격된 드레인 전극(DE)을 포함할 수 있다. 소스 패턴(SP)은 도 1a 또는 1b의 금속 배선일 수 있다. 즉, 소스 패턴(SP)은 니켈크롬을 포함하는 제 1 금속층(220), 제 1 금속층(220) 상에 형성된 제 1 투명 산화층(230), 및 제 1 투명 산화층(230) 상에 형성된 제 2 금속층(240)을 포함할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
제 2 절연층(270)은 소스 패턴(SP)을 커버하도록 형성되되, 드레인 전극(DE)은 부분적으로 노출시키는 콘택홀(CNT)을 포함할 수 있다. 제 2 절연층(270)은 질화 실리콘 및/또는 산화 실리콘으로 형성될 수 있다.
화소 전극(PE)은 제 2 절연층(270) 상에 형성될 수 있으며, 콘택홀(CNT)을 통해 드레인 전극(DE)과 접촉할 수 있다. 이에 따라, 화소 전극(PE)이 박막 트랜지스터(SW), 게이트 라인(GL) 및 데이터 라인(DL)과 연결될 수 있다. 화소 전극(PE)은 IZO 또는 ITO로 형성될 수 있다.
따라서, 게이트 라인(GL)을 통하여 게이트 전극(GE)에 게이트 신호가 전달되면, 반도체 패턴(AP)이 도전성을 갖게 되며, 이에 따라, 데이터 라인(DL)으로부터 제공된 데이터 신호가, 소스 전극(SE), 반도체 패턴(AP), 드레인 전극(DE)을 통해 화소 전극(PE)으로 전달될 수 있다.
도 4는 도 2의 박막 트랜지스터 기판에서 니켈크롬의 두께에 따른 반사율을 나타내는 그래프이다.
도 4를 참조하면, 박막 트랜지스터 기판의 게이트 패턴 또는 소스 패턴은 하부층인 제 1 금속층으로 니켈크롬을 사용한 경우 니켈크롬의 두께에 따라 반사율이 달라질 수 있다. 제 1 금속층의 두께가 얇은 경우, 반사율을 충분히 낮출 수 없기 때문에 80Å 이상으로 형성할 수 있다. 또한 제 1 금속층의 두께가 두꺼운 경우, 금속 배선의 두께가 그 만큼 증가함으로써 저항이 증가할 수 있으며, 만일 제 1 금속층의 두께를 늘리고 동시에 제 2 금속층의 두께를 줄이는 경우 전기 전도도가 문제가 될 수 있기 때문에 제 1 금속층은 300Å 이하로 형성될 수 있다. 일 실시예에서, 제 1 금속층의 두께는 80Å 내지 300Å일 수 있다. 다만, 제 1 금속층의 두께는 금속 배선이 효과적인 반사율을 갖고 배선의 두께가 너무 두꺼워지지 않도록 100Å 내지 150Å로 형성하는 것이 바람직하다.
도 5a 내지 5d는 도 2의 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 5d를 참조하면, 트랜지스터 기판의 제조 방법은 베이스 기판(210) 상에 게이트 라인(GL) 및 게이트 라인(GL)과 연결된 게이트 전극(GE)을 포함하는 게이트 패턴(GP)을 형성하는 단계, 게이트 전극(GE)과 중첩되는 반도체 패턴(AP)을 형성하는 단계, 및 게이트 라인(GL)과 교차하는 데이터 라인(DL), 데이터 라인(DL)과 연결 연결되고 반도체 패턴(AP)과 접속되는 소스 전극(SE) 및 소스 전극(SE)과 이격된 드레인 전극(DE)을 포함하는 소스 패턴(SP)을 형성하는 단계를 포함할 수 있다. 여기서, 게이트 패턴(GP)을 형성하는 단계 및 소스 패턴(SP)을 형성하는 단계 중 적어도 하나는 니켈크롬을 포함하는 제 1 금속층(220)을 형성하는 단계, 제 1 금속층(220) 상에 제 1 투명 산화층(230)을 형성하는 단계, 제 1 투명 산화층(230) 상에 제 2 금속층(240)을 형성하는 단계, 및 제 1 금속층(220), 제 1 투명 산화층(230), 및 제 2 금속층(240)을 동시에 식각하는 단계를 포함할 수 있다.
구체적으로, 도 5a 에서, 게이트 라인(GL)과 게이트 전극(GE)을 포함하는 게이트 패턴(GP)을 형성하기 위해 베이스 기판(210) 상에 니켈크롬을 포함하는 제 1 금속층(220), 제 1 투명 산화층(230), 및 제 2 금속층(240)을 차례로 형성할 수 있다. 도 5b 에서, 제 1 금속층(220), 제 1 투명 산화층(230), 및 제 2 금속층(240)을 습식 식각(wet etching) 방식으로 식각하여 게이트 패턴(GP)이 형성될 수 있다. 여기서, 습식 식각은 인산(phosphoric acid), 질산(nitric acid), 및 초산(acetic acid) 중 적어도 하나 이상을 포함하는 식각액이 이용될 수 있다. 니켈과 크롬은 각각 습식 식각 방식으로 식각할 수 있다. 이와 같이, 니켈크롬으로 구성된 제 1 금속층(220)을 구비함으로써 게이트 패턴(GP)을 형성할 때 불소(F)가 포함되지 않은 PAN(Phosphoric acid, Acetic acid, Nitric acid) 계열의 산성 식각액을 이용함으로써 베이스 기판(210)에 데미지를 주지 않고 통합 식각을 할 수 있다. 일 실시예에서, 제 1 금속층(220)은 니켈크롬에 바나듐, 티타늄, 지르코늄, 알루미늄, 철, 인듐, 탄탈, 망간, 마그네슘, 크롬, 몰리브덴, 코발트, 니켈, 주석, 텅스텐, 나이오븀, 및 네오디윰 중 적어도 하나 이상이 포함된 합금일 수 있다. 일 실시예에서, 제 1 금속층(220)의 두께는 80Å 내지 300Å일 수 있다. 일 실시예에서, 제 1 투명 산화층(230)은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나일 수 있다. 일 실시예에서, 제 1 투명 산화층(230)의 두께는 400Å 내지 500Å일 수 있다. 일 실시예에서, 제 2 금속층은 구리, 크롬, 티타늄, 알루미늄, 몰디브덴, 은, 및 금 중 하나일 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
실시예들에 따라, 게이트 패턴(GP)의 제 2 금속층(240) 상에 제 2 투명 산화층이 더 형성될 수 있고, 이 때 제 1 금속층(220), 제 1 투명 산화층(230), 제 2 금속층(240), 및 제 2 투명 산화층이 동시에 식각될 수 있다. 제 2 투명 산화층을 더 형성한 경우에도 불소가 포함되지 않은 PAN 계열의 산성 식각액을 이용함으로써 베이스 기판(210)에 데미지를 주지 않고 제 1 금속층(220), 제 1 투명 산화층(230), 제 2 금속층(240), 및 제 2 투명 산화층에 대해 통합 식각을 할 수 있다. 일 실시예에서, 제 2 투명 산화층은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나일 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
도 5c 에서, 게이트 패턴(GP)이 형성된 베이스 기판(210) 상에 제 1 절연층(250), 반도체층(260), 오믹 콘택층(265), 소스 패턴층(270), 및 포토 패턴(280)을 순차적으로 형성할 수 있다. 이 때, 제 1 절연층(250), 반도체층(260), 오믹 콘택층(265), 및 소스 패턴층(270)을 베이스 기판(210) 상에 전체적으로 형성할 수 있다. 포토 패턴(280)은 도 2 및 도 3에 도시된 소스 패턴(SP)의 형성 영역 및 소스 전극(SE)과 드레인 전극(DE)의 이격 영역에 형성된다. 즉, 포토 패턴(280)은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)의 형성 영역과, 이격 영역에 형성될 수 있다. 포토 패턴(280)은 소스 패턴(SP)의 형성 영역에 형성된 제 1 두께부(282) 및 이격 영역에 형성된 제 2 두께부(284)를 포함할 수 있다. 제 2 두께부(284)가 제 1 두께부(282)보다 얇게 형성할 수 있다.
도 5d 에서, 포토 패턴(201)을 식각 방지막으로 이용하여 소스 패턴층(270), 오믹 콘택층(265) 및 반도체층(260)을 식각할 수 있다. 포토 패턴(201)에서 제 2 두께부(220)만큼을 제거하여, 데이터 라인(DL)과 연결된 소스 전극(SE)이 형성되고, 소스 전극(SE)과 이격된 드레인 전극(DE)이 형성됨으로써, 소스 패턴(SP)이 형성될 수 있다. 또한, 소스 패턴(SP)을 식각 방지막으로 이용하여 이격 영역의 오믹 콘택층(265)을 부분적으로 제거함으로써, 반도체 패턴(AP)이 형성될 수 있다. 소스 패턴(SP)이 형성된 베이스 기판(210) 상에 제 2 절연층(270)을 형성하고, 제 2 절연층(270)을 패터닝하여 콘택홀(CNT)을 형성할 수 있다. 콘택홀(CNT)이 형성된 제 2 절연층(270) 상에 화소 전극(PE)을 형성할 수 있다. 이에 따라 도 3에 도시된 박막 트랜지스터 기판이 제조될 수 있다.
도 5a 내지 5d에서는, 게이트 패턴(GP)에 제 1 금속층(220), 제 1 투명 산화층(230), 제 2 금속층(240)이 순차적으로 적층된 금속 배선을 형성하는 박막 트랜지스터 기판의 제조 방법에 대해 설명하였으나, 상기 금속 배선은 소스 패턴(SP)에도 마찬가지로 적용할 수 있다.
이상, 본 발명의 실시예들에 따른 표시 장치에 포함되는 금속 배선, 박막 트랜지스터 기판, 및 박막 트랜지스터 기판의 제조 방법에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 반도체패턴의 반도체층은 비정질 실리콘이고, 오믹 콘텍트층을 포함하는 것으로 설명하였으나, 반도체 패턴의 종류는 이에 한정되는 것이 아니다.
본 발명은 금속 배선 및 박막 트랜지스터 기판을 포함하는 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 차량용 네비게이션, 비디오폰, 감시 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
GE : 게이트 전극 GP : 게이트 패턴
AP : 반도체 패턴 DL : 데이터 라인
SE : 소스 전극 DE : 드레인 전극
SP : 소스 패턴 CNT : 콘택홀
210 : 베이스 기판 220 : 제 1 금속층
230 : 제 1 투명 산화층 240 : 제 2 금속층
250 : 제 1 절연층 260 : 반도체층
265 : 오믹 콘택층 270 : 제 2 절연층

Claims (20)

  1. 표시 장치에 포함되는 금속 배선에 있어서,
    니켈크롬(NiCr)을 포함하는 제 1 금속층;
    상기 제 1 금속층 상에 형성된 제 1 투명 산화층; 및
    상기 제 1 투명 산화층 상에 형성된 제 2 금속층을 포함하는 금속 배선.
  2. 제 1 항에 있어서, 상기 제 1 금속층은 니켈크롬에 바나듐(V), 티타늄(Ti), 지르코늄(Zr), 알루미늄(Al), 철(Fe), 인듐(In), 탄탈(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니켈(Ni), 주석(Sn), 텅스텐(W), 나이오븀(Nb), 및 네오디윰(Nd) 중 적어도 하나 이상이 포함된 합금을 포함하는 것을 특징으로 하는 금속 배선.
  3. 제 1 항에 있어서, 상기 제 1 금속층의 두께는 80Å 내지 300Å인 것을 특징으로 하는 금속 배선.
  4. 제 1 항에 있어서, 상기 제 1 투명 산화층은 ITO(Indium Tim Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), GZO(Gallium Zinc Oxide), ZAO(Zinc Aluminum Oxide), TiO(Titanium Oxide), AlO(Aluminium Oxide), AZTO(Aluminium Zinc Tin Oxide), IGZO(Indium Galium Zinc Oxide), InO(Indium Oxide), TIZO(Titanium Indium Zinc Oxide), 및 HIZO(Hafnium Indium Zinc Oxide) 중 하나를 포함하는 것을 특징으로 하는 금속 배선.
  5. 제 1 항에 있어서, 상기 제 1 투명 산화층의 두께는 400Å 내지 500Å인 것을 특징으로 하는 금속 배선.
  6. 제 1 항에 있어서, 상기 제 2 금속층은 구리(Cu), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 몰디브덴(Mo), 은(Ag), 및 금(Au) 중 하나를 포함하는 것을 특징으로 하는 금속 배선.
  7. 제 1 항에 있어서,
    상기 제 2 금속층 상에 형성된 제 2 투명 산화층을 더 포함하는 것을 특징으로 하는 금속 배선.
  8. 베이스 기판;
    상기 베이스 기판 상에 형성된 게이트 라인, 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 전극과 중첩되는 반도체 패턴; 및
    상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인과 연결되고 상기 반도체 패턴과 접속되는 소스 전극, 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스 패턴을 포함하고,
    상기 게이트 패턴 및 상기 소스 패턴 중 적어도 하나는,
    니켈크롬을 포함하는 제 1 금속층;
    상기 제 1 금속층 상에 형성된 제 1 투명 산화층; 및
    상기 제 1 투명 산화층 상에 형성된 제 2 금속층을 포함하는 박막 트랜지스터 기판.
  9. 제 8 항에 있어서, 상기 제 1 금속층은 니켈크롬에 바나듐, 티타늄, 지르코늄, 알루미늄, 철, 인듐, 탄탈, 망간, 마그네슘, 크롬, 몰리브덴, 코발트, 니켈, 주석, 텅스텐, 나이오븀, 및 네오디윰 중 적어도 하나 이상이 포함된 합금을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 8 항에 있어서, 상기 제 1 금속층의 두께는 80Å 내지 300Å인 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제 8 항에 있어서, 상기 제 1 투명 산화층은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제 8 항에 있어서, 상기 제 1 투명 산화층의 두께는 400Å 내지 500Å인 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제 8 항에 있어서, 상기 제 2 금속층은 구리, 크롬, 티타늄, 알루미늄, 몰디브덴, 은, 및 금 중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제 8 항에 있어서, 상기 게이트 패턴 및 상기 소스 패턴 중 적어도 하나는,
    상기 제 2 금속층 상에 형성된 제 2 투명 산화층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제 14 항에 있어서, 상기 제 2 투명 산화층은 ITO, IZO, ZnO, GZO, ZAO, TiO, AlO, AZTO, IGZO, InO, TIZO, 및 HIZO 중 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제 8 항에 있어서, 상기 반도체 패턴은 비정질 실리콘(Amorphous Silicon, a-Si) 또는 산화물 반도체로 구성된 반도체층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 베이스 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 전극과 중첩되는 반도체 패턴을 형성하는 단계; 및
    상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인과 연결 연결되고 상기 반도체 패턴과 접속되는 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 소스 패턴을 형성하는 단계를 포함하고,
    상기 게이트 패턴을 형성하는 단계 및 상기 소스 패턴을 형성하는 단계 중 적어도 하나는,
    니켈크롬(NiCr)을 포함하는 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층 상에 제 1 투명 산화층을 형성하는 단계;
    상기 제 1 투명 산화층 상에 제 2 금속층을 형성하는 단계; 및
    상기 제 1 금속층, 상기 제 1 투명 산화층, 및 상기 제 2 금속층을 동시에 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 17 항에 있어서, 상기 제 1 금속층, 상기 제 1 투명 산화층, 및 상기 제 2 금속층은 습식 식각(wet etching) 방식으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제 18 항에 있어서, 상기 습식 식각은 인산(phosphoric acid), 질산(nitric acid), 및 초산(acetic acid) 중 적어도 하나 이상을 포함하는 식각액이 이용되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 2 금속층 상에 제 2 투명 산화층을 형성하는 단계를 더 포함하고,
    상기 제 1 금속층, 상기 제 1 투명 산화층, 상기 제 2 금속층, 및 상기 제 2 투명 산화층이 동시에 식각되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355646B2 (en) 2019-10-30 2022-06-07 Lg Display Co., Ltd. Thin film transistor, gate driver including the same, and display device including the same
US11637167B2 (en) 2020-01-17 2023-04-25 Samsung Display Co., Ltd. Method of manufacturing display panel utilizing ratio of etching removal speeds and display panel manufactured by the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10180700B2 (en) 2013-07-01 2019-01-15 Lg Display Co., Ltd. Display device
CN106653771B (zh) * 2016-12-30 2019-06-18 惠科股份有限公司 一种显示面板及制程
GB2561004B (en) 2017-03-31 2022-06-01 Pragmatic Printing Ltd Electronic structures and their methods of manufacture
CN111574217A (zh) * 2020-05-20 2020-08-25 先导薄膜材料（广东）有限公司 一种稀土掺杂铟镓锌氧化物粉体及其制备方法、应用
CN112909022B (zh) * 2021-01-28 2022-09-09 Tcl华星光电技术有限公司 阵列基板、其制造方法和显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731216A (en) * 1996-03-27 1998-03-24 Image Quest Technologies, Inc. Method of making an active matrix display incorporating an improved TFT
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
US6724010B1 (en) * 2000-08-03 2004-04-20 General Electric Company Solid state imager having gated photodiodes and method for making same
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
KR100878275B1 (ko) 2002-09-03 2009-01-13 삼성전자주식회사 저저항 배선을 사용하는 박막 트랜지스터 기판 및 이를포함하는 액정표시장치
KR100971950B1 (ko) 2003-06-30 2010-07-23 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method
KR101274591B1 (ko) 2009-12-18 2013-06-13 엘지디스플레이 주식회사 표면 플라즈몬을 이용한 컬러필터와 액정표시장치 및 그 제조방법
US20120057106A1 (en) 2010-09-07 2012-03-08 Electronics And Telecommunications Research Institute Polarizer and liquid crystal display
KR20120075877A (ko) 2010-12-29 2012-07-09 삼성전자주식회사 액정 디스플레이 패널 및 이를 포함하는 장치
KR20120110447A (ko) * 2011-03-29 2012-10-10 삼성디스플레이 주식회사 표시 장치
KR101842538B1 (ko) * 2011-05-26 2018-03-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355646B2 (en) 2019-10-30 2022-06-07 Lg Display Co., Ltd. Thin film transistor, gate driver including the same, and display device including the same
US11764307B2 (en) 2019-10-30 2023-09-19 Lg Display Co., Ltd. Thin film transistor, gate driver including the same, and display device including the same
US11637167B2 (en) 2020-01-17 2023-04-25 Samsung Display Co., Ltd. Method of manufacturing display panel utilizing ratio of etching removal speeds and display panel manufactured by the same
US11910679B2 (en) 2020-01-17 2024-02-20 Samsung Display Co., Ltd. Method of manufacturing display panel with circuit-layer stack including metal, oxide, and capping layers, and display panel manufactured by the same

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