KR101318041B1 - 재성장된 게이트를 구비한 자기 정렬 트렌치 전계 효과트랜지스터 및 재성장된 베이스 콘택 영역을 구비한바이폴라 접합 트랜지스터 및 이들의 제조 방법 - Google Patents

재성장된 게이트를 구비한 자기 정렬 트렌치 전계 효과트랜지스터 및 재성장된 베이스 콘택 영역을 구비한바이폴라 접합 트랜지스터 및 이들의 제조 방법 Download PDF

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Abstract

수직 채널 및 자기 정렬 재성장 게이트를 갖는 접합형 전계 효과 트랜지스터 및 이러한 장치를 제조하는 방법이 설명된다. 방법들은 반도체 재료를 선택적으로 성장시키고 그리고/또는 선택적으로 제거하여 채널의 측부를 따라 그리고 소스 핑거들을 분리하는 트렌치의 저부 상에 pn 접합 게이트를 형성하는 기술들을 이용한다. 자기 정렬 재성장 베이스 콘택 영역들을 갖는 바이폴라 접합 트랜지스터 및 이러한 장치를 제조하는 방법도 설명된다. 반도체 장치들은 실리콘 탄화물 내에 제조될 수 있다.
자기 정렬 트렌치 전계 효과 트랜지스터, 재성장 게이트, 재성장 베이스 콘택 영역, 실리콘 탄화물, 드라이 에치 마스크, 에피텍셜 성장

Description

재성장된 게이트를 구비한 자기 정렬 트렌치 전계 효과 트랜지스터 및 재성장된 베이스 콘택 영역을 구비한 바이폴라 접합 트랜지스터 및 이들의 제조 방법{SELF-ALIGNED TRENCH FIELD EFFECT TRANSISTORS WITH REGROWN GATES AND BIPOLAR JUNCTION TRANSISTORS WITH REGROWN BASE CONTACT REGIONS AND METHODS OF MAKING}
관련 사건에 대한 상호 참조
본 출원은 2004년 7월 27일자로 허여된 미국 특허 제6,767,783호와 관련되며, 상기 특허는 본 명세서에 그 전체가 참고로 반영되어 있다.
연방 후원 연구에 관한 성명
본 발명은 미국 공군이 제공하는 계약 번호 FA8650-04-C-5437 하의 미국 정부 지원에 의해 이루어졌다. 미국 정부는 본 발명에서 소정의 권리를 가질 수 있다.
본 발명은 일반적으로 고속, 고전력 응용들을 위해 설계된 반도체 전력 장치들의 분야에 관한 것으로서, 구체적으로는 수직 채널 및 재성장된 pn 접합 게이트를 구비한 전계 효과 트랜지스터(FET)의 제조 및 재성장된 베이스 콘택 영역을 갖는 바이폴라 접합 트랜지스터(BJT)에 관한 것이다.
전계 효과 트랜지스터(FET)는 약한 신호의 증폭을 위해(예를 들어, 무선 신호들을 증폭하기 위해) 일반적으로 사용되는 트랜지스터 타입이다. 이 장치는 아날로그 또는 디지털 신호들을 증폭할 수 있다. 이 장치는 또한 DC를 스위칭하거나 발진기로서 기능할 수 있다. FET에서, 전류는 채널이라고 하는 반도체 경로를 따라 흐른다. 채널의 일 단부에는 소스라고 하는 전극이 존재한다. 채널의 다른 단부에는 드레인이라고 하는 전극이 존재한다. 채널의 물리적 직경은 일정하지만, 그의 유효 전기 직경은 게이트라고 하는 제어 전극에 대한 전압의 인가에 의해 변할 수 있다. FET의 전도도는 임의의 주어진 순간에 채널의 전기적 직경에 의존한다. 게이트 전압의 작은 변화가 소스에서 드레인으로의 전류의 큰 변화를 유발할 수 있다. 이것은 FET가 신호들을 증폭하는 방법이다.
FET의 게이트는 금속-반도체 쇼트키 배리어(MESFET), pn 접합(JFET), 또는 금속-산화물-반도체 게이트(MOSFET)일 수 있다. pn 접합 FET(JFET)는 N형 반도체(N 채널) 또는 P형 반도체(P 채널) 재료의 채널 및 채널 상에 반대 반도체형의 반도체 재료의 게이트를 구비한다. 금속-반도체 전계 효과 트랜지스터(MESFET)는 N형 또는 P형 반도체 재료의 채널 및 채널 상의 쇼트키 금속 게이트를 구비한다.
바이폴라 접합 트랜지스터(BJT)는 2개의 배면 대 배면(back-to-back) PN 접합을 갖는 반도체 장치이다. BJT는 주변 재료의 주요 전하 캐리어와 반대 극성의 주요 전하 캐리어를 갖는 베이스로 알려진 얇고, 통상적으로 저농도로 도핑된 중앙 영역을 갖는다. 이 장치의 2개의 외측 영역은 에미터(E) 및 컬렉터(C)로 알려져 있다. 적절한 동작 조건 하에서, 에미터는 주요 전하 캐리어들을 베이스 영역 내 로 주입한다. 베이스는 얇으므로, 이들 전하 캐리어의 대부분은 궁극적으로 컬렉터에 도달할 것이다. 에미터는 통상적으로, 저항을 줄이기 위해 고농도로 도핑되며, 통상적으로 컬렉터는 컬렉터-베이스 접합의 접합 용량을 줄이기 위해 저농도로 도핑된다.
FET 및 BJT와 같은 반도체 장치들은 통상적으로 이온 주입 기술들을 이용하여 제조된다. 그러나, 이온 주입은 장치의 제조에 필요한 시간을 증가시키고 장치에 손상을 줄 수 있는 고온의 주입후 어닐을 필요로 한다.
따라서, FET 및 BJT와 같은 반도체 장치들을 제조하는 개량된 방법들에 대한 요구가 여전히 존재하고 있다.
<발명의 요약>
제1 실시예에 따르면,
반도체 장치의 제조 방법으로서,
제1 도전형의 반도체 재료의 소스/에미터 층의 상부면 상에 마스크를 배치하는 단계-상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층 상에 위치하고, 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하며, 상기 드리프트 층은 반도체 기판 층 상에 위치함-;
상기 마스크 내의 개구들을 통해, 상기 소스/에미터 층을 통해 그리고 상기 하부의 채널 또는 베이스 층 내로 선택적으로 에칭하여 저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처(feature)를 형성하는 단계;
상기 마스크 내의 개구들을 통해 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료를 에피텍셜 방식으로 성장시켜 게이트 영역들/베이스 콘택 영역들을 형성하는 단계-상기 마스크는 상기 소스/에미터 층의 마스킹된 상부면 상의 성장을 방지함-;
평탄화 재료로 상기 에칭된 피처들을 후속 충전하는 단계;
상기 게이트 영역들/베이스 콘택 영역들이 상기 소스/에미터 층과 더 이상 접촉하지 않을 때까지 상기 게이트 영역들/베이스 콘택 영역들을 에칭하는 단계; 및
상기 게이트 영역들/베이스 콘택 영역들을 에칭한 후에 남은 마스크 및 평탄화 재료를 제거하는 단계
를 포함하는 반도체 장치 제조 방법에 제공된다.
제2 실시예에 따르면,
반도체 장치의 제조 방법으로서,
제1 도전형의 반도체 재료의 소스/에미터 층의 상부면 상에 에치 마스크를 배치하는 단계-상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층 상에 위치하고, 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하며, 상기 드리프트 층은 반도체 기판 층 상에 위치함-;
저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처(feature)를 형성하기 위해, 상기 에치 마스크 내의 개구들을 통해, 상기 소스/에미터 층을 통해 그리고 상 기 하부의 채널 또는 베이스 층 내로 선택적으로 에칭하는 단계;
상기 소스/에미터 층의 상부면을 노출시키기 위해 상기 에치 마스크 층을 제거하는 단계;
상기 소스/에미터 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계;
제1 평탄화 재료로 상기 에칭된 피처들을 후속 충전하는 단계;
하부의 소스/에미터 층을 노출시키기 위해 상기 소스/에미터 층의 상부면 상의 상기 게이트 층/베이스 콘택 층을 통해 에칭하는 단계;
상기 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 제1 평탄화 재료를 제거하는 단계;
상기 소스/에미터 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 상에 드라이 에치 마스크 재료를 이방성 피착하는 단계;
상기 소스/에미터 층의 상부면에 인접하는 상기 에칭된 피처들의 측벽들 상에서 게이트 층/베이스 콘택 층을 노출시키기 위해 상기 드라이 에치 마스크 재료를 에칭하는 단계;
상기 에칭된 피처들의 측벽들 상에서 상기 소스/에미터 층에 인접하는 상기 게이트 층/베이스 콘택 층이 노출되도록 제2 평탄화 재료로 상기 에칭된 피처들을 충전하는 단계;
상기 에칭된 피처들 내에 남은 게이트 층/베이스 콘택 층이 상기 소스/에미 터 층과 더 이상 접촉하지 않을 때까지 하부의 소스/에미터 층을 노출시키기 위하여 상기 소스/에미터 층에 인접하는 상기 에칭된 피처들의 측벽들 상의 노출된 게이트 층/베이스 콘택 층을 통해 에칭하는 단계; 및
상기 에칭된 피처들의 측벽들 상의 노출된 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 드라이 에치 마스크 재료 및 제2 평탄화 재료를 제거하는 단계
를 포함하는 반도체 장치 제조 방법이 제공된다.
제3 실시예에 따르면,
반도체 장치의 제조 방법으로서,
제1 도전형의 반도체 재료의 채널 층 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층의 상부면 상에 에치 마스크를 배치하는 단계- 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하고, 상기 드리프트 층은 반도체 기판 층 상에 위치함-;
저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처를 형성하기 위해, 상기 마스크 내의 개구들을 통해 상기 채널 또는 베이스 층을 선택적으로 에칭하는 단계;
상기 채널 또는 베이스 층의 상부면을 노출시키기 위하여 상기 에치 마스크를 제거하는 단계;
상기 채널 또는 베이스 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계;
제1 평탄화 재료로 상기 에칭된 피처들을 후속 충전하는 단계;
상기 에칭된 피처들의 저면들 및 측벽들 상에 게이트 층/베이스 콘택 층이 남도록 상기 채널 또는 베이스 층의 상부면 상의 상기 게이트 층/베이스 콘택 층을 통해 에칭하는 단계;
상기 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 제1 평탄화 재료를 제거하는 단계;
상기 채널 또는 베이스 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 재성장 마스크 층을 피착하는 단계;
제2 평탄화 재료로 상기 에칭된 피처들을 후속 충전하는 단계;
하부의 채널 또는 베이스 층을 노출시키기 위하여 상기 채널 또는 베이스 층의 상부면 상의 재성장 마스크 층을 통해 에칭하는 단계-상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 재성장 마스크 층이 남음-;
상기 재성장 마스크 층을 통해 에칭한 후에 남은 제2 평탄화 재료를 제거하는 단계;
상기 채널 또는 베이스 층의 상부면 상에 상기 제1 도전형의 반도체 재료의 제1 층을 에피텍셜 성장시키는 단계-상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 남은 재성장 마스크 층은 상기 제1 도전형의 반도체 재료의 제1 층의 성장을 방지함-;
상기 제1 도전형의 반도체 재료의 제1 층 상에 상기 제1 도전형의 반도체 재 료의 제2 층을 에피텍셜 성장시키는 단계-상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 남은 재성장 마스크 층은 상기 제1 도전형의 반도체 재료의 제2 층의 성장을 방지함-; 및
남은 재성장 마스크 층을 제거하는 단계
를 포함하는 반도체 장치 제조 방법이 제공된다.
제4 실시예에 따르면,
반도체 장치의 제조 방법으로서,
제1 도전형의 반도체 재료의 소스/에미터 층의 상부면 상에 에치 마스크를 배치하는 단계-상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층 상에 위치하고, 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하며, 상기 드리프트 층은 반도체 기판 층 상에 위치함-;
저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처들을 형성하기 위해 상기 에치 마스크 내의 개구들을 통해, 상기 소스/에미터 층을 통해 그리고 상기 하부 채널 또는 베이스 층 내로 선택적으로 에칭하는 단계;
상기 소스/에미터 층의 상부면을 노출시키기 위해 상기 에치 마스크를 제거하는 단계;
상기 소스/에미터 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계;
평탄화 재료로 상기 에칭된 피처들을 후속 충전하는 단계;
상기 게이트 층/베이스 콘택 층이 상기 소스/에미터 층과 더 이상 접촉하지 않을 때까지 상기 소스/에미터 층의 상부면 상에서 그리고 상기 소스/에미터 층과 접촉하는 상기 에칭된 피처들의 측벽들 상에서 상기 게이트 층/베이스 콘택 층을 통해 에칭하는 단계-상기 에칭된 피처들의 저면들 상에 그리고 상기 채널 또는 베이스 층과 접촉하는 상기 에칭된 피처들의 측벽들 상에 게이트 층/베이스 콘택 층이 남음-; 및
상기 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 평탄화 재료를 제거하는 단계
를 포함하는 반도체 장치 제조 방법이 제공된다.
제5 실시예에 따르면,
반도체 장치의 제조 방법으로서,
제1 도전형의 반도체 재료의 소스/에미터 층의 상부면 상에 에치/재성장 마스크를 배치하는 단계-상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층 상에 위치하고, 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하며, 상기 드리프트 층은 반도체 기판 층 상에 위치함-;
저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처들을 형성하기 위해 상기 마스크 내의 개구들을 통해, 상기 소스/에미터 층을 통해 그리고 상기 하부 채널 또는 베이스 층 내로 선택적으로 에칭하는 단계;
게이트 영역들/베이스 콘택 영역들을 형성하기 위해 상기 마스크 내의 개구들을 통해 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료를 에피텍셜 성장시키는 단계-상기 마스크는 상기 소스/에미터 층의 마스킹된 상부면 상의 성장을 방지함-;
상기 소스/에미터 층의 상부면을 노출시키기 위해 상기 마스크를 옵션으로 제거하는 단계;
상기 에칭된 피처들의 저면들 상에 그리고 상기 소스/에미터 층의 상부면 또는 상기 마스크 상에 드라이 에칭 마스크 재료를 피착하는 단계;
상기 에칭된 피처들의 측벽들 상의 게이트 영역들/베이스 콘택 영역들의 상부면들을 노출시키기 위해 상기 드라이 에치 마스크 재료를 에칭하는 단계;
상기 에칭된 피처들의 측벽들 상의 게이트 영역들/베이스 콘택 영역들의 상부면들이 노출 상태로 유지되도록 평탄화 재료로 상기 에칭된 피처들을 충전하는 단계;
상기 에칭된 피처들 내에 남은 게이트 층/베이스 콘택 층이 상기 소스/에미터 층과 더 이상 접촉하지 않을 때까지 하부의 소스/에미터 층을 노출시키기 위하여 상기 소스/에미터 층에 인접하는 상기 에칭된 피처들의 측벽들 상에 노출된 게이트 층/베이스 콘택 층을 통해 에칭하는 단계; 및
상기 에칭된 피처들의 측벽들 상에 노출된 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 에치/재성장 마스크 및 평탄화 재료를 제거하는 단계
를 포함하는 반도체 장치 제조 방법이 제공된다.
도 1A-1D는 자기 정렬 드라이 에치 마스크를 겸하는 자기 정렬 재성장 마스크를 이용한 선택적 재성장을 통해 형성되는 pn 접합 게이트를 갖는 수직 트렌치 FET, 또는 자기 정렬 드라이 에치 마스크를 겸하는 자기 정렬 재성장 마스크를 이용한 선택적 재성장을 통해 형성되는 베이스 콘택 영역을 갖는 BJT의 제조를 설명하는 도면.
도 2A-2K는 재성장 및 자기 정렬 재성장후 에치 마스크 금속화(metallization)를 이용한 에치백을 통해 형성되는 pn 접합 게이트를 갖는 수직 트렌치 FET, 또는 재성장 및 자기 정렬 재성장후 에치 마스크 금속화를 이용한 에치백을 통해 형성되는 베이스 콘택 영역을 갖는 BJT의 제조를 설명하는 도면.
도 3A-3K는 게이트의 재성장에 이은 에치백 및 소스 핑거의 상부를 형성하기 위한 반대 도전형 재료의 선택적 재성장을 통해 형성되는 pn 접합 게이트를 갖는 수직 트렌치 FET, 또는 재성장에 이은 에치백 및 에미터 영역을 형성하기 위한 반대 도전형 재료의 선택적 재성장을 통해 형성되는 베이스 콘택 영역을 갖는 BJT의 제조를 설명하는 도면.
도 4A-4E는 재성장을 통해 형성되는 pn 접합 게이트를 갖는 SiC 수직 트렌치 FET-여기서, 게이트 층은 등방성 이온 밀링에 의해 소스로부터 분리되며, 게이트 에피는 소스 에피 층의 상부 및 측부로부터 이격됨-, 또는 재성장을 통해 형성되는 베이스 콘택 층을 갖는 BJT-여기서, 베이스 콘택 층은 등방성 이온 밀리에 의해 에미터로부터 분리되며, 베이스 콘택 에피는 에미터 에피 층의 상부 및 측부로부터 이격됨-의 제조를 설명하는 도면. 이 방법은 또한 평탄화 마스크를 이용하여, 에칭된 피처들의 저부 및 측부 상의 게이트 또는 베이스 콘택 에피를 보호한다.
도 5A-5I는 자기 정렬 재성장 마스크를 이용한 선택적 재성장 및 자기 정렬 재성장후 에치 마스크 금속화를 이용한 에치백을 통해 형성되는 pn 접합 게이트를 갖는 수직 트렌치 FET, 또는 자기 정렬 재성장 마스크를 이용한 선택적 재성장 및 자기 정렬 재성장후 에치 마스크 금속화를 이용한 에치백을 통해 형성되는 베이스 콘택 층을 갖는 BJT의 제조를 설명하는 도면.
<도면 참조 번호>
1. n+ 기판(예를 들어, SiC)
2. n- 드리프트 층(예를 들어, SiC)
3. n- 채널 층(예를 들어, SiC)
4. n+ 소스 층(예를 들어, SiC)
5. 재성장 마스크 재료(예를 들어, TaC)
6. 드라이 에치 마스크(예를 들어, Ni)
7. 에피텍셜 재성장된 p+ 층(예를 들어, SiC)
8. 평탄화 재료(예를 들어, 흐름 가능 레지스트)
9. 드라이 에치 마스크에 적합한 전자 빔 피착 금속(예를 들어, Al)
10. 평탄화 재료(예를 들어, 흐름 가능 레지스트)
11. 평탄화 재료(예를 들어, 흐름 가능 레지스트)
12. 등방성 또는 의사 등방성 재성장 마스크(예를 들어, TaC)
13. 평탄화 재료(예를 들어, 흐름 가능 레지스트)
14. 재성장된 n- 층(예를 들어, SiC)
15. 재성장된 n+ 소스 콘택 층(예를 들어, SiC)
16. 소스 오믹 콘택 금속(예를 들어, Ni)
17. 게이트 오믹 콘택 금속(예를 들어, Ni)
18. p 베이스 층
19. n+ 에미터 층
일 실시예에 따르면, 본 발명은 재성장된 pn 게이트를 갖는 JFET에 관한 것이다. 다른 실시예에 따르면, 본 발명은 재성장된 베이스 콘택 층을 갖는 BJT에 관한 것이다.
JFET는 수직 또는 수평 채널을 갖도록 형성될 수 있다. 수직 채널 장치는 높은 채널 팩킹 밀도를 갖는 이익을 갖는다(예를 들어, 미국 특허 제4,587,712호 참조). 높은 채널 팩킹 밀도는 특히 드레인 콘택이 기판의 배면 상에 형성될 때 높은 전력 밀도로 바뀐다. 본 발명은 수직 채널의 형성을 기술하며, 설명을 위해 웨이퍼의 배면 상의 드레인 콘택을 가정한다. 그러나, 수직 채널 및 상부측 드레인 콘택을 갖는 장치들도 제공된다.
자기 정렬 프로세스는 정확한 패턴 재정렬의 비용을 없애고 패턴 오정렬을 밝히는 데 소비되는 재료 영역을 없애므로 반도체 장치의 제조에 바람직하다. 잉여 영역의 최소화 또한 장치 기생(parasitic)들의 감소를 돕는다. 이온 주입 게이트를 갖는 수직 트렌치 JFET는 매우 간단한 자기 정렬 처리를 가능하게 하는데, 이는 소스 영역을 정의하는 데 사용되는 에치 마스크가 게이트의 이온 주입 동안 사용되는 이온 주입 마스크를 정의하는 데에도 사용될 수 있기 때문이다(미국 특허 제6,767,783호, [2], [3]). SiC에서, n형 재료는 동일 도핑 농도를 갖는 p형 재료보다 낮은 비저항을 가지며, 보다 낮은 콘택 저항을 갖는 오믹 콘택을 형성한다. 따라서, N형 도전형은 SiC JFET의 소스, 채널, 드리프트, 및 드레인 영역들에 대하여 선택되는 도전형이다. n형 채널에 대해, 게이트는 p형이어야 하며, 그 역도 성립한다. SiC에 대한 예시적인 p형 도펀트는 알루미늄 및 붕소이며, 알루미늄이 선호된다. SiC 내에 양호한 이온 주입 p형 영역을 형성하기 위해, 주입은 통상적으로 600도 이상의 높은 온도로 수행될 수 있다. 또한, 웨이퍼는 주입된 도펀트들을 활성화하기 위해 고온으로 어닐링되어야 한다. 주입된 Al의 활성화에 필요한 통상적인 온도는 1600도 이상이다. 높은 온도의 이온 주입 및 고온 활성화 어닐링은 장치 완성을 위한 사이클 시간을 상당히 느리게 할 수 있다. 또한, 주입된 재료는 주입 부분 아래 및 옆에 "충돌(knock-on)" 손상을 유발할 수 있으며, 이는 반도체의 결정 품질을 저하시킨다.
따라서, 재성장된 p형 재료로 이루어진 게이트를 이용하는 프로세스를 이용하는 것이 유리하다. 미국 특허 제6,767,783호는 에피텍셜 게이트를 갖는 다양한 JFET의 기본 개념을 설명하고 있다. 본 발명은 에피텍셜 게이트를 갖는 JFET 및 에피텍셜 재성장된 베이스 콘택 층을 갖는 BJT를 제조하는 다양한 기술을 설명한다. 이러한 기술들은 SiC 장치의 제조에 대해 설명되지만, SiC와 다른 반도체 재료로 JFET를 제조하는 데에도 이용될 수 있다.
후술하는 본 발명의 다양한 실시예는 임의의 결정 배향의 n형, p형, 또는 반절연 SiC 기판들 상에 형성될 수 있다. 설명의 목적으로, n형 기판 상에 제조되는 장치가 설명된다. 설명되는 방법들은 웨이퍼의 배면에 드레인 콘택이 형성되는 장치에 대해 의도된다. 그러나, 상부면 드레인 콘택을 갖는 장치를 제조하기 위해 추가 단계들이 취해질 수 있다. 상부면 드레인 콘택을 형성하는 방법은 공지되어 있으며, 따라서 여기서는 설명되지 않는다. SiC에 상이한 반도체 층들을 성장시키는 바람직한 방법은 CVD에 의한 것이다. 그러나, 설명되는 기술들은 예를 들어 승화를 포함하는 다른 성장 기술들의 이용을 배제할 필요는 없다. 임의의 다른 처리(예를 들어, 패터닝, 에칭) 전에 웨이퍼 상에 성장된 에피텍셜 층들은 "성장된" 것으로 지칭된다. 소정 양의 장치 처리가 시작된 후에 성장된 에피텍셜 층들은 "재성장된" 것으로 지칭된다.
선택적으로 재성장된 pn 접합 게이트를 갖는 SiC 수직 트렌치 FET 또는 선택적으로 재성장된 베이스 콘택 영역을 갖는 BJT를 제조하는 방법이 도 1A-1D에 도시되어 있다. 도시된 바와 같이, 시작 기판 재료는 n+ 도핑된다. 고농도 도핑은 기판 자체의 낮은 저항을 보증하고, 양호한 배면 오믹 콘택을 형성하는 데 바람직하다. 도 1A에서, 저농도 도핑된 n- 드리프트 층(2)이 도전성 n+ 기판(1) 상에 에피텍셜 성장된다. 드리프트 층의 성장 전에 기판 상에 n형 버퍼층이 성장될 수도 있다. 버퍼는 장치 동작의 물리에 필수적은 아니지만, 후속 장치 에피층들의 양호한 에피텍셜 성장을 촉진하는 데 사용될 수 있다. n- 드리프트 층의 도핑 및 두께는 층의 저항을 최소로 유지하면서 최대의 원하는 차단 전압에 견디도록 조절되어야 한다. 드리프트 층의 도핑 농도는 통상적으로 1x1014 내지 5x1016 원자/cm3이다.
도 1에 도시된 바와 같이, 드리프트 층(2) 상에 n형 채널층(3)이 에피텍셜 성장된다. 채널층(3)은 통상적으로 드리프트층(2)보다 고농도로 도핑된다. 이 층은 최대 채널 전도도와 함께 원하는 핀치 오프 전압을 얻도록 최적화될 수 있다. 그러나, 소정의 응용들에 대해, 채널층(3)은 드리프트 영역(2)과 동일한 도핑을 가질 수 있으며, 따라서 추가 채널 에피층(3)에 대한 필요를 없앨 수 있다(즉, 도 1에 도시된 바와 같은 채널 및 드리프트 층들은 단일 층일 수 있다). 층들(2, 3)의 결합은 장치의 기본 기능을 변경하지 않는다. 채널층(3)에 대한 통상적인 도핑 농도는 1x1015 내지 1x1018 원자/cm3의 범위 내에 있다. 도시된 바와 같이, 고농도 도핑된 n+ 소스층(4)이 채널층(3) 상부에 성장된다. 이 층의 고농도 도핑은 소스 오믹 콘택의 품질을 향상시킨다. 이 층은 채널의 공핍 동안 필드 스톱으로도 기능한다. 층(4)의 도핑 농도는 적어도 1x1018 원자/cm3이어야 하지만, 1x1019 원자/cm3보다 큰 농도가 선호된다. 층들(2, 3, 4)의 두께는 원하는 특성을 갖는 장치를 얻도록 변할 수 있다.
도 1B에 도시된 바와 같이, 재성장 마스크(5) 및 드라이 에치 마스크(6)가 소스층(4) 상부에 패터닝되고, 소스 핑거들을 정의한다. 재성장 마스크는 에피텍셜 성장 프로세스의 온도 및 화학에 견디기에 적합하고 재성장 마스크에 의해 커버되는 SiC 영역들 상의 성장을 방지하며 마스크 재료 자체 상부의 SiC 성장을 돕지 않는 임의의 재료로 형성될 수 있다. 적절한 마스크 재료의 일례는 TaC이다[1]. 드라이 에치 마스크(6)는 5의 상부에 직접 패터닝되어야 하며, 패턴(5)에 대한 드라이 에치 마스크로서 사용될 수 있다. 드라이 에치 마스크(6)의 두께는 필요한 경우 재성장 마스크(5)에 더하여 SiC 층(4)을 통해 그리고 완전히 또는 부분적으로 층(3)을 통해 에칭하기에 충분해야 한다. 드라이 에치 마스크는 또한, 충분한 재성장 마스크(5)가 다음 프로세스 단계들을 위해 남는 방식으로 제거될 수 있는 재료로 형성되어야 한다. 예시적인 드라이 에치 마스크는 니켈 금속이다.
대안으로, 드라이 에치 마스크 재료로도 기능하는 재성장 마스크 재료를 포함하는 단일 층 마스크가 도 1B에 도시된 재성장 마스크(5) 및 드라이 에치 마스크(6) 대신에 사용될 수 있다.
이어서, 도 1C에 도시된 바와 같이, 층들(5, 6)에 의해 커버되지 않은 SiC 영역들이 n+ 층(4)을 통해, 그리고 채널층(3)을 통해 드라이 에칭된다. 이상적으로는, SiC 드라이 에치는 드리프트 층(2) 내로 에칭하지 않고 완전히 층(2)을 통해 에칭해야 한다. 그러나, 완전히 층(3)을 통해 에칭하지 못하거나 2 내로 에칭하는 것은 제조되는 장치의 기본 기능을 변경하지 않으며, 추가 처리 단계들에 영향을 미치지 않는다. 드라이 에치는 또한, 결과적인 SiC 구조의 측벽이 대부분 수직이 되도록 근본적으로 이방성이어야 한다. 소량의 경사가 허용될 수 있다.
도 1D에 도시된 SiC 드라이 에칭에 이어서, 재성장 마스크(5)가 소스 핑거들 상부에 남겨지면서 드라이 에치 마스크(6)가 제거된다. 드라이 에치 마스크(6)의 제거 후, 재성장 마스크 재료(5)에 의해 커버되지 않은 SiC 영역들 상에 p형 SiC 층(7)이 에피텍셜 성장된다. 이 층(7)은 트랜지스터의 pn 접합 게이트를 형성한다. 재성장된 p층의 두께는 소스 핑거들 사이의 영역을 채우기에 충분한 두께이거나, 도 1D에 도시된 바와 같은 트렌치들의 측부 및 저부를 커버하기에 충분한 두께이면 된다. 보다 얇은 p층의 성장은 소스 핑거들 사이에 하나의 오믹 콘택 금속이 피착되어야 하는 경우에 바람직하다. 게이트 오믹 금속이 요구되는 경우, 게이트 에피층의 두께는 오믹 금속이 오믹 콘택 형성 동안 스파이킹되지 않을 만큼 충분히 두꺼워야 한다. 100 nm보다 큰 두께면 충분하지만, 층(7)은 오믹 금속 스파이킹의 위험을 최소화하기 위해 더 두껍게 성장될 수 있다. 최대 두께는 게이트 트렌치의 깊이 및 폭에 의존한다.
이어서, 웨이퍼가 평탄화 재료(8)로 코팅된다. 이 재료는 피착시 소스 핑거들 사이 및 필드에서보다 소스 핑거들의 상부에서 더 얇은 임의의 재료일 수 있다. 이상적으로는, 평탄화 재료의 표면은 웨이퍼 전체에서 가능한 한 동일 레벨에 가까워야 한다. 마이크로포지트 LOR20B와 같은 소정 유형의 포토레지스트가 이를 아주 잘 달성한다. 평탄화 프로세스의 일례는 포토레지스트를 스핀 온한 후, 포토레지스트가 리플로우하여 거의 평평한 표면을 남기도록 포토레지스트를 베이킹하는 것이다. 다른 평탄화 방법들도 이용될 수 있다. 설명을 위해, 설명되는 프로세스는 스핀 온 포토레지스트를 이용한 평탄화를 포함한다. 평탄화 층을 적용한 후, 도 1E에 도시된 바와 같이, 평탄화 층을 적절한 에칭 방법을 이용하여 선택적으로 에치백하여, 재성장된 p층(7)의 상부를 포함하는 소스 핑거들의 상부를 노출시킨다. 평탄화 레지스트를 에칭하기 위한 적절한 에칭 방법은 산소 플라즈마 에칭이다.
평탄화 층(8)을 에치백한 후, 도 1F에 도시된 바와 같이, 재성장된 게이트 층(7)의 어느 부분도 고농도 도핑된 n+ 층(4)과 접촉하지 않을 때까지 층(7)의 노출 부분을 드라이 에칭한다. 게이트 및 채널 층들에 의해 형성된 pn 접합의 최대 역 전압을 개선하기 위해 소량의 오버 에치가 필요할 수 있다. 소정 양의 평탄화 층(8) 및 재성장 마스크 층(5)도 SiC 층(7)의 에칭 동안 에칭될 것이다. 제거되는 층들(5, 8)의 양은 사용된 재료 및 사용된 SiC 드라이 에치의 파라미터들에 의존할 것이다. 층(5)의 두께는 에칭 후에 남은 층(4)의 양이 오믹 콘택 형성을 위해 충분히 두꺼울 만큼이어야 한다. 층(8)의 일부 또한, 트렌치 저부의 게이트 에피가 보호되도록 에칭 동안 남아야 한다. 층(8)의 에치 레이트가 SiC 에칭 동안 너무 빠른 경우, 층(8)은 재피착되고 에치백될 수 있다.
도 1G에 도시된 바와 같이, 게이트 층이 n+ 소스층과 더 이상 접촉하지 않게 되면, 임의의 남은 재성장 마스크(5) 및 평탄화 층(8)이 임의의 적절한 ◎ 또는 드라이 에칭 방법에 의해 스트립된다. 이 시점에서, 모든 SiC 층이 형성되었다. 이 시점에서, 소스, 게이트 및 드레인 콘택들의 형성은 물론 패시베이션층들의 피착 또는 성장을 위한 표준 방법들이 이어진다. 소스 콘택은 층(4) 상의 소스 핑거들의 상부에 대해 이루어지고, 게이트 콘택은 층(7)에 대해 이루어지며, 드레인 콘택은 기판 층(1)에 대해 이루어진다.
도 1A-1G는 또한 n형 채널층(3)이 장치의 베이스를 형성하는 p형 반도체 재료(18)로 대체되는 BJT를 형성하는 대응하는 방법을 도시하고 있다. 이러한 장치에서, n형 층(19)은 에미터를 형성하고, p형 재성장 층(7)은 베이스 콘택으로서 기능한다. 에미터 콘택은 에미터 영역(19) 상부에 대해 이루어지고, 베이스 콘택은 층(7)에 대해 이루어지며, 드레인 콘택은 기판 층(1)에 대해 이루어진다.
도 2A-2K는 에피텍셜 재성장 및 자기 정렬 에피 성장후 에치 마스크 금속화를 이용한 에치백을 통해 형성되는 pn 접합 게이트를 갖는 SiC 수직 트렌치 FET의 제조를 나타낸다. 이 프로세스에서, 드리프트(2), 채널(3), 및 소스(4) 층들이 도 2A에 도시된 바와 같이 전도성 n+ 기판 상에 에피텍셜 성장된다. 그러나, 도 1A-1G에서 설명되는 프로세스와 달리, 도 2B에 도시된 바와 같이, 아래에 재성장 마스크 없이 소스 영역을 정의하도록 드라이 에치 마스크(6)가 패터닝된다. 이어서, 노출된 SiC가 도 1에서 설명된 프로세스와 동일한 방식으로 소스 및 채널 영역들을 정의하도록 에칭된다. 결과적인 구조가 도 2C에 도시되어 있다.
이어서, 도 2D에 도시된 바와 같이, 에치 마스크(6)가 스트립되고, 전체 에칭된 표면 상에 p형 SiC 층(7)이 성장된다. 층(7)의 두께 및 소스 핑거들 간의 간격은 소스 핑거들 간의 공간이 층(7)의 재성장 동안 완전히 채워지지 않는 것이어야 한다. 이어서, 도 2E에 도시된 바와 같이 평탄화 층(8)이 피착되고, 소스 핑거들 상부에서만 SiC 층(7)이 노출되도록 에치백된다. 이어서, 도 2F에 도시된 바와 같이, SiC 드라이 에치를 이용하여 n+ 소스층(4)의 상부로부터 층(7)의 p형 SiC를 제거한다. 이어서, 임의의 남은 평탄화 층(8)이 제거된다(도시되지 않음). 이 시점에서 소스, 게이트 및 드레인 오믹 콘택 형성이 수행될 수 있지만, 이러한 옵션은 여기에 도시되지 않으며, 프로세스 흐름에서 나중에 형성될 수도 있다.
이어서, 소스 핑거들의 측부에 매우 적은 드라이 에치 마스크 재료가 피착되도록 드라이 에치 마스크 재료(9)가 이방성 피착된다. 일례는 도 2G에 도시된 바와 같이 전자 빔 증발에 의해 피착되는 Al 금속이다. 이어서, 이 마스크 층(9)은 도 2H에 도시된 바와 같이 마스크 재료가 소스 핑거들의 측부를 따라 게이트 층(7)을 노출시킬 만큼 충분히 후퇴할 때까지 ◎ 또는 드라이 프로세스에 의해 등방성 에칭된다. 마스크 층(9)은 에치 마스크 재료가 원하는 양의 수평 리세스가 달성된 후에 SiC 드라이 에치 마스크로서 사용될 충분한 수직 두께를 갖도록 충분히 두껍게 피착되어야 한다. 이어서, 도 2I에 도시된 바와 같이, 평탄화 층(10)이 피착되고, 소스 핑거들의 측부 상의 층(7)의 상부들을 포함하는 소스 핑거들의 상부를 노출하도록 에치백된다. 도 2H 및 2I에 도시된 프로세스들의 순서는 바뀔 수 있다.
이어서, 도 2J에 도시된 바와 같이, 층(7)의 노출된 부분이 층(7)의 어느 부분도 n+ 소스층(4)과 접촉하지 않을 때까지 드라이 에칭된다. 소스 대 게이트의 pn 접합의 최대 역 전압을 증가시키기 위해 소정 양의 오버 에치가 이용될 수 있다. 층들(9, 10)의 피착 전에 소스 핑거들의 상부에 오믹 콘택들이 형성된 경우, SiC 에치가 수행되기 전에, 노출된 오믹 콘택 금속화가 먼저 에칭되어야 한다. 층(9,10)은 SiC 에칭 동안 소스 핑거들의 상부 및 게이트 트렌치의 저부면을 보호하도록 충분히 두꺼워야 한다.
이어서, 평탄화 층(10) 및 자기 정렬 에치 마스크(9)가 스트립되고, 장치는 오믹 콘택 및 패시베이션을 수용할 준비가 된다. 최종 SiC 에칭 전에 오믹 콘택들이 형성된 경우, 소스 및 게이트 오믹 콘택들 상부의 추가 금속화로서 기능하도록 자기 정렬 에치 마스크(9)가 남겨질 수 있다.
도 2A-2K는 또한, 채널층(3)이 장치의 베이스를 형성하는 p형 반도체 재료(18)의 층으로 대체되는 BJT를 제조하는 대응하는 방법을 나타낸다. 이 장치에서, n형 층(19)은 에미터를 형성하고, p형 재성장 층(7)은 베이스 콘택으로서 기능한다.
도 3A-3K는 p형 재료의 에피텍셜 재성장에 이은 에치백 및 추가 채널 에피 및 n+ 소스층의 재성장을 통해 형성되는 pn 접합 게이트를 갖는 SiC 수직 트렌치 FET의 제조를 나타낸다. 이 프로세스에서는, 기판(1) 상에 드리프트층(2) 및 채널층(3)만이 초기에 성장된다. 이어서, 도 3A에 도시된 바와 같이, 층(3)의 상부에 드라이 에치 마스크(6)를 패터닝하여 소스 핑거들을 정의한다. 도 3B에 도시된 바와 같이, 노출된 SiC가 채널층(3)을 통해 드라이 에칭된다. 이어서, 도 3C에 도시된 바와 같이, 드라이 에치 마스크(6)가 스트립되고, p형 SiC 층(7)이 재성장된다.
먼저, 도 3D에 도시된 바와 같이, 평탄화 층(11)을 피착하고 에치백한 후, 도 3E에 도시된 바와 같이 채널층(3)이 핑거들 상부에서 노출될 때까지 노출된 SiC를 드라이 에칭함으로써 핑거들 상부로부터 p형 SiC가 제거된다.
남은 층(11)이 제거된 후, 도 3F에 도시된 바와 같이, 마스크 재료가 수평 및 수직 SiC 표면들 상에 피착되도록 등방성 또는 의사 등방성 재성장 마스크(12)가 피착된다. 도 3G에 도시된 바와 같이, 제2 평탄화 층(13)이 피착되고, 소스 핑거들의 상부의 층(12)을 노출하도록 에치백된다. 이어서, 노출된 재성장 마스크(12)가 적절한 드라이 또는 ◎ 에칭에 의해 제거되고, 평탄화 코팅(13)의 스트립핑이 이어진다. 결과적인 구조가 도 3H에 도시되어 있다.
이어서, 도 3I에 도시된 바와 같이, 재성장 마스크(12)가 제거된 곳에만 핑거들의 상부에 n형 층(14)이 재성장되고, 소스 오믹 콘택들이 나중에 형성될 층(14)의 상부에 추가적인 n+ SiC 층(15)이 성장된다. 층(14)의 목적은 p형 게이트 층(7)을 고농도 도핑된 n+ 층(15)으로부터 분리하는 것이다. 이것은 p+/n+ 접합이 형성될 때 발생하는 게이트 대 소스 pn 접합의 낮은 역 파괴를 방지한다. 따라서, 층(14)의 두께 및 도핑은 층들(7, 14) 사이에 형성되는 접합의 역 파괴가 장치 채널을 핀치 오프하는 데 필요한 전압보다 높게 하여야 한다. 도 3J에 도시된 바와 같이, 층들(14, 15)의 재성장 후에, 재성장 마스크가 스트립된다.
재성장 프로세스의 다소간의 등방성으로 인해, 소스 핑거들의 측부에 소정 양의 오버행(overhang)이 존재하게 된다. 오버행의 양은 층들(14, 15)의 두께에 의존한다. 오믹 및 오버레이 금속화 동안, 금속 피착 방법이 다소 방향적인 경우에 오버행은 핑거 측벽들 상의 금속 피착을 방지할 것이다. 이와 같이, 게이트 및 소스 금속은 추가적인 패터닝의 필요 없이 동시에 피착될 수 있으며, 게이트에서 소스로의 금속 단락의 위험을 크게 줄일 것이다. 재성장 오버행을 이용하는 자기 정렬 금속 피착이 도 3K에 도시되어 있다. 추가로, 오버레이 금속이 오버행 간의 간격보다 훨씬 큰 두께로 피착되는 경우, 자기 정렬 에어 브리지 구조를 형성하는 오버행 간의 간격이 완전히 닫힐 수 있다. 플레이팅 및 스퍼터링은 소스 핑거들 간의 갭을 닫는 데 적합한 두 가지 방법인데, 이들은 어느 정도의 측면 피착을 갖기 때문이다.
도 3A-3K는 또한, 채널층(3)이 장치의 베이스를 형성하는 p형 반도체 재료(18)의 층으로 대체되는 BJT를 제조하는 대응하는 방법을 나타낸다. 이 장치에서, n형 층(15)은 에미터를 형성하고, p형 재성장 층(7)은 베이스 콘택 층으로 기능한다. 기판(1)의 배면 상에 컬렉터 콘택이 형성될 수 있다.
도 4A-4E는 게이트 층의 에피텍셜 재성장에 이어서, 평탄화 마스크 재료에 의한 등방성 드라이 에칭을 이용하여 소스 에피로부터 게이트 에피를 선택적으로 에칭함에 의해 형성되는 pn 접합 게이트를 갖는 SiC 수직 트렌치 FET의 제조를 나타낸다. 이 프로세스에서, 드리프트(2), 채널(3), 및 소스(4) 층들이 기판(1) 상에 성장된다. 소스 영역을 정의하기 위해 드라이 에치 마스크(6)가 패터닝된다. 이어서, 도 4A에 도시된 바와 같이, 노출된 SiC가 소스층(4) 및 채널층(3)을 통해 드라이 에칭된다. 이어서, 도 4B에 도시된 바와 같이 드라이 에치 마스크가 스트립되고, p형 SiC 층(7)이 재성장된다.
도 4C에 도시된 바와 같이, 평탄화 재료(8)가 피착되고, 소스 콘택 층(4)의 높이 이하의 높이까지 선택적으로 드라이 에칭된다. 이어서, 도 4D에 도시된 바와 같이, 노출된 게이트 에피텍시(7)가 적절한 드라이 에치를 이용하여 드라이 에칭된다. 드라이 에치는 소스 핑거들의 측부 및 상부로부터 거의 동시에 게이트 재료를 제거하도록 충분히 등방성이어야 한다. 또한, 드라이 에치는 마스크 재료(8)와 SiC 층(7) 사이에 적절한 선택성을 가져야 한다. 평탄화 마스크의 에치 레이트가 SiC 에치 레이트보다 상당히 빠른 경우, 평탄화 마스크 프로세스는 에칭을 완료하는 데 필요한 만큼 여러 번 반복될 수 있다. 이 프로세스를 위한 바람직한 드라이 에칭 기술은 노출된 SiC 층(7)의 모든 면이 에칭되도록 에칭 동안 이온 충돌 입사각이 변할 수 있는 시스템 내의 이온 밀링이다. 이를 달성하기 위한 바람직한 방법은 충돌 이온의 입사각에 대해 소정 각도를 이루는 축을 갖는 회전 스테이지 상에 에칭될 샘플을 장착하는 것이다.
게이트 층(7)이 고농도 도핑된 소스 층(4)과 접촉하지 않도록 샘플이 에칭된 후, 평탄화 마스크(8)가 도 4E에 도시된 바와 같이 적절한 ◎ 또는 드라이 방법에 의해 제거된다. 이 시점에서, 장치는 전술한 다른 설계들에 적합한 임의의 패시베이션 및 콘택 금속화를 위한 준비가 되어 있다.
도 4A-4E는 또한, 채널층(3)이 장치의 베이스를 형성하는 p형 반도체 재료(18)의 층으로 대체되는 BJT를 형성하는 대응하는 방법을 나타낸다. 이 장치에서, n형 층(19)은 에미터를 형성하고, p형 재성장 층(7)은 베이스 콘택으로서 기능한다.
전술한 바와 같이, 도 1, 2, 3 및 4에 도시된 제조 프로세스들은 전계 효과 게이트를 갖는 수직 트랜지스터를 제조하기 위한 것이다. 또한 전술한 바와 같이, 이러한 동일 프로세스들은 n형 채널층(3)을 p형 베이스 층(18)으로 대체함으로써 BJT를 제조하도록 변경될 수 있다. 이들 장치에서, 도 1, 2 및 4의 소스층(4) 및 도 3의 소스 콘택 층(15)은 에미터 층으로서 기능할 것이다. 이어서, 소스 핑거들을 정의하기 위한 제1 에칭은 p형 베이스 층 아래의 n형 드리프트 층이 노출될 때까지 에칭할 것이다. 나머지 단계들은 전계 효과 장치에 대해 설명된 것과 똑같이 이어질 수 있다.
도 5A-5I는 재성장 마스킹 재료를 이용한 에피텍셜 재성장 및 자기 정렬 에피 성장후 에치 마스크 금속화를 이용한 에치백을 통해 형성되는 pn 접합 게이트를 갖는 SiC 수직 트렌치 FET의 제조를 나타낸다. 이 프로세스에서, 드리프트(2), 채널(3), 및 소스(4) 층들은 도 5A에 도시된 바와 같이 도전성 n+ 기판(1) 상에 에피텍셜 성장된다.
도 5B에 도시된 바와 같이, 소스층(4) 상부에 재성장 마스크(5) 및 드라이 에치 마스크(6)가 패터닝되어 소스 핑거들을 정의한다. 드라이 에치 마스크(6)는 5의 상부에 직접 패터닝될 수 있으며, 패턴(5)에 대한 드라이 에치 마스크로서 사용될 수 있다. 이어서, 도 5C에 도시된 바와 같이, 층들(5, 6)에 의해 커버되지 않은 SiC 영역들이 n+ 층(4) 및 채널층(3)을 통해 드라이 에칭된다. 이상적으로는, SiC 드라이 에칭은 드리프트층(2) 내로 에칭하지 않고 완전히 층(3)을 통해 에칭하여야 한다. 그러나, 완전히 층(3)을 통해 에칭하지 못하거나 2 내로 에칭하는 것은 제조되는 장치의 기본 기능을 변경하지 않으며, 추가 처리 단계들에 영향을 미치지 않는다. 드라이 에치는 또한, 결과적인 SiC 구조의 측벽이 대부분 수직이 되도록 근본적으로 이방성이어야 한다. 소량의 경사가 허용될 수 있다.
도 5D에 도시된 SiC 드라이 에칭에 이어서, 재성장 마스크(5)가 소스 핑거들 상부에 남겨지면서 드라이 에치 마스크(6)가 제거된다. 드라이 에치 마스크(6)의 제거 후, 재성장 마스크 재료(5)에 의해 커버되지 않은 SiC 영역들 상에 p형 SiC 층(7)이 에피텍셜 성장된다. 이 층(7)은 트랜지스터의 pn 접합 게이트를 형성한다.
이어서, 도 5E에 도시된 바와 같이, 소스 핑거들의 측부에 매우 적은 드라이 에치 마스크 재료가 피착되도록 드라이 에치 마스크 재료(9)가 이방성 피착된다. 옵션으로, 드라이 에치 마스크 재료(9)의 피착 전에 재성장 마스크(5)가 제거될 수 있다(도시되지 않음). 그러나, 후속 에칭 단계들 동안 보호를 제공하기 위해 재성장 마스크(5)를 적소에 남겨 두는 것이 이로울 수도 있다. 이어서, 도 5F에 도시된 바와 같이, 소스 핑거들의 측부를 따라 게이트층(7)을 노출하도록 마스크 재료가 충분히 후퇴할 때까지 마스크 층(9)이 ◎ 또는 드라이 프로세스에 의해 등방성 에칭된다. 마스크 층(9)은 에치 마스크 재료가 원하는 양의 수평 리세스가 얻어진 후 SiC 드라이 에치 마스크로서 사용될 충분한 수직 두께를 갖도록 충분히 두껍게 피착되어야 한다. 이어서, 도 5G에 도시된 바와 같이, 평탄화 층(10)이 피착되고, 소스 핑거들의 측부 상의 층(7)의 상부들을 포함하는 소스 핑거들의 상부를 노출하도록 에치백된다. 도 5F 및 5G에 도시된 프로세스들의 순서는 바뀔 수 있다.
이어서, 도 5H에 도시된 바와 같이, 층(7)의 노출된 부분이 층(7)의 어느 부분도 n+ 소스층(4)과 접촉하지 않을 때까지 드라이 에칭된다. 소스 대 게이트 pn 접합의 최대 역 전압을 증가시키기 위해 소정 양의 오버에치가 이용될 수 있다. 층들(9, 10)의 피착 전에 소스 핑거들의 상부에 오믹 콘택들이 형성된 경우, SiC 에칭이 수행되기 전에 먼저 노출된 오믹 콘택 금속화가 에칭되어야 한다. 층들(9, 10)은 SiC 에칭 동안 소스 핑거들의 상부 및 게이트 트렌치의 저면을 보호하기 위해 충분히 두꺼워야 한다.
이어서, 도 5I에 도시된 바와 같이, 평탄화 층(10), 재성장 마스크(5)(존재할 경우) 및 자기 정렬 에치 마스크(9)가 스트립되고, 장치는 오믹 콘택들 및 패시베이션을 수용할 준비가 된다. 최종 SiC 에칭 전에 오믹 콘택들이 형성된 경우, 자기 정렬 에치 마스크(9)는 소스 및 게이트 오믹 콘택들의 상부의 추가 금속화로서 기능하도록 남겨질 수 있다.
도 5A-5I는 또한, 채널층(3)이 장치의 베이스를 형성하는 p형 반도체 재료(18)의 층으로 대체되는 BJT를 제조하는 대응하는 방법을 나타낸다. 이 장치에서, n형 층(19)은 에미터를 형성하고, p형 재성장 층(7)은 베이스 콘택으로서 기능한다.
위의 명세서는 설명의 목적으로 제공되는 예들을 이용하여 본 발명의 원리들을 가르치지만, 이 분야의 전문가들은 본 발명의 진정한 범위로부터 벗어나지 않고 다양한 형태 및 상세의 변경이 이루어질 수 있다는 것을 본 명세서를 읽음으로써 이해할 것이다.

Claims (168)

  1. 반도체 장치의 제조 방법으로서,
    제1 도전형의 반도체 재료의 소스/에미터 층의 상부면 상에 마스크를 배치하는 단계 - 상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 상에 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층 상에 위치하고, 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하고, 상기 드리프트 층은 반도체 기판 층 상에 위치함 -;
    저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처(feature)를 형성하기 위해, 상기 마스크 내의 개구들을 통해, 상기 소스/에미터 층을 통해 그리고 하부의 채널 층 또는 베이스 층 내로 선택적으로 에칭하는 단계;
    게이트 영역들/베이스 콘택 영역들을 형성하기 위해, 상기 마스크 내의 개구들을 통해 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료를 에피텍셜 방식으로 성장시키는 단계 - 상기 마스크는 상기 소스/에미터 층의 마스킹된 상부면 상의 성장을 방지함 -;
    상기 에피텍셜 방식으로 성장된 반도체 재료에 의해 점유되지 않는 상기 에칭된 피처들의 부분들을 평탄화 재료로 후속 충전하는 단계;
    상기 게이트 영역들/베이스 콘택 영역들이 상기 소스/에미터 층과 더 이상 접촉하지 않을 때까지 상기 게이트 영역들/베이스 콘택 영역들 및 상기 평탄화 재료를 에칭하는 단계; 및
    상기 게이트 영역들/베이스 콘택 영역들을 에칭한 후에 남은 마스크 및 평탄화 재료를 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 마스크는 재성장 마스크이고,
    상기 방법은 상기 재성장 마스크 상에 에치 마스크를 배치하는 단계를 더 포함하고,
    상기 방법은, 상기 재성장 마스크 내의 개구들을 통해 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료를 에피텍셜 방식으로 성장시키기 전에 상기 소스/에미터 층의 상부면 상에 상기 재성장 마스크는 남기고 상기 에치 마스크는 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 삭제
  4. 반도체 장치의 제조 방법으로서,
    제1 도전형의 반도체 재료의 소스/에미터 층의 상부면 상에 에치 마스크를 배치하는 단계 - 상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 상에 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층 상에 위치하고, 상기 채널 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하며, 상기 드리프트 층은 반도체 기판 층 상에 위치함 -;
    저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처를 형성하기 위해, 상기 에치 마스크 내의 개구들을 통해, 상기 소스/에미터 층을 통해 그리고 하부의 채널 층 또는 베이스 층 내로 선택적으로 에칭하는 단계;
    상기 소스/에미터 층의 상부면을 노출시키기 위해 상기 에치 마스크를 제거하는 단계;
    상기 소스/에미터 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계;
    상기 에피텍셜 성장된 제1 층에 의해 점유되지 않는 상기 에칭된 피처들의 부분들을 평탄화 재료로 후속 충전하는 단계;
    상기 게이트 층/베이스 콘택 층을 통해 에칭하는 단계; 및
    상기 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 평탄화 재료를 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 소스/에미터 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계 후에,
    제1 평탄화 재료로 상기 에칭된 피처들을 후속 충전하는 단계;
    하부의 소스/에미터 층을 노출시키기 위해 상기 소스/에미터 층의 상부면 상의 상기 게이트 층/베이스 콘택 층을 통해 에칭하는 단계;
    상기 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 제1 평탄화 재료를 제거하는 단계;
    상기 소스/에미터 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 상에 드라이 에치 마스크 재료를 이방성 피착하는 단계;
    상기 소스/에미터 층의 상부면에 인접하는 상기 에칭된 피처들의 측벽들 상에 게이트 층/베이스 콘택 층을 노출시키기 위해 상기 드라이 에치 마스크 재료를 에칭하는 단계;
    상기 에칭된 피처들의 측벽들 상에서 상기 소스/에미터 층에 인접하는 상기 게이트 층/베이스 콘택 층이 노출되도록 제2 평탄화 재료로 상기 에칭된 피처들의 부분들을 충전하는 단계;
    상기 에칭된 피처들 내에 남은 게이트 층/베이스 콘택 층이 상기 소스/에미터 층과 더 이상 접촉하지 않을 때까지 하부의 소스/에미터 층을 노출시키기 위하여 상기 소스/에미터 층에 인접하는 상기 에칭된 피처들의 측벽들 상의 노출된 게이트 층/베이스 콘택 층을 통해 에칭하는 단계; 및
    상기 에칭된 피처들의 측벽들 상의 노출된 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 제2 평탄화 재료를 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 에칭된 피처들의 상기 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계는, 제1 도핑 농도를 갖는 상기 제2 도전형의 반도체 재료를 에피텍셜 성장시킨 후에 제2 도핑 농도를 갖는 상기 제2 도전형의 반도체 재료를 에피텍셜 성장시키는 단계를 포함하고, 상기 제1 도핑 농도는 상기 제2 도핑 농도보다 선택적으로 낮을 수 있는 반도체 장치 제조 방법.
  7. 제1항, 제4항 또는 제5항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이고, 상기 기판은 선택적으로 n형 기판일 수 있고, 상기 기판은 반절연체(semi-insulating)인 반도체 장치 제조 방법.
  8. 제1항, 제4항 또는 제5항에 있어서, 상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 상에 위치하고, 상기 채널 층 및 상기 드리프트 층은 단일 층이고, 상기 소스/에미터 층은 상기 제1 도전형의 반도체 재료의 채널 층 상에 위치하고, 상기 채널 층 및 상기 드리프트 층은 상이한 층들이고, 상기 채널 층은 상기 드리프트 층보다 높은 도핑 농도를 갖는 반도체 장치 제조 방법.
  9. 제1항, 제4항 또는 제5항에 있어서, 상기 반도체 기판 층, 및 상기 소스/에미터 층, 상기 채널 층 또는 베이스 층, 상기 드리프트 층, 및 상기 게이트 영역 또는 게이트 층/베이스 콘택 영역 또는 베이스 콘택 층의 상기 반도체 재료는 SiC 반도체 재료인 반도체 장치 제조 방법.
  10. 제1항, 제4항 또는 제5항에 있어서, 상기 제1 도전형의 반도체 재료의 버퍼 층은 상기 기판 층과 상기 드리프트 층 사이에 위치하는 반도체 장치 제조 방법.
  11. 제1항, 제4항 또는 제5항에 있어서, 상기 소스/에미터 층을 통해 그리고 상기 하부의 채널 층 또는 베이스 층 내로 선택적으로 에칭하는 단계는, 하부 드리프트 층을 노출하기 위해 상기 채널 층 또는 베이스 층을 통해 에칭하는 단계를 포함하거나, 상기 소스/에미터 층을 통해 그리고 상기 하부의 채널 또는 베이스 층 내로 선택적으로 에칭하는 단계는, 상기 채널 층 또는 베이스 층을 통해 그리고 상기 하부 드리프트 층 내로 에칭하는 단계를 더 포함하는 반도체 장치 제조 방법.
  12. 제1항, 제4항 또는 제5항에 있어서,
    상기 평탄화 재료는 포토레지스트인 반도체 장치 제조 방법.
  13. 제1항, 제4항 또는 제5항에 있어서, 상기 게이트 영역/베이스 콘택 영역 또는 게이트 층/베이스 콘택 층을 에칭한 후에 상기 에칭된 피처들의 저면들 상에 평탄화 재료가 남는 반도체 장치 제조 방법.
  14. 반도체 장치의 제조 방법으로서,
    제1 도전형의 반도체 재료의 채널 층 또는 상기 제1 도전형과 다른 제2 도전형의 반도체 재료의 베이스 층의 상부면 상에 에치 마스크를 배치하는 단계 - 상기 채널 층 또는 베이스 층은 상기 제1 도전형의 반도체 재료의 드리프트 층 상에 위치하고, 상기 드리프트 층은 반도체 기판 층 상에 위치함 -;
    저면들 및 측벽들을 갖는 하나 이상의 에칭된 피처를 형성하기 위해, 상기 마스크 내의 개구들을 통해 상기 채널 층 또는 베이스 층을 선택적으로 에칭하는 단계;
    상기 채널 층 또는 베이스 층의 상부면을 노출시키기 위해 상기 에치 마스크를 제거하는 단계;
    상기 채널 층 또는 베이스 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상에 상기 제2 도전형의 반도체 재료의 게이트 층/베이스 콘택 층을 에피텍셜 성장시키는 단계;
    상기 게이트 층/베이스 콘택 층에 의해 점유되지 않은 상기 에칭된 피처들의 부분들을 제1 평탄화 재료로 후속 충전하는 단계;
    상기 에칭된 피처들의 저면들 및 측벽들 상에 게이트 층/베이스 콘택 층이 남도록 상기 채널 층 또는 베이스 층의 상부면 상의 상기 게이트 층/베이스 콘택 층을 통해 에칭하는 단계;
    상기 게이트 층/베이스 콘택 층을 통해 에칭한 후에 남은 제1 평탄화 재료를 제거하는 단계;
    상기 채널 층 또는 베이스 층의 상부면 상에 그리고 상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 재성장 마스크 층을 피착하는 단계;
    제2 평탄화 재료로 상기 에칭된 피처들의 부분들을 후속 충전하는 단계;
    하부의 채널 층 또는 베이스 층을 노출시키기 위해 상기 채널 층 또는 베이스 층의 상부면 상의 재성장 마스크 층을 통해 에칭하는 단계 - 상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 재성장 마스크 층이 남음 -;
    상기 재성장 마스크 층을 통해 에칭한 후에 남은 제2 평탄화 재료를 제거하는 단계;
    상기 채널 층 또는 베이스 층의 상부면 상에 상기 제1 도전형의 반도체 재료의 제1 층을 에피텍셜 성장시키는 단계 - 상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 남은 재성장 마스크 층은 상기 제1 도전형의 반도체 재료의 제1 층의 성장을 방지함 -;
    상기 제1 도전형의 반도체 재료의 제1 층 상에 상기 제1 도전형의 반도체 재료의 제2 층을 에피텍셜 성장시키는 단계 - 상기 에칭된 피처들의 저면들 및 측벽들 상의 게이트 층/베이스 콘택 층 상에 남은 재성장 마스크 층은 상기 제1 도전형의 반도체 재료의 제2 층의 성장을 방지함 -; 및
    남은 재성장 마스크 층을 제거하는 단계
    를 포함하는 반도체 장치 제조 방법.
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