KR20150108485A - Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법 - Google Patents
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Abstract
본 발명은 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법에 관한 것으로, 본 발명에 따른 일 실시예는 반도체 기판상에 소정폭이 오픈된 절연막을 형성하는 단계, 상기 오픈 부위에 의해 노출된 상기 반도체 기판상에 게이트 절연막을 형성하는 단계, 전체구조 상부에 게이트 전도막을 형성하는 단계, 상기 게이트 절연막의 폭 보다 소정 폭 넓을 폭을 가지며 상기 게이트 절연막을 덮도록 상기 게이트 전도막을 식각하여, 게이트 전극을 형성하는 단계, 잔류하는 상기 산화막을 제거하는 단계, 저농도 불순물을 주입하는 제 1 이온 주입 단계 및 고농도 불순물을 주입하는 제 2 이온 주입 단계를 포함하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법을 제공할 수 있다.
Description
본 발명은 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법에 관한 것이다.
최근, 반도체 장치는 그 집적도가 증가함에 따라, 점점 미세화 되고 있다. 이러한 상황에서, 메모리 또는 로직 디바이스와 같은 많은 전자 장치가 반도체 기판 또는 칩상에 집적되어 왔다. 이러한 고집적 반도체 장치 즉, 고집적 회로(Large-Scale Integrated Circuits, LSIs)에 있어서, CMOS 구조의 구성에 n 및 p-채널 MOSFETs 이 전형적으로 사용된다.
계속되는 소형화와 집적도의 증가에 대처하기 위해, MOSFETs 의 숏-채널 효과에 의해 발생하는 문제점을 해결할 필요성이 제기되어 왔다. 상기 문제점에 대한 공지된 해결책은 MOSFETs의 소오스/드레인 영역의 깊이를 감소시키는 것이다(즉, 얕은 소오스/드레인 영역의 이용). 그러나, 소오스/드레인 영역의 깊이의 감소는, 소오스/드레인 영역의 쉬트저항이 증가하고, 동시에 소오스/드레인 영역과 그 위에 놓인 배선재료의 콘택저항이 또한 증가한다는 문제점을 발생시킨다.
상기 문제점에 대한 또다른 공지된 해결책은, MOSFET 의 소오스/드레인 영역의 이중 드레인 구조를 이용하는 것이며, 각각의 소오스/드레인 영역은 두 영역 즉, 게이트 전극 부근에 위치한 얕고, 도핑농도가 높은 부분 및 게이트 전극과 떨어져 위치하는 깊고, 도핑농도가 낮은 부분으로 형성된다. 게이트 전극의 측벽 스페이서 하부에 위치한 얕고, 도핑농도가 높은 부분은 소오스/드레인 영역의 익스텐션으로 지칭된다.
얕고, 도핑농도가 높은 부분은 소오스/드레인 영역내의 깊이의 감소에 기여하고, 깊고, 도핑농도가 낮은 부분은 소오스/드레인 영역의 쉬트저항과 콘택저항의 증가를 억제하는 역할을 한다. 따라서, 이중 드레인 구조는, MOSFET 의 구동능력을 개선시킬 뿐만 아니라, 소오스/드레인 영역의 쉬트저항과 콘택저항의 증가라는 전술된 문제점을 해결한다.
최근, 얕은 P-N 접합 또는 얕은 소오스/드레인 영역(예를 들어, 0.1 ㎛ 이하의 깊이)을 형성하는 새로운 도핑방법으로서, 고상확산, 기상확산, 플라즈마 도핑, 및 레이저 도핑법이 개발 및 검토되고 있다.
이러한 새로운 방법들은, 실리콘 LSIs 에서 P 형 도핑재로 주로 사용되어온 붕소(B)의 도핑 공정에 특히 효과적이다. 이러한 각각의 새로운 방법들은, 상용 이온주입 방법의 대체수단으로서의 역할을 한다.
그러므로, 이것은 붕소가 실리콘(Si)내에서 작은 질량과 높은 확산속도를 가져서 붕소로 얕게 도핑된 영역을 상용의 이온주입 방법에 의해서 형성하기가 어렵기 때문이다. 상기 상용 이온주입 방법은, 얕은 도핑영역 또는 얕은 P-N 접합(예를 들어, 0.1 ㎛ 이하의 깊이)을 형성하기 어렵다는 단점이 있다. 이것은 다음과 같은 주 원인에 기인한다.
특히, Si의 베이컨시 및 Si의 격자간 원자(interstitial atom)와 같은 점결함으로 지칭되는 결정결함이, 도핑재의 이온주입 공정에 의해 단결정 Si 기판에 도입된다. 이온주입에 의해 도입된 점 결함이, 주입된 도핑재의 원자의 확산을 증진시키기 때문에, 주입된 도핑재 원자의 결과적인 프로파일 및 농도는, 이어지는 활성화 목적의 어닐링 공정에 의해 원하는 프로파일 및 농도로부터 벗어나는 경향이 있다.
반면에, 상용 이온주입 방법은, MOSFET의 소오스/드레인 영역을 형성하는 경우에, 균일성, 재현성, 제어성 및 처리량에 있어서 전술된 새로운 방법, 즉 고상확산, 기상확산, 플라즈마 도핑 및 레이저 도핑법보다 우수하다는 장점을 가지고 있다. 따라서, 이온주입에 의해 도입되는 점결함의 생성이 억제되고 동시에, 어닐링 공정에서 일어나는 도핑재 원자의 확산이 증진되는 현상이 잘 제어될 수 있다면, 이온주입 방법은 미래의 LSIs의 제조에 완전히 대처할 수 있다.
또한, 이온주입 방법의 단점중의 하나인, 주입된 도핑재 원자의 확산이 증진되는 현상은, 소오스/드레인 영역을 위한 주입된 도핑재 원자 뿐만 아니라 MOSFET 의 채널 영역내에 존재하는 도핑재 원자에도 영향을 미친다.
예를 들어, 이중 드레인 구조를 갖은 소오스/드레인 영역이 형성될 때, 게이트 전극으로부터 떨어진 곳에 위치하는, 소오스/드레인 영역의 깊고 도핑 농도가 낮은 영역은, (ⅰ) 티타늄(Ti)과 같은 고융점 금속을 이용하여 소오스/드레인 영역을 실리사이드화 하는 공정 및 (ⅱ) 상부 배선 금속막과의 콘택영역을 형성 하는 공정 후에, 쉬트저항과 누설전류가 증가하는 것을 방지하기에 충분한 깊이를 가져야 한다. 결과적으로, 깊고 도핑 농도가 낮은 부분을 형성하기 위해, 얕고 도핑 농도가 높은 부분의 도핑재와 동일한 도핑재가 Si 기판에 선택적으로 이온주입된다. 선택적 이온주입에 의해 얕고 도핑 농도가 높은 부분(익스텐션으로 지칭되고 게이트 전극 부근에 위치한다)을 형성하고, 게이트 전극의 각 측면에 한 쌍의 측벽 스페이서를 형성한 후에, 깊고 도핑농도가 낮은 부분을 위한 이 이온주입 공정을 실행한다.
이 경우에, 얕고 도핑 농도가 높은 부분(즉,익스텐션)에 존재하는 주입된 도핑재 원자는, 주입된 도핑재 원자가 깊고 도핑 농도가 낮은 부분으로 확산하는 확산의 증진현상에 의해 영향을 받는다.
본 발명의 일 실시예가 해결하고자 하는 과제는 MOSFET 표면 영역에 온 저항을 감소시킬 수 있는 이중 이온주입 방법을 제공하는 데 있다.
본 발명의 다른 실시예가 해결하고자 하는 과제는 제조 공정을 단순화하여 공정 비용을 최소화할 수 있는 이중 이온주입 방법을 제공하는 데 있다.
본 발명의 또 다른 실시예가 해결하고자 하는 과제는 채널 표면에서의 모빌러티를 개선할 수 있는 이중 이온주입 방법을 제공하는 데 있다.
본 발명에 따른 일 실시예는 반도체 기판상에 소정폭이 오픈된 절연막을 형성하는 단계, 상기 오픈 부위에 의해 노출된 상기 반도체 기판상에 게이트 절연막을 형성하는 단계, 전체구조 상부에 게이트 전도막을 형성하는 단계, 상기 게이트 절연막의 폭 보다 소정 폭 넓을 폭을 가지며 상기 게이트 절연막을 덮도록 상기 게이트 전도막을 식각하여, 게이트 전극을 형성하는 단계, 잔류하는 상기 산화막을 제거하는 단계, 저농도 불순물을 주입하는 제 1 이온 주입 단계 및 고농도 불순물을 주입하는 제 2 이온 주입 단계를 포함하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법을 제공할 수 있다.
일 실시예에 있어서, 상기 제 1 이온 주입은 30°내지 70°의 각도의 방향에서 이온 주입할 수 있다.
다른 실시예에 있어서, 상기 절연막은 상기 게이트 절연막보다 식각률이 높은 산화막일 수 있고, 상기 게이트 절연막은 열적 산화막일 수 있다.
또 다른 실시예에 있어서, 상기 절연막은 BPSG막, TEOS막, PSG막, SOG막 중 선택되는 어느 하나일 수 있고, 상기 잔류하는 절연막의 제거는 습식 식각에 의해 이루어질 수 있다.
또 다른 실시예에 있어서, 반도체 기판상에 소정폭이 오픈된 절연막을 형성하는 단계는 상기 반도체 기판상에 절연막을 형성하는 단계 및 채널지역만의 상기 절연막을 선택적으로 건식 식각하는 단계를 포함할 수 있다.
또 다른 실시예에 있어서, 상기 게이트 전도막은 다결정 실리콘막이고, 상기 저농도 불순물을 주입하는 제 1 이온 주입 단계는 붕소 및 인 중 선택되는 어느 하나 이상을 주입하고, 상기 고농도 불순물을 주입하는 제 2 이온 주입 단계는 붕소 및 인 중 선택되는 어느 하나 이상을 주입할 수 있다.
본 발명의 일 실시예에 따른 이중 이온주입 방법은 MOSFET 표면 영역에 온 저항을 감소시킬 수 있다.
본 발명의 다른 실시예에 따른 이중 이온주입 방법은 제조 공정을 단순화하여 공정 비용을 최소화할 수 있다.
본 발명의 또 다른 실시예에 따른 이중 이온주입 방법은 채널 표면에서의 모빌러티를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 Power MOSFET의 온 저항을 정의 한것이다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 온 상태 저항을 비교한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 Vth를 비교한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 BVdss를 비교한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 Vf를 비교한 그래프이다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 온 상태 저항을 비교한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 Vth를 비교한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 BVdss를 비교한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 Vf를 비교한 그래프이다.
본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
과거 수십년간에 있어서 반도체기술의 급속한 성장은 여러형태의 트랜지스터 디바이스를 만들어 냈으며, 이들중 대부분은 이러한 디바이스의 구 터미널을 통한 전류가 세번째 터미널에 공급된 신호에 의하여 제어 되도록 하였다. 이러한 트랜지스터는 바이폴라 트랜지스터(bipolar transistor)이며, 이것은 첫번째 전도형을 형성하는 에미터(emitter), 두번째 전도형을 형성하는 베이스(base) 및 첫번째 전도형을 형성하는 컬렉터(collector)을 포함하고 있다. 적어도 하나의 비정질 실리콘(a-Si) 바이폴라 트랜지스터가 상술한 Japanese Journal of Applied Physics(1984. 9)의 페이지 714-715에서 연구되었다.
기술은 수많은 전계효과 트랜지스터(FET)들을 만들어 냈다. 전형적인 FET들에서는 활성영역(activeregion)내에 전류 또는 FET의 전도채널(conduction channel)은 오직 하나의 극성만을 가진 캐리어(carrier)들에 의해 형성되므로, 전류내의 다른 극성을 가진 캐리어들의 수는 어쨌든 동작하는데 있어서는 무의미하다. 이러한 FET가 접합전계효과 트랜지스터(Juction fielcl effect transistor) 또는 JFET이며, 이것은 게이트 전극에 공급된 전압이 게이트 전극과 전류전도채널사이에 형성된 역바이어스(reverse biased)된 P-n 접합의 공핍층을 변화시킨다. 채널의 전도율은 전압이 게이트에 인가되므로해서 공핍된 채널의 백분율(percent)을 변화하므로서 조정된다.
금속-반도체 FET(metal-semiconductor FET) 또는 MESFET라 불리는 유사한 디바이스는 전도채널의 반도체 재료와 같이 쇼토키 장벽(schottky barrier)을 형성하는 금속으로 만들어진 게이트 전극을 가지고 있다.
또 다른 잘 알려진 형태의 FET는 게이트 전극이 절연물(insulator)에 의하여 반도체 채널로부터 분리되어 있다. 아마도 가장 잘 알려진 이러한 절연게이트 트랜지스터는 금속-산화물-반도체 FET(metal-oxidesemiconductor) 또는 MOSFET로서, 이것은 금속게이트가 실리콘 산화 절연물에 의하여 반도체 채널로부터 분리되어 있다.
또한 본 발명의 배경과 관련이 있는 것은 이러한 초기의 전계효과 트랜지스터(FET)들로서, 이들에서 두개의 전류경로전극들사이에 연결된 반도체 재료는 제어전극에 의한 만들어진 공급된 계(field)가 없는 경우에도 전류를 흐르도록 허용하기 위하여 충분하게 전도성이 된다. 이러한 트랜지스터들은 상술한 JFET들 및 MESFET들을 포함하며, 여기서 트랜지스터의 게이트 전극과 같이 트랜지스터의 반도체 채널영역의 접촉에 의해 형성된 공핍영역은 제어전압을 게이트 전극에 인가하므로서 확장시키거나 또는 좁힐 수 있다.
다소간 유사한 디바이스로서 공핍-모우드 MOS 트랜지스터(depletion-mode Mos transistor)가 있다.
이 트랜지스터는 게이트 전극이 전기적으로 반도체 채널로부터 절연되어 있으므로해서, 방금 기술한 JFET 및 MEFET와는 다르다. 그러나 게이트 전극에 인가된 전압이 없는 경우에 다수캐리어들의 채널을 공핍시키기 위하여 채널의 페르미(Fermi)레벨을 이동하기 위한 게이트 전극에 인가전압을 필요로하므로, 반도체 채널은 정상적으로 ＂온(on)＂ 또는 전도가 되며 또한 반도체 재료를 비전도로 만들기위하여 트랜지스터기 ＂오프(off)＂로 변하므로, 이 트랜지스터는 상술한 디바이스와 유사하다.
상술한 MOSFET들은 또한 인헨스먼트모드(enhancement mode : 증가형)에서 동작할 수 있으며, 여기서 채널의 소수캐리어(minority carrier)들이 소우스(source)와 드레인(drain)사이의 도우프된 기판에 유도하기 위하여 전압이 게이트에 인가되어, 소수캐리어들이 전압이 소우스 및 드레인에 인가됨에 따라서 기판에서 흐르도록 허용한다. 인헨스먼트모드 MOSFET들은 넓은 응용에서, 발견되고 예를들면, CMOS디바이스들이 만들어질때 빌딩블럭(building blocks)들이다.
두개의 전류운반 전극들사이의 트랜지스터 내부에 게이트 또는 그리드전극을 가진 다양한 트랜지스터 구조들이 또한 과거 30년간 발표되었다. 미합중국 특허 제3,385,731호에서 P. K. Weimer(1968)는 반도체 바디(body)의 상부 및 하부위에 금속의 전류운반전극들과 함께, 카디움 설파이드(cadium sulfide)와 같은 반도체 재료의 바디 외부에 배치된 절연그리드를 갖는 박막(thin film) 트랜지스터를 발표하였다.
S.Teszner 및 R. Gicquel은 ＂그리디스토(gridistor)- 새로운 전계효과 디바이스＂ Proc. IEEE 제52권 페이지 1502-1513(1964)에서, 각각에 끼워진 (embedded) 그리드를 갖는 여러개의 에피텍샬 성장(epitaxial grown)다중채널 FET들을 발표하였으며, 또한 드레인전압에 대한 드레인 전류의 특성 곡선들에게 네가티브(negative : 부) 및 포지티브(positive : 정) 게이트 전압들을 모두를 제공하였다.
이 그리드는 확산된 반도체형으로 구성되었으며, 이 그리드는 R. Zuleeg Solid state Electronecs 제10권 페이지 559-576(1967) ＂ 다중-채널전계효과 트랜지스터 이론 및 실험＂에서 확산, 마스킹(masking) 및 연속적인 에피텍샬 성장을 사용한 결정질 기판으로부터 압축된 수직형 채널배치를 갖는 단극성 다중 채널 FET에 관한 실험적 및 이론적 결과들을 논의한 반도체와는 반대되는 것이다. C. O. Bozler의 다른 사람들은 Int. Electron Device Meeting의 IEEE Technical Digest 페이지 384-387(1979)의 ＂투과성 베이스 트랜지스터의 제조 및 마이크로웨이브(microuave)실행＂에서 끼워진 베이스전극을 갖는 트랜지스터 를 기술하였다. 이것은 상술한 MESFET와 기본적인 개념에 있어서 다소간 유사하다. 이것은 에미터 접촉의 상부에 결정질 n+ 갈륨 비소기판, 이 기판위에 n-형 결정질 갈륨 비소층 및 이 n-형 층위에 텅스텐이 데포지트된 얇은 금속층을 갖는 수직형 구조이다. 이 텅스텐층은 n-형 갈륨 비소와 함께 쇼토커 장벽을 형성한다.
이 텅스텐 n-형 층의 부분에 노출되는 매우 정교한 슬리트(slit)들을 만들기 위하여 엑스레이 리도그래피(X-ray lithography)을 사용하여 패턴(pattern)된다. 금속층밑에 있는 n-형 갈륨 비소에 의해 형성된 전도경로가 계속되기 위하여 에피텍샬과 성장(over growth)이 패턴된 금속막위의 n-형 결정질 비소층을 만들기 위하여 이때 사용된다. 이때 컬렉터 접촉은 n-형 층의 상부에 놓인다. X-ray 리도그래피의 사용은 텅스텐막의 슬리트들사이의 공간을 충분하게 좁게할 수 있으므로, 따라서 텅스텐과 n-형 갈륨 비소사이의 접촉영역에 의해 형성된 쇼토키 장벽은 금속막의 슬리트들을 통하여 확장하는 전위장벽을 형성한다.
이 장벽은 디바이스의 에미터와 컬렉터 사이에 흐르는 전류를 매우 감소시킨다. 그러나 포지티브 전압을 금속층에 인가하면, 슬리트들을 통하여 확장된 쇼토키 장벽의 폭과 강도가 매우 감소될 수 있으며, 이것은 에미터와 컬렉터사이의 전도율을 크게 증가시킨다. 따라서 에미터와 컬렉터 사이의 채널 전도율은 전압을 일종 게이트 전극처럼 동작하는 텅스텐층에 인가하므로서 크게 변조시킬 수 있다.
J. Nishazawa의 다수는 IEEE 보고서, 제ED-22권 페이지 185-197(1975)의 ＂애널로그 트랜지스터(정전유도트랜지스터)에 대한 전계효과 트랜지스터＂에서 에피텍샬 성장 게이트 및 그리드를 갖는 또 다른 FET를 발표하였다. 하나의 변형에서, 소우스와 드레인사이에 수직적으로 배열된 채널은 게이트에 네가티브 바이어스를 가하므로서 핀치 오프(pinch off)가 된다.
다른 한편으로는, 수직형 채널은 어떠한 게이트 바이어스 전압도 인가시키지 않고 핀치 오프가 된다. 미합중국 특허 제4,466,173에서 B. J. Baliga(1984)는 매입그리드(buried grid)을 갖는 모든 결정질 FET는 깊은 홈(deep grooves)들을 에칭하므로서, 또한 이것들을 반대전도율의 실리콘으로 채우기 위하여 플래너 에피텍샬(planar epitaxial) 성장을 사용하므로서 형성된다고 발표하였다.
상술한 Nishizawa 참조는 또한 정전유도트랜지스터(SIT)의 원리들을 사용하여 만든 다이리스터(thyristor)을 발표하였으며, 이것은 다이오드의 n-형 반도체부분에 삽입된 라인(line) 및 메쉬-형(mesh type) 게이트가 제공된 순방향 바이어스된 다이오드로 구성되어 있다. D. E. Houston의 다수는 IEEE 보고서, 제ED-23 페이지 905-911(1976)의 ＂피일드 터미네이티드 다이오드(field Terminated diode)＂에서 다소 유사한 두개의 다이리스터 디바이스, 즉 FTD 및 FCT(field controlled thyristor)을 발효하였다. 이러한 세개의 터미널 디바이스들은 p+ 애노드(anode), n-베이스(base) 및 n+ 캐소드(cathod)을 모두 가지고 있음을 특징으로 한다.
FCT는 n-베이스에 삽입된 p-형 그리드를 포함한다.
FDT는 n-베이스에 인접한 p-형 그리드를 포함한다.
이 두 디바이스들은 모두 표준적인 광리도그래피(photolithogray), 확산 및 에피텍샬 기법들을 사용한 결정질 형태로 제조된다. 이러한 디바이스들이 온(on)조건에 있을때, 애노드 및 캐소드 접합은 순방향 바이어스(forward bias)되어 있고, 그리드접촉은 오픈(open)된다. 정공(holes)들 및 전자(electrons)들이 애노드 및 캐소드 사이의 n-베이스영역으로 주입되어, 상태 전압강하가 낮으므로 해서 이곳의 저항율을 더욱 낮춘다.
이 디바이스들을 턴오프(turn off)하기 위해서는, 역 바이어스가 캐소드에 대하여 그리드에 인가된다. 애노드로부터 캐소드로 흐르는 전류는 그리드가 현재 정공들의 효과적인 컬렉터이므로, 그리드로 방향을 바꾸어 흐른다. 그러나 이 FTD는 그리드에 의하여 운반될 수 있는 전류의 양을 제한하는 핑거스(fingers)의 길이를 따라서 저항강하가 일어나므로 해서 완전하게 전류를 차단할 수가 없다. 만약
에 인가된 그리드바이어스가 충분히 크다면, 그리드에 인접한 n-형 재료는 자유캐리어들을 고칠시키므로 따라서 공핍영역들이 캐소드밑에서 만나서 전위장벽을 만든다. 이와 같이 만들어진 전위공간(potenitial well)은 전자들이 캐소드로 주입되는 것을 막는 장벽이다. 전자들의 소우스가 없다면, 정공들은 애노드로 주입될 수가 없으므로, 따라서 이 디바이스는 순방향 봉쇄상태(forward blocking state)로 유지된다.
B. J. Baliga는 Solid state Electronics, 제22권 페이지 237-239(1979)의 ＂수직형 전계제어 다이리스터(FCT)의 특성에 종속된 그리드 깊이＂에서, 이러한 디바이스의 그리드 깊이를 증가하면 차동보쇄이득(diffierential blocking gain)이 지수적으로 증가하고, 따라서 턴오프 시간이 현저하게 감소 된다고 발표하였다.
단접합트랜지스터(Unijunction Tr.)은 고-임피던스 OFF상태와 저-임피던스 ON상태를 갖는 3-터미널 디바이스이다. 이것은 하나의 에미터 접합 및 n-형 반도체 재료의 바디(body)에 모두 접촉하는 두개의 베이스 저항 접촉들을 가지고 있다. 에미터 접합은, 정상적으로 역 바이어스(reverse-biased)되어 있으며, 이것이 순 바이어스(forward-biased)될때 정공들이 반도체바디로 주입되어, 따라서 에미터 접합 및 더 큰부(negative) 베이스사이의 장벽 전도율을 증가시키므로해서 이 디바이스를 턴 온(turn on)시킨다.
디바이스의 활성영역의 적어도 한부분에 있는 전류를 이용한 단접합 트랜지스터와 같은, 상술한 다이리스터 디바이스들은, 현저하게 영향을 줄수 있는 다량의 두 극성 캐리어들로 구성되어 있다. 그러나, 이러한 다이리스터 디바이스들은 오직 디플리션 모우드(depletion mode)에서만 동작한다. 즉 그리드 또는 게이트에 의해 인가된 전계는, 전계가 인가되지않은 경우로부터 전반적인 전류흐름을 오직 감소하도록 기여한다.
상술한 트랜지스터 디바이스들은 여러가지 목적에 유용하다는 것이 입증되었으며, 이것은 최근 수년간 반도체산업의 엄청난 성장으로도 알수가 있다. 그러나, 대부분의 상술한 트랜지스터 기술들은 약점들과 관련이 있다. 예를들면, 오늘날 생산되는 엄청난 대다수의 트랜지스터들은 결정질 반도체 재료들로 형성되었으며, 따라서 이것은 일반적으로 오직 결정질 기판들 위에서만 형성될 수 있다. 현재의 결정질 기판들은 크기에 있어서 직경이 6인치 내외로 제한이 되며, 이것은 매우 넓은 면적의 집적회로들에 있어서 결정질 트랜지스터들의 사용을 상당히 제한하였다.
따라서 커다란 면적의 플랫 패널 디스플레이(flat panel display)들의 제조 또는 초대형 크기의 집적전자회로가 바람직하게 되었다. 상술한 대부분의 트랜지스터들은 결정질 디바이스로서, solid state electronics문헌에서 나타냈으며, 논의했다. 따라서 이들은 이러한 것들 및 다른 제한들로 인하여 피해를 입고 있다.
예를 들면, 상술한 투과성 베이스 트랜지스터는 결정질 기판위에 제조하는데 있어 제한이 있을 뿐만 아니라, 또한 게이트 전극에 형성된 금속 핑거스(fingers)사이 및 위에 결정질 전도채널을 형성하기 위하여 비교적 복잡하고, 느리고, 또 고온의 에피텍샬 성장절차를 필요로 한다.
비정질 실리콘 합금들과 같은, 비-결정질 반도체 재료들의 트랜지스터들을 제조하기위한 노력이 행하여 졌다. ＂비정질＂(amorphous)이란 용어는 장거리 무질서(long-range disorder)를 갖는 합금 또는 재료를 의미하며, 비록 이것은 짧은 중간질서를 갖거나 또는 심지어 때때로 약간의 결정질 입자들을 포함하기도 하는 것으로서, 이것은 종종 미결정질재료(micro crystalline matrial)이라고도 언급된다. 이러한 트랜지스터들은 정상적으로 데포지트된 도체, 절연물 및 비정질 반도체 재료들의 박막(thin films)들로 구성되었으며, 따라서 흔히 박막트랜지스터(thin-film transistor)들 또는 TFT들이라 불린다.
이러한 TFT들은 정상적인 트랜지스터들로서, 게이트는 두개의 전류경로전극들 사이의 전도채널로부터 절연되었으며, 정상적으로 비전도채널을 전도로 만들기위하여 전도채널에 있는 페르미레벨을 충분히 이동시키기 위하여 전압이 게이트에 인가되어야만 한다. 본 발명의 양수인은 TFT들의 기술발전에 기여해왔다. 예를 들면 미합중국 특허 제4,543,320 및 제4,547,789, 영국 특허 제2,067,353 및 1986년 1월 2일에 공개된 유럽특허 출원 일련번호 제0166261을 본다.
이러한 미합중국 특허 참고들은, 다른것 중에서도 비정실 실리콘합금 전도채널들을 가진 수직형 트랜지스터들 및 비정질 실리콘 합금들로 만든 플래너(planar) TFT들을 발표함으로 해서 더욱 흥미롭다.
비록 본 발명의 양수인 및 다른 사람들에 의해서 전에 발표된 TFT들은 결정질 기판들 또는 에피텍샬 성장의 사용에 요구하지 않는 대단한 장점을 가지고 있으나, 속도, 전류운반용량, 전반적인 능률, 신뢰성 및 이러한 디바이스들의 용이한 제조를 개선하기 위한 소망이 진행중이며, 이것이 본 발명을 만들어낸 주요한 이유들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 Power MOSFET의 온 저항을 정의 한것이다.
도 1을 참조하면, 종래의 Power MOSFET에서 JFET 영역의 저항을 감소시키는 방법은 JFET영역의 이온주입과 확산을 이용하였다. 이온주입과 확산을 이용한 공정방법은 JFET 영역의 저항을 감소시키는 대표적인 방법으로 이미 많은 소자에서 상용화되고 있다.
그러나 이온주입에너지 및 확산효과에 의해 표면 영역의 농도는 JFET영역 대비 상대적으로 감소된다. Double JFET 이온주입 공정은 이를 보완하여 기존 JFET 공정 후 추가적인 이온주입 공정을 해줌으로써 표면영역의 온-저항을 감소시키는데 있다.
Power MOSFET 온 저항은 온 상태에서의 드레인과 소스사이의 저항은 Rd(Substrate) + Rn(Epi) + Rjfet(JFET영역)+Ra(축적영역) + R(Channel) + Rs(Source)의 합으로 정의할 수 있다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법을 나타낸 것이다.
도 2a를 참조하면, 소자 분리 산화막(2)이 형성된 실리콘 기판(1)에 산화막(3)을 일정두께 증착한 상태로서, 산화막의 두께(t)는 게이트의 높이를 결정하는 주요 인자가 되므로 이를 고려하여 그 두께(t)를 설정해야 할 것이다.
이어서, 도 2b는 채널의 형성을 위하여 게이트 산화막이 형성될 지역만의 산화막(3)을 건식 식각한 상태로서, 이때 건식 식각되어 제거되는 폭(w)은 채널 길이를 결정하는 인자가 된다.
이어서, 도 2c는 산화막(3)의 건식 식각으로 인해 노출되는 실리콘 기판(1)에 게이트 산화막(4)을 형성한 상태이고, 도 2d는 전체구조 상에 게이트 전극으로 사용될 다결정실리콘막(5)을 증착한 상태이다.
계속해서, 도 1e와 같이, 게이트 전극의 모양을 T-형으로 형성하기 위하여, 앞서 산화막이 건식 식각에 의해 제거되었던 폭(w)보다 조금 더 넓은 폭을 가지도록 다결정실리콘 패턴(5a)을 형성한다.
본 발명에서는 굳이 타이타늄 실리사이드를 이용할 필요가 없으나, 더욱 향상된 저항값을 얻고자 할 경우에는 현 단계에서 타이타늄을 증착한 후 실리사이드 열 공정을 실시한다.
이어서, 도 2f와 같이 잔류하는 산화막(3)을 습식 식각으로 제거하는데, 이때 굳이 습식식각법을 사용하는 이유는 소오스/드레인 접합이 형성될 지역이 손상되는 것을 방지하고 게이트 전극의 양단 하부지역의 산화막까지 완전히 제거하기 위함이다.
그리고, 산화막의 습식식각시 게이트산화막이 손상되지 않아야 됨으로, 산화막은 게이트산화막보다 식각률이 높은 산화막을 사용하여야 하는데, 예컨데 게이트 산화막은 특성이 우수한 열적 산화막을 사용함으로, 산화막은 BPSG막, TEOS막, PSG막, SOG막 중 어느하나를 사용한다.
이어서, 도 2g는 LDD 접합의 저농도 불순물 영역(8)을 형성하기 위하여, 인(Phosphorus)이나 붕소(Boron)를 30°내지 70°사이의 큰 각도로 기울여 저농도 이온주입(7)을 네 방향으로 실시하는 상태를 나타내는 것으로, 상기와 같이 큰 각도로 기울여 네 방향으로 이온주입을 실시하는 이유는 게이트 산화막(4)의 하부 가장자리와 접합의 가장자리가 겹칠 수 있게 하기 위함이며 또한 모든 방향에서 동일한 모양을 갖도록 하기 위함이다.
이어서, 도 2h는 고농도 불순물 이온주입(9)에 의해 소오스/드레인 영역(10)을 형성한 상태로서, 고농도 불순물 이온주입(9)은 기판에 수직으로 이온주입하여 전형적인 LDD 구조의 소오스/드레인 접합(10)이 형성되도록 한다.
도 2h에 도시된 바와같이, 그리고, 공정 흐름의 설명에서 알수 있듯이, 본 발명은 게이트 다결정실리콘 패턴을 T-형으로 형성하는 기술로, 게이트의 채널 길이는 적게하고, 게이트 전극의 단면적 만을 증가시킴으로써 게이트 전극의 저항을 낮추는 기술이며, 소오스/드레인 접합 형성시 게이트 전극의 상단 부위가 스페이서로 작용하여 스페이서 형성 공정이 불필요하다.
도 3은 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 온 상태 저항을 비교한 그래프이다.
도 3을 참조하면, 가로축은 웨이퍼의 일련 번호를 나타낸다. 일련 번호 중 홀수는 종래의 방법에 의한 온 상태 저항을 나타내고, 짝수는 본 발명의 일 실시예에 따른 온 상태 저항을 나타낸다.
본 발명의 일 실시예에 따른 이중 이온주입 방법은 온 상태 저항이 4.15Ω이고, 종래의 방법에 의한 온 상태 저항은 4.6Ω임을 알 수 있다. 종래의 방법에 비해 10% 향상된 성능이 있음을 확인할 수 있다.
도 4는 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 Vth를 비교한 그래프이다.
도 4를 참조하면, 가로축은 웨이퍼의 일련 번호를 나타낸다. 일련 번호 중 홀수는 종래의 방법에 의한 온 상태 저항을 나타내고, 짝수는 본 발명의 일 실시예에 따른 온 상태 저항을 나타낸다.
본 발명의 일 실시예에 따른 이중 이온주입 방법은 Vth는 4.15Ω임을 확인할 수 있다. 이는 표면영역의 N-농도보강에 따른 P-Junction 영역의 농도하락에 기인한 것으로 P-Junction 이온주입량을 조절하면 기존과 동일한 값을 얻을 수 있다.
도 5는 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 BVdss를 비교한 그래프이다.
도 5를 참조하면, 기존공정대비(JFET 이온주입 + 확산) 변경공정의 경우 BVdss 중심값 변화 없음을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 이중 이온주입 방법을 적용한 Vf를 비교한 그래프이다.
도 6을 참조하면, 기존공정대비 (JFET 이온주입 + 확산) 변경공정의 경우 Vf 중심값 변화 없음을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 : 실리콘 기판
2 : 소자분리 산화막
3 : 산화막
4: 게이트 산화막
5 : 다결정 실리콘막
5a : 게이트 전극 패턴
7 : 저농도 불순물 이온주입
8 : 저농도 불순물 지역
9 : 소오스/드레인 이온주입
10: 소오스/드레인 접합
2 : 소자분리 산화막
3 : 산화막
4: 게이트 산화막
5 : 다결정 실리콘막
5a : 게이트 전극 패턴
7 : 저농도 불순물 이온주입
8 : 저농도 불순물 지역
9 : 소오스/드레인 이온주입
10: 소오스/드레인 접합
Claims (10)
- 반도체 기판상에 소정폭이 오픈된 절연막을 형성하는 단계;
상기 오픈 부위에 의해 노출된 상기 반도체 기판상에 게이트 절연막을 형성하는 단계;
전체구조 상부에 게이트 전도막을 형성하는 단계;
상기 게이트 절연막의 폭 보다 소정 폭 넓을 폭을 가지며 상기 게이트 절연막을 덮도록 상기 게이트 전도막을 식각하여, 게이트 전극을 형성하는 단계;
잔류하는 상기 산화막을 제거하는 단계;
저농도 불순물을 주입하는 제 1 이온 주입 단계; 및
고농도 불순물을 주입하는 제 2 이온 주입 단계;
를 포함하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 1 항에 있어서,
상기 제 1 이온 주입은 30°내지 70°의 각도의 방향에서 이온 주입하는 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 1 항에 있어서,
상기 절연막은 상기 게이트 절연막보다 식각률이 높은 산화막인 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 3 항에 있어서,
상기 게이트 절연막은 열적 산화막인 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 4 항에 있어서,
상기 절연막은 BPSG막, TEOS막, PSG막, SOG막 중 선택되는 어느 하나인 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
. - 제 1 항에 있어서,
상기 잔류하는 절연막의 제거는 습식 식각에 의해 이루어지는 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 1 항에 있어서,
반도체 기판상에 소정폭이 오픈된 절연막을 형성하는 단계는
상기 반도체 기판상에 절연막을 형성하는 단계; 및
채널지역만의 상기 절연막을 선택적으로 건식 식각하는 단계;
를 포함하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 1 항에 있어서,
상기 게이트 전도막은 다결정 실리콘막인 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 1 항에 있어서,
상기 저농도 불순물을 주입하는 제 1 이온 주입 단계는
붕소 및 인 중 선택되는 어느 하나 이상을 주입하는 단계인 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
- 제 1 항에 있어서,
상기 고농도 불순물을 주입하는 제 2 이온 주입 단계는
붕소 및 인 중 선택되는 어느 하나 이상을 주입하는 단계인 것을 특징으로 하는 Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140031186A KR20150108485A (ko) | 2014-03-17 | 2014-03-17 | Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020140031186A KR20150108485A (ko) | 2014-03-17 | 2014-03-17 | Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법 |
Publications (1)
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| KR20150108485A true KR20150108485A (ko) | 2015-09-30 |
Family
ID=54246432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020140031186A KR20150108485A (ko) | 2014-03-17 | 2014-03-17 | Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법 |
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| Country | Link |
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| KR (1) | KR20150108485A (ko) |
-
2014
- 2014-03-17 KR KR1020140031186A patent/KR20150108485A/ko not_active Application Discontinuation
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