JP5424192B2 - 再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法 - Google Patents

再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法 Download PDF

Info

Publication number
JP5424192B2
JP5424192B2 JP2008544405A JP2008544405A JP5424192B2 JP 5424192 B2 JP5424192 B2 JP 5424192B2 JP 2008544405 A JP2008544405 A JP 2008544405A JP 2008544405 A JP2008544405 A JP 2008544405A JP 5424192 B2 JP5424192 B2 JP 5424192B2
Authority
JP
Japan
Prior art keywords
layer
source
mask
etching
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008544405A
Other languages
English (en)
Other versions
JP2009518862A5 (ja
JP2009518862A (ja
Inventor
ヨセフ ネイル メレット
イゴール サンキン
Original Assignee
パワー・インテグレーションズ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パワー・インテグレーションズ・インコーポレーテッド filed Critical パワー・インテグレーションズ・インコーポレーテッド
Publication of JP2009518862A publication Critical patent/JP2009518862A/ja
Publication of JP2009518862A5 publication Critical patent/JP2009518862A5/ja
Application granted granted Critical
Publication of JP5424192B2 publication Critical patent/JP5424192B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Description

本明細書は、全般的に高速、高出力アプリケーションのために設計された半導体電源デバイスの分野、および具体的には、垂直チャンネルおよび再成長ｐ−ｎ接合ゲートを有する電界効果トランジスタ（ＦＥＴ）の製造および再成長ベースコンタクト領域を有するバイポーラトランジスタ（ＢＪＴ）に関する。
（関連出願の参照）
本明細書は２００４年７月２７日に発行され、その全文を参照文献として援用する米国特許第６，７６７，７８３Ｂ２号に関する。
（連邦助成研究に関する声明）
本発明は米国空軍より授与された受託番号第ＦＡ８６５０−０４−Ｃ−５４３７号の下で米国政府の助成により行われた。米国政府は本発明に対して一定の権利を有することができる。
電界効果トランジスタ（ＦＥＴ）は一般に微弱信号アプリケーションに使用される（例：ワイヤレス信号増幅用）トランジスタの種類である。該デバイスはアナログ信号あるいはデジタル信号を増幅することができる。ＤＣをスイッチしたり、発振器として機能したりすることもできる。ＦＥＴにおいては、電流はチャンネルと呼ばれる半導体の経路を流れる。チャンネルの一方の端にはソースと呼ばれる電極がある。チャンネルのもう一方の端にはドレインと呼ばれる電極がある。チャンネルの物理的直径は固定されているが、その有効電気直径（effective electrical diameter）はゲートと呼ばれる制御電極への電圧の印加によって変動することがある。ＦＥＴの伝導率は、あらゆる所与の時点において、チャンネルの電気直径に依存する。ゲート電圧のわずかな変化がソースからドレインへの電流に大きな変動を引き起こすことができる。ＦＥＴはこのようにして信号を増幅する。
ＦＥＴのゲートは金属半導体ショットキーバリア（ＭＥＳＦＥＴ）、ｐ−ｎ接合（ＪＦＥＴ）あるいは金属酸化物半導体ゲート（ＭＯＳＦＥＴ）とすることができる。ｐ−ｎ接合ＦＥＴ（ＪＦＥＴ）はＮ型半導体（Ｎチャンネル）あるいはＰ型半導体（Ｐチャンネル）材料のチャンネルおよびチャンネル上に逆の半導体型の半導体材料のゲートを有する。金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）はＮ型あるいはＰ型半導体材料のチャンネルおよびチャンネル上にショットキー金属ゲートを有する。
バイポーラトランジスタ（ＢＪＴ）は２つの折り返しＰＮジャンクションを有する半導体デバイスである。ＢＪＴは、周囲の材料と逆の極性の電荷キャリアが大半である、ベース（Ｂ）と呼ばれる薄型でかつ典型的は軽度にドーピングされる中心領域を有する。デバイスの外側の２つの領域はエミッタ（Ｅ）およびコレクタ（Ｃ）と呼ばれる。適切な操作条件下では、エミッタは電荷キャリアの大半をベース領域に注入する。ベースは薄いので、これらの電荷キャリアの大半は最終的にコレクタに到達する。エミッタは典型的には抵抗を低下させるために高度にドーピングされ、またコレクタは典型的にはコレクタ−ベース接合の接合容量を低下させるために軽度にドーピングされる。
ＦＥＴおよびＢＪＴなどの半導体デバイスは、典型的にはイオン注入法を用いて製造される。しかしイオン注入法は、デバイスの製造に要する時間を増大させかつデバイスに損傷を与えることもある高温注入後アニールを必要とする。
したがって、ＦＥＴおよびＢＪＴなどの半導体デバイスを製造するための改善された方法に対するニーズは未だに存在する。
第１の実施形態によって：
ソース／エミッタ層が第１の伝導型の半導体材料のチャンネル層、あるいは第１の伝導型と異なる第２の伝導型の半導体材料のベース層の上にあり、チャンネルあるいはベース層が第１の伝導型の半導体材料のドリフト層上にあってかつドリフト層が半導体基板層上にある、第１の伝導型の半導体材料のソース／エミッタ層上面にマスクを蒸着、
マスクの開口部からソース／エミッタ層および下層のチャンネルあるいはベース層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成、
マスクがマスクされたソース／エミッタ層上面での成長を妨げながら、マスクの開口部からエッチングされた特徴体の底面および側壁上に第２の伝導型の半導体材料をエピタキシャル成長させてゲート領域／ベースコンタクト領域を形成、
続いてエッチングされた特徴体に平坦化材料を充填、
ゲート／ベースコンタクト領域がもはやソース／エミッタ層と接触しなくなるまでゲート／ベースコンタクト領域をエッチング、
およびゲート領域／ベースコンタクト領域をエッチングした後に残るマスクおよび平坦化材料を除去することを含む、半導体デバイスを製造する方法が提供される。
第２の実施形態によって：
ソース／エミッタ層が第１の伝導型の半導体材料のチャンネル層、あるいは第１の伝導型と異なる第２の伝導型の半導体材料のベース層の上にあり、チャンネルあるいはベース層が第１の伝導型の半導体材料のドリフト層上にあってかつドリフト層が半導体基板層上にある、第１の伝導型の半導体材料のソース／エミッタ層の上面にエッチングマスクを蒸着、
エッチングマスクの開口部からソース／エミッタ層およびその下層のチャンネルあるいはベース層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成、
エッチングマスクを除去してソース／エミッタ層の上面を露出、
第２の伝導型の半導体材料のゲート層／ベースコンタクト層をソース／エミッタ層の上面およびエッチングされた特徴体の底面および側壁上でエピタキシャル成長、
続いてエッチングされた特徴体に第１の平坦化材料を充填、
ソース／エミッタ層の上面のゲート層／ベースコンタクト層をエッチングして下層のソース／エミッタ層を露出、
ゲート層／ベースコンタクト層をエッチングした後に残った第１の平坦化材料を除去、
ドライエッチングマスク材料をソース／エミッタ層の上面およびエッチングされた特徴体の底面に異方性蒸着、
ドライエッチングマスク材料をエッチングしてソース／エミッタ層の上面に隣接するエッチングされた特徴体の側壁上のゲート層／ベースコンタクト層を露出、
エッチングされた特徴体の側壁のソース／エミッタ層に隣接するゲート層／ベースコンタクト層が露出するようエッチングされた特徴体に第２の平坦化材料を充填、
エッチングされた特徴体の側壁上のソース／エミッタ層に隣接する露出したゲート層／ベースコンタクト層をエッチングしてエッチングされた特徴体に残ったゲート層／ベースコンタクト層がもはやソース／エミッタ層と接触しなくなるまで下層のソースエミッタ層を露出、および
エッチングされた特徴体の側壁上に露出したゲート層／ベースコンタクト層をエッチングした後に残るドライエッチングマスク材料および第２の平坦化材料を除去することを含む、半導体デバイスを製造する方法が提供される。
第３の実施形態によって：
チャンネルあるいはベース層が第１の伝導型の半導体材料のドリフト層上にあってかつドリフト層が半導体基板層上にある、第１の伝導型の半導体材料のチャンネル層あるいは第１の伝導型と異なる第２の伝導型の半導体材料のベース層の上面にエッチングマスクを蒸着、
マスクの開口部からチャンネルあるいはベース層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成、
エッチングマスクを除去してチャンネルあるいはベース層の上面を露出、
第２の伝導型の半導体材料のゲート層／ベースコンタクト層をチャンネルあるいはベース層の上面およびエッチングされた特徴体の底面および側壁上でエピタキシャル成長、
続いてエッチングされた特徴体に第１の平坦化材料を充填、
ゲート層／ベースコンタクト層がエッチングされた特徴体の底面および側壁に残るようチャンネルあるいはベース層の上面のゲート層／ベースコンタクト層をエッチング、
ゲート層／ベースコンタクト層をエッチングした後に残った第１の平坦化材料を除去、
チャンネルあるいはベース層の上面およびエッチングされた特徴体の底面および側壁上のゲート層／ベースコンタクト層上に再成長マスク層を蒸着、
続いてエッチングされた特徴体に第２の平坦化材料を充填、
再成長マスク層がエッチングされた特徴体の底面および側壁上のゲート層／ベースコンタクト層上に残りながら、チャンネルあるいはベース層の上面の再成長マスク層をエッチングして下層のチャンネルあるいはベース層を露出、
再成長マスク層をエッチングした後に残る第２の平坦化材料を除去、
エッチングされた特徴体の底面および側壁上のゲート層／ベースコンタクト層上に残った再成長マスク層が第１の伝導型の半導体材料の第１の層の成長を阻害しながら、第１の伝導型の半導体材料の第１の層をチャンネルあるいはベース層の上面でエピタキシャル成長、
エッチングされた特徴体の底面および側壁上のゲート層／ベースコンタクト層上に残った再成長マスク層が第１の伝導型の半導体材料の第２の層の成長を阻害する、第１の伝導型の半導体材料の第１の層上で第１の伝導型の半導体の第２の層をエピタキシャル成長、および
残った再成長マスク層を除去することを含む、半導体デバイスを製造する方法が提供される。
第４の実施形態によって：
ソース／エミッタ層が第１の伝導型の半導体材料のチャンネル層、あるいは第１の伝導型と異なる半導体材料の第２の伝導型のベース層の上にあり、チャンネルあるいはベース層が第１の伝導型の半導体材料のドリフト層上にあってかつドリフト層が半導体基板層上にある、第１の伝導型の半導体材料のソース／エミッタ層の上面にエッチングマスクを蒸着、
エッチングマスクの開口部からソース／エミッタ層およびその下層のチャンネルあるいはベース層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成、
エッチングマスクを除去してソース／エミッタ層の上面を露出、
第２の伝導型の半導体材料のゲート層／ベースコンタクト層をソース／エミッタ層の上面およびエッチングされた特徴体の底面および側壁上でエピタキシャル成長、
続いてエッチングされた特徴体に平坦化材料を充填、
ゲート層／ベースコンタクト層がエッチングされた特徴体の底面およびエッチングされた特徴体の側壁にチャンネル層あるいはベース層と接触して残りながら、ゲート層／ベースコンタクト層がもはやソース／エミッタ層と接触しなくなるまでソース／エミッタ層の上面およびソース／エミッタ層に接触するエッチングされた特徴体の側壁上のゲート層／ベースコンタクト層をエッチング、および
ゲート層／ベースコンタクト層をエッチングした後に残る平坦化材料を除去することを含む、半導体デバイスを製造する方法が提供される。
第５の実施形態によって：
ソース／エミッタ層が第１の伝導型の半導体材料のチャンネル層、あるいは第１の伝導型と異なる第２の伝導型の半導体材料のベース層の上にあり、チャンネルあるいはベース層が第１の伝導型の半導体材料のドリフト層上にあってかつドリフト層が半導体基板層上にある、第１の伝導型の半導体材料のソース／エミッタ層上面にエッチング／再成長マスクを蒸着、
マスクの開口部よりソース／エミッタ層および下層のチャンネルあるいはベース層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成、
マスクがマスクされたソース／エミッタ層上面での成長を妨げながら、マスク開口部からエッチングされた特徴体の底面および側壁上に第２の伝導型の半導体材料をエピタキシャル成長させてゲート領域／ベースコンタクト領域を形成、
マスクを除去してソース／エミッタ層の上面を露出させてもよく、
ドライエッチングマスク材料をエッチングされた特徴体の底面およびソース／エミッタ層の上面あるいはマスク上のいずれかに蒸着、
ドライエッチングマスク材料をエッチングしてエッチングされた特徴体の側壁上のゲート領域／ベースコンタクト領域の上部を露出、
エッチングされた特徴体の側壁上のゲート領域／ベースコンタクト領域の上部が露出したままとなるよう、エッチングされた特徴体に平坦化材料を充填、
エッチングされた特徴体の側壁上のソース／エミッタ層に隣接する露出したゲート層／ベースコンタクト層をエッチングしてエッチングされた特徴体に残ったゲート層／ベースコンタクト層がもはやソース／エミッタ層と接触しなくなるまで下層のソースエミッタ層を露出、および
エッチングされた特徴体の側壁上で露出したゲート層／ベースコンタクト層をエッチングした後に残るエッチング／再成長マスクおよび平坦化材料を除去することを含む、半導体デバイスを製造する方法が提供される。
１つの実施形態によると、本明細書は再成長ｐ−ｎゲートを有するＪＦＥＴに向けられる。他の実施形態によると、本明細書は再成長ベースコンタクト層を有するバイポーラトランジスタ（ＢＪＴ）に向けられる。
ＪＦＥＴは垂直あるいは水平チャンネルのいずれかとともに形成することができる。垂直チャンネルデバイスは高いチャンネルパッキング密度という長所を有する（例えば米国特許明細書第４，５８７，７１２号を参照）。高チャンネルパッキング密度は、特に基板の背面にドレインコンタクトが形成される場合に、高い出力密度を意味する。本明細書は垂直チャンネルの形成を記載し、および例示を目的としてウェーハ背面のドレインコンタクトを仮定する。しかし、垂直チャンネルおよび上面ドレインコンタクトを有するデバイスも提供される。
自己整合工程は、正確なパターン再整合のコストを省き、かつパターン不整合を考慮して消費される材料面積を省くので、半導体デバイスの製造において望ましい。過剰な面積を最小化することはデバイスの寄生を最小化するためにも有用である。注入ゲートを有する垂直トレンチＪＦＥＴは、ソース領域を確定するのに用いるエッチングマスクをゲート注入時に用いるイオン注入マスクの範囲を確定するためにも用いることができるので、相当確実な自己整合プロセシングを可能とする（米国特許第６，７６７，７８３号、［２］、［３］）。ＳｉＣにおいては、ｎ−型材料は同じドーピング濃度を有するｐ型材料よりも抵抗率が低く、低い接触抵抗でオーミックコンタクトが得られる。したがってｎ型伝導性はＳｉＣ ＪＦＥＴのソース、チャンネル、ドリフト、およびドレイン領域に選択される伝導性である。ｎ型チャンネルのゲートはｐ型でなければならず、またｐ型チャンネルのゲートはｎ型でなければならない。ＳｉＣに対する例示的なｐ型ドーパントはアルミニウムとケイ素であり、アルミニウムが好まれる。ＳｉＣに注入された良好なｐ型領域を製造するために、高温、典型的には６００℃以上で注入を実施することもある。さらに、ウェーハを高温でアニールして注入したドーパントを活性化しなければならない。注入したＡｌの活性化に必要とされる典型的な温度は１６００℃以上である。高温での注入および高温活性化アニールによってデバイスを完成させるためのサイクルタイムが大きく低速化することがある。さらに、注入された材料は注入物の下部および側部に「ノック・オン」障害を生じ、これによって半導体の晶質が低下することがある。
したがって、再成長したｐ型材料から製造したゲートを利用する工程を用いることが有利である。米国特許第６，７６７，７８３号はエピタキシャルゲートを有する様々なＪＦＥＴの基本的概念を記載する。本明細書は、エピタキシャルゲートを有するＪＦＥＴおよびエピタキシャル再成長ベースコンタクト領域を有するＢＪＦを製造するための様々な技法を記載する。これらの技法はＳｉＣデバイスの製造について記載されているものの、これらの技法はＳｉＣ以外の半導体材料からＪＦＥＴを製造する際にも用いることがある。
以下に記載する本発明の多様な実施形態はｎ型、ｐ型あるいはあらゆる結晶配置の半絶縁型ＳｉＣ基板上に形成することができる。例示のために、ｎ型基板の上に製造されたデバイスを記載する。記載された方法は、ウェーハの背面に作られたドレインコンタクトを有するデバイスについて意図される。しかし、上面ドレインコンタクトを有するデバイスを製造するために追加的な手順を取ることも可能である。上面ドレインコンタクトを形成する方法は既知であるので、本報では記載しない。ＳｉＣにおいて異なる半導体層を成長させるために好まれる方法はＣＶＤである。しかし、記載された技法は必ずしも他の成長法、例えば昇華などの使用を妨げるものではない。他のあらゆる工程（すなわちパーターニング、エッチング）の前にウェーハ上に成長させたエピタキシャル層は「成長させた」といわれる。ある量のデバイスプロセシングを開始した後に成長させたエピタキシャル層は「再成長させた」と表記する。
選択的に再成長させたｐ−ｎ接合ゲートを有するＳｉＣ垂直トレンチ電界効果トランジスタ（ＦＥＴ）あるいは選択的再成長ベースコンタクト領域を有するＢＪＴを製造する方法は図１Ａ〜１Ｄに例示される。示されるように、出発基板材料はｎ＋ドーピングされている。基板自体の低抵抗性を確保しかつ良好な背面オーミックコンタクトを形成するには高ドーピングが望ましい。図１Ａにおいては伝導性ｎ＋基板１上に軽度にドーピングされたｎ−ドリフト層２をエピタキシャル成長させる。ドリフト層を成長させる前に、基板上にｎ型バッファ層を成長させることもある。バッファ層はデバイスの操作の物理学にとって必須ではないが、その後のデバイスエピ層の良好なエピタキシャル成長を促進するために用いることがある。ｎ−ドリフト層のドーピングおよび厚さは所望の最大遮断電圧に耐えると同時に層の抵抗を最小に保つよう個別に調節しなければならない。ドリフト層のドーピング濃度は典型的には１×１０１４および５×１０１６原子／ｃｍ３である。
図１に示すように、ｎ型チャンネル層３はドリフト層２の上にエピタキシャル成長する。チャンネル層３は典型的にはドリフト層２よりも高度にドーピングされる。この層は、最大チャンネル伝導性とともに所望のピンチオフ電圧を得るよう最適化することができる。しかし一部の明細書では、チャンネル層３がドリフト領域２と同じドーピングを有することにより追加的なチャンネルエピ層３の必要性が無くなることがある（すなわち、図１に示すようなチャンネル層とドリフト層が単一の層となることがある）。層２および３を統合することでデバイスの基本的機能性は変化しない。チャンネル層３の典型的ドーピング濃度は１×１０１５および３×１０１８原子／ｃｍ３である。示されるように、高度にドーピングされたｎ＋ソース層４をチャンネル層３の上面に成長させる。この層を高度にドーピングするとソースオーミックコンタクトの品質が向上する。この層はチャンネル空乏時にフィールドストップの役割も果たす。層４のドーピング濃度は少なくとも１×１０１８原子／ｃｍ３でなければならないが、１×１０１９原子／ｃｍ３よりも高い濃度が好まれる。２，３および４層の厚さは所望の特性を有するデバイスを得るよう変動させることができる。
図１Ｂに示すように、再成長マスク５およびドライエッチングマスク６をソース層４の上面にパターニングしてソースフィンガーの範囲を定める。再成長マスクは、エピタキシャル成長工程の温度および化学反応に耐えるのに適しており、かつ再成長マスクで被覆されたＳｉＣ領域上での成長を防止し、かつマスク材料それ自体の上面でのＳｉＣの成長を促進しないあらゆる材料より製造することができる。適切なマスク材料の例はＴａＣ［Ｉ］である。ドライエッチングマスク６は５の上面に直接パターン形成しなければならず、かつパターン５に対するドライエッチングマスクとして用いることもできる。ドライエッチングマスク６の厚さは、必要であれば再成長マスク５に加えてＳｉＣ層４をエッチングしかつ完全にあるいは部分的に層３をエッチングするのに十分でなければならない。またドライエッチングマスクは、以下の工程手順のために、十分な再成長マスク５が残るような方法で取り除くことができる材料より製造されなければならない。典型的なドライエッチングマスクはニッケル金属である。
代わりに、ドライエッチングマスク材料としても作用する再成長マスク材料を含む単層マスクを、図１Ｂに示す再成長マスク５およびドライエッチングマスク６層の代わりに用いることもできる。
次に、図１Ｃに示すように５および６層で被覆されていないｎ＋層４およびチャンネル層３のＳｉＣ領域がドライエッチングされる。理想的には、ＳｉＣドライエッチングによってドリフト層２をエッチングすることなく３層をエッチングして貫通しなければならない。しかし、３をエッチングして貫通しないかあるいは２をエッチングしても製造しているデバイスの基本的機能性には変化はなく、またその後の工程手順にも影響しない。また、生成するＳｉＣ構造の側壁がほぼ垂直となるよう、ドライエッチングは主として異方性でなければならない。わずかな量の傾斜は許容される。
図１Ｄに示すＳｉＣドライエッチングの後、ドライエッチングマスク６は取り除くが再成長マスク５はソースフィンガーの上面に残す。ドライエッチングマスク６を取り除いた後、再成長マスク５で被覆されていないＳｉＣ領域上にｐ型ＳｉＣ層７をエピタキシャル成長させる。このｐ層７はトランジスタのｐ−ｎ接合ゲートを形成する。再成長したｐ層の厚さは、ソースフィンガー間の領域を満たすのに十分な厚さであっても、あるいは図１Ｄに示すようにトレンチの側面と底面を被覆するのに十分なだけの厚さであってもよい。１つのオーミックコンタクト金属をソースフィンガー間に蒸着させる予定の場合は、ｐ層をより薄く成長させるのが好ましい。ゲートオーミック金属が望まれる場合、ゲートエピ層の厚さはオーミックコンタクト形成時であってもオーミック金属がスパイクしない十分な厚さでなければならない。１００ｎｍ以上の厚さで十分であるが、オーム金属のスパイキングのリスクを最小化するため層７をより厚く成長させることもある。最大の厚さはゲートトレンチの深さと幅に依存する。
次に、ウェーハを平坦化物質８で被覆する。この物質は、蒸着されるときにソースフィンガーの上面の方がフィンガー間およびフィールドよりも薄いあらゆる材料とすることができる。理想的には、平坦化材料の表面はウェーハ全体でできるだけ同じ水準に近くなければならない。Ｍｉｃｒｏｐｏｓｉｔ ＬＯＲ２ＯＢなど、ある種のフォトレジストはこれを極めて良好に達成する。平坦化工程の例は、ほぼ平坦な表面を残して流れるよう、フォトレジストをスピンコーティング（spin on）した後に焼き固めることである。他の平坦化法を用いることもできる。例示のために、記載する工程にはフォトレジストのスピンコーティングによる平坦化を含める。平坦化層を塗布した後、適切なエッチング法を用いて選択エッチバックし、図１Ｅに示すように再成長したｐ層７の上面を含むソースフィンガーの上面を露出させる。平坦化レジストをエッチングするのに適したエッチング法は酸素プラズマエッチング法である。
平坦化層８がエッチバックされた後、図１Ｆに示すように、再成長ゲート層７が高度にドーピングしたｎ＋層４とまったく接触しなくなるまで層７の露出した部分をドライエッチングする。ゲート層とチャンネル層により形成されるｐ−ｎ接合の最大逆電圧を改善するために少量のオーバーエッチングが必要なこともある。ＳｉＣ層７のエッチング時には一定量の平坦化層８および再成長マスク層５もエッチングされる。除去される層５および８の量は使用する材料および使用するＳｉＣドライエッチングのパラメータに依存するであろう。層５の厚さは、エッチング後に残る層４の量がオーミックコンタクト形成に十分な厚さとなるものでなければならない。エッチング時には、トレンチの底部のゲートエピが保護されるよう層８の一部も残さなければならない。ＳｉＣエッチング時の層８のエッチング速度が速すぎる場合は層８を再蒸着してエッチバックしてもよい。
図１Ｇに示すようにゲート層がもはやｎ＋ソース層と接触しなくなったならば、残った全ての再成長マスク５および平坦化層８を何らかの適切なウェットあるいはドライエッチング法で剥離する。この時点で、全てのＳｉＣ層が形成される。この時点からソース、ゲートおよびドレインコンタクトの形成、さらにはパッシベーション層の蒸着あるいは成長のための標準的な方法に従う。ソースコンタクトは層４上のソースフィンガーの上面に、ゲートコンタクトは層７に、ドレインコンタクトは基板層１に作られる。
図１Ａ〜１Ｇは、ｎ型チャンネル層３をデバイスのベースを形成するｐ型半導体材料１８に置き換えた、対応するＢＪＴ製造方法も例示する。このデバイスにおいては、ｎ型層１９がエミッタを形成し、ｐ型再成長層７がベースコンタクトとして機能する。エミッタコンタクトはエミッタ領域１９の上面に、ベースコンタクトは層７に、ドレインコンタクトは基板層１に作られる。
図２Ａ〜２Ｋは、エピタキシャル再成長および自己配列ポストエピ成長エッチングマスクメタライゼーションを用いたエッチバックにより形成されたｐ−ｎ接合ゲートを有するＳｉＣ垂直トレンチＦＥＴの製造を例示する。この工程においては、図２Ａに示すようにドリフト層２、チャンネル層３、およびソース層４が伝導性ｎ＋基板上にエピタキシャル成長する。しかし、図１Ａ〜１Ｇに記載された工程と異なり、図２Ｂに示すように下層の再成長マスクなしにドライエッチングマスク６をパターニングしてソース領域を確定する。次に、図１に例示した工程と同じ方法で露出したＳｉＣをエッチングしてソースおよびチャンネル領域を確定する。生成した構造を図２Ｃに示す。
次に、マスク６を剥離し、図２Ｄに示すようにエッチング面全体の上にｐ型ＳｉＣ層７を成長させる。層７の厚さおよびソースフィンガーの間隔は、層７の再成長中にソースフィンガーの間隙が完全に充填されないものとすべきである。次に、平坦化層８を蒸着した後、図２Ｅに示すようにエッチバックしてソースフィンガー上面のＳｉＣ層７のみを露出させる。次に、図２Ｆに示すようにＳｉＣドライエッチングを用いてｎ＋ソース層４の上面から７層のｐ型ＳｉＣを取り除く。次に残りの平坦化層８を取り除く（示さず）。この時点でソース、ゲートおよびドレインオーミックコンタクト形成を実施することができるが、本明細書ではこの選択を示さず、またプロセスフローの後半でも形成することができる。
次に、ソースフィンガーの側面に蒸着するマスク材料がほとんど無いよう、エッチングマスク材料９を異方性に蒸着する。実施例は図２Ｇに示すようなｅビーム蒸発によって蒸着したＡｌ金属であろう。次に、図２Ｈに示すように、ソースフィンガーの側面に沿ってゲート層７が露出するのに十分にマスク材料が後退するまで、ウェットあるいはドライ工程のいずれかによってこのマスク層９を等方性にエッチングする。マスク層９は、所望の量の水平陥凹が達成された後に、ＳｉＣドライエッチングマスクとして用いるのに十分な垂直厚さをエッチングマスク材料が有するよう、十分な厚さで蒸着しなければならない。次に、平坦化層１０を蒸着した後、図２Ｉに示すようにエッチバックしてソースフィンガー側面の層７の上面を含むソースフィンガー上面を露出させる。図２Ｈおよび２Ｉに例示した工程の順は逆にすることもできる。
次に、図２Ｊに示すように、層７とｎ＋ソース層４がまったく接触しなくなるまで、層７の露出した部分をドライエッチングする。ソースからゲートｐ−ｎ接合への最大逆転電圧を高めるために一定量のオーバーエッチングを用いることもできる。層９および１０の蒸着前にソースフィンガーの上面にオーミックコンタクトが形成されている場合は、ＳｉＣエッチングを実施する前に露出したオーミックコンタクトメタライゼーションを先にエッチングして除去しなければならない。層９および１０は、ＳｉＣエッチング時にソースフィンガーの上面およびゲートトレンチの底面を保護するのに十分な厚さでなければならない。
次に、平坦化層１０および自己整合エッチングマスク９を剥離し、デバイスにオーミックコンタクトおよびパッシベーションを施せる状態とする。最後のＳｉＣエッチング前にオーミックコンタクトが形成されていた場合、自己整合エッチングマスク９を残してソースおよびゲートオーミックコンタクト上部のさらなるメタライゼーションとして作用させることもできる。
図２Ａ〜２Ｋは、ｎ型チャンネル層３をデバイスのベースを形成するｐ型半導体材料１８に置き換えた、対応するＢＪＴ製造方法も例示する。このデバイスにおいては、ｎ型層１９がエミッタを形成し、ｐ型再成長層７がベースコンタクトとして機能する。
図３Ａ〜３Ｋはｐ型材料のエピタキシャル再成長の後にエッチバックして追加的チャンネルエピおよびｎ＋ソース層を再成長させることにより形成されたｐ−ｎ接合ゲートを有するＳｉＣ垂直トレンチＦＥＴの製造を例示する。この工程においては、始めにドリフト層２およびチャンネル層３のみを基板１上に成長させる。次に、図３Ａに示すように層３の上面にドライエッチングマスク６をパターニングし、ソースフィンガーの位置を確定する。図３Ｂに示すように、露出しているチャンネル層３のＳｉＣをドライエッチングする。次に、ドライエッチングマスク６を剥離し、図３Ｃに示すようにｐ型ＳｉＣ層７を再成長させる。
このｐ型ＳｉＣは、図３Ｄに示すように平坦化層１１をまず蒸着した後にエッチバックし、その後図３Ｅに示すようにチャンネル層３がフィンガーの上面に露出するまで露出したＳｉＣをドライエッチングすることにより、フィンガーの上部より取り除かれる。
残った層１１を取り除いた後、図３Ｆに示すようにマスク材料が水平および垂直ＳｉＣ面に蒸着するよう、等方性あるいは順等方性再成長マスク１２を蒸着する。第２の平坦化層１３を蒸着し、図３Ｇに示すようにエッチバックしてソースフィンガー上面の層１２を露出させる。次に露出した再成長マスク１２をエッチングで除去し、適切なドライあるいはウェットエッチング後に平坦化コーティング１３を剥離する。生成した構造を図３Ｈに示す。
次に、図３Ｉに示すように、ｎ型層１４を再成長マスク１２が取り除かれたフィンガーの上面でのみ再成長させ、さらに追加的ｎ＋ＳｉＣ層１５を、後でその上にソースオーミックコンタクトを形成する層１４の上面に成長させる。層１４の目的はｐ型ゲート層７を高度にドーピングされたｎ＋層１５と分離することである。これにより、ｐ＋−ｎ＋接合が形成されたときに生じるゲートからソースｐ−ｎ接合への低い逆降伏が防止される。したがって、層１４の厚さとドーピングは、層７と層１４の間に形成された接合の逆降伏が、デバイスチャンネルをピンチオフするのに必要な電圧よりも高くなるものでなければならない。層１４および１５の再成長後、図３Ｊに示すように再成長マスクを剥離することができる。
再成長工程は幾分等方的な性質であるので、ソースフィンガーの側面には一定量のオーバーハングが存在するであろう。オーバーハングの量は層１４および１５の厚さに依存する。金属蒸着法が幾分方向性であると、オーミックおよびオーバーレイメタライゼーション時にオーバーハングがフィンガー側壁への金属の蒸着を妨げるであろう。このようにして、追加的パターニングを必要とせずにゲートおよびソース金属を同時に蒸着することができ、ゲートからソースへの金属短絡のリスクが大きく低下するであろう。再成長オーバーハングを利用した自己整合金属蒸着を図３Ｋに示す。さらに、オーバーレイ金属をオーバーハングの間隔よりも大きな厚さで蒸着する場合、自己整合エアブリッジ構造を形成してオーバーハングの間隙が完全に閉じられるであろう。メッキあるいはスパッタリングは、いずれの方法もある程度の側面蒸着を有することから、ソースフィンガー間の間隙を閉じるのに適していると思われる２つの方法である。
図３Ａ〜１Ｋは、チャンネル層３をデバイスのベースを形成するｐ型半導体材料１８に置き換えた、対応するＢＪＴ製造方法も例示する。このデバイスにおいては、ｎ型層１５がエミッタを形成し、ｐ型再成長層７がベースコンタクト領域として機能する。基板の背面にコレクタ接触を形成することができる。
図４Ａ〜４Ｅはゲート層のエピタキシャル再成長の後に平坦化マスク材料による等方的ドライエッチングを用いてソースエピよりゲートエピを選択エッチングして形成されたｐ−ｎ接合ゲートを有するＳｉＣ垂直トレンチＦＥＴの製造を例示する。この工程においては、ドリフト層２、チャンネル層３およびソース層を基板１上に成長させる。ドライエッチングマスク６をパターニングしてソース領域を確定する。次に、図４Ａに示すように、ソース層４およびチャンネル層３の露出したＳｉＣをドライエッチングする。次に、ドライエッチングマスク６を剥離し、図４Ｂに示すようにｐ型ＳｉＣ層７を再成長させる。
平坦化材料８を蒸着し、図４Ｃに示すようにソースコンタクト層４の隆起よりも低い高さまで選択ドライエッチングする。次に、図４Ｄに示すように適切なドライエッチングを用いて露出したゲートエピタキシー７をドライエッチングで除去する。ドライエッチングは、ソースフィンガーの側面と上面からゲート材料をほぼ同時に除去するために十分に等方的でなければならない。ドライエッチングは、マスク材料８とＳｉＣ層７の間の妥当な選択性も有していなければならない。平坦化マスクのエッチング速度がＳｉＣエッチング速度よりもかなり速い場合は、エッチングを完了するのに必要な回数だけ平坦化マスク工程を繰り返すことができる。この工程にとって好ましいドライエッチング法は、露出しているＳｉＣ層７の全てのファセットがエッチングされるよう、エッチング時にイオン照射発生角度を変動させることのできる系におけるイオンミリングである。これを達成するために好まれる方法は、その軸が照射イオンの発生角度に対して若干の角度にある回転ステージ上にエッチングするサンプルを載せることである。
サンプルがエッチングされてゲート層７が高度にドーピングされたソース層４と接触しなくなったならば、図４Ｅに示すように、適切なウェットあるいはドライ法で平坦化マスク８を除去する。この時点で、デバイスは先に記載した他の設計に適したあらゆるパッシベーションあるいはコンタクトメタライゼーションを施せる状態である。
図４Ａ〜４Ｅは、チャンネル層３をデバイスの基板を形成するｐ型半導体材料層１８に置き換えた対応する、ＢＪＴ製造方法も例示する。このデバイスにおいては、ｎ型層１９がエミッタを形成し、ｐ型再成長層７がベースコンタクトとして機能する。
上に提示した図１，２，３および４に例示された製造工程は電界効果ゲートを有する垂直トランジスタの製造を目的とする。さらに上に示すように、これらの同じ工程は、ｎ型チャンネル層３をｐ型基板層１８に置き換えることによって、バイポーラトランジスタ（ＢＪＴ）を製造するために変更することができる。これらのデバイスにおいては、図１，２および４のソース層４および図３のソースコンタクト層はエミッタ層として作用する。このとき、ソースフィンガーの範囲を確定するための初回エッチングは、ｐ型ベース層の下のｎ型ドリフト層が露出するまでエッチングする。残りの手順は電界効果デバイスについて記載されたものと同様に続けることができる。
図５Ａ〜５Ｉは、.再成長マスキング材料を用いた選択的エピタキシャル再成長および自己整合ポストエピ成長エッチングマスクメタライゼーションを用いたエッチバックにより形成されたｐ−ｎ接合ゲートを有するＳｉＣ垂直トレンチＦＥＴの製造を例示する。この工程においては、図５Ａに示すようにドリフト層２、チャンネル層３、およびソース層４が伝導性ｎ＋基板１上にエピタキシャル成長する。
図５Ｂに示すように、再成長マスク５およびドライエッチングマスク６をソース層４の上面にパターニングしてソースフィンガーの範囲を確定する。ドライエッチングマスク６は５の上面に直接パターニングすることができ、かつパターン５に対するドライエッチングマスクとして用いることもできる。次に、図５Ｃに示すように、５および６層で被覆されていないｎ＋層４およびチャンネル層３のＳｉＣ領域がドライエッチングされる。理想的には、ＳｉＣドライエッチングによってドリフト層２をエッチングすることなく３層をエッチングして貫通しなければならない。しかし、３をエッチングして貫通しないかあるいは２をエッチングしても製造しているデバイスの基本的機能性には変化はなく、またその後の工程手順にも影響しない。また、生成するＳｉＣ構造の側壁がほぼ垂直となるよう、ドライエッチングは主として異方性でなければならない。わずかな量の傾斜は許容される。
図５Ｄに示すＳｉＣドライエッチングの後、ドライエッチングマスク６は取り除くが再成長マスク５はソースフィンガーの上面に残す。ドライエッチングマスク６を取り除いた後、再成長マスク５で被覆されていないＳｉＣ領域上にｐ型ＳｉＣ層７をエピタキシャル成長させる。このｐ層７はトランジスタのｐ−ｎ接合ゲートを形成する。
次に、図５Ｅに示すように、ソースフィンガーの側面に蒸着するマスク材料がほとんど無いよう、ドライエッチングマスク材料９を異方性に蒸着する。再成長マスク５はドライエッチングマスク材料９を蒸着する前に除去してもよい（示さず）。しかし、後の各段階で保護を提供するために再成長マスク５をその位置に残した方が有利なこともある。次に、図５Ｆに示すように、ソースフィンガーの側面に沿ってゲート層７が露出するのに十分にマスク材料が後退するまで、ウェットあるいはドライ工程のいずれかによってマスク層９を等方性にエッチングする。マスク層９は、所望の量の水平陥凹が達成された後に、ＳｉＣドライエッチングマスクとして用いるのに十分な垂直厚さをエッチングマスク材料が有するよう、十分な厚さで蒸着しなければならない。次に、平坦化層１０を蒸着し、図５Ｇに示すようにエッチバックしてソースフィンガー側面の層７の上部を含むソースフィンガー上面を露出させる。図５Ｆおよび５Ｇに例示された工程の順は逆にすることもできる。
次に、図５Ｈに示すように、層７とｎ＋ソース層４がまったく接触しなくなるまで、層７の露出した部分をドライエッチングする。ソースからゲートｐ−ｎ接合への最大逆転電圧を高めるために一定量のオーバーエッチングを用いることもできる。層９および１０の蒸着前にソースフィンガーの上面にオーミックコンタクトが形成されている場合は、ＳｉＣエッチングを実施する前に露出したオーミックコンタクトメタライゼーションを先にエッチングして除去しなければならない。層９および１０は、ＳｉＣエッチング時にソースフィンガーの上部およびゲートトレンチの底面を保護するのに十分な厚さでなければならない。
次に、図５Ｉに示すように平坦化層１０、再成長マスク５（存在すれば）および自己整合エッチングマスク９を剥離すると、デバイスはオーミックコンタクトおよびパッシベーションを施せる状態となる。最後のＳｉＣエッチング前にオーミックコンタクトが形成されていた場合、自己整合エッチングマスク９を残してソースおよびゲートオーミックコンタクト上部のさらなるメタライゼーションとして作用させることもできる。
図５Ａ〜５Ｉは、チャンネル層３をデバイスのベースを形成するｐ型半導体材料層１８に置き換えた、対応するＢＪＴ製造方法も例示する。このデバイスにおいては、ｎ型層１９がエミッタを形成し、ｐ型再成長層７がベースコンタクトとして機能する。
前述の明細書は、例示を目的として提供される実施例によって本発明の原理を教示するが、この開示を読むことにより当業者は本発明の真の範囲を逸脱することなく形体および詳細に多様な変化を行うことができると認識するであろう。
自己整合ドライエッチングマスクの役割も果たす自己整合再成長マスクを用いた選択再成長により形成されたｐ−ｎ接合ゲートを有する垂直トレンチＦＥＴ、あるいは自己整合ドライエッチングマスクの役割も果たす自己整合再成長マスクを用いた選択再成長により形成されたベースコンタクト領域を有するＢＪＴのいずれかの製造を例示する。 自己整合ポスト再成長エッチングマスクメタライゼーションを用いた再成長およびエッチバックにより形成されたｐ−ｎ接合ゲートを有する垂直トレンチＦＥＴ、あるいは自己整合ポスト再成長エッチングマスクメタライゼーションを用いた再成長およびエッチバックにより形成されたベースコンタクト領域を有するＢＪＴのいずれかの製造を例示する。 ゲートの再成長後のエッチバックおよび逆伝導性材料の選択再成長によるソースフィンガー上面の形成により形成されたｐ−ｎ接合ゲートを有する垂直トレンチＦＥＴ、あるいは再成長後のエッチバックおよび逆伝導性材料の選択再成長によるエミッタ領域の形成により形成されたベースコンタクト領域を有するＢＪＴのいずれかの製造を例示する。 ソースエピ層の上面および側面のゲートエピを等方性イオンミリングすることによりゲート層をソースから分離する再成長により形成されるｐ−ｎ接合ゲートを有するＳｉＣ垂直トレンチＦＥＴ、あるいはエミッタエピ層の上面および側面のベースコンタクトエピを等方性イオンミリングすることによりベースコンタクト層をエミッタから分離する再成長により形成されるベースコンタクト層を有するＢＪＴのいずれかの製造を例示する。この方法はエッチングされた特徴体の底面および側面上にあるゲートあるいはベースコンタクトエピを保護する平坦化マスク材料も利用する。 自己整合再成長マスクを用いた選択再成長および自己整合ポスト再成長エッチングマスクメタライゼーションを用いたエッチバックにより形成されたｐ−ｎ接合ゲートを有する垂直トレンチＦＥＴ、あるいは自己整合再成長マスクを用いた選択再成長および自己整合ポスト再成長エッチングマスクメタライゼーションを用いたエッチバックにより形成されたベースコンタクト領域を有するＢＪＴのいずれかの製造を例示する。
符号の説明
１ ｎ＋基板（例：ＳｉＣ）
２ ｎ−ドリフト層（例：ＳｉＣ）
３ ｎ−チャンネル層（例：ＳｉＣ）
４ ｎ＋ソース層（例：ＳｉＣ）
５ 再成長マスク材料（例：ＴａＧ）
６ ドライエッチングマスク（例：Ｎｉ）
７ エピタキシャル再成長ｐ＋層（例：ＳｉＣ）
８ 平坦化材料（例：流動性レジスト）
９ ドライエッチングマスクに適したｅ−ビーム蒸着金属（例：Ａｌ）
１０ 平坦化材料（例：流動性レジスト）
１１ 平坦化材料（例：流動性レジスト）
１２ 等方性あるいは準等方性再成長マスク（例：ＴａＣ）
１３ 平坦化材料（例：流動性レジスト）
１４ 再成長したｎ−層（例：ＳｉＣ）
１５ 再成長したｎ＋ソースコンタクト層（例：ＳｉＣ）
１６ ソースオーミックコンタクト金属（例：Ｎｉ）
１７ ゲートオーミックコンタクト金属（例：Ｎｉ）
１８ ｐベース層
１９ ｎ＋エミッタ層

Claims (13)

  1. ソース／エミッタ層が、第１の伝導型の半導体材料のチャンネル層あるいは前記第１の伝導型と異なる第２の伝導型の半導体材料のベース層である第一の層の上にあり、前記第一の層が前記第１の伝導型の半導体材料のドリフト層上にあってかつ前記ドリフト層が半導体基板層上にある、前記第１の伝導型の半導体材料の前記ソース／エミッタ層上面にマスクを蒸着させ、
    前記マスクの開口部から前記ソース／エミッタ層および下層の前記第一の層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成し、
    前記マスクの開口部から前記のエッチングされた特徴体の前記底面および側壁上に前記第２の伝導型の半導体材料をエピタキシャル成長させてゲート層又はベースコンタクト層である第二の層を形成し、ここで、前記マスクがマスクされた前記ソース／エミッタ層の前記上面での成長を妨げ、前記第二の層が前記ソース／エミッタ層と接触し、
    続いて前記のエピタキシャル成長した半導体材料によって占められていない、エッチングされた特徴体の一部に平坦化材料を充填し、
    前記第二の層がもはや前記ソース／エミッタ層と接触しなくなるまで前記第二の層の一部と平坦化材料をエッチングし、および
    前記第二の層をエッチングした後に残る前記マスクおよび平坦化材料を除去することを含む、半導体デバイスを製造する方法。
  2. 前記マスクが再成長マスクであり、
    エッチングマスクを前記再成長マスク上に蒸着させ、
    前記再成長マスクの前記開口部より前記のエッチングされた特徴体の前記底面および側壁上に前記第２の伝導型の半導体材料をエピタキシャル成長させる前に前記エッチングマスクを除去し、同時に前記ソース／エミッタ層の前記上面の前記再成長マスクを残すことをさらに含む、請求項１に記載の方法。
  3. 前記のマスクの前記開口部から前記のエッチングされた特徴体の前記底面および側壁上に前記の第２の伝導型の半導体材料をエピタキシャル成長させることが第１のドーピング濃度を有する前記第２の伝導型の半導体材料をエピタキシャル成長させた後に第２のドーピング濃度を有する前記第２の伝導型の半導体材料をエピタキシャル成長させることを含む、請求項１に記載の方法。
  4. 前記マスクを蒸着することが前記ソース／エミッタ層の前記上面に再成長マスキング材料の層を蒸着し、及び、前記再成長マスキング材料の層の上にエッチングマスク層を蒸着し、前記再成長マスキング材料の層の上の前記エッチングマスク層をパターニングし、前記エッチングマスク層に開口部を形成し、さらに前記エッチングマスク層の前記開口部から前記再成長マスキング材料の層をエッチングすることを含む、請求項１に記載の方法。
  5. 前記ソース／エミッタ層および下層の前記第一の層を選択エッチングすることが前記第一の層をエッチングして下層のドリフト層を露出させることを含む、請求項１に記載の方法。
  6. 前記ソース／エミッタ層および下層の前記第一の層を選択エッチングすることが前記第一の層および前記下層のドリフト層をエッチングすることをさらに含む、請求項５に記載の方法。
  7. 前記のエッチングされた特徴体に平坦化材料を充填することが：
    前記平坦化材料を前記デバイスの前記のエッチングされた表面上にコーティングし、さらに
    前記のコーティングした平坦化材料を選択エッチングすることを含む、請求１に記載の方法。
  8. 前記マスクおよび残存する平坦化材料を除去した後のある時点で、露出した前記ソース／エミッタ層上にコンタクトを形成し、第二の層の露出した部分にコンタクトを形成し、かつドリフト層の対側の基板層にコンタクトを形成することをさらに含む、請求項１に記載の方法。
  9. ソース／エミッタ層が、第１の伝導型の半導体材料のチャンネル層あるいは前記第１の伝導型と異なる第２の伝導型の半導体材料のベース層である第一の層の上にあり、前記第一の層が前記第１の伝導型の半導体材料のドリフト層上にあってかつ前記ドリフト層が半導体基板層上にある、前記第１の伝導型の半導体材料の前記ソース／エミッタ層の上面にエッチングマスクを蒸着させ、
    前記エッチングマスクの開口部から前記ソース／エミッタ層および下層の前記第一の層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成し、
    前記エッチングマスクを除去して前記ソース／エミッタ層の前記上面を露出させ、
    前記第２の伝導型の半導体材料のゲート層又はベースコンタクト層を形成する第二の層を前記ソース／エミッタ層の前記上面および前記のエッチングされた特徴体の前記底面および側壁上でエピタキシャル成長させ、
    続いて前記のエッチングされた特徴体に第１の平坦化材料を充填し、
    前記ソース／エミッタ層の前記上面の前記第二の層をエッチングして下層のソース／エミッタ層を露出させ、
    前記第二の層をエッチングした後に残った第１の平坦化材料を除去し、
    ドライエッチングマスク材料を前記ソース／エミッタ層の前記上面および前記のエッチングされた特徴体の底面に異方性蒸着し、
    前記ドライエッチングマスク材料をエッチングして前記ソース／エミッタ層の前記上面に隣接する前記のエッチングされた特徴体の前記側壁上の第二の層を露出させ、
    前記のエッチングされた特徴体の前記側壁の前記ソース／エミッタ層に隣接する前記第二の層が露出するよう前記のエッチングされた特徴体に第２の平坦化材料を充填し、
    前記のエッチングされた特徴体の前記側壁上の前記ソース／エミッタ層に隣接する露出した第二の層をエッチングして前記のエッチングされた特徴体に残った前記第二の層がもはや前記ソース／エミッタ層と接触しなくなるまで下層のソースエミッタ層を露出させ、および
    前記のエッチングされた特徴体の前記側壁上の露出した第二の層をエッチングした後に残る第２の平坦化材料を除去することを含む、半導体デバイスを製造する方法。
  10. 第１の伝導型の半導体材料の前記チャンネル層あるいは前記第１の伝導型と異なる第２の伝導型の半導体材料の前記ベース層である第一の層が第１の伝導型の半導体材料のドリフト層上にあってかつ前記ドリフト層が半導体基板層上にある、前記第一の層の上面にエッチングマスクを蒸着させ、
    前記マスクの開口部から前記第一の層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成し、
    前記エッチングマスクを除去して前記第一の層の前記上面を露出させ、
    前記第２の伝導型の半導体材料のゲート層又はベースコンタクト層である第二の層を前記第一の層の上面および前記のエッチングされた特徴体の前記底面および側壁上でエピタキシャル成長させ、
    続いて前記のエッチングされた特徴体に第１の平坦化材料を充填し、
    前記第二の層が前記のエッチングされた特徴体の前記底面および側壁に残るよう前記第一の層の前記上面の前記第二の層をエッチングし、
    前記第二の層をエッチングした後に残った第１の平坦化材料を除去し、
    前記第一の層の前記上面および前記のエッチングされた特徴体の前記底面および側壁上の前記第二の層上に再成長マスク層を蒸着させ、
    続いて前記のエッチングされた特徴体に第２の平坦化材料を充填し、
    前記再成長マスク層を前記のエッチングされた特徴体の前記底面および側壁上の前記第二の層上に残して、前記第一の層の前記上面の前記再成長マスク層をエッチングして下層の第一の層を露出させ、
    前記再成長マスク層をエッチングした後に残る第２の平坦化材料を除去し、
    前記のエッチングされた特徴体の前記底面および側壁上の前記第二の層上に残った前記再成長マスク層が前記第１の伝導型の半導体材料の第三の層の成長を阻害する一方、前記第１の伝導型の半導体材料の前記第三の層を前記第一の層の前記上面でエピタキシャル成長させ、
    前記エッチングされた特徴体の前記底面および側壁上の前記第二の層上に残った前記再成長マスク層が前記第１の伝導型の半導体材料のソース／エミッタ層の成長を阻害する一方で、前記第１の伝導型の半導体材料の前記第三の層上で前記第１の伝導型の半導体の前記ソース／エミッタ層をエピタキシー成長させ、および
    残った再成長マスク層を除去することを含む、半導体デバイスを製造する方法であって、前記第三の層によって前記第二の層が前記ソース／エミッタ層から分離されている、前記方法。
  11. ソース／エミッタ層が、第１の伝導型の半導体材料のチャンネル層あるいは前記第１の伝導型と異なる第２の伝導型の半導体材料のベース層である第一の層の上にあり、前記第一の層が前記第１の伝導型の半導体材料のドリフト層上にあってかつ前記ドリフト層が半導体基板層上にある、前記第１の伝導型の半導体材料の前記ソース／エミッタ層の上面にエッチングマスクを蒸着させ、
    前記エッチングマスクの開口部から前記ソース／エミッタ層および下層の第一の層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成し、
    前記エッチングマスクを除去して前記ソース／エミッタ層の前記上面を露出させ、
    前記第２の伝導型の半導体材料のゲート層又はベースコンタクト層である第二の層を前記ソース／エミッタ層の前記上面および前記のエッチングされた特徴体の前記底面および側壁上でエピタキシャル成長させ、
    続いて前記のエピタキシャル成長した第二の層によって占められていない、エッチングされた特徴体の一部に平坦化材料を充填し、
    前記第二の層がもはや前記ソース／エミッタ層と接触しなくなるまで前記ソース／エミッタ層の前記上面および前記ソース／エミッタ層に接触する前記のエッチングされた特徴体の前記側壁上の前記第二の層をエッチングし、前記第二の層が前記のエッチングされた特徴体の前記底面および前記のエッチングされた特徴体の前記側壁の少なくとも一部に残り第一の層と接触し、および
    前記第二の層をエッチングした後に残る平坦化材料を除去することを含む、半導体デバイスを製造する方法。
  12. ソース／エミッタ層が、第１の伝導型の半導体材料のチャンネル層あるいは前記第１の伝導型と異なる第２の伝導型の半導体材料のベース層である第一の層上にあり、前記第一の層が前記第１の伝導型の半導体材料のドリフト層上にあってかつ前記ドリフト層が半導体基板層上にある、前記第１の伝導型の半導体材料の前記ソース／エミッタ層上面にエッチング／再成長マスクを蒸着させ、
    前記マスクの開口部より前記ソース／エミッタ層および下層の第一の層を選択エッチングして底面と側壁を有するエッチングされた特徴体を１つあるいはそれ以上形成し、
    前記マスク開口部から前記のエッチングされた特徴体の前記底面および側壁上に前記第２の伝導型の半導体材料をエピタキシャル成長させてゲート層又はベースコンタクト層である第二の層を形成し、ここで、前記マスクが前記のマスクされた前記ソース／エミッタ層上面での成長を妨げ、
    ドライエッチングマスク材料を前記のエッチングされた特徴体の底面および前記マスク上に蒸着させ、
    前記ドライエッチングマスク材料をエッチングして前記のエッチングされた特徴体の前記側壁上の前記第二の層の上部を露出させ、
    前記のエッチングされた特徴体の前記側壁上の前記第二の層の前記上部が露出したままとなるよう、前記のエッチングされた特徴体に平坦化材料を充填し、
    前記のエッチングされた特徴体の前記側壁上の前記ソース／エミッタ層に隣接する露出した前記第二の層をエッチングして前記のエッチングされた特徴体に残った前記第二の層がもはや前記ソース／エミッタ層と接触しなくなるまで下層のソース／エミッタ層を露出させ、および
    前記のエッチングされた特徴体の前記側壁上で露出した前記第二の層をエッチングした後に残るエッチング／再成長マスクおよび平坦化材料を除去することを含む、半導体デバイスを製造する方法。
  13. ドライエッチングマスク材料をエッチングする前に、前記マスクを除去して前記ソース／エミッタ層の前記上面を露出させ、及び、ドライエッチングマスク材料を前記のエッチングされた特徴体の底面および前記のソース／エミッタ層の上面の上に蒸着させることを含む、請求項１２記載の方法。
JP2008544405A 2005-12-05 2006-12-04 再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法 Expired - Fee Related JP5424192B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/293,261 2005-12-05
US11/293,261 US7314799B2 (en) 2005-12-05 2005-12-05 Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making
PCT/US2006/046180 WO2007067458A1 (en) 2005-12-05 2006-12-04 Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making

Publications (3)

Publication Number Publication Date
JP2009518862A JP2009518862A (ja) 2009-05-07
JP2009518862A5 JP2009518862A5 (ja) 2010-01-28
JP5424192B2 true JP5424192B2 (ja) 2014-02-26

Family

ID=37897286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008544405A Expired - Fee Related JP5424192B2 (ja) 2005-12-05 2006-12-04 再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法

Country Status (9)

Country Link
US (3) US7314799B2 (ja)
EP (1) EP1969617B1 (ja)
JP (1) JP5424192B2 (ja)
KR (1) KR101318041B1 (ja)
CN (2) CN102751320B (ja)
AU (1) AU2006322108B2 (ja)
CA (1) CA2632233A1 (ja)
NZ (1) NZ568487A (ja)
WO (1) WO2007067458A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7553718B2 (en) * 2005-01-28 2009-06-30 Texas Instruments Incorporated Methods, systems and structures for forming semiconductor structures incorporating high-temperature processing steps
US7314799B2 (en) 2005-12-05 2008-01-01 Semisouth Laboratories, Inc. Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making
US7648898B2 (en) * 2008-02-19 2010-01-19 Dsm Solutions, Inc. Method to fabricate gate electrodes
JP5324157B2 (ja) * 2008-08-04 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN101901767B (zh) * 2009-05-26 2011-12-14 上海华虹Nec电子有限公司 获得垂直型沟道高压超级结半导体器件的方法
AU2010262789A1 (en) * 2009-06-19 2012-02-02 Power Integrations, Inc. Methods of making vertical junction field effect transistors and bipolar junction transistors without ion implantation and devices made therewith
JP2011119512A (ja) * 2009-12-04 2011-06-16 Denso Corp 半導体装置およびその製造方法
US8969912B2 (en) 2011-08-04 2015-03-03 Avogy, Inc. Method and system for a GaN vertical JFET utilizing a regrown channel
US9184305B2 (en) * 2011-08-04 2015-11-10 Avogy, Inc. Method and system for a GAN vertical JFET utilizing a regrown gate
US8716078B2 (en) * 2012-05-10 2014-05-06 Avogy, Inc. Method and system for a gallium nitride vertical JFET with self-aligned gate metallization
JP6138619B2 (ja) * 2013-07-30 2017-05-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2016032014A (ja) * 2014-07-29 2016-03-07 日本電信電話株式会社 窒化物半導体装置の製造方法
CN105070767B (zh) * 2015-08-05 2018-04-20 西安电子科技大学 一种基于碳基复合电极的高温SiC JFET器件
CN105097456B (zh) * 2015-08-24 2018-09-11 泰科天润半导体科技（北京）有限公司 一种用于碳化硅器件的自对准方法
US10606176B2 (en) * 2015-09-30 2020-03-31 Tokyo Electron Limited Method for patterning a substrate using extreme ultraviolet lithography
CN107681001B (zh) * 2017-07-24 2020-04-07 中国电子科技集团公司第五十五研究所 一种碳化硅开关器件及制作方法
CN116544282B (zh) * 2023-07-06 2024-04-09 深圳平创半导体有限公司 碳化硅结型栅双极型晶体管器件及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587712A (en) * 1981-11-23 1986-05-13 General Electric Company Method for making vertical channel field controlled device employing a recessed gate structure
US4945394A (en) * 1987-10-26 1990-07-31 North Carolina State University Bipolar junction transistor on silicon carbide
JP3214868B2 (ja) * 1991-07-19 2001-10-02 ローム株式会社 ヘテロ接合バイポーラトランジスタの製造方法
US5286996A (en) * 1991-12-31 1994-02-15 Purdue Research Foundation Triple self-aligned bipolar junction transistor
US5350669A (en) * 1994-01-19 1994-09-27 Minnesota Mining And Manufacturing Company Silver-carboxylate/1,2-diazine compounds as silver sources in photothermographic and thermographic elements
US5481126A (en) * 1994-09-27 1996-01-02 Purdue Research Foundation Semiconductor-on-insulator electronic devices having trench isolated monocrystalline active regions
JPH08306700A (ja) * 1995-04-27 1996-11-22 Nec Corp 半導体装置及びその製造方法
JPH09172187A (ja) * 1995-12-19 1997-06-30 Hitachi Ltd 接合型電界効果半導体装置およびその製造方法
US5859447A (en) * 1997-05-09 1999-01-12 Yang; Edward S. Heterojunction bipolar transistor having heterostructure ballasting emitter
DE60040812D1 (de) * 1999-03-15 2008-12-24 Matsushita Electric Ind Co Ltd Herstellungsverfahren für einen Bipolar-Transistor und ein MISFET Halbleiter Bauelement
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
EP1128429A1 (de) 2000-02-22 2001-08-29 Infineon Technologies AG Verfahren zur Herstellung von bipolaren Transistoren im BiCMOS-Verfahren
US6861324B2 (en) * 2001-06-15 2005-03-01 Maxim Integrated Products, Inc. Method of forming a super self-aligned hetero-junction bipolar transistor
AU2002367561A1 (en) * 2001-07-12 2003-09-16 Mississippi State University Self-aligned transistor and diode topologies
JP2003069039A (ja) * 2001-08-29 2003-03-07 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4288907B2 (ja) * 2001-08-29 2009-07-01 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4060580B2 (ja) * 2001-11-29 2008-03-12 株式会社ルネサステクノロジ ヘテロ接合バイポーラトランジスタ
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
JP2004134547A (ja) * 2002-10-10 2004-04-30 Hitachi Ltd 半導体装置
JP4489446B2 (ja) * 2004-01-21 2010-06-23 独立行政法人科学技術振興機構 ガリウム含有窒化物単結晶の製造方法
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
US7314799B2 (en) 2005-12-05 2008-01-01 Semisouth Laboratories, Inc. Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making

Also Published As

Publication number Publication date
US20080061362A1 (en) 2008-03-13
CN101341579B (zh) 2012-03-21
KR101318041B1 (ko) 2013-10-14
JP2009518862A (ja) 2009-05-07
CA2632233A1 (en) 2007-06-14
EP1969617A1 (en) 2008-09-17
NZ568487A (en) 2011-07-29
CN101341579A (zh) 2009-01-07
WO2007067458A1 (en) 2007-06-14
US7314799B2 (en) 2008-01-01
US8729628B2 (en) 2014-05-20
AU2006322108A1 (en) 2007-06-14
KR20080075025A (ko) 2008-08-13
CN102751320B (zh) 2015-05-13
EP1969617B1 (en) 2015-02-25
AU2006322108B2 (en) 2011-04-14
US20070275527A1 (en) 2007-11-29
CN102751320A (zh) 2012-10-24
US20120305994A1 (en) 2012-12-06

Similar Documents

Publication Publication Date Title
JP5424192B2 (ja) 再成長ゲートを有する自己整合トレンチ電界効果トランジスタおよび再成長ベースコンタクト領域を有するバイポーラトランジスタおよび製造法
US8587024B2 (en) Vertical junction field effect transistors and bipolar junction transistors
JP2012531049A (ja) 傾斜ドープ領域を有する縦型接合電界効果トランジスターおよびダイオードならびに製造方法
EP1965436B1 (en) Silicon carbide self-aligned epitaxial mosfet and method of manufacturing thereof
JP2009049426A (ja) 選択的エピタキシまたは選択的注入の使用による、炭化ケイ素におけるセルフアライントランジスタおよびダイオードトポロジー
JP4774196B2 (ja) 成長したベース領域を有する炭化ケイ素バイポーラ接合トランジスタ
CN108010964B (zh) 一种igbt器件及制造方法
JP2008103392A (ja) 半導体装置および半導体装置の製造方法
EP0890183B1 (en) A FIELD EFFECT TRANSISTOR OF SiC AND A METHOD FOR PRODUCTION THEREOF
KR100262010B1 (ko) 트랜지스터의 제조 방법
JP3183468B2 (ja) ヘテロ接合バイポーラトランジスタおよびその製造方法
CN117690969A (zh) 一种碳化硅功率器件及其制作方法
JP2616032B2 (ja) 電界効果トランジスタの製造方法
JPH1064924A (ja) 半導体装置、及びその製造方法
JPH0758717B2 (ja) 電界効果トランジスタの製造方法
JPH06260492A (ja) バイポーラトランジスタの製造方法
JPS594176A (ja) 電界効果半導体装置
KR20150108485A (ko) Power MOSFET의 온 저항을 감소시키기 위한 JFET 영역에 이중 이온주입 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091203

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091203

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20111102

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121009

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130108

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20131119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131119

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees