KR101181140B1 - 플립칩 실장방법 및 기판간 접속방법 - Google Patents

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Abstract

본 발명은 차세대LSI의 플립칩실장에 적용 가능한, 생산성 및 신뢰성 높은 플립칩 실장방법, 및 기판간 접속방법을 제공하는 것이다.
복수의 접속단자(11)를 갖는 회로기판(10)과 복수의 전극단자(21)를 갖는 반도체칩(20)을 서로 대향시켜 배치하고, 그 틈새에, 도전성 입자(12)와 기포발생제를 함유한 수지(13)를 공급한다. 이 상태에서 수지(13)를 가열하여, 수지(13) 중에 함유된 기포발생제로부터 기포(30)를 발생시키고, 발생한 기포(30)가 성장함으로써 수지(13)가 기포(30) 외측으로 밀려난다. 밀려난 수지(13)는, 회로기판(10)과 반도체칩(20)의 단자간에 기둥형으로 자기집합한다. 이 상태에서, 반도체칩(20)을 회로기판(10)에 누름으로써, 대향하는 단자간에 자기집합한 수지(13) 중에 함유된 도전성 입자(12)를 서로 접촉시켜 단자간을 전기적으로 접속한다.
플립칩실장, 자기집합, 도전성 입자, 기포발생제, 수지

Description

플립칩 실장방법 및 기판간 접속방법{FLIP CHIP MOUNTING METHOD AND METHOD FOR CONNECTING SUBSTRATES}
본 발명은, 반도체칩을 회로기판에 실장하는 플립칩 실장방법, 및 복수의 전극이 형성된 기판간을 접속하는 기판간 접속방법에 관한 것이다.
근래, 전자기기에 사용되는 반도체집적회로(LSI)의 고밀도, 고집적화에 따라, LSI칩 전극단자의 다핀, 협피치화가 급속하게 진행되고 있다. 이들 LSI칩의 회로기판 실장에는, 배선지연을 적게 하기 위해 플립칩 실장이 널리 이용된다. 그리고 이 플립칩 실장은, LSI칩의 전극단자 상에 땜 범프를 형성한 후, 당해 땜 범프를 개재하고, 회로기판 상에 형성된 접속단자에 일괄 접합되는 것이 일반적이다.
그러나, 전극단자 수가 5,000을 초과하는 차세대 LSI를 회로기판에 실장하기 위해서는, 100㎛ 이하의 협피치에 대응한 범프를 형성할 필요가 있는데, 현재의 땜 범프 형성기술로는 이에 적응하기가 어렵다. 또, 전극단자 수에 따른 다수의 범프를 형성할 필요가 있으므로, 저원가화를 도모하기 위해서는 칩당 탑재 택트의 단축에 따른 높은 생산성도 요구된다.
마찬가지로, 반도체집적회로는 전극단자의 증대로 페리페럴(peripheral) 전극단자에서 영역배치 전극단자로 변화하고 있다. 또 고밀도화, 고집적화의 요구에 따라 반도체프로세스가 90nm에서 65nm, 45nm로 진전될 것으로 예상된다. 그 결과, 배선의 미세화가 더욱 진행되어 배선간 용량이 증대함으로써, 고속화, 소비전력 손실문제가 심각해져, 배선층간 절연막의 저유전율화(Low-K) 요구가 더욱 높아졌다. 이와 같은 절연막 Low-K화 실현은, 절연층재료의 다공질화(porous화)에 의해 얻어지기 때문에, 기계적 강도가 약해 반도체 박형화의 장애가 된다. 또 전술한 바와 같이, 영역배치 전극단자를 구성시킬 경우, Low-K화에 의한 다공질막 상의 강도에 문제가 있어, 영역배치 전극 상에 범프를 형성하는 것, 및 플립칩 실장 자체가 어려워진다. 따라서, 앞으로의 반도체프로세스 진전에 대응한 박형, 고밀도 반도체에 적합한 저하중 플립칩 실장법이 요구된다.
종래, 범프 형성기술로, 도금법이나 스크린인쇄법 등이 개발되었다. 도금법은 협피치에 적합하기는 하나 공정이 복잡해지는 점에서 생산성에 문제가 있으며, 또 스크린인쇄법은, 생산성은 우수하나 마스크를 이용하는 점에서 협피치에는 적합하지 않다.
이와 같은 가운데 최근에는, LSI칩이나 회로기판 전극 상에, 땜 범프를 선택적으로 형성하는 기술이 몇 가지 개발되었다. 이들 기술은, 미세범프 형성에 적합할 뿐 아니라, 범프의 일괄형성이 가능하므로 생산성에도 우수하여, 차세대LSI의 회로기판 실장에 적응 가능한 기술로서 주목되고 있다.
예를 들어, 특허문헌1(일특개 2000-94179호 공보) 또는 특허문헌2(일특개평 6-125169호 공보)에 개시된 기술은, 땜가루와 플랙스의 혼합물에 따른 솔더페이스트를 표면에 전극이 형성된 기판 상에 도포하고, 기판을 가열함으로써 땜가루를 용 융시켜 습윤성 높은 전극 상에 선택적으로 땜 범프를 형성시킨 것이다.
또, 특허문헌3(일특개평 1-157796호 공보)에 개시된 기술은, 유기산납염과 금속주석을 주요성분으로 하는 페이스트상태 조성물(화학반응 석출형 땜)을, 전극이 형성된 기판 상에 도포하고, 기판을 가열함으로써 납(Pb)과 주석(Sn)의 치환반응을 일으키게 하여, Pb/Sn합금을 기판의 전극 상에 선택적으로 석출시킨 것이다.
그러나 상기 특허문헌1 내지 3에 개시된 기술은, 모두 페이스트상태 조성물을 기판 상에 도포함으로써 공급하므로, 부분적 두께나 농도의 차이가 생기고, 이 때문에 전극별 땜 석출량이 달라져 균일한 높이의 범프를 얻을 수 없다. 또, 이들 방법은, 표면에 전극이 형성된 요철이 있는 회로기판 상에, 페이스트상태 조성물을 도포함에 따라 공급하므로, 볼록부인 전극 상에는 충분한 땜량이 공급되지 못하여 플립칩 실장에 필요한 원하는 범프 높이를 얻기가 어렵다.
그런데, 종래의 범프형성기술을 이용한 플립칩 실장은, 범프가 형성된 회로기판에 반도체칩을 탑재한 후, 반도체칩을 회로기판에 고정시키기 위해, 언더필(under fill)이라 불리는 수지를 반도체칩과 회로기판 사이에 주입하는 추가공정을 필요로 한다.
그래서, 반도체칩과 회로기판의 서로 대향하는 전극단자간의 전기적 접속과, 반도체칩의 회로기판에의 고정을 동시에 행하는 방법으로서, 이방성 도전재료를 이용한 플립칩 실장방법(예를 들어 특허문헌4; 일특개 2000-332055호 공보 참조)이 개발되었다. 이는, 회로기판과 반도체칩 사이로, 도전입자를 함유시킨 열 경화성 수지를 공급하고, 반도체칩을 누름과 동시에 열 경화성 수지를 가열함으로써, 반도 체칩과 회로기판의 전극단자간 전기적 접속, 및 반도체칩의 회로기판에의 고정을 동시에 실현하는 것이다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
이방성 도전재료를 이용한 플립칩 실장은, 반도체칩과 회로기판 전극단자간의 전기적 접속과, 반도체칩의 회로기판으로의 고정을 동시에 실현하는 것으로서 생산성에 우수하다고는 할 수 있으나, 다음과 같은 문제가 있다.
상기 이방성 도전재료는, 수지 중에 도전입자가 균일하게 분산되어 있으나, 반도체칩을 회로기판에 누름에 따라, 분산된 도전입자가, 반도체칩과 회로기판의 전극단자에 물리적으로 접촉함으로써, 대향하는 전극단자간의 전기적인 접속을 가능하게 하는 한편, 이방성 도전재료의 수지에 의해, 인접하는 전극단자간의 절연성을 확보한다.
그러나, 도전입자는 수지 중에 균일하게 분산되어 있기 때문에, 대향하는 전극단자간의 도통에 기여하는 도전입자는 그 일부에 불과하므로, 안정된 도통상태를 얻기가 어려워 전기적 접속에 충분한 신뢰성을 얻을 수 없다는 문제가 있다. 또 가령 인접하는 전극단자간은 수지로 절연된다 하더라도, 대향하는 전극단자간의 도통에 기여하지 않는 도전입자가 수지 중에 분산되어 있으므로, 충분한 절연성을 확보하지 못할 가능성도 있다.
즉, 이방성 도전재료를 이용한 플립칩 실장은, 접속단자 수가 5,000을 초과하는 차세대 LSI칩에 적용하기 위해서는, 신뢰성 면에서 해결해야 할 과제를 남기고 있다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 차세대 LSI의 플립칩 실장에 적용 가능한, 생산성 및 신뢰성 높은 플립칩 실장방법 및 당해 방법과 기본공정을 하나로 하는 기판간 접속방법을 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명의 플립칩 실장방법은, 복수의 접속단자를 갖는 회로기판에 대향시켜 복수의 전극단자를 갖는 반도체칩을 배치하고, 회로기판의 접속단자와 반도체칩의 전극단자를 전기적으로 접속하는 플립칩 실장방법에 있어서, 회로기판과 반도체칩의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급하는 제 1 공정과, 수지를 가열하여, 수지 중에 함유된 기포발생제로부터 기포를 발생시키는 제 2 공정과, 반도체칩을 회로기판에 누르는 제 3 공정과, 수지를 경화시키는 제 4 공정을 포함하며, 제 2 공정에 있어서 수지는, 기포발생제에서 발생한 기포가 성장함에 따라 이 기포 외측으로 밀려남으로써, 회로기판의 접속단자와 반도체칩의 전극단자 사이로 자기집합하고, 제 3 공정에 있어서, 단자 사이에 자기집합된 수지 중에 함유된 도전성 입자가 서로 접촉함으로써 단자간을 전기적으로 접속하며, 제 4 공정에 있어서, 단자간의 수지를 경화시킴으로써 반도체칩을 회로기판에 고정시키는 것을 특징으로 한다.
여기서 상기 기포발생제는, 수지가 가열되었을 때 비등하는 재료로 이루어지는 것이 바람직하다. 또 기포발생제는, 끓는점이 다른 2종류 이상의 재료로 이루어지는 것이라도 된다. 또한, 기포발생제는, 수지가 가열됐을 때 기포발생제가 열분해 됨으로써 기체를 발생시키는 재료로 이루어지는 것이라도 된다. 예를 들어, 기포발생제는 결정수를 함유하는 화합물로 이루어지며, 수지가 가열됐을 때 분해되어 수증기를 발생시킨다.
바람직한 실시형태에 있어서, 상기 제 2 공정은, 회로기판과 반도체칩의 틈새 간격을 변동시켜가며 실행된다.
바람직한 실시형태에 있어서, 상기 제 1 공정은, 회로기판 상에 도전성 입자와 기포발생제를 함유한 수지를 공급한 후, 이 수지 표면에 반도체칩을 배치함으로써 실행된다.
바람직한 실시형태에 있어서, 상기 제 4 공정은, 수지를 가열하고, 이 수지를 열 경화시킴으로써 실시된다. 또, 제 4 공정 후, 회로기판과 반도체칩의 틈새에 언더필 재료를 공급한 다음, 이 언더필 재료를 경화시키는 공정을 추가로 포함하는 것이라도 된다.
바람직한 실시형태에 있어서, 상기 복수의 전극단자를 갖는 반도체칩은, 반도체 베어칩이 복수의 전극단자를 갖는 인터포저(interposer)에 탑재된 구성이다.
본 발명의 기판간 접속방법은, 복수의 전극을 갖는 제 1 기판에 대향시켜, 복수의 전극을 갖는 제 2 기판을 배치하고, 제 1 기판의 전극과 제 2 기판의 전극을 전기적으로 접속하는 기판간 접속방법에 있어서, 제 1 기판과 제 2 기판의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급하는 제 1 공정과, 수지를 가열하여 수지 중에 함유된 기포발생제로부터 기포를 발생시키는 제 2 공정과, 제 2 기판을 제 1 기판에 누르는 제 3 공정과, 수지를 경화시키는 제 4 공정을 포함하며, 제 2 공정에 있어서, 수지는, 기포발생제로부터 발생한 기포가 성장함으로써 이 기포 외측으로 밀려남에 따라 제 1 기판의 전극과 제 2 기판의 전극 사이로 자기집합하고, 제 3 공정에 있어서, 전극 사이로 자기집합한 수지 중에 함유된 도전성 입자가 서로 접촉함으로써 전극간을 전기적으로 접속하며, 제 4 공정에 있어서, 전극 사이로 자기집합한 수지를 경화시킴으로써, 제 1 기판을 제 2 기판에 고정시키는 것을 특징으로 한다.
여기서 상기 기포발생제는, 수지가 가열됐을 때 비등하는 재료로 이루어지는 것이 바람직하다.
바람직한 실시형태에 있어서, 상기 제 2 공정은, 제 1 기판과 제 2 기판의 틈새 간격을 변동시켜가며 실행된다.
바람직한 실시형태에 있어서, 상기 제 1 공정은, 제 1 기판 상에, 도전성 입자와 기포발생제를 함유한 수지를 공급한 후, 이 수지 표면에 제 2 기판을 배치함으로써 실행된다.
바람직한 실시형태에 있어서, 상기 제 4 공정 후, 제 1 기판과 제 2 기판의 틈새에 언더필 재료를 공급한 다음, 이 언더필 재료를 경화시키는 공정을 추가로 포함한다.
본 발명의 플립칩 실장체는, 복수의 접속단자를 갖는 회로기판에 대향시켜, 복수의 전극단자를 갖는 반도체칩이 배치되며, 회로기판의 접속단자와 반도체칩의 전극단자가 전기적으로 접속된 플립칩 실장체에 있어서, 접속단자와 전극단자는, 회로기판과 반도체칩의 틈새에 공급된 도전성 입자와 기포발생제를 함유하는 수지가, 접속단자와 전극단자 사이로 자기집합하고, 이 자기집합된 수지 중의 도전성 입자가 서로 접촉함으로써 전기적으로 접속되는 것을 특징으로 한다.
바람직한 실시형태에 있어서, 상기 플립칩 실장체는, 회로기판과 반도체칩의 틈새에 공급된 언더필 재료로 고정된다.
본 발명의 플립칩 실장장치는, 반도체칩을 회로기판에 플립칩 실장하는 플립칩 실장장치에 있어서, 반도체칩 및 회로기판을, 일정 틈새를 갖고 서로 대향시켜 유지하는 유지수단과, 반도체칩과 회로기판의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급하는 공급수단과, 수지를 가열하는 가열수단과, 반도체칩을 회로기판에 누르는 압력수단을 구비하며, 가열수단은, 수지 중에 함유된 기포발생제로부터 기포를 발생시키는 온도로 제어하는 제 1 가열수단과, 수지를 열경화시키는 온도로 제어하는 제 2 가열수단을 갖는 것을 특징으로 한다.
바람직한 실시형태에 있어서, 상기 제 1 가열수단으로 가열된 수지는, 기포발생제로부터 발생한 기포가 성장함에 따라 이 기포 외측으로 밀려남으로써, 회로기판의 접속단자와 반도체칩의 전극단자 사이로 자기집합하며, 압력수단으로 반도체칩을 회로기판에 누름으로써, 단자간에 자기집합한 수지 중에 함유된 도전성 입자끼리 서로 접촉하여 단자간에 전기적 접속이 이루어지고, 제 2 가열수단으로 수지를 가열함으로써, 수지 중에 함유된 도전성 입자가 서로 접촉된 상태에서, 반도체칩이 상기 회로기판에 고정된다.
[발명의 효과]
본 발명에 관한 플립칩 실장방법은, 회로기판과 반도체칩 틈새에 공급된 도전성 입자와 기포발생제를 함유한 수지를 가열함으로써, 기포발생제로부터 기포를 발생시키고, 당해 기포가 성장함으로써 수지를 기포 외측으로 밀어냄에 따라, 당해 수지를 회로기판의 접속단자와 반도체칩의 전극단자 사이로 자기집합시킬 수 있다. 그리고, 반도체칩을 회로기판에 누름으로써, 대향하는 단자간에 자기집합한 수지 중에 함유된 도전성 입자를 서로 접촉시켜, 단자간을 전기적으로 접속할 수 있다. 이로써, 수지 중에 분산된 도전성 입자를 단자간에 효율적으로 자기집합시켜, 단자간의 도전에 기여시킬 수 있으므로, 안정된 도통상태를 얻을 수 있어 신뢰성 높은 전기적 접속이 달성된다.
또, 마찬가지로, 본 발명에 관한 기판간 접속방법에 있어서도, 대향하는 기판간에 공급된 도전성 입자와 기포발생제를 함유한 수지를 가열함으로써, 기포발생제로 기포를 발생시키고, 당해 기포가 성장함에 따라 수지를 기포 외측으로 밀어냄으로써, 당해 수지를 서로 대향하는 기판의 전극 사이로 자기집합시킬 수 있다. 그리고, 양 기판을 압력 처리함으로써, 전극간에 자기집합한 수지 중에 함유된 도전성 입자를 서로 접촉시켜 전극간을 전기적으로 접속할 수 있다. 이로써, 수지 중에 분산된 도전성 입자를 효율적으로 전극간에 자기집합시켜, 전극간 도전에 기여시킬 수 있으므로, 안정된 도통상태가 얻어져 신뢰성 높은 기판간 접속이 달성된다.
도 1의 (a)～(d)는, 본 발명 실시형태의 플립칩 실장방법을 나타낸 공정단면 도이다.
도 2의 (a)～(c)는, 본 발명 실시형태의 플립칩 실장방법을 나타낸 공정단면도이다.
도 3의 (a)는, 본 발명의 수지 가열온도 프로파일을 나타낸 도, (b)는 반도체칩을 회로기판에 눌렀을 때의 압력프로파일을 나타낸 도이다.
도 4의 (a), (b)는, 본 발명에서의 수지의 자기집합 메커니즘을 설명하기 위한 도이다.
도 5의 (a)～(c)는, 본 발명의 회로기판과 반도체칩의 갭을 변동시키면서 가열하는 공정을 설명하는 공정단면도이다.
도 6은, 본 발명에서 2종류 이상의 기포발생제를 함유한 수지의 자기집합을 설명하기 위한 도이다.
도 7은, 본 발명에서의 기포발생제 재료를 나타낸 도이다.
도 8은, 본 발명에서의 가열 분해하는 기포발생제 가루의 재료를 나타낸 도이다.
도 9는, 본 발명의 플립칩 실장장치 구성을 나타낸 블록도이다.
[부호의 설명]
10 : 회로기판 11 : 접속단자
12 : 도전성 입자 13 : 수지
14 : 언더필 재료 20 : 반도체칩
21 : 전극단자 30, 30a, 30b : 기포
40 : 플립칩 실장장치 41 : 유지수단
42 : 공급수단 43 : 가열수단
44 : 제 1 가열수단 45 : 제 2 가열수단
46 : 압력수단
이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서 설명한다. 이하의 도면에서는, 설명을 간략하게 하기 위하여, 실질적으로 동일한 기능을 갖는 구성요소를 동일 참조부호로 나타낸다. 본 발명은 이하의 실시형태에 한정되지 않는다.
도 1의 (a)～(d), 및 도 2의 (a)～(c)는, 본 발명 실시형태에서의 플립칩 실장방법의 기본적 공정을 나타낸 공정단면도이다.
우선, 도 1의 (a)에 나타낸 바와 같이, 복수의 접속단자(11)를 갖는 회로기판(10) 상에, 도전성 입자(예를 들어, Cu 등)(12)와 기포발생제(예를 들어 이소프로필알코올 등)를 함유한 수지(예를 들어, 에폭시수지 등)(13)를 공급한다. 다음으로, 도 1의 (b)에 나타낸 바와 같이, 복수의 전극단자(21)를 갖는 반도체칩(20)을, 회로기판(10)에 대향시켜 수지(13) 표면에 배치한다. 이때, 반도체칩(20)의 전극단자(21)는, 회로기판(10)의 접속단자(11)에 맞추어 위치 조정된다.
그리고, 여기에 나타낸 공정은, 먼저, 회로기판(10)과 반도체칩(20)을 일정 틈새(예를 들어 10～80㎛)를 형성하고 서로 대향시켜 배치한 후, 도전성 입자(12)와 기포발생제를 함유한 수지(13)를, 이 틈새에 공급해도 된다.
이 상태에서, 수지(13)를 소정의 온도(예를 들어 100～150℃)로 가열하면, 도 1의 (c)에 나타낸 바와 같이, 수지(13) 중에 함유된 기포발생제로부터 기포(30)가 발생한다. 발생한 기포(30)는, 도 1의 (d)에 나타낸 바와 같이 서서히 성장하며, 성장한 기포(30)에 의해 수지(13)는 그 기포(30) 외측으로 밀려난다.
밀려난 수지(13)는, 도 2의 (a)에 나타낸 바와 같이, 회로기판(10) 접속단자(11)와 및 반도체칩(20)의 전극단자(21) 사이에 기둥형상(예를 들어, 거의 원주형)으로 자기집합한다. 이때, 단자간에 자기집합하지 않은 수지(13)의 대부분은, 성장한 기포(30)의 압력에 의해, 회로기판(10)과 반도체칩(20)의 틈새에서 외부로 밀려난다.
다음으로, 이 상태에서 도 2의 (b)에 나타낸 바와 같이, 반도체칩(20)을 회로기판(10)에 화살표방향으로 누른다. 여기서, 압력의 크기는 예를 들어, 20kPa～200kPa 정도로 설정된다. 이 압력처리에 의해, 대향하는 단자간에 자기집합한 수지(13) 중에 함유된 도전성 입자(12)가 서로 접촉함으로써 단자간을 전기적으로 접속한다. 이때, 단자간에는, 적어도 하나 이상의 도전성 입자(12)가 개재된 상태로, 단자간의 전기적 접속을 도모한다. 여기서 압력처리 시, 수지(13) 중에 함유된 도전성 입자(12)는, 수지(13)의 점성에 따른 응력이 작용하므로 수지(13) 밖으로 유출되는 일은 없다.
이 상태에서 도 2의 (c)에 나타낸 바와 같이, 대향하는 단자간에 자기집합한 수지(13)를 경화시킴으로써, 반도체칩(20)을 회로기판(10)에 고정시킨다. 수지(13)는 단자면 전체로 확산되므로, 반도체칩(20)을 회로기판(10)에 고정시키기에는 충분하나, 필요에 따라 반도체칩(20)과 회로기판(10) 틈새에 언더필 재료(14)를 주입한 후, 언더필 재료(14)를 경화시켜 반도체칩(20)의 회로기판(10)에의 고정을 보다 강화시켜도 된다. 또, 언더필 재료(14)의 공급은, 반도체칩(20)을 회로기판(10)에 누르기 전에 실시해도 된다.
본 발명에 의하면, 회로기판(10)과 반도체칩(20) 틈새에 공급된 도전성 입자(12)와 기포발생제를 함유한 수지(13)를 가열함으로써 기포발생제로부터 기포를 발생시키고, 당해 기포가 성장함에 따라 수지(13)를 기포 외측으로 밀어냄으로써, 수지(13)를 회로기판(10)의 접속단자(11)와 반도체칩(20)의 전극단자(21) 사이로 자기집합시킬 수 있다. 그리고, 반도체칩(20)을 회로기판(10)에 누름으로써, 대향하는 단자간에 자기집합한 수지(13) 중에 함유된 도전성 입자(12)를 서로 접촉시켜 단자간을 전기적으로 접속할 수 있다. 이로써, 수지(13) 중에 분산된 도전성 입자(12)를 효율적으로 단자간에 자기집합시켜 단자간의 도전에 기여시킬 수 있으므로, 안정된 도통상태가 얻어져 신뢰성 높은 전기적 접속이 달성된다.
여기서, 도 1의 (a)～(d), 및 도 2의 (a)～(c)에 나타낸 각 구성의 크기나 상대적 위치관계(예를 들어, 도전성 입자(12)의 크기나 회로기판(10)과 반도체칩(20)의 틈새 간격 등)는, 설명의 편의를 돕기 위해 나타낸 것으로, 실제의 크기 등을 나타낸 것은 아니다.
도 3의 (a) 및 (b)는, 상기 플립칩 실장방법에 있어서, 수지(13) 가열공정에서의 온도프로파일, 및 누름공정에서의 압력프로파일의 일례를 각각 나타낸 그래프이다.
도 3의 (a)에 나타낸 바와 같이, 우선 수지(13)를, 수지(13) 중에 함유된 기 포발생제로부터 기포(30)가 발생하는 온도(T1)로 가열한다. 이 온도(T1)를 일정시간(t1) 유지하고, 그동안, 발생한 기포(30)가 성장함에 따라 수지(13)가 기포(30) 외측으로 밀려나 서로 대향하는 단자간에 기둥형으로 자기집합한다. 여기서 온도(T1)는 예를 들어 100～180℃, 일정시간(t1)은 예를 들어 5～10초 정도로 설정된다.
다음으로, 이 상태에서 도 3의 (b)에 나타낸 바와 같이, 화살표방향으로 반도체칩(20)을 회로기판(10)에 압력(P1)으로 일정시간(t2) 누른다. 이 압력처리에 의해, 대향하는 단자간에 자기집합한 수지(13) 중에 함유된 도전성 입자(12)가 서로 접촉함으로써, 단자간을 전기적으로 접속한다. 또, 이때의 수지(13)는 일정 가열온도(T1)로 유지된다. 여기서, 압력(P1)은 예를 들어 70kPa～200kPa, 일정시간(t2)은 예를 들어 0～5초 정도로 설정된다.
그리고 마지막으로, 도 3의 (a)에 나타낸 바와 같이, 수지(13)를, 수지(13)가 경화되는 온도(T3)로 가열한다. 이 온도(T3)를 일정시간(t3) 유지하여, 대향하는 단자간에 잔존하는 수지(13)를 경화시킴으로써, 반도체칩(20)을 회로기판(10)에 고정시킨다. 여기서, 온도(T3)는 예를 들어 150～250℃, 일정시간(t3)은 예를 들어 10～20초 정도로 설정된다.
또한, 도 3의 (a)에 나타낸 온도프로파일은, 기포발생제로부터 기포(30)를 발생시키는 가열온도를, 시간(t1)(또는 t1+t2 시간) 동안, 일정온도(T1)로 유지하도록 하는데, 그 동안 서서히 온도를 상승시켜가도 된다.
여기서, 본 발명의 플립칩 실장방법에 있어서, 그 요점이 되는, 수지(13)의 단자간으로의 자기집합에 대해, 도 4의 (a), (b)를 참조하면서 그 메커니즘을 간단히 설명한다.
도 4의 (a)는, 성장한 기포(도시 생략)에 의해, 수지(13)가 회로기판(10)의 접속단자(11)와 반도체칩(20)의 전극단자(21) 사이로 밀려난 상태를 나타낸 도이다. 접속단자(11) 및 전극단자(21)에 접한 수지(13)는, 그 계면에서의 계면장력(이른바 수지의 습윤성 확산에 기인하는 힘)(Fs)이, 수지의 점도(η)로 발생하는 응력(Fη)보다 크므로, 접속단자(11) 및 전극단자(21)의 전면에 걸쳐 퍼지고, 최종적으로, 단자(11, 21) 단부를 경계로 한 기둥형 수지가 형성된다. 이로써, 접속단자(11)와 전극단자(21)가 대향하는 위치가 다소 어긋나도, 계면장력에 의해 확실하게 수지(13)를 단자 사이로 자기집합시킬 수 있다.
여기서, 단자간에 자기성장하여 형성된 기둥형 수지(13)에는, 도 4의 (b)에 나타낸 바와 같이, 기포(30)의 성장(또는 이동)에 의한 응력(Fb)이 가해지나, 수지(13)의 점도(η)에 의한 역방향 응력(Fη)의 작용에 의해 그 형상을 유지할 수 있어, 일단 자기집합된 수지(13)가 삭감되는 일은 없다. 또, 수지(13)와 기체(예를 들어 기포(30))의 경계에는, 표면장력(또는, 기-액 계면장력)이 작용하며, 이 표면장력도 기둥형 수지(13)의 형상 유지에 작용할 수 있다.
전술한 바와 같이, 본 발명의 플립칩 실장방법에 있어서는, 기포발생제로부터 발생하는 기포의 성장이, 수지를 단자간에 자기집합시키는 작용을 담당하는 것이나, 보다 그 작용효과를 높이기 위해, 수지 가열공정 중에서, 회로기판(10)과 반도체칩(20)의 틈새 간격(갭)을 변동시키는 것이 효과적이다.
도 5의 (a)～(c)는, 수지(13) 가열공정 중에서, 수지(13) 중에 함유된 기포발생제로부터 기포를 발생시키고, 당해 기포가 성장함으로써 수지(13)를 단자 사이로 자기집합시키는 공정에 있어서, 회로기판(10)과 반도체칩(20)의 갭을 변동시키는 예를 나타낸 도이다.
도 5의 (a)는, 회로기판(10)과 반도체칩(20)의 틈새에, 도전성 입자(12)와 기포발생제(도시 생략)를 함유하는 수지(13)를 공급한 상태를 나타낸 것인데, 이때의 회로기판(10)과 반도체칩(20)의 갭(L1)은 좁다.
이 상태에서 도 5의 (b)에 나타낸 바와 같이, 회로기판(10)과 반도체칩(20)의 갭(L2)을 넓혀가며 수지(13)를 가열한다. 이 가열공정에서, 기포발생제로부터 발생한 기포(30)는 서서히 성장해 가는데, 그 과정에서 회로기판(10)과 반도체칩(20)의 갭(L2)도 넓어져가므로, 당초 회로기판(10)과 반도체칩(20)의 틈새에 공급된 일정 양의 수지(13)를, 효율적으로 접속단자(11)와 전극단자(21) 사이로 자기집합시킬 수 있다.
도 5의 (c)는, 회로기판(10)과 반도체칩(20)의 갭이 L3시점에서, 대향하는 단자간에 자기집합된 수지(13)의 상태를 나타낸 것으로, 인접하는 단자간에는, 수 지(13)가 거의 잔존하지 않는다. 이는, 단자 사이로 자기집합하지 않은 수지(13) 대부분이, 성장한 기포(30)의 압력에 의해 회로기판(10)과 반도체칩(20)의 틈새로부터 외부로 밀려났기 때문이다.
그리고, 도 5의 (a)～(c)에서는, 가열공정에서 회로기판(10)과 반도체칩(20)의 갭을 넓히는 예를 설명했으나, 갭을 주기적으로 변동시키면서 실시해도 마찬가지의 작용효과를 얻을 수 있다.
본 발명의 플립칩 실장방법 특징의 하나는, 수지(13) 중에 함유된 기포발생제로부터 기포를 발생시키고, 당해 기포가 성장함으로써 수지(13)를 서로 대향하는 단자간에 자기집합시키는 점이다. 도 1의 (a)～(d) 및 도 2의 (a)～(c)에 나타낸 예에서는, 기포발생제로서 1종류의 것을 나타냈으나, 예를 들어 끓는점이 다른 2종류 이상의 재료로 이루어진 것이라도 된다.
도 6은, 끓는점이 다른 2종류의 기포발생제가 수지(13) 중에 함유된 예를 나타낸 도이며, 수지(13)를 가열하여 기포발생제로부터 기포가 발생한 상태를 나타낸다. 끓는점이 낮은 쪽의 기포발생제에서 발생한 기포(30a)는, 끓는점이 높은 쪽의 기포발생제에서 발생한 기포(30b)에 비해 기포의 성장이 시간적으로 진행된 만큼 크다.
성장한 기포(30a)는 그 성장하는 압력에 의해, 수지(13)를 기포 외측으로 밀어내고, 그 일부를 회로기판(10)의 접속단자(11)와 반도체칩(20)의 전극단자(21) 사이로 운반할 수 있는데, 뒤에 남은 수지(13)도 있다. 여기에, 이 남은 수지(13)를, 뒤늦게 성장하는 기포(30b)에 의해 다시 기포 외측으로 밀어내는 동작을 반복 함으로써, 효율적으로 수지(13)를 단자 사이로 운반하도록 할 수 있다. 이로써, 수지(13)를 단자간에 균일성 좋게 자기집합시킬 수 있다.
여기서, 본 발명 플립칩 실장방법에 사용하는 수지(13), 도전성 입자(12), 및 기포발생제는, 특별히 한정되지는 않으나 각각, 다음과 같은 재료를 사용할 수 있다.
수지(13)로는, 에폭시수지, 페놀수지, 실리콘수지 등 열경화성 수지, 혹은 열가소성 수지 등을 사용할 수 있으나, 적어도 수지(13) 가열공정에서 유동 가능한 정도의 점도를 갖는 것이 바람직하다.
또, 도전성 입자(12)로는, Cu, Ag, AgCu 등을 사용할 수 있다. 그리고 본 발명에서는, 도전성 입자끼리의 접촉에 의해 단자간의 전기적 접속을 도모하는 점에서, 도전성 입자의 표면에는, 가능한 한 산화막이 성장하지 않도록 해두는 것이 바람직하다. 또, 서로 접촉하는 도전성 입자끼리의 표면만을 용융시켜, 상호 계면에서 금속결합을 이루는 상태라도 된다. 또한, 도전성 입자(12)의 수지(13) 중 함유율은, 예를 들어 0.5～30체적% 정도가 바람직하다. 또, 기포발생제의 수지(13) 중 함유율은, 예를 들어 0.1～20중량% 정도가 바람직하다.
기포발생제로는, 도 7에 나타낸 재료를 사용할 수 있다. 그리고 기포발생제로부터 기포(H2O, CO2, N2 등의 기체)를 발생시키는 가열공정에서, 도전성 입자(12)가 용융되지 않도록, 기포발생 시의 끓는점이 도전성 입자(12)의 녹는점보다 낮은 재료를 선택할 필요가 있다.
그리고 기포발생제로서, 수지가 가열됐을 때 기포발생제가 열 분해함으로써 기포를 발생시키는 재료도 사용할 수 있다. 이와 같은 기포발생제로서 도 8에 나타낸 재료를 사용할 수 있다. 예를 들어, 결정수를 포함하는 화합물(수산화알루미늄)을 사용할 경우, 수지가 가열됐을 때 열 분해하여, 수증기가 기포가 되어 발생한다.
이상 설명한 플립칩 실장방법에 있어서, 반도체칩(20)은 반도체 베어칩이 복수의 전극단자(랜드)를 갖는 인터포저에 탑재된 구성(예를 들어, CSP, BGA 등)이라도 된다. 또 본 발명은, 플립칩 실장만이 아닌, 각각 복수의 전극을 갖는 기판끼리의 전극간을 전기적으로 접속하는 기판간 접속에도 적용할 수 있다. 기판간 접속은 다음과 같은 방법으로 실시할 수 있다.
우선, 복수의 전극을 갖는 제 1 기판과 제 2 기판의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급한 후, 당해 수지를 가열하여 수지 중에 함유된 기포발생제로부터 기포를 발생시킨다. 이 가열공정에서, 수지는 기포발생제로부터 발생한 기포가 성장함에 따라, 당해 기포 외측으로 밀려남으로써 제 1 기판의 전극과 제 2 기판의 전극간에 자기집합한다.
다음으로, 제 2 기판을 제 1 기판에 눌러, 대향하는 전극간에 자기집합한 수지 중에 함유된 도전성 입자끼리를 서로 접촉시킨다. 이로써, 대향하는 전극간을 전기적으로 접속시킬 수 있다.
마지막으로, 전극간에 자기집합한 수지를 경화시킴으로써, 제 1 기판과 제 2 기판을 고정시켜 기판간 접속을 완성시킨다.
여기서, 제 1 기판 또는 제 2 기판으로는, 회로기판, 반도체웨이퍼, 반도체칩(베어칩, 실장칩 포함) 등을 사용할 수 있다.
그리고, 이 기판간 접속방법에 있어서도, 상기 플립칩 실장방법에서 설명한 여러 가지 조건 또는 방법을 적용할 수 있다. 예를 들어, 수지(13) 가열공정에서의 온도프로파일은 도 3의 (a)에 나타낸 프로파일을, 또 기판간 갭의 변동에 대해서는 도 5에 나타낸 방법을 각각 적용할 수 있다.
또, 사용하는 수지(13), 도전성 입자(12), 기포발생제에 대해서도, 플립칩 실장방법에서 설명한 재료를 적절히 선택하여 사용할 수 있다.
이상, 본 발명에 관한 플립칩 실장방법, 및 기판간 접속방법에 대해 설명해왔으나, 예를 들어 플립칩 실장방법을 실행하여 플립칩 실장체를 제조하는 장치는, 도 9에 나타낸 바와 같은 플립칩 실장장치(40)로 실현할 수 있다.
도 9의 블록도에 나타낸 바와 같이 플립칩 실장장치(40)는, 반도체칩(20)과 회로기판(10)을, 일정 틈새를 갖고 서로 대향시켜 유지하는 유지수단(41), 반도체칩(20)과 회로기판(10)의 틈새에, 도전성 입자(12)와 기포발생제를 함유한 수지(13)를 공급하는 공급수단(42), 수지(13)를 가열하는 가열수단(43), 및 반도체칩(20)을 회로기판(10)에 누르는 압력수단(46)으로 구성된다. 또 가열수단(43)은, 수지(13) 중에 함유된 기포발생제로부터 기포를 발생시키는 온도로 가열 제어하는 제 1 가열수단(44)과, 수지(13)를 열경화시키는 온도로 가열 제어하는 제 2 가열수단(45)을 구비한다.
여기서 유지수단(41)에는, 반도체칩(20)의 전극단자(21)와, 회로기판(10)의 접속단자(11)와의 위치를 맞추는 얼라인먼트기구가 부착된다. 또, 공급수단(42)은, 수지가 페이스트상태이면 디스펜서 등을 이용할 수 있으며, 가열수단(43)은 가열대(hot plate)나, 열풍, 혹은 적외선으로 가열되는 가열박스(오븐) 등이 사용된다.
이 플립칩 실장장치(40)에서, 제 1 가열수단(44)으로 가열된 수지(13)는, 기포발생제로부터 발생한 기포가 성장함에 따라 당해 기포 외측으로 밀려남으로써, 회로기판(10)의 접속단자(11)와 반도체칩(20)의 전극단자(21) 사이로 자기집합한다. 그리고, 압력수단(46)에 의해 반도체칩(20)을 회로기판(10)에 누름으로써, 대향하는 전극간에 자기집합한 수지(13) 중에 함유된 도전성 입자(12)를 서로 접촉시켜 플립칩 실장체를 완성시킨다.
그런데, 땜가루(도전성 입자)를 함유시킨 수지를 이용하여, 반도체칩과 회로기판의 서로 대향하는 단자간 전기적 접속과, 반도체칩의 회로기판에의 고정을 동시에 실시하는 방법이, 특허문헌5(일특개 2002-26070호 공보) 및 특허문헌6(일특개평 11-186334호 공보)에 기재되었다. 여기에 기재된 방법은, 수지 중에 함유시킨 땜가루를 용융시킴으로써, 반도체칩 및 회로기판의 서로 대향하는 단자가 접촉하는 부위를 납땜처리 함과 더불어, 그 후 수지를 경화시킴으로써 반도체칩을 회로기판에 봉입, 고정시키는 것으로, 일견, 본 발명과 유사한 기술과도 같아 보인다. 그러나, 여기에 기재된 방법은, 이른바 리플로우 처리에 의해 단자간을 납땜 처리하는 것이며, 따라서 수지봉입 후에도 수지 중에 땜가루는 분산되어 있어, 본 발명과 같이 도전성 입자를 함유하는 수지를 서로 대향하는 단자 사이로 자기집합시킨 후, 수지 중에 함유된 도전성 입자를 서로 접촉시켜 단자간의 전기적 접속을 도모하는 것이 아닌, 본 발명과는 본질적으로 다른 기술이다.
또, 도전성 입자(저융점 금속필러)를 함유시킨 수지를 이용하여, 반도체칩과 회로기판의 대향하는 단자간 전기적 접속과, 반도체칩의 회로기판에의 고정을 동시에 행하는 방법이 특허문헌7(일특개 2004-260131호 공보) 및 비특허문헌1(야스다 마사히로(安田 眞大他)"저융점 금속필러 함유 수지에 의한 자기조직화 접합프로세스", 제 10 회 "일렉트로닉스에 있어서의 마이크로접합과 실장기술"심포지엄(10th Symposium on "Microjoining and Assembly Technology in Electronics"), 183-188쪽, 2004년)에 기재되어 있다. 여기에는, 산화환원능력을 갖는 수지를 이용하여, 수지 중에 함유된 용융 금속필러의 응집이나 습윤에 기초하여, 도전성 입자가 선택적으로 단자 사이에 자기조직화된 접속체를 형성하는 기술이 개시되었다.
그러나, 특허문헌7 및 비특허문헌1은, 대향하는 단자간을 선택적(자기집합적)으로 접합을 행하는 프로세스의 가능성을 시사하는 것에 그치고, 오로지 용융된 도전성 입자의 습윤성에 의해서만 단자 사이로 응집(자기집합)시키므로, 단자간에 형성되는 접속체를 균일하게 형성하기는 어렵다.
본 발명은, 도전성 입자를 함유한 수지가, 용융된 도전성 입자가 자유롭게 이동할 수 있을 정도의 "바다" 역할을 하는 것은 아니기 때문에, 도전성 입자의 결합과정이 균일하게 진행되지 않는 결과, 단자간에 균일한 접합체를 형성할 수 없다는 인식에서 이루어진 것으로, 본 발명에 의한 방법을 적용함으로써, 다수의 전극단자를 갖는 반도체칩을 수율 좋게 플립칩 실장할 수 있어, 대량생산 공정에 적용 가능한 유용한 방법을 제공하는 것이다.
이상, 본 발명을 적합한 실시형태에 따라 설명했으나, 이러한 기술은 한정사항이 아니며, 여러 가지로 개변이 가능하다.
본 발명에 의하면, 차세대LSI의 플립칩 실장에 적용 가능한, 생산성 및 신뢰성 높은 플립칩 실장방법 및 기판간 접속-방법을 제공할 수 있다.

Claims (19)

  1. 복수의 접속단자를 갖는 회로기판에 대향시켜 복수의 전극단자를 갖는 반도체칩을 배치하고, 상기 회로기판의 접속단자와 상기 반도체칩의 전극단자를 전기적으로 접속하는 플립칩 실장방법에 있어서,
    상기 회로기판과 상기 반도체칩의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급하는 제 1 공정과,
    상기 수지를 가열하여, 상기 수지 중에 함유된 상기 기포발생제로부터 기포를 발생시키는 제 2 공정과,
    상기 반도체칩을 상기 회로기판에 누르는 제 3 공정과,
    상기 수지를 경화시키는 제 4 공정을 포함하며,
    상기 제 2 공정에 있어서 상기 수지는, 상기 기포발생제에서 발생한 기포가 성장함에 따라 이 기포 외측으로 밀려남으로써, 상기 회로기판의 접속단자와 상기 반도체칩의 전극단자 사이로 자기집합하고,
    상기 제 3 공정에 있어서, 상기 단자 사이에 자기집합된 상기 수지 중에 함유된 도전성 입자가 서로 접촉함으로써, 상기 단자간을 전기적으로 접속하며,
    상기 제 4 공정에 있어서, 상기 단자간의 상기 수지를 경화시킴으로써, 상기 반도체칩을 상기 회로기판에 고정시키는 것을 특징으로 하는 플립칩 실장방법.
  2. 청구항 1에 있어서,
    상기 기포발생제는, 상기 수지가 가열되었을 때 비등하는 재료로 이루어지는 것을 특징으로 하는 플립칩 실장방법.
  3. 청구항 1에 있어서,
    상기 기포발생제는, 끓는점이 다른 2종류 이상의 재료로 이루어지는 것을 특징으로 하는 플립칩 실장방법.
  4. 청구항 1에 있어서,
    상기 기포발생제는, 상기 수지가 가열됐을 때 상기 기포발생제가 열분해 됨으로써 기체를 발생시키는 재료로 이루어지는 것을 특징으로 하는 플립칩 실장방법.
  5. 청구항 4에 있어서,
    상기 기포발생제는 결정수를 함유하는 화합물로 이루어지며, 상기 수지가 가열됐을 때 분해되어 수증기를 발생시키는 것을 특징으로 하는 플립칩 실장방법.
  6. 청구항 1에 있어서,
    상기 제 2 공정은, 상기 회로기판과 상기 반도체칩의 틈새 간격을 변동시켜가며 실행되는 것을 특징으로 하는 플립칩 실장방법.
  7. 청구항 1에 있어서,
    상기 제 1 공정은, 상기 회로기판 상에, 상기 도전성 입자와 기포발생제를 함유한 수지를 공급한 후, 이 수지 표면에 상기 반도체칩을 배치함으로써 실행되는 것을 특징으로 하는 플립칩 실장방법.
  8. 청구항 1에 있어서,
    상기 제 4 공정은, 상기 수지를 가열하고, 이 수지를 열 경화시킴으로써 실시되는 것을 특징으로 하는 플립칩 실장방법.
  9. 청구항 1에 있어서,
    상기 제 4 공정 후, 상기 회로기판과 상기 반도체칩의 틈새에 언더필 재료를 공급한 다음, 이 언더필 재료를 경화시키는 공정을 추가로 포함하는 것을 특징으로 하는 플립칩 실장방법.
  10. 청구항 1에 있어서,
    상기 복수의 전극단자를 갖는 반도체칩은, 반도체 베어칩이 상기 복수의 전극단자를 갖는 인터포저(interposer)에 탑재된 구성인 것을 특징으로 하는 플립칩 실장방법.
  11. 복수의 전극을 갖는 제 1 기판에 대향시켜, 복수의 전극을 갖는 제 2 기판을 배치하고, 상기 제 1 기판의 전극과 상기 제 2 기판의 전극을 전기적으로 접속하는 기판간 접속방법에 있어서,
    상기 제 1 기판과 상기 제 2 기판의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급하는 제 1 공정과,
    상기 수지를 가열하여, 상기 수지 중에 함유된 상기 기포발생제로부터 기포를 발생시키는 제 2 공정과,
    상기 제 2 기판을 상기 제 1 기판에 누르는 제 3 공정과,
    상기 수지를 경화시키는 제 4 공정을 포함하며,
    상기 제 2 공정에 있어서, 상기 수지는, 상기 기포발생제로부터 발생한 기포가 성장함으로써 이 기포 외측으로 밀려남에 따라, 상기 제 1 기판의 전극과 상기 제 2 기판의 전극 사이로 자기집합하고,
    상기 제 3 공정에 있어서, 상기 전극 사이로 자기집합한 상기 수지 중에 함유된 도전성 입자가 서로 접촉함으로써 상기 전극간을 전기적으로 접속하며,
    상기 제 4 공정에 있어서, 상기 전극 사이로 자기집합한 상기 수지를 경화시킴으로써, 상기 제 1 기판을 상기 제 2 기판에 고정시키는 것을 특징으로 하는 기판간 접속방법.
  12. 청구항 11에 있어서,
    상기 기포발생제는, 상기 수지가 가열됐을 때 비등하는 재료로 이루어지는 것을 특징으로 하는 기판간 접속방법.
  13. 청구항 11에 있어서,
    상기 제 2 공정은, 상기 제 1 기판과 상기 제 2 기판의 틈새 간격을 변동시켜가며 실행되는 것을 특징으로 하는 기판간 접속방법.
  14. 청구항 11에 있어서,
    상기 제 1 공정은, 상기 제 1 기판 상에, 상기 도전성 입자와 기포발생제를 함유한 수지를 공급한 후, 이 수지 표면에 상기 제 2 기판을 배치함으로써 실행되는 것을 특징으로 하는 기판간 접속방법.
  15. 청구항 11에 있어서,
    상기 제 4 공정 후, 상기 제 1 기판과 상기 제 2 기판의 틈새에 언더필 재료를 공급한 다음, 이 언더필 재료를 경화시키는 공정을 추가로 포함하는 것을 특징으로 하는 기판간 접속방법.
  16. 복수의 접속단자를 갖는 회로기판에 대향시켜 복수의 전극단자를 갖는 반도체칩이 배치되며, 상기 회로기판의 접속단자와 상기 반도체칩의 전극단자가 전기적으로 접속된 플립칩 실장체에 있어서,
    상기 접속단자와 상기 전극단자는, 상기 회로기판과 상기 반도체칩의 틈새에 공급된 도전성 입자와 기포발생제를 함유하는 수지가, 상기 접속단자와 상기 전극 단자 사이로 자기집합하고, 이 자기집합된 상기 수지 중의 도전성 입자가 서로 접촉함으로써 전기적으로 접속되는 것을 특징으로 하는 플립칩 실장체.
  17. 청구항 16에 있어서,
    상기 플립칩 실장체는, 상기 회로기판과 상기 반도체칩의 틈새에 공급된 언더필 재료로 고정되는 것을 특징으로 하는 플립칩 실장체.
  18. 청구항 1에 기재된 플립칩 실장 방법을 이용하여, 반도체칩을 회로기판에 플립칩 실장하는 플립칩 실장장치에 있어서,
    상기 반도체칩 및 상기 회로기판을, 일정 틈새를 갖고 서로 대향시켜 유지하는 유지수단과,
    상기 반도체칩과 상기 회로기판의 틈새에, 도전성 입자와 기포발생제를 함유한 수지를 공급하는 공급수단과,
    상기 수지를 가열하는 가열수단과,
    상기 반도체칩을 상기 회로기판에 누르는 압력수단을 구비하며,
    상기 가열수단은, 상기 수지 중에 함유된 상기 기포발생제로부터 기포를 발생시키는 온도로 제어하는 제 1 가열수단과, 상기 수지를 열경화시키는 온도로 제어하는 제 2 가열수단을 갖는 것을 특징으로 하는 플립칩 실장장치.
  19. 청구항 18에 있어서,
    상기 제 1 가열수단으로 가열된 상기 수지는, 상기 기포발생제로부터 발생한 기포가 성장함에 따라 이 기포 외측으로 밀려남으로써, 상기 회로기판의 접속단자와 상기 반도체칩의 전극단자 사이로 자기집합하며,
    상기 압력수단으로 상기 반도체칩을 상기 회로기판에 누름으로써, 상기 단자간에 자기집합한 상기 수지 중에 함유된 도전성 입자끼리 서로 접촉하여 상기 단자간에 전기적 접속이 이루어지고,
    상기 제 2 가열수단으로, 상기 수지를 가열함으로써, 상기 수지 중에 함유된 도전성 입자가 서로 접촉된 상태에서, 상기 반도체칩을 상기 회로기판에 고정시키는 것을 특징으로 하는 플립칩 실장장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8212004B2 (en) * 1999-03-02 2012-07-03 Human Genome Sciences, Inc. Neutrokine-alpha fusion proteins
JP3955302B2 (ja) * 2004-09-15 2007-08-08 松下電器産業株式会社 フリップチップ実装体の製造方法
WO2006103948A1 (ja) * 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法およびバンプ形成方法
US20090085227A1 (en) * 2005-05-17 2009-04-02 Matsushita Electric Industrial Co., Ltd. Flip-chip mounting body and flip-chip mounting method
US7640659B2 (en) * 2005-09-02 2010-01-05 Panasonic Corporation Method for forming conductive pattern and wiring board
WO2007122868A1 (ja) * 2006-03-28 2007-11-01 Matsushita Electric Industrial Co., Ltd. バンプ形成方法およびバンプ形成装置
JP5004654B2 (ja) 2007-05-16 2012-08-22 パナソニック株式会社 配線基板の接続方法および配線基板構造
KR100886712B1 (ko) * 2007-07-27 2009-03-04 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7965489B2 (en) * 2007-12-07 2011-06-21 METAMEMS Corp. Using coulomb forces to form 3-D reconfigurable antenna structures
US20090149038A1 (en) * 2007-12-07 2009-06-11 Metamems Llc Forming edge metallic contacts and using coulomb forces to improve ohmic contact
US8531848B2 (en) * 2007-12-07 2013-09-10 METAMEMS Corp. Coulomb island and Faraday shield used to create adjustable Coulomb forces
US7946174B2 (en) * 2007-12-07 2011-05-24 METAMEMS Corp. Decelerometer formed by levitating a substrate into equilibrium
US8018009B2 (en) * 2007-12-07 2011-09-13 METAMEMS Corp. Forming large planar structures from substrates using edge Coulomb forces
US7728427B2 (en) * 2007-12-07 2010-06-01 Lctank Llc Assembling stacked substrates that can form cylindrical inductors and adjustable transformers
US8008070B2 (en) * 2007-12-07 2011-08-30 METAMEMS Corp. Using coulomb forces to study charateristics of fluids and biological samples
US7812336B2 (en) * 2007-12-07 2010-10-12 METAMEMS Corp. Levitating substrate being charged by a non-volatile device and powered by a charged capacitor or bonding wire
US8159809B2 (en) * 2007-12-07 2012-04-17 METAMEMS Corp. Reconfigurable system that exchanges substrates using coulomb forces to optimize a parameter
US7863651B2 (en) * 2007-12-07 2011-01-04 METAMEMS Corp. Using multiple coulomb islands to reduce voltage stress
JP2009186707A (ja) * 2008-02-06 2009-08-20 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置
JP5247571B2 (ja) * 2008-04-24 2013-07-24 パナソニック株式会社 配線基板と配線基板の接続方法
JP2010034504A (ja) * 2008-07-02 2010-02-12 Panasonic Corp 基板間の接続方法、フリップチップ実装体及び基板間接続構造
JP4816750B2 (ja) * 2009-03-13 2011-11-16 住友電気工業株式会社 プリント配線基板の接続方法
CN101661916B (zh) * 2009-09-18 2012-05-09 可富科技股份有限公司 重新布线层于软膜覆晶封装的结构
JP5540916B2 (ja) * 2010-06-15 2014-07-02 デクセリアルズ株式会社 接続構造体の製造方法
US8951445B2 (en) * 2011-04-14 2015-02-10 International Business Machines Corporation Bridging arrangement and method for manufacturing a bridging arrangement
JP2011233921A (ja) * 2011-07-15 2011-11-17 Sumitomo Electric Ind Ltd プリント配線基板の接続構造
KR101996635B1 (ko) 2013-05-30 2019-07-04 가부시키가이샤 리코 토너 용기, 프로세스 카트리지, 및 화상 형성 장치
US9726691B2 (en) 2014-01-07 2017-08-08 International Business Machines Corporation 3D chip testing through micro-C4 interface
US9230832B2 (en) * 2014-03-03 2016-01-05 International Business Machines Corporation Method for manufacturing a filled cavity between a first and a second surface
JP7046351B2 (ja) 2018-01-31 2022-04-04 三国電子有限会社 接続構造体の作製方法
JP7185252B2 (ja) 2018-01-31 2022-12-07 三国電子有限会社 接続構造体の作製方法
JP7160302B2 (ja) * 2018-01-31 2022-10-25 三国電子有限会社 接続構造体および接続構造体の作製方法
CN111048499B (zh) * 2019-12-16 2022-05-13 业成科技（成都）有限公司 微发光二极管显示面板及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004260131A (ja) * 2003-02-05 2004-09-16 Japan Science & Technology Agency 端子間の接続方法及び半導体装置の実装方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0747233B2 (ja) 1987-09-14 1995-05-24 古河電気工業株式会社 半田析出用組成物および半田析出方法
JPH06125169A (ja) 1992-10-13 1994-05-06 Fujitsu Ltd 予備はんだ法
US5597469A (en) * 1995-02-13 1997-01-28 International Business Machines Corporation Process for selective application of solder to circuit packages
DE19640192A1 (de) * 1996-09-30 1998-04-02 Bosch Gmbh Robert Verfahren zur Flip-Chip-Montage
JP3678547B2 (ja) * 1997-07-24 2005-08-03 ソニーケミカル株式会社 多層異方導電性接着剤およびその製造方法
US5904156A (en) * 1997-09-24 1999-05-18 International Business Machines Corporation Dry film resist removal in the presence of electroplated C4's
JPH11186334A (ja) 1997-12-25 1999-07-09 Toshiba Corp 半導体実装装置及びその製造方法及び異方性導電材料
US6479763B1 (en) * 1998-08-28 2002-11-12 Matsushita Electric Industrial Co., Ltd. Conductive paste, conductive structure using the same, electronic part, module, circuit board, method for electrical connection, method for manufacturing circuit board, and method for manufacturing ceramic electronic part
JP3996276B2 (ja) 1998-09-22 2007-10-24 ハリマ化成株式会社 ソルダペースト及びその製造方法並びにはんだプリコート方法
JP4142800B2 (ja) * 1999-04-07 2008-09-03 株式会社ルネサステクノロジ バンプ形成装置及びバンプ形成方法
JP2000332055A (ja) 1999-05-17 2000-11-30 Sony Corp フリップチップ実装構造及び実装方法
US6570099B1 (en) * 1999-11-09 2003-05-27 Matsushita Electric Industrial Co., Ltd. Thermal conductive substrate and the method for manufacturing the same
JP2002026070A (ja) 2000-07-04 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
JP4659262B2 (ja) 2001-05-01 2011-03-30 富士通セミコンダクター株式会社 電子部品の実装方法及びペースト材料
WO2004070827A1 (ja) * 2003-02-05 2004-08-19 Senju Metal Industry Co., Ltd. 端子間の接続方法及び半導体装置の実装方法
JP3964911B2 (ja) * 2004-09-03 2007-08-22 松下電器産業株式会社 バンプ付き基板の製造方法
JP3955302B2 (ja) * 2004-09-15 2007-08-08 松下電器産業株式会社 フリップチップ実装体の製造方法
CN101080812B (zh) * 2004-12-17 2010-11-17 松下电器产业株式会社 倒装芯片安装用树脂组成物及凸块形成用树脂组成物
CN100495675C (zh) * 2005-03-17 2009-06-03 松下电器产业株式会社 包括半导体芯片的组装体及其制造方法
WO2006103948A1 (ja) * 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法およびバンプ形成方法
CN101176200B (zh) * 2005-05-17 2010-11-03 松下电器产业株式会社 倒装片安装方法、倒装片安装装置及倒装片安装体
US7745013B2 (en) * 2005-12-30 2010-06-29 Intel Corporation Solder foams, nano-porous solders, foamed-solder bumps in chip packages, methods of assembling same, and systems containing same
KR101079979B1 (ko) * 2006-03-14 2011-11-04 파나소닉 주식회사 전자 부품 실장 구조체 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004260131A (ja) * 2003-02-05 2004-09-16 Japan Science & Technology Agency 端子間の接続方法及び半導体装置の実装方法

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