KR101079979B1 - 전자 부품 실장 구조체 및 그 제조 방법 - Google Patents

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다이스케 사쿠라이
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Abstract

복수의 전극 단자(3)를 가지는 전자 부품(2)과, 이들 전극 단자(3)에 대응하는 위치에 접속 단자(6)를 설치한 실장 기판(5)과, 전극 단자(3)와 접속 단자(6)를 접속하는 돌기 전극(7)을 구비하고, 전자 부품(2)의 전극 단자(3)와 실장 기판(5)의 접속 단자(6)가 돌기 전극(7)에 의해 접속되고, 돌기 전극(7)은 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 이루어지는 구성을 가진다.

Description

전자 부품 실장 구조체 및 그 제조 방법{ELECTRONIC PART MOUNTING STRUCTURE AND ITS MANUFACTURING METHOD}
본 발명은, 반도체 소자로 대표되는 전자 부품을 실장 기판 등에 플립 칩(flip chip) 실장한 전자 부품 실장 구조체 및 그 제조 방법에 관한 것이다.
최근, 반도체 칩의 고 밀도화를 위해서, 예를 들면 65nm에서 45nm의 미세화 룰에 의거해 배선 패턴이 미세화되어 있다. 이에 수반해, 반도체 칩의 외부 접속 단자가 증가하고, 외부 접속 단자의 협(狹) 피치화에의 대응이 요구되고 있다. 한편, 외부 접속 단자의 협 피치화를 피하기 위해서, 종래의 페리페럴(peripheral) 범프 방식으로부터, 반도체 칩의 회로 형성면 전체를 이용하여, 에어리어(area) 범프 방식으로 외부 접속 단자가 형성되어 있다. 또한, 반도체 칩의 동작의 고속화에 수반하여, 반도체 소자에 이용되는 절연층 재료로서, 예를 들면 다공질의 저유전율 재료가 이용되고 있다. 또한, 반도체 칩이 실장되는 전자 장치 등의 소형화에 대응하기 위해서, 반도체 칩의 박형화도 도모된다.
그러나, 박형이고, 저유전율 재료를 가지는 반도체 칩은, 일반적으로 취약하기 때문에, 실장 시의 하중 등에 의해, 크랙이나 파손 등을 일으킨다. 또한, 실장시의 응력을 내재시킨 상태로 사용하는 경우, 열 등에 의해 반도체 칩의 결정 격자 가 일그러져, 트랜지스터 특성 등이 변동되기 쉬웠다.
그래서, 협 피치이고, 기계적 강도가 낮은 반도체 칩에 외부 접속 전극을 형성하는 경우, 저 실장 하중으로 형성할 수 있는 범프(돌기 전극)가 강하게 요망되고 있다.
이들 과제를 해결하기 위해서, 예를 들면 단면이 원뿔형상 또는 각뿔형상인 돌기 전극이나 도전성의 수지를 이용한 돌기 전극을 형성하는 것이 검토되고 있다. 예를 들면, 선단이 날카로운 도전성 수지 범프를 반도체 칩 상에 형성하고, 이 도전성 수지 범프를 이용해 실장한 반도체 장치가 개시되어 있다(예를 들면, 특허 문헌 1 참조). 그리고, 특허 문헌 1에 나타난 도전성 수지 범프는, 이하의 방법으로 형성된다. 즉, 선단이 날카로운 오목부를 평판의 주면 상의 반도체 칩 상에 형성된 전극 패드에 대응하여 형성하는 단계와, 이들 오목부에 도전성 수지를 충전하는 단계와, 반도체 칩 상에 평판의 주면과 반도체 칩의 전극 패드를 담지하는 면과 대향시킴과 더불어, 오목부를 반도체 칩 상의 대응하는 전극 패드와 위치 맞춤하는 단계와, 평판과 반도체 칩을 겹치는 단계와, 도전성 수지를 경화시켜 전극 패드 상에 선단이 날카로운 도전성 수지 범프를 형성하는 단계로 이루어진다.
또한, 오목부를 형성하는 단계는, 예를 들면 (100)면을 주면으로 하는 단결정 실리콘(Si) 기판을 평판으로서 사용하고, (100)면 상에 오목부를 습식 에칭법에 의해 형성하는 방법이 나타나 있다. 이에 따라, 반도체 소자의 외부 접속 단자 상에 배리어 메탈(barrier metal)을 형성하지 않고, 예를 들면 높이가 60㎛이고, 편차가 표준 편차로 하여 2.5㎛이내인 돌기 전극을 형성할 수 있다. 그리고, 확실한 컨택트를 실현한 염가의 반도체 장치를 얻을 수 있다.
또, 에어리어 범프 방식에 있어서, 접속 신뢰성이 높고, 실장 기판의 휘어짐을 흡수할 수 있는 돌기 전극도 개시되어 있다(예를 들면, 특허 문헌 2 참조). 그리고, 특허 문헌 2의 돌기 전극은, 하단 범프 상에, 이보다 작은 상단 범프가 형성된 2단 형상을 가지고, 상단 범프의 탄성률을 하단 범프의 탄성률보다 작게 구성하고 있다. 이에 따라, 반도체 소자와 실장 기판의 사이에서 받는 응력을 돌기 전극 자체에서 충분히 흡수할 수 있다. 또, 도전성 접착제를 이용하는 경우에는, 돌기 전극과 도전성 접착제로, 응력을 더 흡수할 수 있도록 되어 있다. 이 결과, 상기 돌기 전극을 이용한 반도체 장치에 있어서는, 접속 신뢰성을 높일 수 있다. 또한, 에어리어 범프 방식에 있어서 실장 기판에 휘어짐이 있어도, 이를 유효하게 흡수할 수 있다. 또, 특허 문헌 2에서는, 상단 범프를 감광성 도전성 수지로 형성하고, 또한, 형성된 범프의 표면에 금속막을 형성하는 것도 나타나 있다.
한편, 반도체 소자를 실장하는 실장 기판을 간단한 프로세스로 제작하는 것이 검토되고 있다. 그 방법의 하나로서, 광 조형법을 이용해 전기적 절연층과 배선층을 형성하는 것이 개시되어 있다(예를 들면, 특허 문헌 3 참조). 그리고, 특허 문헌 3의 배선 기판의 제조 방법은, 이하에 나타내는 것이다. 즉, 절연성 액상 수지를 이용해 광 조형법에 의해 전기적 절연층을 형성하는 단계와, 도전성 액상 수지를 이용해 광 조형법에 의해 배선 패턴이 되는 부위를 광 경화시키고, 광 경화된 부위 이외의 도전성 액상 수지를 제거하여 배선층의 배선 패턴을 형성하는 단계로 이루어지는 것이다.
또, 상기와 같은 광 조형법에 있어서, 액정 마스크를 이용해 3차원 구조물을 형성하는 방법도 개시되어 있다(예를 들면, 특허 문헌 4 참조).
상기 특허 문헌 1에 의하면, 단결정 실리콘 기판에 형성한 오목부에 도전성 수지를 충전하고, 반도체 소자의 전극 단자 상에 전사에 의해 형성하므로, 각뿔형상이고, 높이(두께)의 편차가 작은 돌기 전극을 얻을 수 있다. 그러나, 이 방법에서는, 돌기 전극 자체의 높이의 편차는 억제할 수 있지만, 예를 들면 반도체 소자에 휘어짐이 있는 경우나 반도체 소자의 돌기 전극을 형성하는 면 등에 요철이 있는 경우, 그 표면에 형성된 돌기 전극면의 높이는 일정하게 되지 않는다. 즉, 반도체 소자의 이면으로부터 돌기 전극의 선단부까지의 높이의 편차는 해소되지 않고, 그 결과, 실장 불량을 저감시킬 수 없다는 과제가 있다.
또, 특허 문헌 2의 2단 구성의 돌기 전극에 의하면, 상단 범프의 탄성률을 하단 범프의 탄성률보다 작게 하고 있으므로, 실장 시에 범프의 높이 편차나 가압력을 흡수할 수 있다. 그러나, 상기 특허 문헌 1과 마찬가지로, 반도체 소자의 표면에 형성된 돌기 전극면의 높이가 일정하게 되지 않으므로, 반도체 소자의 이면으로부터 돌기 전극의 선단부까지의 높이의 편차는 해소되지 않고, 특허 문헌 1과 동일한 과제를 가진다.
특허 문헌 1：일본국 특개평 10－112474호 공보
특허 문헌 2：일본국 특개 2001－189337호 공보
특허 문헌 3：일본국 특개 2004－22623호 공보
특허 문헌 4： 일본국 특개 2001－252986호 공보
본 발명의 전자 부품 실장 구조체는, 복수의 전극 단자를 가지는 전자 부품과, 전극 단자에 대응하는 위치에 접속 단자를 설치한 실장 기판과, 전극 단자와 접속 단자를 접속하는 돌기 전극을 구비하고, 전자 부품의 전극 단자와 실장 기판의 접속 단자가, 돌기 전극에 의해 접속되고, 돌기 전극은, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 이루어지는 구성을 가진다.
이 구성에 의해, 도전성 수지로 이루어지는 돌기 전극을 일괄하여 형성할 수 있다. 또한, 광에 감광하는 감광성 수지를 포함하는 액상 수지를 이용함으로써, 복수의 액정 셀을 2차원적으로 배열한 포토마스크를 이용해 액상 수지에 광으로 선택적으로 노광하여 경화시켜, 도전성 수지로 이루어지는 돌기 전극을 용이하게 형성할 수 있다.
또, 본 발명의 전자 부품 실장 구조체의 제조 방법은, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 이루어지는 돌기 전극을, 전자 부품의 전극 단자상 또는 실장 기판의 접속 단자 상에 형성하는 돌기 전극 형성 단계와, 돌기 전극이 형성된 전자 부품 또는 실장 기판을, 돌기 전극을 통해 전극 단자와 접속 단자를 위치 맞춤하는 위치 맞춤 단계와, 전자 부품을 가압하고, 전극 단자와 접속 단자를 돌기 전극을 통해 접속하는 접속 단계를 포함한다.
이 방법에 의해, 도전성 수지로 이루어지는 돌기 전극을 이용해 접속한 전자 부품 실장 구조체를 용이하게 제작할 수 있다.
또, 본 발명의 전자 부품 실장 구조체의 제조 방법은, 광을 투과하는 투명 기재와, 투명 기재 표면 상에 형성되고, 적어도 광을 투과하는 투명 도전성 박막으로 이루어지는 접속 단자를 포함하는 실장 기판과, 접속 단자에 대응하는 위치에 전극 단자를 설치한 전자 부품을, 미리 설정한 간격을 가지고 배치하는 배치 단계와, 전자 부품과 실장 기판의 사이에, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지를 공급하는 수지 공급 단계와, 실장 기판의 전자 부품에 대향하는 면과는 반대측의 면으로부터 포토마스크의 개구부를 통해 선택적으로, 또한 광 강도를 순차적으로 증가시키면서 광을 조사하여 접속 단자 상의 액상 수지를 경화시켜 돌기 전극을 성장시키고, 복수의 접속 단자와 복수의 전극 단자를 일괄하여 접속하는 접속 단계를 포함한다.
이 방법에 의해, 투명 기재로 이루어지는 실장 기판에 있어서 광 조사하는 것만으로, 전자 부품을 실장할 수 있으므로, 실장 단계을 간략화할 수 있다.
도 1은 본 발명의 제1의 실시의 형태에 관한 전자 부품 실장 구조체의 구성을 도시하는 단면도이다.
도 2A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 돌기 전극의 제1층의 형성 단계를 도시하는 단면도이다.
도 2B는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 돌기 전극의 제2층의 형성 단계를 도시하는 단면도이다.
도 3A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법의 다른 예에 있어서, 돌기 전극의 제1층의 형성 방법을 설명하는 단면도이다.
도 3B는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법의 다른 예에 있어서, 돌기 전극의 제2층의 형성 방법을 설명하는 단면도이다.
도 4A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 축소 투영 노광 방식에 의한 돌기 전극을 형성하는 방법을 설명하기 위한 전체 구성을 나타내는 개략도이다.
도 4B는 도 4A의 축소 투영 노광 방식으로 사용하는 포토마스크의 개략 형상을 나타내는 평면도이다.
도 4C는 도 4B의 포토마스크의 상세를 나타내는 부분 평면도이다.
도 5는 본 발명의 제2의 실시의 형태에 관한 전자 부품 실장 구조체의 구성을 나타내는 단면도이다.
도 6A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 돌기 전극의 제1층의 형성 단계를 나타내는 단면도이다.
도 6B는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 돌기 전극의 제2층의 형성 단계를 나타내는 단면도이다.
도 7A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 돌기 전극의 제3층의 형성 단계를 나타내는 단면도이다.
도 7B는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 돌기 전극을 형성한 상태의 전자 부품의 단면도이다.
도 8은 동 실시의 형태의 전자 부품 실장 구조체의 다른 예를 나타내는 단면도이다.
도 9는 본 발명의 제3의 실시의 형태에 관한 전자 부품 실장 구조체의 구성을 나타내는 단면도이다.
도 10A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 전자 부품과 실장 기판을 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지 중에 침지시킨 상태를 나타내는 단면도이다.
도 10B는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 제1의 광 강도를 가지는 광을 조사하고, 돌기 전극의 제1층을 형성한 상태를 나타내는 단면도이다.
도 11A는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 제2의 광 강도를 가지는 광을 조사하고, 돌기 전극의 제2층을 형성한 상태를 나타내는 단면도이다.
도 11B는 동 실시의 형태의 전자 부품 실장 구조체의 제조 방법에 있어서, 제3의 광 강도를 가지는 광을 조사하고, 돌기 전극의 제3층을 형성하고, 전극 단자와 접속 단자를 접속한 상태를 나타내는 단면도이다.
도 12는 본 발명의 액상 수지에 포함되는 도전성 필러의 평균 입경과, 액상 수지의 경화 깊이의 관계를 나타내는 그래프이다.
도 13은 본 발명의 액상 수지에 조사되는 광의 에너지와, 액상 수지의 경화 깊이의 관계를 나타내는 그래프이다.
<부호의 설명>
1, 30, 65, 70 : 전자 부품 실장 구조체
2, 32, 50, 72 : 전자 부품(반도체소자)
3, 33, 52, 57, 73 : 전극 단자 4, 74 : 보호막
5, 35, 62, 75 : 실장 기판 6, 36, 55, 63, 76 : 접속 단자
7, 37, 60, 77 : 돌기 전극 7a, 37a, 37d, 60a, 77a : 제1층
7b, 37b, 60b, 77b : 제 2층 7c, 37c, 60c, 77c :제3층
7d : 제4층 8, 39, 61, 78 : 절연성 수지
10, 20 : 용기 15 : 반도체 웨이퍼
21 : 저부(底部) 22 : 외주부
23, 40, 79 : 포토마스크 23a, 40a : 제1의 개구부
23b, 40b : 제2의 개구부 24 : 액상 수지
25, 41, 80, 81, 82, 190 : 광(가시광)
33a : 하단측 전극 단자 33b : 상단측 전극 단자
34 : 제1 보호막 38 : 제2 보호막
40c : 제3의 개구부 51 : 반도체 칩
53 : 다이본드재 54 : 배선 기판
56 : 관통 도체 58 : 금속 세선(細線)
59 : 실링 수지 79a, 210 : 개구부
140 : 광원 150 : 광학계
160 : 액정 패널 160a : 마스크 영역
170 : 액정 패널 제어 장치 180 : 축소 투영 광학계
200 : 영역 220 : 액정 셀
이하, 본 발명의 실시의 형태에 있어서, 도면을 참조하면서 설명한다. 또한, 동일한 요소에 대해서는, 동일한 부호를 붙여 설명을 생략하는 경우가 있다.
(제1의 실시의 형태)
도 1은, 본 발명의 제1의 실시의 형태에 관한 전자 부품 실장 구조체(1)의 구성을 나타내는 단면도이다. 도 1에 도시하는 바와같이, 전자 부품 실장 구조체(1)는, 복수의 전극 단자(3)를 가지는 전자 부품(2)과, 전극 단자(3)에 대응하는 위치에 접속 단자(6)를 설치한 실장 기판(5)과, 전극 단자(3)와 접속 단자(6)를 접속하는 돌기 전극(7)을 구비한다. 그리고, 돌기 전극(7)은, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 형성되어 있다. 여기서, 광은, 자외광 또는 가시광이며, 구체적으로는 피크 감도가 500nm 이하인 광이다. 그리고, 이하에서는, 광으로서 가시광을 예로 설명한다. 이 때, 돌기 전극(7)은, 예를 들면 탄성률이, 다이나믹 강도에 있어서, 5∼30과, 종래의 금 범프의 다이나믹 강도 60∼90와 비교하여, 충분한 유연성을 가진다. 또한, 도전성 수지의 구성 재료나 물성 등에 대해서는, 이하에서 상세하게 설명하므로, 여기에서는 생략한다.
또, 본 실시의 형태에서는, 돌기 전극(7)은 원뿔대 형상으로, 높이(두께) 방향으로 4층으로 이루어지는 구성을 가지고, 제1층(7a), 제2층(7b), 제3층(7c) 및 제4층(7d)은 동일한 재료로 형성되어 있다. 또한, 전자 부품(2)과 실장 기판(5)의 사이에 절연성 수지(8)가 충전되고, 이 절연성 수지(8)에 의해 전자 부품(2)과 실 장 기판(5)이 접착 고정되어 있다. 또한, 도 1에서는, 전자 부품(2)의 표면에는 보호막(4)이 형성되어 있는데, 이 보호막(4)은 반드시 설치할 필요는 없다.
또, 본 실시의 형태에서는, 전자 부품(2)으로서 베어 칩의 반도체 소자를 이용하는 경우를 예로 설명하고, 전자 부품(2) 또는 반도체 소자(2)로 부르는 경우가 있다.
상기 전자 부품 실장 구조체(1)에 의하면, 돌기 전극(7)은, 도전성 수지로 이루어지는 원뿔대 형상을 가지고, 또한 돌기 전극(7)과 접속 단자(6)는 접촉에 의해 전기적으로 접속되어 있다. 그 결과, 유연성을 가지는 돌기 전극에 의해, 열 충격이나 기계적 충격에 의한 응력을 흡수하고, 접속 불량이 생기기 어려운 신뢰성이 뛰어난 전자 부품 실장 구조체를 얻을 수 있다. 또, 미소한 직경이고, 큰 높이를 가지는, 즉 어스펙트비가 큰 돌기 전극을 용이하게 형성할 수 있으므로, 반도체 소자나 실장 기판의 휘어짐을 흡수하고, 또한 저하중에서의 접속을 실현할 수 있다. 이에 따라, 기계적 강도가 낮은 저유전율의 절연막을 가지는 반도체 소자에 대해서도, 반도체 소자에 손상을 주지 않고, 특성의 변동이 작은 전자 부품 실장 구조체를 실현할 수 있다.
이하에, 본 발명의 제1의 실시의 형태에 관한 전자 부품 실장 구조체의 제조 방법에 대해서 설명한다.
우선, 가시광으로 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 이루어지는 돌기 전극(7)을, 전자 부품(2)의 전극 단자(3) 상 또는 실장 기판(5)의 접속 단자(6) 상에 형성한다. 이 때, 돌기 전극(7)의 선단에, 열 가소성 또는 열 경화성의 도전성 접착제를 전사에 의해 설치해도 된다. 또한, 본 실시의 형태에서는, 전자 부품(2)의 전극 단자(3) 상에 형성한 예로 설명한다.
다음에, 전극 단자(3) 상에 형성된 전자 부품(2)의 돌기 전극(7)을 통해, 실장 기판(5)의 접속 단자(6)와 전자 부품(2)의 전극 단자(3)를 위치 맞춤한다. 또한, 위치 맞춤 전에, 접속 단자(6)가 형성된 실장 기판(5)의 면 상에 절연성 수지(8)를 형성해 둔다. 또한, 절연성 수지(8)는, 예를 들면 스크린 인쇄법이나 디스펜스(dispense)법 등에 의해 형성된다.
다음에, 전자 부품(2)을 가압하고, 전자 부품(2)의 전극 단자(3)와 실장 기판(5)의 접속 단자(6)를 돌기 전극(7)을 통해 압접하여 접속한다. 이 때, 전자 부품(2)의 가압에 의해 절연성 수지(8)는 접속 단자(6)와 돌기 전극(7)의 계면으로부터 배제되고, 최종적으로 돌기 전극(7)과 접속 단자(6)가 접촉하여 전기적으로 접속된다.
다음에, 상기 상태에서, 절연성 수지(8)를 가열하여 경화시킨다. 이에 따라, 전자 부품(2)과 실장 기판(5)이 접착 고정된다. 이상의 단계에 의해, 전자 부품 실장 구조체(1)가 제작된다.
또한, 본 실시의 형태에서는, 미리 절연성 수지(8)를 실장 기판(5) 상에 형성한 예로 설명했지만, 이에 한정되지 않는다. 예를 들면, 전자 부품(2)과 실장 기판(5)을 위치 맞춤하여 가압하고, 돌기 전극(7)과 접속 단자(6)를 접속한 후, 전자 부품(2)과 실장 기판(5)의 사이에 절연성 수지(8)를 충전해도 된다. 이 때, 절연성 수지(8) 대신에, 이방 도전성 접착제를 이용해도 된다.
이하에, 본 실시의 형태의 포인트인 돌기 전극(7)의 제조 방법에 대해서, 도 2A와 도 2B를 이용해 설명한다.
도 2A와 도 2B는, 돌기 전극(7)의 제조 방법의 주요 단계를 설명하는 단면도이며, 도 2A는 돌기 전극(7)의 제1층(7a)의 형성 단계를 도시하는 단면도, 도 2B는 돌기 전극(7)의 제2층(7b)의 형성 단계를 도시하는 단면도이다.
우선, 도 2A에 도시하는 바와같이, 용기(20)에, 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지(24)를, 적어도 전자 부품(2)의 전극 단자(3)가 침지될 정도 이상의 높이까지 넣는다. 여기서, 액상 수지(24)는, 감광성 수지가 경화하지 않은 상태의 도전성 수지를 나타내는데, 단지 도전성 수지로 표현하는 경우도 있다. 그리고, 용기(20)는, 외주부(22)와 액상 수지(24)를 경화하기 위한 가시광이 투과하는, 예를 들면 석영이나 폴리에틸렌텔레프탈레이트 등의 투명 부재로 이루어지는 저부(21)로 일체로 구성되어 있다. 이 때, 액상 수지(24)로는, 예를 들면 피크 감도가 430nm으로 조절된 아크릴레이트계의 감광성 수지가 이용된다. 또, 도전성 필러로는, 예를 들면 은 입자, 금 입자 혹은 땜납 입자 등이 이용된다. 구체적으로는, 은 입자로서, 구형상의 평균 입경 3㎛를 60중량％, 평균 입경 0.3㎛를 5중량％와 비늘조각형상의 평균 입경 3㎛를 25중량％ 및, 감광성 수지를 10중량％ 배합한 액상 수지(24)를 이용했다. 또한, 저부(21)의 투명 부재에, 발수(撥水) 처리를 하는 것이 바람직하다.
다음에, 도 2A에 나타내는 바와같이, 예를 들면 6㎜각의 반도체 소자로 이루어지는 전자 부품(2)의 주면에 형성된, 예를 들면 Al이나 Au 등으로 이루어지는 150㎛ 피치로 에어리어형상으로 형성된 100㎛각의 전극 단자(3)와 저부(21)의 간격(T1)을 돌기 전극(7)의 제1층(7a)의 두께, 예를 들면 5㎛로 설정한다. 이 때, 저부(21)의 아래쪽에는, 예를 들면 액정 패널 등의 포토마스크(23)가 설치되고, 그 포토마스크(23)에는 돌기 전극(7)의 제1층(7a)을 형성하는 형상의 제1의 개구부(23a)가, 예를 들면 80㎛각으로 개구되어 있다. 그리고, 포토마스크(23)의 제1의 개구부(23a)를 통해 가시광(25)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이에 따라, 전극 단자(3)와 저부(21)의 사이에 있는 액상 수지(24)가 경화하여, 80㎛각이고 높이 5㎛인 돌기 전극(7)의 제1층(7a)이 형성된다.
다음에, 도 2B에 도시하는 바와같이, 전자 부품(2)을 끌어올려, 돌기 전극(7)의 제1층(7a)과 저부(21)의 간격(T2)을 돌기 전극(7)의 제2층(7b)의 두께, 예를 들면 5㎛로 설정한다. 그리고, 도 2A와 동일하게 하여, 포토마스크(23)를 통해 가시광(25)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이 때, 포토마스크(23)에는, 제1의 개구부(23a)보다 작은 개구부의 형상을 가지는 제2의 개구부(23b)가, 예를 들면 60㎛각으로 설치되어 있다. 이에 따라, 제1층(7a)과 저부(21)의 사이에 있는 액상 수지(24)가 경화하여, 60㎛각이고 높이 5㎛인 돌기 전극(7)의 제2층(7b)이 형성된다.
다음에, 도 2A와 도 2B의 단계를 반복하고, 소정의 간격(예를 들면, 5㎛)의 인상(引上)과 노광 프로세스에 의해, 예를 들면 40㎛각이고 높이 5㎛인 제3층(7c)과, 20㎛각이고 높이 5㎛인 제4층(7d)을 형성하고, 도 1에 도시하는 4층으로 이루어지는 높이 20㎛의 돌기 전극(7)이 제작된다.
다음에, 용기(20)로부터 전자 부품(2)을 꺼낸 후, 예를 들면 초음파 세정 등으로 세정함으로써 불필요한 액상 수지를 제거하고, 돌기 전극(7)이 형성된 전자 부품(2)인 반도체 소자가 제작된다. 이 때, 돌기 전극(7)의 높이의 편차는 반도체 소자와 저부(21)의 저면과의 평행도에 지배되고, 예를 들면 평행도가 2㎛인 경우, 높이의 편차는 2㎛이내로 형성된다.
상기 단계에 의해, 순차적으로 전자 부품을 설정한 소정의 간격만큼 끌어올리고, 예를 들면 서서히 개구부의 형상을 작게 한 포토마스크를 이용하여 가시광을 조사함으로써, 원뿔대 형상을 가지는 돌기 전극(7)을 전자 부품(2)의 전극 단자(3) 상에 형성할 수 있다.
또한, 본 실시의 형태에서는 포토마스크(23)로서, 액정 셀(도시하지 않음)이 이차원적으로 배치된 투과식의 액정 패널을 이용하고, 제1의 개구부(23a) 및 제2의 개구부(23b) 등의 개구부의 크기는, 액정 셀에 인가하는 전압에 의해 전기적으로 제어된다. 또, 포토마스크(23)로서 액정 패널을 이용하고, 이 액정 패널을 투과 한 광 상을 축소 투영하여 액상 수지(24)에 조사하는 축소 투영 노광법으로 돌기 전극을 형성해도 된다.
또, 본 실시의 형태에서는, 용기(20)의 저부(21)를 투명 부재로 한 예로 설명했는데, 이에 한정되지 않는다. 예를 들면 용기(20)의 저부(21) 자체를 포토마스크로 해도 된다. 이에 따라, 투명 부재에 의한 가시광의 산란 등을 억제하고, 보다 미세한 패턴을 정밀도 좋게 형성할 수 있다.
이하에, 본 실시의 형태가 이용되는 도전성 수지에 대해서 상세하게 설명한 다.
도전성 수지는, 감광성 수지와 도전성 필러를 함유한다. 그리고, 감광성 수지는, 적어도 광 경화성 모노머, 광 경화성 올리고머 및 광 중합 개시제를 포함하고 있다. 또한, 광 경화성 모노머는, 복수의 광 중합성기를 가지는 다관능성 모노머와 광 중합성기를 1개만 가지는 단관능성 모노머의 양쪽을 포함하는 것이 바람직하다.
여기서, 복수의 광 중합성기를 가지는 다관능성 모노머로는, 예를 들면, 1분자 중에, 탄소-탄소 이중 결합과 같은 중합 가능한 관능기를 2개 이상 가지는 화합물이 이용된다. 다관능성 모노머에 포함되는 중합 가능한 관능기의 수는, 3개∼10개인 것이 바람직하지만, 상기 범위에 한정되지 않는다. 또한, 중합 가능한 관능기의 수가 3개보다 적은 경우, 도전성 수지의 경화성이 저하하는 경향이 있다. 그 관능기의 수가 10개보다 많아지면, 분자 사이즈가 커지고, 도전성 수지의 점도가 커지는 경향이 있다.
복수의 광 중합성기를 가지는 다관능성 모노머의 구체적인 예로는, 예를 들면, 알릴화 시클로헥실디아크릴레이트, 1, 4-부탄디올디아크릴레이트, 1, 3-부틸렌글리콜디아크릴레이트, 1, 6-헥산디올디아크릴레이트, 에틸렌글리콜디아크릴레이트, 디에틸렌글리콜디아크릴레이트, 트리에틸렌글리콜디아크릴레이트, 폴리에틸렌글리콜디아크릴레이트, 펜타에리스리톨트리아크릴레이트, 펜타에리스리톨테트라아크릴레이트, 디펜타에리스리톨펜타아크릴레이트, 디펜타에리스리톨헥사아크릴레이트, 디펜타에리스리톨모노하이드록시펜타아크릴레이트, 디트리메틸올프로판테트라 아크릴레이트, 글레세롤디아크릴레이트, 메톡시화 시클로헥실디아크릴레이트, 네오펜틸글리콜디아크릴레이트, 프로필렌글리콜디아크릴레이트, 폴리프로필렌글리콜디아크릴레이트, 트리글리세롤디아크릴레이트, 트리메틸올프로판트리아크릴레이트, 비스페놀 A 디아크릴레이트, 비스페놀 A-에틸렌옥사이드 부가물의 디아크릴레이트, 비스페놀 A-프로필렌옥사이드 부가물의 디아크릴레이트를 들 수 있다. 또, 상기 화합물에 포함되는 아크릴기의 1부 또는 전부를, 예를 들면, 메타크릴기로 치환한 화합물을 이용할 수도 있다.
광 중합성기를 1개만 가지는 단관능성 모노머는, 포깅(fogging) 현상을 방지하기 위해서, 도전성 수지에 첨가된다. 즉, 단관능성 모노머를 함유하지 않는 경우에는, 광 경화가 진행되기 쉬워지므로, 노광 부분뿐만 아니라, 비노광 부분까지 광 경화가 진행된다. 따라서, 패턴의 경계가 불명료하게 되는, 포깅 현상이 발생하기 쉬워진다.
또, 단관능성 모노머는, 비교적 저점도이다. 점도를 낮게 하기 위해서, 단관능성 모노머를, 도전성 수지에 첨가해도 된다.
광 중합성기를 1개만 가지는 단관능성 모노머로는, 예를 들면, 벤질아크릴레이트, 부톡시에틸아크릴레이트, 부톡시트리에틸렌글리콜아크릴레이트, 시클로헥실아크릴레이트, 디시클로펜타닐아크릴레이트, 디시클로펜테닐아크릴레이트, 2-에틸헥실아크릴레이트, 글리세롤아크릴레이트, 글리시딜아크릴레이트, 헵타데카플로로데실아크릴레이트, 2-하이드록시에틸아크릴레이트, 이소보닐아크릴레이트, 2-하이드록시프로필아크릴레이트, 이소덱실아크릴레이트, 이소옥틸아크릴레이트, 라우릴 아크릴레이트, 2-메톡시에틸아크릴레이트, 메톡시에틸렌글리콜아크릴레이트, 메톡시디에틸렌글리콜아크릴레이트, 옥타플로로펜틸아크릴레이트, 페녹시에틸아크릴레이트, 스테아릴아크릴레이트, 트리플로로에틸아크릴레이트를 들 수 있다. 또, 상기 화합물에 포함되는 아크릴기를, 예를 들면, 메타크릴기로 치환한 화합물을, 단관능성 모노머로서 이용할 수도 있다.
광 중합 개시제로는, 시판의 개시제를 적합하게 사용할 수 있다. 광 중합 개시제로는, 예를 들면, 광 환원성의 색소와 환원제의 조합이 이용된다. 단, 광 중합 개시제는 이들에 한정되는 것은 아니다.
광 환원성의 색소로는, 예를 들면, 벤조페논, o-벤조일안식향산메틸, 4, 4’-비스(디메틸아민) 벤조페논, 4, 4’-비스(디에틸아민) 벤조페논,α-아미노아세트페논, 4, 4’-디클로로벤조페논, 4-벤조일-4’-메틸디페닐케톤, 디벤질케톤, 플루오레논, 2, 2-디에톡시아세트페논, 2, 2-디메톡시-2-페닐아세트페논, 2-하이드록시-2-메틸프로필페논, p－tert-부틸디클로로아세트페논, 티옥산톤, 2-메틸티옥산톤, 2-클로로티옥산톤, 2-이소프로필티옥산톤, 디에틸티옥산톤, 벤질디메틸케탈, 벤질메톡시에틸아세탈, 벤조인메틸에테르, 안트라퀴논, 2－tert-부틸안트라퀴논, 2-아밀안트라퀴논,β-크롤안트라퀴논, 안트론, 벤즈안트론, 디벤즈스베론, 메틸렌안트론, 4-아지드벤질아세트페논, 2, 6-비스(p-아지드벤질리덴)-4-메틸시클로헥사논, 2-페닐-1, 2-부타디온-2-(0-메톡시카르보닐) 옥심, 1-페닐-프로판디온-2-(0-에톡시카르보닐) 옥심, 1, 3-디페닐-프로판트리온-2-(0-에톡시카르보닐) 옥심, 1-페닐-3-에톡시프로판트리온-2-(0-벤조일) 옥심, 미히라케톤, 2-메틸-1-［41(메틸티오) 페 닐］-2-몰포리노프로판-1-온, 2-벤질-2-디메틸아미노-1-(4-몰포리노페닐)-부타논-1, 나프탈렌술포닐클로라이드, 퀴놀린술포닐클로라이드, n-페닐티오아크리돈, 2, 2’-아조비스이소부티로니트릴, 디페닐술피드, 벤즈티아졸디술피드, 트리페닐포스핀, 캄포로퀴논, 4취소화탄소, 트리브로모페닐술폰, 과산화벤조일, 에오신, 메틸렌블루를 들 수 있다. 이들은, 단독으로 이용해도 되고, 2종 이상을 조합하여 이용해도 된다.
환원제로는, 예를 들면, 아스코르빈산, 트리에탄올아민을 들 수 있다. 이들은 단독으로 이용해도 되고, 2종 이상을 조합하여 이용해도 된다.
또, 감광성 수지는, 광 경화성 모노머 및 광 중합 개시제 이외에, 이들을 용해하는 용제를 포함하고 있어도 된다.
도전성 필러로는, 도전성을 가지는 금속 미립자가 바람직하다. 예를 들면, 금,은, 백금, 니켈, 구리, 팔라듐, 몰리브덴, 텅스텐 등의 미립자를 들 수 있다. 이들 금속 미립자는, 단독이나, 수지의 표면을 피복한 상태로 이용해도 되고, 2종 이상을 혼합하여 이용해도 된다. 또, 상기 원소를 포함하는 합금으로 이루어지는 합금 분말을 도전성 필러로서 사용할 수도 있다.
또, 저온에 의한 열처리로 저저항의 도체를 얻는다는 목적으로, 비교적 융점이 낮고, 비저항치가 낮은 금속 재료를 도전성 필러로서 이용하는 것이 적합하다. 이러한 금속 재료로는, 예를 들면, 금,은 및 구리가 바람직하다. 또한, 이들 중에서도, 은이 가장 적합하다. 왜냐하면, 금은 매우 고가이고, 구리는 은에 비해 산화하기 쉽기 때문에 공기 중에서의 열처리를 할 수 없기 때문이다. 또한, 은을 이 용한 경우, 일반적으로 평균 입경 3㎛이하의 은 입자는 150℃∼300℃의 소성에 의해 용이하게 소결하고, 저항이 내려가는 것이 알려져 있다. 그리고, 예를 들면 0.3㎛ 또는 1.8㎛의 은 입자를 85중량％ 함유시켜, 200℃∼300℃로, 1h 소성하면, 10－5Ω·cm∼10－6Ω·cm대의 비저항을 얻을 수 있다.
도전성 필러의 형상은, 미결정상(미립자상)이거나, 입자상이거나, 부정형이어도 된다. 또한, 입자상에는, 덩어리 형상, 비늘 조각형상, 구(球) 형상, 플레이크형상 등이 포함된다. 그 중에서도, 도전성 필러의 형상은, 구형상인 것이 바람직하다. 노광 시의 광 투과성이 좋고, 노광 효율이 좋기 때문이다.
도전성 필러의 평균 입경은, 1㎛∼5㎛인 것이 더욱 바람직하고, 1.5㎛∼3㎛인 것이 특히 바람직하다. 도전성 필러의 평균 입경이 너무 작으면, 광의 반사도 적고, 광 투과 영역이 적어진다. 이 때문에, 경화 깊이가 작아진다. 한편, 그 평균 입경이 너무 크면, 그 자중에 의해, 도전성 필러가 침강하기 쉬워져, 광이 차단된다.
저항값이 낮은 돌기 전극을 얻기 위해서, 도전성 필러의 양은, 액상 수지의 45중량％∼90중량％를 차지하는 것이 바람직하다. 특히, 가열에 의해, 감광성 수지의 미가교분이나 용제 등의 휘발 성분을 증발시키는 경우에는, 45중량％∼75중량％를 차지하는 것 바람직하다. 또, 증발시키지 않는 경우에는, 80중량％∼90중량％가 더욱 바람직하다. 또한, 도전성 필러의 양이 45중량％보다 적어지면, 얻어지는 돌기 전극이 고저항이 된다. 도전성 필러의 양이 90중량％보다 많아지면, 형성 할 수 있는 돌기 전극의 높이(두께)가 낮아진다.
전자 부품과 실장 기판의 간극에의 도전성 수지의 충전성을 양호하게 하기 위해서, 도전성 수지의 점도는, 1Pa·s∼50Pa·s인 것이 바람직하고, 20Pa·s이하인 것이 더욱 바람직하다. 특히, 도전성 수지의 점도가 1Pa·s미만인 경우에는, 전자 부품과 실장 기판의 간극에의 도전성 수지의 충전성이 보다 향상되기 때문에, 도전성 수지의 두께를 보다 얇게 할 수 있다. 또한, 충전 시간을 짧게 할 수 있으므로, 생산성을 향상시킬 수도 있다. 한편, 도전성 수지의 점도가 50Pa·s를 넘는 경우에는, 소정 두께의 도전성 수지를 형성하기 위한 충전에 시간을 요하거나, 간극에 공기가 들어가는 경우가 있다. 또한, 충전이 곤란해져, 도전성 수지를 전자 부품과 실장 기판의 사이에 개재시킬 수 없게 되는 경우도 있다.
상기 점도는, 예를 들면, 온도 25℃에서, 콘 플레이트(cone-plate)형 점도계를 이용해 측정할 수 있다.
또한, 종래 이용되고 있던 도전성 접착제(스크린 인쇄용)의 점도는, 50Pa·s∼100Pa·s정도이다.
도전성 수지에 포함되는 감광성 수지에 대해서, 다관능성 모노머, 단관능성 모노머 및 광 중합 개시제의 배합량은 이들 모노머나 개시제의 종류에도 의하지만, 예를 들면, 도전성 필러 100중량부당, 다관능성 모노머는 5중량부∼30중량부이며, 단관능성 모노머는 0.5중량부∼10중량부이며, 광 중합 개시제는 0.1중량부∼5중량부인 것이 바람직하다. 각 성분의 양이 이 범위를 일탈한 경우, 예를 들면, 원하는 도전성을 얻을 수 없는 경우가 있고, 또, 밀착성, 돌기 전극의 형성의 점에서 문제를 일으키는 경우가 있다.
액상 수지의 광 경화가 종료하기까지의 시간은, 짧은 것(예를 들면, 약 10분 이내)이 바람직하다. 액상 수지는, 노광면과 접촉시키기 전에는, 소정의 용기내에 교반하면서 보존하는 것이 바람직하다. 또, 전극 단자 등의 금속 상에 형성하는 경우, 예를 들면 커플링제나 착이온 등의 밀착 부여제를 첨가해도 된다.
이 액상 수지를 경화하여 얻어지는 돌기 전극은, 상기 범위의 양의 도전성 필러가 포함되므로, 150℃∼350℃, 예를 들면, 포함되는 도전성 필러가 금 입자 또는 은 입자이며, 그 평균 입경이 수nm∼수100nm인 경우, 150℃∼250℃로 열처리할 수 있다.
또한, 액상 수지는, 도전성 필러 및 감광성 수지 외에, 예를 들면, 분산제 및 점도 조절제를 포함해도 된다. 이 액상 수지가 분산제를 포함하는 경우, 분산제의 양은, 액상 수지의 1중량％∼5중량％인 것이 바람직하다. 분산제의 양이 너무 적으면, 도전성 필러가 균일하게 분산하지 않고, 돌기 전극의 높이나 형상의 편차가 커진다. 분산제의 양이, 너무 많으면, 얻어지는 돌기 전극의 도전성에 악영향을 미친다.
이하, 본 발명의 제1의 실시의 형태에 관한 전자 부품 실장 구조체의 제조 방법의 다른 예에 대해서, 도 3A와 도 3B를 이용해 설명한다.
도 3A는 돌기 전극(7)의 제1층(7a)의 형성 방법을 설명하는 단면도이고, 도 3B는 돌기 전극(7)의 제2층(7b)의 형성 방법을 설명하는 단면도이다.
도 3A와 도 3B에 나타내는 돌기 전극(7)의 제조 방법은, 기본적으로는 도 2A 와 도 2B에 나타내는 제조 방법과 동일하지만, 전자 부품(2)을 액상 수지 중에 침강시키면서 층상 구조의 돌기 전극을 형성하는 점에서 다르다. 또한, 도 3A와 도 3B에 있어서는, 전자 부품(2)은 전극 단자(3)가 2개이고, 또한 보호막(4)을 형성하지 않는 구성으로 설명하는데, 이에 한정되지 않는다.
우선, 도 3A에 나타내는 바와같이, 용기(10)의 액상 수지(24) 중에 전극 단자(3)가 형성된 면을 상향으로 하여 전자 부품(2)을 가라앉힌다. 이 때, 전자 부품(2)의 면 상에 형성되어 있는 전극 단자(3)와 액상 수지(24)의 표면과의 사이의 간격(T1)을 돌기 전극(7)의 제1층(7a)의 두께로 설정하여 가라앉힌다. 이 때, T1의 두께를 일정하게 하기 위해서, 코터 등으로 액상 수지(24)의 표면을 평균화해도 된다.
그리고, 포토마스크(23)의 제1의 개구부(23a)를 통해 가시광(25)을 액상 수지(24)에 조사한다. 이에 따라, 전극 단자(3)의 표면 상에 있는 액상 수지(24)가 경화하여, 돌기 전극(7)의 제1층(7a)이 형성된다.
다음에, 도 3B에 도시하는 바와같이, 전자 부품(2)을 더 침강시키고, 돌기 전극(7)의 제1층(7a)과 액상 수지(24)의 표면과의 사이의 간격 T2를 돌기 전극(7)의 제2층(7b)의 두께로 설정한다. 그리고, 도 3A와 동일하게 하여, 포토마스크(23)를 통해 가시광(25)을 액상 수지(24)에 조사한다. 이 때, 포토마스크(23)에는, 제1의 개구부(23a)보다 작은 개구부의 형상을 가지는 제2의 개구부(23b)가 형성되어 있다. 이에 따라, 제1층(7a)의 표면상에 있는 액상 수지(24)가 경화하고, 돌기 전극(7)의 제2층(7b)이 형성된다. 여기서, 포토마스크(23)로는, 제1의 실시 의 형태와 동일하게, 투과식의 액정 패널이 이용된다.
다음에, 도 3A와 도 3B의 단계를 반복하고, 소정의 간격의 침강과 노광 프로세스에 의해, 제3층(7c)과 제4층(7d)을 형성하고, 도 1에 도시하는 4층으로 이루어지는 돌기 전극(7)이 제작된다.
다음에, 용기(10)로부터 전자 부품(2)을 꺼내고, 세정해 불필요한 액상 수지를 제거함으로써, 돌기 전극(7)이 형성된 전자 부품(2)인 반도체 소자가 제작된다.
상기 단계에 의해, 전자 부품(2)을 설정한 간격만큼 순차적으로 침강시키면서, 예를 들면 서서히 개구부의 형상을 작게 한 포토마스크(23)를 이용하여 가시광(25)을 조사함으로써, 원뿔대 형상을 가지는 돌기 전극(7)을 전자 부품(2)의 전극 단자(3) 상에 형성할 수 있다.
또한, 본 실시의 형태에서는, 개별의 전자 부품 상태에서 돌기 전극을 형성하는 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 전자 부품이 반도체 소자인 경우, 도 4A에서 도 4C에 나타내는 축소 투영 노광 방식을 이용하여, 복수의 반도체 소자가 실리콘 기판 상에 형성되어 있는 반도체 웨이퍼 상태로 형성해도 된다. 이 때, 돌기 전극(7)의 피치가, 예를 들면 150㎛로 작은 경우, 포토마스크의 개구부 주변으로부터 누설되는 산란광의 잉여 경화에 의해, 돌기 전극간이 접속하여 단락하는 경우가 있다. 이 경우에 있어서는, 액정 패널의 그레이 스케일(gray scale)을 이용해 날카로운 형상의 돌기 전극을 얻을 수 있다.
여기서, 이하에, 축소 투영 노광 방식을 이용해 돌기 전극을 형성하는 방법에 대해서 설명한다. 도 4A는 전체 구성을 나타내는 개략도이고, 도 4B는 축소 투 영 노광 방식으로 사용하는 포토마스크의 개략 형상을 나타내는 평면도, 도 4C는 도 4B의 포토마스크를 상세하게 나타내는 부분 평면도이다. 또한, 도 4B는, 액정 패널(160)에 형성되는 4개의 반도체 소자의 돌기 전극을 한번에 형성하는 포토마스크의 일례이며, 포토마스크의 액정 패널(160)의 1개의 반도체 소자에 상당하는 마스크 영역(160a)에는, 돌기 전극을 형성하기 위한 복수개의 개구부(210)가 형성되어 있다. 그리고, 개구부(210)는, 외주 영역에 설치된 반도체 소자의 전극 단자에 대응하여, 형성되어 있다. 또, 도 4C에 도시하는 바와같이, 액정 패널(160)로 형성된 개구부(210)는 예를 들면 36개의 액정 셀(220)로 구성되어 있다.
도 4A에 도시하는 바와같이, 용기(10)는 액상 수지(24)로 채워져 있다. 그리고, 용기(10) 내에는, 반도체 소자가 다수개 형성되어 있는 반도체 웨이퍼(15)가 침지되어 있다. 이 때, 용기(10)의 윗쪽에는, 광원(140), 광학계(150), 포토마스크로서 사용하는 액정 패널(160)과 축소 투영 광학계(180)가 설치되어 있다. 이 경우, 액정 패널(160)의 개구부는, 액정 패널 제어 장치(170)에 의해서 제어되고, 이에 따라 비교적 넓은 범위에서 개구부의 형상을 설정할 수 있다. 그리고, 광원(140)으로부터 출사된 가시광(190)은, 광학계(150), 액정 패널(160)과 축소 투영 광학계(180)를 통해 반도체 웨이퍼(15)에 조사된다. 이 때, 액정 패널(160)에 형성된 패턴이 축소 투영 광학계(180)에서 축소되어 반도체 웨이퍼(15)에 투영된다. 이에 따라, 예를 들면 4개의 반도체 소자에 상당하는 영역(200)내에 있어서, 가시광(190)이 조사된 영역(200)의 액상 수지(24)를, 축소 투영된 액정 패널(160)의 패턴으로 경화시켜, 돌기 전극을 형성한다.
구체적으로는, 우선, 도 4C에 도시하는 바와같이, 36개의 액정 셀(220)로 1의 개구부(210)를 형성하고, 이 개구부를 도 4B에 도시하는 바와같이 배열하여 가시광(190)을 조사한다. 이 가시광(190)의 조사에 의해, 4개의 반도체 소자의 전극 단자 상에, 돌기 전극의 제1층이 형성된다.
다음에, 반도체 웨이퍼 또는 축소 노광 장치를, 4개의 반도체 소자마다 이동시키고, 상기와 같은 노광을 행한다. 그리고, 이 작업을 반복하여 반도체 웨이퍼(15)의 전면에 걸쳐 행함으로써, 돌기 전극의 제1층이 반도체 웨이퍼(15)의 각 반도체 소자의 전극 단자 상에 형성된다.
다음에, 반도체 웨이퍼(15)를 설정한 소정의 간격만큼 액상 수지(24) 내에 더 침강시킨다. 그리고, 상기와 마찬가지로 순차적으로 4개의 반도체 소자마다 노광하여, 돌기 전극의 제2층을 형성한다. 이 때, 액정 셀(220)을 구동하고, 예를 들면 제1층의 개구부의 형상보다 작은 형상으로 노광한다. 즉, 제1층의 개구부로서, 액정 셀(220)을 36개 이용해 형성하고, 제2층의 개구부로서 16개의 액정 셀로 형성하면, 예를 들면 각뿔대 형상의 돌기 전극을 형성할 수 있다.
또한, 상기에서는, 우선 반도체 웨이퍼 전체에 돌기 전극의 제1층을 형성하고, 그 후 그 위에 제2층을 형성해 돌기 전극을 완성시키는 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 4개의 반도체 소자마다 돌기 전극을 완성시켜, 순차적으로 반도체 웨이퍼 전체에 돌기 전극을 형성해도 된다.
또한, 본 실시의 형태에서는, 원뿔대 형상이나 각뿔대 형상의 돌기 전극을 형성하는 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 각뿔대 형상, 원기 둥 형상, 각기둥 형상, 원뿔 형상, 각뿔 형상이나 통 형상 등이어도 된다. 또한, 본 실시의 형태에서는, 돌기 전극이 복수의 층으로 이루어지고, 각 층이 순차적으로 작아지는 구성을 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 복수의 층이 동일한 형상이어도 되고, 또한, 순차적으로 커지는 구성 등, 임의의 구성으로 할 수 있다. 이들 돌기 전극의 형상이나 구성은, 상기 포토마스크의 개구부를 제어함으로써 용이하게 형성할 수 있다.
또, 본 실시의 형태에서는, 도전성 수지로 이루어지는 돌기 전극을 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 돌기 전극의 표면에 무전해 도금 등에 의해, 예를 들면 니켈, 구리, 주석이나 금 등의 도전성 피막을 형성해도 된다. 또한, 보호막 상에 레지스트막을 형성하고, 증착이나 스퍼터링 등에 의해 도전성 박막을 형성한 후, 레지스트막을 제거하여 돌기 전극의 표면에 도전성 피막을 형성해도 된다. 이에 따라, 돌기 전극에 의한 전극 단자와 접속 단자의 접속 저항을 작게 할 수 있다.
(제2의 실시의 형태)
도 5는, 본 발명의 제2의 실시의 형태에 관한 전자 부품 실장 구조체(30)의 구성을 나타내는 단면도이다. 그리고, 도 5에 도시하는 바와같이, 본 실시의 형태에 관한 전자 부품 실장 구조체(30)는, 돌기 전극(37)을 구성하는 복수의 층 중, 전극 단자(33)와 접하는 제1층째의 두께가 전극 단자(33)의 배치 위치에 따라 다른 점에서 제1의 실시의 형태와는 다르다. 그 외의 구성은 제1의 실시의 형태의 전자 부품 실장 구조체와 동일하므로, 설명을 생략하는 경우가 있다.
즉, 도 5에 도시하는 바와같이, 전자 부품 실장 구조체(30)는, 복수의 전극 단자(33)를 가지는 전자 부품(32)과, 전극 단자(33)에 대응하는 위치에 접속 단자(36)를 설치한 실장 기판(35)과, 전극 단자(33)와 접속 단자(36)를 접속하는 돌기 전극(37)을 구비한다. 그리고, 돌기 전극(37)은 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 형성되어 있다.
이하에서는, 전자 부품(32)으로서 베어 칩의 반도체 소자를 이용하는 경우를 예로서 설명하고, 전자 부품(32) 또는 반도체 소자(32)로 부르는 경우가 있다.
또, 본 실시의 형태에서는, 돌기 전극(37)은 원추대 형상으로, 높이(두께) 방향으로 3층으로 이루어지는 구성을 가지고, 제1층(37a, 37d), 제2층(37b) 및 제3층(37c)은, 동일한 재료에 의해 형성되어 있다. 그리고, 제1층(37a, 37b)의 두께가 전자 부품의 전극 단자의 배치 위치에서 다르다. 즉, 전자 부품(32)의 전극 단자(33)는, 단결정 실리콘 기재의 패드 형성면(도시하지 않음) 상에 직접 형성되어 있는 하단측 전극 단자(33a)와, 제1 보호막(34) 상에 형성되고 있는 상단측 전극 단자(33b)의 2종류로 이루어지고, 제1 보호막(34)의 두께분이 제1층의 높이의 차이가 된다. 그리고, 하단측 전극 단자(33a)에 형성된 제1층(37a)의 두께는, 상단측 전극 단자(33b)에 형성된 제1층(37d)의 두께에 비해 두껍게 하고, 제1층(37a)과 제1층(37d)의 표면의 위치에서는, 동일 평면으로 형성되어 있다.
또한, 제1층(37a, 37d) 상에 형성하는 제2층(37b)과 제3층(37c)의 두께를, 전부 동일하게 함으로써, 전극 단자(33)의 높이가 배치 위치에서 각각 달라도, 돌기 전극의 표면 위치에서는 모두 동일 평면이 된다.
또한, 본 실시의 형태에서는, 하단측 전극 단자(33a)와 상단측 전극 단자(33b)를 둘러싸도록 제2 보호막(38)이 형성되어 있는데, 반드시 형성할 필요는 없다. 또, 하단측 전극 단자(33a)와 상단측 전극 단자(33b)는, 도시하지 않은 배선에 의해 회로 형성면의 회로와 접속되어 있다.
본 실시의 형태에 의하면, 동일한 평면에 형성된 높이 편차가 없는 돌기 전극(37)에 의해, 전자 부품(32)과 실장 기판(35)을 작은 가압력으로 접속할 수 있다. 이 때문에, 예를 들면 회로 형성면 상에 전극 단자를 설치한 경우에도, 가압력에 의한 전자 부품의 회로 형성면의 회로의 손상을 방지할 수 있다. 특히, 반도체 소자의 배선 패턴의 미세화에 대응하기 위해서, 기계적 강도가 작은, 예를 들면 SiOC 등의 저유전율의 유전체 재료를 절연막으로서 이용해도, 절연막을 손상시키지 않고 신뢰성이 높은 실장을 실현할 수 있다.
또, 돌기 전극(37)은, 유연성을 갖춘 도전성 수지로 이루어지는 원뿔대 형상을 가지고, 또한 돌기 전극(37)과 접속 단자(36)는 접촉에 의해 전기적으로 접속되어 있다. 이 때문에, 유연성을 가지는 돌기 전극에 의해, 열 충격이나 기계적 충격에 의한 응력을 흡수하고, 접속 불량이 생기기 어려운 신뢰성이 뛰어난 전자 부품 실장 구조체를 얻을 수 있다. 또, 배치 높이가 다른 전극 단자와 접속 단자를 확실히 접속함과 더불어, 미소한 직경으로 어스펙트비가 큰 돌기 전극을 용이하게 형성할 수 있으므로, 반도체 소자나 실장 기판의 휘어짐을 흡수하고, 또한, 예를 들면 돌기 전극당 1gf∼5gf의 저 하중에서의 접속을 실현할 수 있다.
이하에, 본 발명의 실시의 형태에 관한 전자 부품 실장 구조체의 제조 방법 에 대해서 설명한다.
우선, 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 이루어지는 돌기 전극(37)을, 전자 부품(32)의 전극 단자(33) 상에 형성한다. 또한, 본 실시의 형태의 경우에는, 전자 부품(32)의 전극 단자(33) 상에 형성한 예로 설명하는데, 실장 기판(35)의 접속 단자(36)에 형성해도 된다.
다음에, 전극 단자(33) 상에 형성된 전자 부품(32)의 돌기 전극(37)을 통해, 실장 기판(35)의 접속 단자(36)와 전자 부품(32)의 전극 단자(33)를 위치 맞춤한다. 또한, 위치 맞춤 전에, 접속 단자(36)가 형성된 실장 기판(35)의 면 상에 절연성 수지(39)를 형성해 둔다.
다음에, 전자 부품(32)을 가압하고, 전자 부품(32)의 전극 단자(33)와 실장 기판(35)의 접속 단자(36)를 돌기 전극(37)을 통해 압접(壓接)하여 접속한다. 이 때, 전자 부품(32)의 가압에 의해 절연성 수지(39)는 접속 단자(36)와 돌기 전극(37)의 계면으로부터 배제되고, 최종적으로 돌기 전극(37)과 접속 단자(36)가 접촉하여 전기적으로 접속된다. 또한, 접속은, 가열하면서 압압해도 된다. 가열에 의해, 돌기 전극(37)이, 연화(저탄성화)되고, 저하중에서의 압접이 가능해진다. 또, 절연성 수지(39)의 가교 반응도 개시되기 때문에, 압접한 상태로 경화되고, 절연성 수지(39)의 경화 수축에 의해, 두께 방향으로 더욱 압접할 수 있다. 그 결과, 전자 부품(32)의 전극 단자(33)와 실장 기판(35)의 접속 단자(36)의 접속 저항을 더욱 저감시킬 수 있다.
다음에, 상기 상태에서, 절연성 수지(39)를 가열해 경화시킨다. 이에 따라, 전자 부품(32)과 실장 기판(35)이 접착 고정된다. 이상의 단계에 의해, 전자 부품 실장 구조체(30)가 제작된다.
또한, 본 실시의 형태에서는, 미리 절연성 수지(39)를 실장 기판(35) 상에 형성한 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 전자 부품(32)과 실장 기판(35)을 위치 맞춤하여 가압하고, 돌기 전극(37)과 접속 단자(36)를 접속한 후, 전자 부품(32)과 실장 기판(35)의 사이에 절연성 수지(39)를 충전해도 된다.
이하에, 본 실시의 형태의 포인트인 돌기 전극(37)의 제조 방법에 대해서, 도 6A부터 도 7B를 이용해 설명한다.
도 6A와 도 6B 및 도 7A와 도 7B는, 돌기 전극(37)의 제조 방법의 주요 단계를 설명하는 단면도이다. 그리고, 도 6A는 돌기 전극(37)의 제1층(37a, 37d)의 형성 단계를 나타내는 단면도이고, 도 6B는 돌기 전극(37)의 제2층(37b)의 형성 단계를 도시하는 단면도이다. 또, 도 7A는 돌기 전극(37)의 제3층(37c)의 형성 단계를 도시하는 단면도이고, 도 7B는 돌기 전극(37)을 형성한 상태의 전자 부품(32)의 단면도이다.
우선, 도 6A에 도시하는 바와같이, 용기(20)에, 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지(24)를, 적어도 전자 부품(32)의 전극 단자(33)가 침지될 정도 이상의 높이까지 넣는다. 그리고, 용기(20)는 외주부(22)와 액상 수지(24)를 경화하기 위한 가시광이 투과하는, 예를 들면 석영이나 폴리에틸렌텔레프탈레이트 등의 투명 부재로 이루어지는 저부(21)로 일체로 구성되어 있다.
다음에, 도 6A에 도시하는 바와같이, 전자 부품(32)의 주면에 형성된 전극 단자(33) 중, 상단측 전극 단자(33b)와 저부(21)의 간격(T4)을 돌기 전극(37)의 제1층(37d)의 두께로 설정한다. 이 때, 하단측 전극 단자(33a)와 저부(21)는, 간격(T4)보다 큰 간격(T3)으로 대향하게 된다. 또한, 저부(21)의 아래쪽에는, 예를 들면, 액정 패널 등의 포토마스크(40)가 설치되고, 그 포토마스크(40)에는 돌기 전극(37)의 제1층(37a, 37b)을 형성하는 형상의 제1의 개구부(40a)가 개구되어 있다. 그리고, 포토마스크(40)의 제1의 개구부(40a)를 통해 가시광(41)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이에 따라, 전극 단자(33)와 저부(21)의 사이에 있는 액상 수지(24)가 경화하고, 돌기 전극(37)의 제1층(37a, 37d)이 형성된다. 이 때, 반도체 소자(32)의 하단측 전극 단자(33a)에서는, 간격(T3)에 상당하는 두께의 제1층(37a)이 형성되고, 상단측 전극 단자(33b)에서는, 간격(T4)에 상당하는 두께의 제1층(37d)이 형성된다. 그 결과, 돌기 전극의 제1층(37a, 37d)의 표면은 동일 평면으로 형성된다.
다음에, 도 6B에 도시하는 바와같이, 전자 부품(32)을 끌어올리고, 돌기 전극(37)의 제1층(37a, 37d)과 저부(21)의 간격(T5)을 돌기 전극(37)의 제2층(37b)의 두께로 설정한다. 그리고, 도 6A와 동일하게 하여, 포토마스크(40)를 통해 가시광(41)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이 때, 포토마스크(40)에는, 제1의 개구부(40a)보다 작은 개구부의 형상을 가지는 제2의 개구부(40b)가 형성되어 있다. 이에 따라, 제1층(37a, 37d)과 저부(21)의 사이에 있는 액상 수지(24)가 경화되고, 돌기 전극(37)의 제2층(37b)이 형성된다.
다음에, 도 7A에 도시하는 바와같이, 전자 부품(32)를 더 끌어올리고, 돌기 전극(37)의 제2층(37b)과 저부(21)의 간격(T6)을 돌기 전극(37)의 제3층(37c)의 두께로 설정한다. 그리고, 도 6A와 동일하게 하여, 포토마스크(40)를 통해 가시광(41)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이 때, 포토마스크(40)에는, 제2의 개구부(40b)보다 작은 개구부의 형상을 가지는 제3의 개구부(40c)가 형성되어 있다. 이에 따라, 제2층(37b)과 저부(21)의 사이에 있는 액상 수지(24)가 경화되고, 돌기 전극(37)의 제3층(37c)이 형성된다.
다음에, 용기(20)로부터 전자 부품(32)을 꺼내, 세정하여 불필요한 액상 수지를 제거함으로써, 도 7B에 도시하는 것과 같은, 표면이 동일 평면으로 형성된 돌기 전극(37)을 구비한 전자 부품, 즉 반도체 소자(32)를 얻을 수 있다.
또한, 본 실시의 형태에서 이용되는 포토마스크(40)도, 제1의 실시의 형태와 동일하게 액정 패널을 이용할 수 있다. 또한, 포토마스크(40)로서 액정 패널을 이용하고, 이 액정 패널을 투과한 광 상을 축소 투영하여 액상 수지(24)에 조사하는 축소 투영 노광법으로 돌기 전극을 형성해도 된다.
또, 본 실시의 형태에서는, 원뿔대 형상의 돌기 전극(37)을 형성하는 예로 설명했지만, 이에 한정되지 않고, 제1의 실시의 형태와 마찬가지로, 예를 들면 각뿔대 형상, 원기둥 형상, 각기둥 형상, 원뿔 형상, 각뿔 형상 혹은 통형상 등이어도 된다. 또한, 본 실시의 형태에서는, 돌기 전극이 복수의 층으로 이루어지고, 각 층이 순차적으로 작아지는 구성을 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 복수의 층이 동일한 형상이어도 되고, 또한, 순차적으로 커지는 구성 등, 임의의 구성으로 할 수 있다. 이들 돌기 전극의 형상이나 구성은, 상기 포토마스 크의 개구부를 제어함으로써 용이하게 형성할 수 있다.
또, 본 실시의 형태에서는, 도전성 수지로 이루어지는 돌기 전극을 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 돌기 전극의 표면에 무전해 도금 등에 의해, 예를 들면 니켈, 구리, 주석이나 금 등의 도전성 피막을 형성해도 된다. 또한, 보호막 상에 레지스트막을 형성하고, 증착이나 스퍼터링 등에 의해 도전성 박막을 형성한 후, 레지스트막을 제거하여 돌기 전극의 표면에 도전성 피막을 형성해도 된다. 이에 따라, 돌기 전극에 의한 전극 단자와 접속 단자의 접속 저항을 작게 할 수 있다.
이하에, 본 발명의 제2의 실시의 형태에 관한 전자 부품 실장체 구조체의 별도의 예에 대해서, 도 8을 이용해 설명한다.
도 8은 본 발명의 제2의 실시의 형태에 관한 전자 부품 실장 구조체의 별도의 예를 나타내는 단면도이다. 그리고, 도 8에 도시하는 바와같이, 본 실시의 형태에 관한 전자 부품 실장 구조체(65)는, 전자 부품(50)이 반도체 칩(51)을 배선 기판(54)에 실장한 패키지 구성으로 이루어지고, 이를 실장 기판(62)과 배선 기판(54)에 설치한 돌기 전극(60)으로 접속하는 것을 특징으로 하는 것이다.
즉, 도 8에 도시하는 바와같이, 전자 부품 실장 구조체(65)는, 복수의 전극 단자(57)를 가지는 전자 부품(50)과, 전극 단자(57)와 대응하는 위치에 접속 단자(63)를 설치한 실장 기판(62)과, 전극 단자(57)와 접속 단자(63)를 접속하는 돌기 전극(60)을 구비한다. 그리고, 전자 부품(50)의 전극 단자(57)와 실장 기판(62)의 접속 단자(63)가, 돌기 전극(60)에 의해 접속되어 있다. 또한, 돌기 전 극(60)은 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 형성되어 있다.
여기서, 전자 부품(50)은, 반도체 칩(51)이 다이본드재(53)에 의해 배선 기판(54)에 다이본딩되어 있다. 그리고, 반도체 칩(51)의 전극 단자(52)와 배선 기판(54)의 접속 단자(55)를, 예를 들면 와이어본딩 등을 이용하여, 금 등의 금속 세선(58)으로 접속하고, 실링 수지(59)에 의해 실링한 구성을 가진다. 또, 배선 기판(54)은, 반도체 칩(51)측의 접속 단자(55)와 반대측에 형성되어 있는 전극 단자(57)가 관통 도체(56)에 의해 접속된 다층 배선 구성으로 이루어진다. 이 때, 전극 단자(57)는, 예를 들면 배선 기판(54)의 전면에 일정한 배열 피치로 형성되어 있다.
그리고, 전자 부품(50)과 실장 기판(62)의 사이에 절연성 수지(61)가 충전되고, 절연성 수지(61)에 의해 전자 부품(50)과 실장 기판(62)이 접착 고정되어 있다.
또, 돌기 전극(60)은 원뿔대 형상으로, 높이(두께) 방향으로 3층으로 이루어지는 제1층(60a), 제2층(60b) 및 제3층(60c)으로 형성되어 있다.
또한, 일반적으로 패키지 구성의 전자 부품(50)은, 실장 시의 수지 실링 단계에서의 열 팽창 계수의 차이에 의해, 도 8에 도시하는 바와같이 배선 기판(54)이 휘어지는 등, 변형된 형상이 되는 경우가 많다. 그 결과, 배선 기판과 접속할 때, 접속 불량이나 과대한 가압력에 의해 반도체 소자에 손상을 주는 경우가 있다.
그러나, 본 실시의 형태의 전자 부품 실장 구조체(65)에 의하면, 패키지화한 전자 부품(50)이, 휘어짐 등의 변형을 한 경우에도, 변형에 따라 돌기 전극(60)의 표면을 동일 평면으로 형성함으로써, 접속 불량을 막고, 또한 작은 가압력으로 실장 기판(62)의 접속 단자(63)와 접속할 수 있다. 예를 들면, 휘어진 상태 등의 변형량이 50㎛인 경우, 돌기 전극의 높이를, 반도체 소자의 중앙부에서 70㎛로 하고, 각부에서 20㎛로 하여 형성하면 좋다. 또한, 돌기 전극(60)은 제2의 실시의 형태와 동일하게 형성할 수 있으므로, 동일한 효과를 동시에 얻을 수 있다.
또한, 상기 전자 부품 실장 구조체(65)나 돌기 전극(60)은, 제2의 실시의 형태와 동일한 제조 방법으로 제작할 수 있으므로 설명은 생략한다.
또한, 제1의 실시의 형태와 제2의 실시의 형태에서는, 전자 부품과 실장 기판의 사이에 절연성 수지를 충전해 접착 고정하는 구조를 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 이방 도전성 수지를 이용하여, 접속과 접착 고정을 행해도 된다. 구체적으로는, 전자 부품과 실장 기판을 위치 맞춤하기 전에, 전극 단자가 형성된 전자 부품의 면 상 또는 접속 단자가 형성된 실장 기판의 면 상에 이방 도전성 수지를 형성하고, 접속 후, 이방 도전성 수지를 경화시켜, 전자 부품과 실장 기판을 접속함과 더불어 접착 고정한다. 이 방법에 의해, 전자 부품과 실장 기판의 사이의 접착을 확실하게, 또한 보다 강고하게 할 수 있으므로 접속 신뢰성이 향상된다. 또, 도전성 수지로 이루어지는 돌기 전극은 접착성이 특별히 요구되지 않게 되므로, 감광성 수지 등의 선택의 자유도를 크게 할 수 있다.
또, 제1의 실시의 형태와 제2의 실시의 형태에 있어서는, 실장 기판으로서, 아라미드 다층 기판, PET(폴리에틸렌텔레프탈레이트)나 유리 에폭시 수지 등의 수 지 기재, 세라믹 기재 또는 단결정 실리콘 기재를 이용해 형성된 회로 기판을 이용할 수 있다.
(제3의 실시의 형태)
도 9는, 본 발명의 제3의 실시의 형태에 관한 전자 부품 실장 구조체(70)의 구성을 나타내는 단면도이다. 도 9에 도시하는 바와같이, 전자 부품 실장 구조체(70)는, 복수의 전극 단자(73)를 가지는 전자 부품(72)과, 전극 단자(73)에 대응하는 위치에 접속 단자(76)를 설치한 실장 기판(75)과, 전극 단자(73)와 접속 단자(76)를 접속하는 돌기 전극(77)을 구비한다. 그리고, 돌기 전극(77)은, 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 형성되어 있다. 여기서, 도전성 수지의 구성 재료나 물성 등은, 제1의 실시의 형태와 동일하므로 생략한다.
또, 본 실시의 형태에서는, 돌기 전극(77)은 거의 원기둥 형상으로, 실질적으로 층상 구성은 되어 있지 않다. 또한, 전자 부품(72)과 실장 기판(75)의 사이에 절연성 수지(78)가 충전되고, 이 절연성 수지(78)에 의해 전자 부품(72)과 실장 기판(75)이 접착 고정되어 있다.
또, 본 실시의 형태에서는, 전자 부품(72)으로서 베어 칩의 반도체 소자를 이용하는 경우를 예로서 설명하고, 전자 부품(72) 또는 반도체 소자(72)로 부르는 경우가 있다. 그리고, 전자 부품(72)은 제1의 실시의 형태에서 설명한 전자 부품(2)과 기본적인 구성은 동일하고, 전극 단자(73)와 이들을 둘러싸도록 보호막(74)이 형성되어 있다. 다만, 이 보호막(74)은 반드시 필요한 것은 아니다.
또, 실장 기판(75)은 가시광을 투과하는 투명 기재와, 이 투명 기재 표면 상에 형성되고, 적어도 가시광을 투과하는 투명 도전성 박막으로 이루어지는 접속 단자(76)를 구비한다. 그리고, 이 실장 기판(75)에 의해, 실장 기판(75)과 전자 부품(72)을 설정한 간격으로 유지된 가시광에 감광하는 감광성 수지와 도전성 필러로 이루어지는 도전성 수지를, 포토마스크를 통해 노광함으로써 형성된 전극 단자(73)와 접속 단자(76)를 일체적으로 접속하는 돌기 전극을 가지고 있다.
본 실시의 형태의 전자 부품 실장 구조체(70)에 의하면, 돌기 전극(77)이 유연성을 가지는 도전성 수지로 이루어지므로, 열 충격이나 기계적 충격에 의한 응력을 흡수하고, 접속 불량이 생기기 어려운 신뢰성이 뛰어난 전자 부품 실장 구조체를 얻을 수 있다.
또, 돌기 전극(77)이 전자 부품(72)의 전극 단자(73)와 실장 기판(75)의 접속 단자(76)간에서, 도전성 수지의 노광에 의해 일체적으로 형성되므로, 전자 부품(72)을 실장 기판(75)에 가압력을 가해 실장할 필요가 없다. 그 결과, 예를 들면 전자 부품(72)인 반도체 소자의 회로 형성면 상에 전극 단자(73)를 설치한 경우에도, 가압력에 의한 회로 형성면의 회로의 손상을 미연에 방지할 수 있다. 특히, 고주파 용도에 대응하는 기계적 강도가 낮은 저유전율의 절연막을 가지는 반도체 소자에 대해서도, 반도체 소자에 손상을 주지 않고, 특성의 변동이 작은 전자 부품 실장 구조체를 실현할 수 있다. 이 때문에, 액정 디스플레이나 EL 디스플레이 등의 디스플레이 기판 상에의 드라이버 IC 등의, 저가중에서의 실장이 요망되는 경우, 특히 유효하다.
이하에, 본 발명의 제3의 실시의 형태에 관한 전자 부품 실장 구조체의 제조 방법에 대해서, 도 10A부터 도 11B를 이용해 설명한다.
도 10A와 도 10B 및 도 11A와 도 11B는, 본 발명의 제3의 실시의 형태의 전자 부품 실장 구조체(70)의 제조 방법의 주요 단계를 설명하는 도면이다. 그리고, 도 10A는 전자 부품(72)과 실장 기판(75)을 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지(24) 중에 침지시킨 상태를 나타내는 단면도이다. 도 10B는 제1의 광 강도를 가지는 가시광(80)을 조사하고, 돌기 전극(77)의 제1층(77a)을 형성한 상태를 나타내는 단면도이다. 또, 도 11A는 제2의 광 강도를 가지는 가시광(81)을 조사하고, 돌기 전극(77)의 제2층(77b)을 형성한 상태를 나타내는 단면도이다. 또한, 도 11B는 제3의 광 강도를 가지는 가시광(82)을 조사하고, 돌기 전극(77)의 제3층(77c)을 형성하고, 전극 단자(73)와 접속 단자(76)를 접속한 상태를 나타내는 단면도이다.
우선, 도 10A에 도시하는 바와같이, 외주부(22)와 액상 수지(24)를 경화시키기 위한 가시광이 투과하는, 예를 들면 석영 등의 투명 부재로 이루어지는 저부(21)로 일체로 구성된 용기(20)에, 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지(24)를 충전한다. 그리고, 전자 부품(72)의 전극 단자(73)와 실장 기판(75)의 접속 단자(76)가 대향하도록 위치 맞춤하고, 돌기 전극(77)으로서 필요한 높이분만큼의 간격(T7)을 형성한 상태에서, 전자 부품(72)과 실장 기판(75)을 액상 수지(24) 중에 침지시킨다. 이 때, 전자 부품(72)과 실장 기판(75)은, 지그(jig)(도시하지 않음)에 의해 간격(T7)을 유지하도록 고정되어 있 다.
다음에, 도 10B에 도시하는 바와같이, 용기(20)의 저부(21)의 아래쪽에는, 예를 들면 액정 패널 등의 포토마스크(79)가 설치되고, 포토마스크(79)에는, 돌기 전극(77)을 형성하기 위한 형상을 가지는 개구부(79a)가 개구되어 있다. 또한, 이 개구부(79a)는, 전극 단자(73)의 형상과 거의 동일한 형상으로 하고 있다. 그리고, 포토마스크(79)의 개구부(79a)를 통해 제1의 광 강도를 가지는 가시광(80)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이에 따라, 전극 단자(73)와 저부(21)의 사이에 있는 액상 수지(24)의 일부가 경화되고, 돌기 전극(77)의 제1층(77a)이 형성된다. 또한, 이 제1층(77a)의 두께는, 가시광(80)의 제1의 광 강도, 조사 시간이나 도전성 수지의 구성 재료 등에 의존한다.
다음에, 도 11A에 도시하는 바와같이, 전자 부품(72), 실장 기판(75)과 포토마스크(79)의 위치 관계를 고정한 채로, 포토마스크(79)의 개구부(79a)를 통해 제2의 광 강도를 가지는 가시광(81)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이 때, 가시광(81)의 제2의 광 강도는, 제1의 광 강도보다 크게 설정한다. 이에 의해, 개구부(79a)를 통과한 가시광(81)은, 전극 단자(73)와 저부(21)의 사이에서 경화된 제1층(77a)을 투과하고, 그 위의 액상 수지(24)의 일부를 경화시켜, 돌기 전극(77)의 제2층(77b)이 형성된다. 또한, 이 제2층(77b)의 두께도, 가시광(81)의 제2의 광 강도, 조사 시간이나 도전성 수지의 구성 재료 등에 의존한다.
다음에, 도 11B에 도시하는 바와같이, 전자 부품(72), 실장 기판(75)과 포토마스크(79)의 위치 관계를 고정한 채로, 포토마스크(79)의 개구부(79a)를 통해 제3 의 광 강도를 가지는 가시광(82)을, 저부(21)로부터 액상 수지(24)에 조사한다. 이 때, 가시광(82)의 제3의 광 강도는, 제2의 광 강도보다 크게 설정한다. 이에 따라, 개구부(79a)를 통과한 가시광(82)은 전극 단자(73)와 저부(21)의 사이에서 경화된 제1층(77a)과 제2층(77b)을 투과하고, 그 위의 액상 수지(24)의 일부를 경화시켜, 돌기 전극(77)의 제3층(77c)이 형성된다. 또한, 제3층(77c)의 두께는, 제2층(77b) 상에 잔존하는 액상 수지(24)의 두께가 작은 경우에는, 가시광(82)의 제3의 광 강도에는 거의 의존하지 않는다. 그러나, 이 영역에 존재하는 액상 수지(24)를 확실하게 경화시키기 위해서는 충분히 큰 광 강도의 가시광을 조사하는 것이 바람직하다.
이상의 단계에 의해, 제1층(77a), 제2층(77b)과 제3층(77c)으로 이루어지는 돌기 전극(77)을 통해, 전자 부품(72)의 전극 단자(73)와 실장 기판(75)의 접속 단자(76)가 접속된다.
다음에, 전자 부품(72)의 전극 단자(73)와 실장 기판(75)의 접속 단자(76)를 돌기 전극(77)을 통해 일체화한 상태에서, 용기(20)로부터 꺼내, 세정하여 불필요한 액상 수지(24)를 제거한다. 그리고, 필요에 따라서, 돌기 전극(77)에 의해 형성된 간극(간격(T7)) 영역에 절연성 수지(78)를 주입하여 경화시키고, 전자 부품(72)과 실장 기판(75)의 사이를 접착 고정하여 전자 부품 실장 구조체(70)가 제작된다. 이에 따라, 보다 강력하게 전자 부품과 실장 기판이 일체화되므로 열충격이나 기계적 충격력을 받아도 접속 불량의 발생을 더욱 억제할 수 있어, 신뢰성을 높일 수 있다.
또한, 본 실시의 형태에서는, 광 강도를 계단형상으로 증가시켜 예를 들면 3층의 돌기 전극(77)으로 형성한 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 개구부(79a)의 크기가 일정하고, 또한 도전성 수지 재료 등이 동일하기 때문에, 도 9에 도시한 것처럼 명확한 층 구성이 되지 않는 경우도 있다. 또, 광 강도를 연속적으로 증가시키면서 조사하여 돌기 전극을 형성해도 된다.
또한, 본 실시의 형태에서 이용되는 포토마스크(79)도, 제1의 실시의 형태와 마찬가지로 액정 패널을 이용할 수 있다. 또한, 포토마스크(79)로서 액정 패널을 이용하고, 이 액정 패널을 투과한 광 상(像)을 축소 투영하여 액상 수지(24)에 조사하는 축소 투영 노광법으로 돌기 전극을 형성해도 된다. 또, 다양한 박막 디바이스의 형성 프로세스에 이용되는 일반적인 포토마스크를 이용해도 된다.
또한, 제1의 실시의 형태부터 제3의 실시의 형태에 있어서, 포토마스크로서 액정 패널을 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 각각의 개구부의 형상에 맞춘 복수의 포토마스크를 준비하고, 개구부의 형상에 맞추어 바꾸어 노광해 복수의 층으로 이루어지는 돌기 전극을 형성해도 된다.
또, 제1의 실시의 형태부터 제3의 실시의 형태에 있어서는, 도전성 수지로서, 가시광에 감광하는 감광성 수지와 도전성 필러를 포함하는 1종류의 액상 수지로 돌기 전극을 제작하는 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 제1의 실시의 형태에서 설명한 각종 도전성 수지를 조합하고, 경도, 탄성률 또는 도전율 중 적어도 1개가 다른 층형상의 돌기 전극을 제작해도 된다. 즉, 경도, 탄성률 또는 도전율이 다른 복수의 액상 수지를 준비하고, 이들 액상 수지에 전자 부품 을 바꿔 넣어 노광하고, 다른 특성의 층을 가지는 돌기 전극을 형성해도 된다. 일례를 나타내면, 돌기 전극의 선단부의 은 입자를 82 중량％로 하고, 전극 단자 근방의 은 입자를 87중량％로 형성한다. 이 때, 돌기 전극의 선단부의 탄성률은 100MPa이고, 전극 단자 근방의 탄성률은 800MPa로 된다. 이에 따라, 돌기 전극의 선단부는, 저하중에서의 변형이 더욱 용이해진다. 즉, 전자 부품과 실장 기판의 열팽창 계수의 차이나 전자 부품의 절연막 등의 기계적 강도에 따라, 저하중에서의 변형이나 접속 저항 등을 최적화한 돌기 전극을 형성할 수 있다. 그 결과, 전극 단자와 접속 단자간의 접속 불량을 더욱 억제하고, 높은 신뢰성의 전자 부품 실장 구조체를 얻을 수 있다.
또, 제1의 실시의 형태부터 제3의 실시의 형태에 있어서는, 광으로서 가시광을 이용해 돌기 전극을 형성하는 예로 설명했는데, 이에 한정되지 않는다. 예를 들면, 자외광이나 피크 감도가 500nm 이하에서 감광하는 감광성 수지를 이용해 돌기 전극을 형성해도 된다. 이 때, 액정 셀을 이용한 포토마스크가 아니라, 포토리소그래피 등으로, 통상 이용되고 있는 포토마스크를 이용하는 것이, 액정의 열화에 의한 생산성의 저하를 피하기 위해서 바람직하다.
이하에, 실시예를 이용하여, 상기 각 실시의 형태에서 형성되는 돌기 전극의 특성 및 도전성 수지의 형성 조건 등에 대해서, 구체적으로 설명한다. 또한, 본 발명은, 이하의 실시예에 한정되는 것은 아니다.
(실시예 1)
상기 실시의 형태에 따라서, 5㎜각의 반도체 소자의 전극 단자 상에, 피라미 드 형상의 돌기 전극을 형성했다.
여기서, 이하와 같은 다관능성 모노머, 단관능성 모노머 및 광 중합 개시제를 포함하는 감광성 수지와, 도전성 필러를 혼합해 조제한, 도전성 수지를 이용했다. 도전성 필러로서, 평균 입경 3㎛의 은 미립자(40중량부)와 평균 입경 1.3㎛의 은 미립자(20중량부)의 2종류를 이용했다. 감광성 수지에 포함되는 다관능성 모노머로는, 디펜타에리스리톨헥사아크릴레이트(30중량부) 및 트리메틸올프로판트리아크릴레이트(10중량부)를 이용했다. 단관능성 모노머로는, 메타크릴산메틸(2.55중량부) 및 아크릴산부틸(2.55중량부)을 이용했다. 광 중합 개시제로서 아세트페논 유도체(3중량부)를 이용했다.
이 때, 도전성 수지로 이루어지는 돌기 전극을 형성하는 액상 수지의 점도는 25℃에서, 콘 플레이트형 점토계를 이용해 측정한 바, 0.8Pa·s였다.
또, 반도체 소자로는, 세로 방향 및 가로 방향에 있어서, 200㎛의 피치로 각 10개씩, 합계 100개의 전극 단자가 형성되어 있는 것을 이용했다.
우선, 소정의 용기의 액상 수지를 채우고, 반도체 소자의 전극 단자면을 아래로 하여 스테이지 상에 장착하여 용기 중에 침지시켰다. 이 때, 반도체 소자의 전극 단자면과 용기의 투명 부재의 간격을 10㎛로 조정했다. 이에 따라, 반도체 소자의 전극 단자면과 투명 부재의 간극에 액상 수지가 흘러들어, 투명 부재와 반도체 소자의 사이에 두께 10㎛의 액상 수지를 개재시켰다.
그리고, 포토마스크로서 개구부의 형상이 컴퓨터에 의해 제어되는 액정 패널을 이용했다. 액정 패널에는, 70㎛각의 정방형의 제1의 개구부를, 200㎛의 피치 로, 세로 방향 및 가로 방향으로, 각각 각 10개씩, 합계 100개 배치했다.
노광면과 반도체 소자의 표면의 사이에 개재하는 액상 수지에, 예를 들면 파장 436nm의 초고압 수은등에 의해 500mJ/㎠의 에너지의 광을 조사하고, 상면이 70㎛각의 정방형이고, 두께가 10㎛인 돌기 전극의 제1층을 형성했다.
다음에, 스테이지를 Z축 상향으로, 다시 10㎛만큼 이동시켜, 투명 부재와 제1층의 사이에, 두께 10㎛의 액상 수지를 개재시켰다. 액정 패널을, 70㎛각의 정방형으로부터 62㎛각의 정방형으로 변경하여 제2의 개구부를 형성했다. 다시, 초고압 수은등에 의해 450mJ／㎠의 에너지로 광을, 제1층 상에 공급된 액상 수지에 조사했다. 이렇게 하여, 제1층 상에, 상면이 62㎛각의 정방형이고, 두께가 10㎛인 제2층을 형성했다.
이 조작을, 액정 패널의 개구부의 치수를 54㎛각, 46㎛각으로 변경하여 행하고, 저면이 70㎛각의 정방형이며, 높이가 40㎛인 피라미드 형상의 4층의 적층막으로 이루어지는 돌기 전극을 형성했다.
반도체 소자를 용기로부터 꺼내고, 그 표면을 에어 블로우(air-blow)에 의해서, 클리닝하고, 미경화의 액상 수지를 제거했다. 이 후, 형성한 돌기 전극을, 270℃에서 2시간 열처리했다. 이와 같이 하여, 반도체 소자의 전극 단자 상에, 피라미드 형상의 돌기 전극을 형성했다.
얻어진 돌기 전극은, 변형이 거의 없는 피라미드 형상인 것이 확인되었다. 각 돌기 전극은, 그 높이가 고르다.
또, 그 돌기 전극의 저항을, 저항율 측정기를 이용해 계측한 바, 50mΩ였다.
상기에서, 반도체 소자의 전극 단자 상에, 액정 패널을 포토마스크로 한 노광에 의해, 반도체 소자의 복수의 전극 단자 상에, 일괄하여, 피라미드 형상의 돌기 전극을 형성할 수 있었다. 또한, 고밀도 실장에 있어서의 적층화된 돌기 전극을, 반도체 소자 등의 전극 단자 표면에 형성할 수도 있다.
이하의 실시예에서는, 도전성 수지에 포함되는 도전성 필러의 평균 입경과 도전성 수지에 조사되는 광의 에너지를 변화시켰을 때의 도전성 수지의 경화 깊이의 변화, 및 도전성 수지에 있어서의 도전성 필러의 양과 광의 에너지를 변화시켰을 때의 도전성 수지의 경화 깊이의 변화에 대해 조사했다.
(실시예 2)
돌기 전극을 형성하는 액상 수지에 조사되는 광의 에너지와, 액상 수지에 포함되는 도전성 필러의 평균 입경과, 액상 수지의 경화 깊이의 관계에 대해 조사했다.
이하와 같은 도전성 필러 및 감광성 수지를 이용해 실시예 1과 동일하게 하여, 액상 수지를 조제했다. 도전성 필러로는, 구형상의 은 입자를 이용하고, 그 평균 입경은, 0.31㎛, 3.0㎛, 및 7.0㎛로 했다.
감광성 수지로는, 우레탄아크릴레이트올리고머, 아크릴레이트모노머, 벤질디메틸케탈, 및 소수성(疎水性) 폴리머를 이용했다. 이 때, 25℃에서, 콘 플레이트형 점토계를 이용해 측정한 바, 액상 수지의 점도는, 0.8Pa·s였다.
도전성 필러와 감광성 수지의 혼합비는, 중량비로, 50：50으로 했다.
상기와 같이 하여 얻어진 도전성 수지를 형성하는 액상 수지에 소정의 에너 지의 광을 조사해 경화시키고, 이 때의 경화 깊이를 측정했다. 조사되는 광의 에너지는, 0.5J／㎠, 1J／㎠, 5J／㎠ 또는 10J／㎠로 했다.
얻어진 결과를 도 12에 도시한다. 도 12에서, 도전성 필러의 평균 입경이 3㎛까지는, 그 평균 입경이 클수록, 경화 깊이가 깊어지는 것을 알 수 있다. 이는 도전성 필러간의 공극이 크기 때문이라고 생각된다. 한편, 도전성 필러의 평균 입경이 3㎛보다 커지면, 도전성 필러가, 광의 투과를 방해하므로, 경화 깊이가 서서히 얕아지는 것을 알 수 있다.
(실시예 3)
본 실시예에서는, 액상 수지에 포함되는 도전성 필러의 양과, 그 액상 수지에 조사되는 광의 에너지와, 그 액상 수지의 경화 깊이의 관계에 대해서 조사했다.
액상 수지에 포함되는 은 입자의 양을, 30중량％, 40중량％, 50중량％, 60중량％ 또는 70중량％로 한 이외, 실시예 2와 동일하게 하여, 액상 수지를 조제했다. 여기서, 이용한 은 입자의 평균 입경은, 3㎛였다.
상기와 같이 하여 얻어진 각 액상 수지를 이용해, 그 액상 수지에 조사되는 광의 에너지를 변화시켜, 이 때의 경화 깊이를 측정했다.
얻어진 결과를, 도 13에 도시한다. 도 13에서, 예를 들면 광의 에너지가 200mJ／㎠인 경우에는, 액상 수지에 있어서의 도전성 필러의 양이 50중량％여도, 경화 깊이는 60㎛인 것을 알 수 있다.
본 발명의 전자 부품 실장 구조체는, 어스펙트비가 크고 유연성이 있는 돌기 전극을 통해 전자 부품과 실장 기판을 접속할 수 있으므로, 열 충격이나 기계적 충격력 등이 작용해도 높은 신뢰성이 요구되는 다양한 전자 기기, 특히 휴대용 전자기기 분야에 유용하다.

Claims (18)

  1. 복수의 전극 단자를 가지는 전자 부품과,
    상기 전극단자 이외의 상기 전자부품의 표면에 형성된 보호막과,
    상기 전극 단자에 접속되는 접속 단자를 설치한 실장 기판과,
    상기 전극 단자와 상기 접속 단자를 접속하는 돌기 전극을 구비하고,
    상기 전극 단자와 상기 접속 단자가, 상기 돌기 전극에 의해 접속되고,
    상기 돌기 전극은, 광에 감광하는 감광성 수지와 평균 입경 1.5㎛ 내지 3㎛의 입경의 입상 은필러를 80중량％ 내지 90중량％ 포함하는 도전성 수지로 이루어지는 것을 특징으로 하는 전자 부품 실장 구조체.
  2. 청구항 1에 있어서,
    상기 돌기 전극은, 두께 방향으로 복수의 층으로 구성되어 있는 것을 특징으로 하는 전자 부품 실장 구조체.
  3. 청구항 2에 있어서,
    상기 돌기 전극을 구성하는 복수의 층 중, 상기 전극 단자와 접하는 제1층째의 두께가 상기 전극 단자의 배치 위치에 따라 다른 것을 특징으로 하는 전자 부품 실장 구조체.
  4. 청구항 2에 있어서,
    상기 돌기 전극은, 경도, 탄성률 또는 도전율 중 적어도 1개가 다른 재료로 이루어지는 복수의 층에 의해 형성되어 있는 것을 특징으로 하는 전자 부품 실장 구조체.
  5. 청구항 1에 있어서,
    상기 전자 부품과 상기 실장 기판의 사이에 이방 도전성 수지층이 충전되고, 상기 돌기 전극과 상기 접속 단자가 상기 이방 도전성 수지층에 의해 접속되어 있는 것을 특징으로 하는 전자 부품 실장 구조체.
  6. 청구항 1에 있어서,
    상기 돌기 전극에 의해 접속된 상기 전자 부품과 상기 실장 기판의 사이에 절연성 접착 수지가 충전되어 있는 것을 특징으로 하는 전자 부품 실장 구조체.
  7. 청구항 1에 있어서,
    상기 실장 기판은, 광을 투과하는 투명 기재와, 상기 투명 기재 표면 상에 형성되고, 적어도 광을 투과하는 투명 도전성 박막으로 이루어지는 접속 단자를 포함하는 것을 특징으로 하는 전자 부품 실장 구조체.
  8. 청구항 1에 있어서,
    상기 도전성 수지의 점도가, 25℃에서 1Pa·s∼50Pa·s인 것을 특징으로 하 는 전자 부품 실장 구조체.
  9. 삭제
  10. 삭제
  11. 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 도전성 수지로 이루어지는 돌기 전극을, 전자 부품의 전극 단자 상 또는 실장 기판의 접속 단자 상에 형성하는 돌기 전극 형성 단계가,
    적어도 저면이 광을 투과하는 용기에, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지를 공급하는 수지 공급 단계와,
    복수의 전극단자가 한쪽면 상에 형성된 전자부품을, 상기 전극단자가 상기 저면에 대향하는 방향으로, 또한 상기 저면에 대해 미리 설정한 간격을 가지고 상기 액상 수지 중에 침지시키는 단계와,
    상기 용기의 저면으로부터 포토마스크의 제1 개구부를 통해 선택적으로 광을 조사하고, 상기 전극단자 상의 상기 액상 수지를 경화시켜, 복수의 상기 전극단자 상에 일괄하여 제1 층째를 형성하는 제1 층 형성 단계와.
    상기 전자부품을 미리 설정한 거리만큼 상기 저면으로부터 끌어올리는 인상 단계와,
    상기 제1 개구부보다 적어도 작은 제2 개구부를 가지는 포토마스크를 이용해 선택적으로 광을 조사하고, 상기 제1 층 상의 상기 액상수지를 경화시켜, 상기 제1 층 상에 제2 층째를 형성하는 제2층 형성단계를 포함하며,
    상기 인상 단계와 상기 제2층 형성단계와 동일한 단계를 순차적으로 반복하여, 층상 구조의 상기 돌기 전극을 형성하고,
    상기 돌기 전극이 형성된 상기 전자 부품 또는 상기 실장 기판을, 상기 돌기 전극을 통해 상기 전극 단자와 상기 접속 단자를 위치 맞춤하는 위치 맞춤 단계와,
    상기 전자 부품을 가압하고, 상기 전극 단자와 상기 접속 단자를 상기 돌기 전극을 통해 접속하는 접속 단계를 더 포함하는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
  12. 삭제
  13. 청구항 11에 있어서,
    상기 저면이 상기 포토마스크로 이루어지는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
  14. 청구항 11에 있어서,
    상기 돌기 전극 형성 단계가,
    용기에, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지를 공급하는 수지 공급 단계와,
    복수의 전극 단자가 한쪽면 상에 형성된 전자 부품을, 상기 전극 단자가 상기 액상 수지의 표면에 대해서 미리 설정한 간격을 가지고 상기 액상 수지 중에 침지시키는 단계와,
    상기 액상 수지의 표면으로부터 포토마스크의 제1의 개구부를 통해 선택적으로 광을 조사하고, 상기 전극 단자 상의 상기 액상 수지를 경화시켜, 복수의 상기 전극 단자 상에 일괄하여 제1층째를 형성하는 제1층 형성 단계와,
    상기 전자 부품을 미리 설정한 거리만큼 상기 액상 수지 중에 침강시키는 침강 단계와,
    상기 제1의 개구부보다 적어도 작은 제2의 개구부를 가지는 포토마스크를 이용해 선택적으로 광을 조사하고, 상기 제1층 상의 상기 액상 수지를 경화시켜, 상기 제1층상에 제2층째를 형성하는 제2층 형성 단계를 포함하고,
    상기 침강 단계와 상기 제2층 형성 단계와 동일한 단계를 순차적으로 반복하여, 층상 구조의 상기 돌기 전극을 형성하는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
  15. 청구항 11에 있어서,
    상기 돌기 전극 형성 단계가,
    전극 단자가 형성된 전자 부품 상에, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지를 상기 돌기 전극의 두께에 상당하는 두께로 공급하는 수지 공급 단계와,
    상기 액상 수지에 대해서, 포토마스크의 개구부를 통해 선택적으로, 또한 광 강도를 순차적으로 증가시키면서 광을 조사하고, 상기 전극 단자 상의 상기 액상 수지를 경화시켜 돌기 전극을 성장시키는 단계를 포함하는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
  16. 광을 투과하는 투명 기재와, 상기 투명 기재 표면 상에 형성되고, 적어도 광을 투과하는 투명 도전성 박막으로 이루어지는 접속 단자를 포함하는 실장 기판과, 상기 접속 단자에 대응하는 위치에 전극 단자를 설치한 전자 부품을, 미리 설정한 간격을 가지고 배치하는 배치 단계와,
    상기 전자 부품과 상기 실장 기판의 사이에, 광에 감광하는 감광성 수지와 도전성 필러를 포함하는 액상 수지를 공급하는 수지 공급 단계와,
    상기 실장 기판의 상기 전자 부품에 대향하는 면과는 반대측의 면으로부터 포토마스크의 개구부를 통해 선택적으로, 또한 광 강도를 순차적으로 증가시키면서 광을 조사하여 상기 접속 단자 상의 상기 액상 수지를 경화시켜 돌기 전극을 성장 시키고, 복수의 상기 접속 단자와 복수의 상기 전극 단자를 일괄하여 접속하는 접속 단계를 포함하는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
  17. 청구항 16에 있어서,
    상기 포토마스크는, 액정 셀이 이차원적으로 배치된 투과식의 액정 패널을 이용하고, 상기 개구부의 크기를 상기 액정 셀에 인가하는 전압에 의해 전기적으로 제어하는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
  18. 청구항 17에 있어서,
    상기 포토마스크는 상기 액정 패널을 이용하고, 또한 상기 액정 패널을 투과 한 광 상(像)을 축소 투영하여 상기 액상 수지에 조사하는 것을 특징으로 하는 전자 부품 실장 구조체의 제조 방법.
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JP2006068801A JP4609350B2 (ja) 2006-03-14 2006-03-14 電子部品実装構造体の製造方法
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4084835B2 (ja) * 2005-03-29 2008-04-30 松下電器産業株式会社 フリップチップ実装方法および基板間接続方法
US20100123258A1 (en) * 2008-11-14 2010-05-20 Myung Jin Yim Low Temperature Board Level Assembly Using Anisotropically Conductive Materials
FR2972595B1 (fr) * 2011-03-10 2014-03-14 Commissariat Energie Atomique Procede d'interconnexion par retournement d'un composant electronique
US8587120B2 (en) * 2011-06-23 2013-11-19 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure over seed layer on contact pad of semiconductor die without undercutting seed layer beneath interconnect structure
KR101690261B1 (ko) 2012-04-02 2016-12-27 삼성전자주식회사 디지털 영상 처리장치 및 그 제어방법
JP5923725B2 (ja) * 2012-05-15 2016-05-25 パナソニックＩｐマネジメント株式会社 電子部品の実装構造体
CN104969372B (zh) * 2013-02-06 2018-01-19 夏普株式会社 发光装置
EP2905611B1 (en) * 2014-02-06 2018-01-17 ams AG Method of producing a semiconductor device with protruding contacts
JP6560933B2 (ja) * 2015-08-25 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017138377A (ja) * 2016-02-02 2017-08-10 株式会社ジャパンディスプレイ 表示装置
CN106328511B (zh) * 2016-10-11 2020-07-31 南京矽力微电子技术有限公司 半导体器件的电极制作方法
TWI691045B (zh) * 2017-02-20 2020-04-11 友達光電股份有限公司 電子組件、電子組件的製造方法及微元件的轉置方法
US10217649B2 (en) * 2017-06-09 2019-02-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package having an underfill barrier
JP2019109101A (ja) * 2017-12-18 2019-07-04 株式会社ヨコオ 検査治具
TW202008558A (zh) * 2018-07-23 2020-02-16 飛傳科技股份有限公司 晶片轉移之方法及其晶片轉移系統
US20200185345A1 (en) * 2018-12-07 2020-06-11 Nanya Technology Corporation Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189337A (ja) * 1999-12-28 2001-07-10 Matsushita Electric Ind Co Ltd 電極バンプおよびそれを用いた半導体素子並びに半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6297340A (ja) 1985-10-23 1987-05-06 Matsushita Electric Ind Co Ltd Ｉｃチツプの電気的接続方法
US5705302A (en) * 1989-04-28 1998-01-06 Seiko Epson Corporation Color filter for liquid crystal display device and method for producing the color filter
DE4242408C2 (de) * 1991-12-11 1998-02-26 Mitsubishi Electric Corp Verfahren zum Verbinden eines Schaltkreissubstrates mit einem Halbleiterteil
JPH06301190A (ja) 1993-04-13 1994-10-28 Sharp Corp 液晶フォトマスクとその製造方法及び露光装置
JPH08204166A (ja) 1995-01-23 1996-08-09 Nippon Hoso Kyokai <Nhk> 積層型固体撮像装置
JP3698223B2 (ja) 1996-10-07 2005-09-21 富士通株式会社 半導体装置の製造方法
EP1018761A4 (en) 1997-08-21 2000-12-06 Citizen Watch Co Ltd SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
JPH11233669A (ja) 1998-02-10 1999-08-27 Mitsui High Tec Inc 半導体装置の製造方法
JP2000022305A (ja) 1998-06-30 2000-01-21 Kyocera Corp チップ実装用配線基板の製造方法
KR100305750B1 (ko) * 1999-03-10 2001-09-24 윤덕용 플라스틱 기판의 플립 칩 접속용 이방성 전도성 접착제의 제조방법
JP2000357710A (ja) 1999-04-16 2000-12-26 Citizen Watch Co Ltd 半導体装置の実装構造および実装方法
US6465879B1 (en) * 1999-10-19 2002-10-15 Citizen Watch Co., Ltd. Structure for mounting semiconductor device, method of mounting same, semiconductor device, and method of fabricating same
JP3784232B2 (ja) 2000-03-09 2006-06-07 独立行政法人科学技術振興機構 光造形装置及び光造形方法
JP4278312B2 (ja) 2001-03-29 2009-06-10 太陽インキ製造株式会社 導電回路パターンの形成方法
JP3741625B2 (ja) 2001-07-05 2006-02-01 株式会社野田スクリーン 電気回路の形成方法
JP2004022623A (ja) 2002-06-13 2004-01-22 Shinko Electric Ind Co Ltd 配線基板の製造方法
EP1615263A4 (en) * 2003-02-05 2006-10-18 Senju Metal Industry Co METHOD FOR CONNECTING CONNECTIONS AND METHOD FOR ATTACHING A SEMICONDUCTOR CONSTRUCTION ELEMENT
JP2004253544A (ja) 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005072262A (ja) 2003-08-25 2005-03-17 Seiko Epson Corp 回路基板およびその製造方法、電気光学装置、電子機器
CN1737072B (zh) * 2004-08-18 2011-06-08 播磨化成株式会社 导电粘合剂及使用该导电粘合剂制造物件的方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001189337A (ja) * 1999-12-28 2001-07-10 Matsushita Electric Ind Co Ltd 電極バンプおよびそれを用いた半導体素子並びに半導体装置

Also Published As

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