KR101040034B1 - 전계 방출 장치의 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

생산성을 향상할 수 있는 처리에 따라 저렴한 대형 기판을 이용하여 전계 방출 표시 장치의 전계 방출 장치를 형성하기 위한 기술들을 제공하는 것이 목적이다.
본 발명에 따른 전계 방출 장치는 기판의 절연 표면 상에 형성된 캐소드 전극 및 캐소드 전극에 표면에 형성된 볼록한 전자 방출부를 포함하고, 캐소드 전극 및 전자 방출부는 동일한 반도체 막을 포함한다. 전자 방출부는 원뿔 형상 또는 위스커 형상을 갖는다.

Description

전계 방출 장치의 제조 방법{Method for manufacturing a field emission device}
본 발명은 전계 방출 장치 및 전계 방출 장치를 제조하는 방법에 관한 것으로, 또한 전계 방출 장치를 포함한 전계 방출 표시 장치에 관한 것이다.
현재, 평면 형상(평판 형상) 표시 장치는 음극선관(CRT)을 대체하는 화상 표시 장치로서 연구되어 왔다. 그러한 평면 형상 표시 장치로서, 액정 표시 장치(LCD), 전계 발광 표시 장치(ELD : electroluminescence display device), 및 플라즈마 표시 장치(PDP)가 주어질 수 있다. 게다가, 여기된(excited) 전자빔을 가지고 광을 방출하는 전계 효과로 인해 방출된 전자를 이용하는 표시 장치, 소위, 전계 방출 표시 장치(FED : field emission display)가 제안되었고, 전계 방출 표시 장치는 동영상을 표시하기 위한 높은 성능의 관점에서 관심을 갖게 된다.
FED는 캐소드 전극을 가진 제 1 기판 및 형광(phosphor)층이 놓여진 애노드 전극을 가진 제 2 기판을 가지며, 상기 두 기판은 서로 마주 놓여지고, 밀봉 부재(sealing member)로 부착되며, 제 1 기판 및 제 2 기판들, 및 밀봉 부재로 둘러싸인 공간은 고진공으로 유지된다. 캐소드 전극으로부터 방출된 전자는 둘러쌓인 공간을 통하여 이동하여 애노드 전극에 놓여진 형광층을 여기하며, 그 후 광이 방출되어 화상 표시가 획득된다.
FED는 전극에 의해서 다이오드형, 트라이오드(triode)형, 또는 테트로드(tetrode)형으로 분류될 수 있다. 다이오드형 FED의 경우에, 스트라이프 형상 캐소드 전극은 제 1 기판의 표면 상에 형성되고 스트라이프 형상 애노드 전극은 제 2 기판의 표면 상에 형성되며, 캐소드 전극은 수 ㎛에서 수 ㎜까지의 거리에서 애노드 전극에 직교한다. 진공을 통한 캐소드 전극과 애노드 전극의 교차점에서, 10kV까지의 전압이 캐소드 전극과 애노드 전극 사이에 인가되어 전자를 방출한다. 전자는 형광층을 여기하도록 애노드 전극에 놓여진 형광층까지 도달하도록 만들어지며, 그후 광은 방출되어 화상을 표시한다.
트라이오드형 FED의 경우에, 제 1 기판 상에 형성된 캐소드 전극상에, 캐소드 전극에 직교하는 게이트 전극은 절연막을 통해서 형성된다. 캐소드 전극들 및 게이트 전극은 스트라이프 형상 또는 매트릭스형을 가지며, 전자 소스로서 전자 방출부(전자 방출기)는 절연막을 통해 캐소드 전극들 및 게이트 전극의 교차부에 형성된다. 전자는 캐소드 전극 및 게이트 전극의 각각에 전압을 인가함으로써 전자 방출부로부터 방출된다. 전자는 제 2 기판의 애노드 전극에 끌려가고, 애노드 전극에 놓여진 형광층을 여기하기 위해서 게이트 전극보다 제 2 기판에 더 높은 전압이 인가되며, 그 후 광이 방출되어 화상을 표시한다.
테트로드형 FED의 경우에, 각각의 도트에 대해서 개구부(opening portion)를 가진, 평면 형상 또는 박막형 컨버젼스(filmy convergence) 전극은 트라이오드형 FED의 게이트 전극과 애노드 전극 사이에 형성된다. 제공된 컨버젼스 전극으로, 전자 방출부로부터 방출된 전자는 각각의 도트에 대하여 컨버젼스되어 애노드 전극에 놓여진 형광층을 여기하며, 그 후 광이 방출되어 화상을 표시한다.
전계 방출 장치는 캐소드 전극 상에 형성된 전자를 방출하는 전자 방출부를 가진다. 전계 방출 장치는 절연막을 통하여 캐소드 전극 상에 게이트 전극을 가질 수 있다. 지금, 전계 방출 표시 장치의 전계 방출 장치로서, 다양한 구조들이 제안된다. 구체적으로, 스핀트(spint)형 전계 방출 장치, 표면형 전계 방출 장치, 에지(edge)형 전계 방출 장치, MIM(Metal-Insulator-Metal)이 있다.
스핀트형 전계 방출 장치는 캐소드 전극 상에 형성된 원뿔 형상 전자 방출부를 가진 전계 방출 장치이다. 1) 전자 방출부가 전계가 가장 집중된 게이트 전극의 중앙 부근에 배열되어있기 때문에 전자 인출(drawing) 효율이 높고 2) 전계 분포의 배열을 최적화하는 것을 쉽게 하도록 정확성을 가지고 전계 방출 장치의 배열의 패턴을 묘화(draw)하는 것이 가능하고 인출 전류의 면내(in-plane) 균일성이 높으며, 3) 전자 방출의 방향성이 다른 전계 방출 장치와 비교해서, 규칙적이라는 장점을 제공하는 것이 가능하다.
종래의 스핀트형 전계 방출 장치로서, 금속의 증착(evaporation)에 의해서 형성된 원뿔 형상 전계 방출 장치(일본 특허 공개 공보 2002-175764의 p.11 및 도 9a 내지 도 10c) 및 MOSFET의 이용으로 형성된 원뿔 형상 전계 방출 장치(일본 특허 공개 공보 Hei 11-102637의 p. 3 내지 4 및 도 1)가 있다.
일본 특허 공개 공보 2002-175764에 공개된 전계 방출 장치의 제조 공정은 도 28a 내지 도 28d를 참조하여 도시된다. 도 28a에 도시된 바와 같이, 층간 절연막(1103) 및 게이트 전극(1104)은 유리 기판(1101) 상에 형성된 스트라이프 형상의 캐소드 전극(1102)상에 형성된다.
다음, 도 28b에 도시된 바와 같이, 게이트 전극(1104) 및 층간 절연막(1103)은 에칭되어 개구부(1105)를 형성한다. 그후, 알루미늄의 경사(oblique) 증착이 게이트 전극에 대하여 수행되어 어펜티스(appentice)형의 게이트 전극의 개구 단부로부터 돌출된 박리(peeling)층(1106)을 형성한다.
다음, 도 28c에 도시된 바와 같이, 몰리브덴과 같은 금속의 증착은 전체 기판에 대하여 직각으로 수행된다. 금속층(1107)은 어펜티스형의 박리층(1106) 상에 침착되고 개구부(1105)는 크기가 감소되기 때문에, 개구부(1105)의 바닥면 상에, 즉 캐소드 전극(1102) 상에 침착된 금속은 개구부(1105)의 중앙 주변에서 통과하는 금속으로 차츰 제한된다. 그것에 의하여, 원뿔 형상의 침착(1108)은 바닥면 상에 형성되어 전자 방출부가 된다.
다음, 도 28d에 도시된 바와 같이, 게이트 전극(1104) 밑의 층간 절연막(1103)에 대한 습식 에칭이 수행되어 층간 절연막의 상부로부터 돌출된 게이트 전극의 형상(1109)을 형성한다.
그러나, 경사 증착에 의해서 균일한 크기로 어펜티스형의 박리층을 형성하는 것은 어려우며, 일정한 종류의 면내 변화 또는 로트간 변화(lot-to-lot variation)는 피할 수 없다. 게다가, 대형 증착 시스템이 필요하며, 처리량이 감소되며, 넓은 영역상에 형성된 박리층을 제거할 때의 나머지는 캐소드 전극 또는 전계 방출 장치에 표시 장치를 제조할 때 산출량을 줄이는 문제들이 또한 있다.
한편, 일본 특허 공개 공보 Hei 11-102637에 공개된 전계 방출 장치는 MOSFET를 이용하며, 반도체 기판이 이용된다. 그러므로, 기판의 크기는 제한되며, 대량생산은 처리량을 줄이는 것이 어려워지는 문제가 있다.
본 상기 문제들의 관점에서, 향상된 생산성을 가능하게 하는 과정에 따라서 저렴한 대형 기판을 이용하여 전계 방출 장치를 형성하는 것이 본 발명의 목적이다.
본 발명에 따라서, 반도체 막은 기판의 절연 표면상에 형성되며, 제 1 공정은 반도체 막에 대해 수행되어 볼록(convex)부를 가진 결정성 반도체 막을 형성한다. 레이저빔을 반도체 막에 조사하거나, 금속 원소를 반도체 막에 추가하고, 반도체 막의 그레인 경계(grain boundary)에서 금속 원소를 분리하며, 반도체 원소를 포함한 분위기에서 가열하는 것이 제 1 공정이다.
본 발명에 따라서, 펄스 발진 레이저빔은 기판의 절연 표면 상에 형성된 반도체 칩에 조사되어 전계 방출 장치의 전자 방출부(전자 방출기)를 형성한다. 본 발명에 따라서 형성된 전자 방출부는 전계 방출 장치의 캐소드 전극의 표면상에 형성되며, 캐소드 전극 및 전자 방출부는 동일한 반도체 칩을 포함한다. 펄스 발진 레이저빔의 조사 공정에 따른 전자 방출부는 원뿔 형상을 가진다. 게다가, 본 발명에서 이용될 수 있는 펄스 발진 레이저빔은 100에서 600nm의 파장을 가지며, 레이저빔을 조사할 때의 조건들은 300에서 700mJ/㎠의 레이저빔 에너지 밀도 및 30에서 400회의 조사 펄스 회수를 가진다.
대안적으로, 본 발명에 따라서, 금속 원소는 반도체 막의 그레인 경계에서 모여지며, 가열 처리는 반도체 원소를 포함한 분위기에서 수행되어 전계 방출 장치의 전자 방출부(전자 방출기)를 형성한다. 본 발명에 따라서 형성된 전자 방출부는 전계 방출 장치의 캐소드 전극의 표면상에서 형성되며, 캐소드 전극 및 전자 방출부는 동일한 반도체 막을 포함한다. 펄스 발진 레이저빔의 조사 공정에 따른 전자 방출부는 위스커(whiskers)형을 가진다. 위스커 형상은 즉, 에스로스(acerous) 또는 매우 미세한 섬유질의 집합의 형상이다.
본 발명에 따라서 반도체 막의 그레인 경계에서 금속 원소를 집중하는 공정으로서, 가열(열 어닐링(annealing) 및 레이저 조사(레이저 결정화))이 주어질 수 있다. 금속 원소를 반도체 막에 추가하기 위한 수단으로서, 도포법(application), 스퍼터링(sputtering) 및 CVD가 주어질 수 있다.
본 발명의 그러한 개념에 기초한, 본 발명에 따른 전계 방출 장치 및 전계 방출 장치의 제조 방법은 이하에서 도시되는 어떠한 구조들도 포함할 수 있다.
본 발명에 따른 전계 방출 장치는 기판의 절연 표면 상으로 형성된 캐소드 전극 및 캐소드 전극의 표면에 형성된 볼록한 전자 방출부(볼록한 전자 방출기)를 포함하며, 캐소드 전극 및 전자 방출부는 동일한 결정성 반도체 막을 포함한다. 전자 방출부는 원뿔 형상 및 위스커 형상을 가진다. 캐소드 전극은 평면 형상 또는 스트라이프 형상을 가질 수 있다.
또한, 본 발명에 따른 전계 방출 장치는 기판의 절연 표면 상으로 형성된 스트라이프 형상의 캐소드, 캐소드 전극 및 절연 표면상에 형성된 절연막, 절연막 상에 형성된 게이트 전극, 캐소드 전극을 노출하기 위해서 게이트 전극 및 절연막을 관통하는 개구부, 및 캐소드 전극 상의 개구부에 형성된 볼록한 전자 방출부를 포함하며, 캐소드 전극 및 전자 방출부는 동일한 결정성 반도체 막을 포함한다. 전자 방출부는 원뿔 형상 또는 위스커 형상을 가진다. 반도체 막은 n형 도전성을 가진다.
또한, 본 발명에 따른 전계 방출 장치는 기판의 절연 표면상으로 형성된 스트라이프 형상의 소스 배선(wiring), 소스 영역 및 드레인(drain) 영역을 포함하는 결정성 반도체 막, 결정성 반도체 막 상에 형성된 절연막, 절연막 상에 형성된 게이트 전극, 결정성 반도체 막을 노출하기 위해서 게이트 전극 및 절연막을 관통하는 개구부, 및 드레인 영역상에 개구부내에 형성된 볼록한 전자 방출부를 포함하며, 전자 방출부 및 드레인 영역은 동일한 결정성 반도체 막을 포함하며, 소스 배선은 소스 영역과 접촉한다. 전자 방출부는 원뿔 형상 또는 위스커 형상을 가진다. 반도체 막의 소스 및 드레인 영역은 n형 도전성을 가진다. 게다가, 소스 배선은 절연막을 관통하여 게이트 전극과 교차한다.
본 발명에 따르면, 전계 방출 장치를 제조하는 방법에서, 반도체 막은 기판의 절연 표면상으로 형성되며, 레이저빔은 반도체 막에 조사되어 원뿔 형상의 볼록부(전자 방출부)를 형성한다. 대안적으로, 레이저빔이 반도체 막에 조사되기 전에 원뿔 형상의 볼록부(전자 방출부)를 형성하기 전에 스트라이프 형상의 반도체 막은 기판의 절연 표면상에 형성될 수 있다.
또한, 본 발명에 따라서, 전계 방출 장치를 제조하는 방법에서, 스트라이프 형상 반도체 막은 기판의 절연 표면상으로 형성되며, 절연막은 반도체 막 및 절연 표면 상에 형성되며, 스트라이프 형상 게이트 전극은 절연막 상에 형성되며 게이트 전극의 일부분 및 절연막의 일부분은 반도체 막을 노출하기 위해서 제거되며, 레이저빔은 반도체 막에 조사되어 원뿔 형상 볼록부(전자 방출부)를 형성한다. 반도체 막은 n형을 부여하는 불순물로 도핑된다.
또한, 본 발명에 따라서, 전계 방출 장치를 제조하는 방법에서, 스트라이프 형상 제 1 도전막은 기판의 절연 표면상에 형성되며, 제 1 절연막은 절연 표면상에 형성되며, 반도체 막은 제 1 도전막 및 제 1 절연막 상에 형성되며, 반도체 막은 원하는 형태로 에칭되며, 제 2 절연막은 원하는 형태의 반도체 막 상에 형성되며, 제 2 도전막은 제 2 절연막 상에 형성되고, 제 2 도전막의 일부분 및 제 2 절연막의 일부분은 반도체 막을 노출하기 위해서 제거되고, 레이저빔은 반도체 막에 조사되어 원뿔 형상 볼록부(전자 방출부)를 형성한다.
또한, 본 발명에 따라서, 전계 방출 방치를 제조하는 방법에서, 반도체 막은 기판의 절연 표면 상에 형성되며, 반도체 막은 원하는 형태 에칭되며, 제 1 절연막은 원하는 형태의 반도체 막 상에 형성되며, 제 1 도전막은 제 1 절연막 상에 형성되며, 제 2 절연막은 제 1 도전막 및 제 1 절연막 상에 형성된다. 제 1 절연막의 일부분 및 제 2절연막의 일부분은 반도체 막의 제 1 및 제 2 부분들을 노출하기 위해서 제거되며, 제 2 도전막(소스 전극)은 제 1 부분과 접촉하도록 형성되며, 레이저빔은 반도체 막에 조사되어 제 2 부분내에 원뿔 형상의 볼록부(전자 방출부)를 형성한다.
반도체 막이 원하는 형태로 에칭된 후, 원하는 형상의 반도체 막의 일부분은 n형을 부여하는 불순물로 도핑되어 소스 및 드레인 영역들을 형성한다.
게다가, 레이저빔은 100에서 600nm의 파장을 가진 펄스 발진 레이저빔이며, 레이저빔은 300에서 700mJ/㎠의 에너지 밀도 및 30에서 400Hz의 조사 펄스 주파수를 가진다. 레이저빔을 조사할 때의 분위기는 1% 이상의 산소를 포함하는 것이 바람직하다.
본 발명에 따른 전자 방출부를 위해서 이용된 반도체 막은 실리콘, 실리콘-게르마늄(Si1 - xGex : 0 < x < 1, 일반적으로는, x = 0.001 내지 0.05)이 이용될 수 있다.
게다가, 본 발명에 따라서, 전계 방출 장치를 제조하는 방법에서, 기판의 절연 표면상으로 형성되며, 금속 원소가 반도체 막으로 추가되며, 제 1 공정은 반도체 막을 결정화하고 결정성 반도체 막의 그레인 경계에서 금속 원소 및 금속 규화물(silicide)을 집중시키도록 수행되며, 제 2 공정은 반도체 원소를 포함하는 기체를 포함한 분위기에서 수행되어 금속 원소 또는 금속 규화물의 표면에서(부근에서) 위스커 형상의 전자 방출부를 형성한다.
금속 원소는 도포법, PVD 및 CVD 중 하나를 가지고 추가된다. 제 1 공정은 300 내지 650℃의 온도에서의 가열 및 레이저빔의 조사 중 하나이다. 반도체 막을 포함한 기체의 예로서, 실란(silane), 디실란(di-silane), 또는 트리실란(tri-silane)과 같은 실리콘을 포함한 기체이다. 400에서 650℃의 온도에서 가열하는 것이 제 2 공정이다. 반도체 막은 n형을 부여하는 불순물로 도핑된다. 금속 원소는 Au, Al, Li, Mg, Ni, Co, Pt 및 Fe 중 하나이다.
본 발명에 따른 전자 방출부를 위해 이용된 반도체 막은 실리콘, 및 실리콘-게르마늄(Si1 - xGex : 0 < x < 1, 일반적으로는, x = 0.001 내지 0.05)이 이용될 수 있다.
본 발명에서 이용된 제 1 기판, 즉 캐소드 전극을 가진 기판은 적어도 절연 재료로 형성된 표면을 가진다. 일반적으로 바륨 붕규산염(borosilicate) 유리 또는 알루미늄 붕규산염 유리와 같은 상용 비-알카리 유리의 유리 기판, 석영 기판, 사파이어 기판, 기판 상의 표면 상에 형성된 절연막을 가지는 반도체 기판, 및 기판상의 표면상에 형성된 절연막을 가진 금속 기판이 주어질 수 있다. 게다가, 제 2 기판, 즉, 형광층이 놓여진 애노드 전극을 가진 기판은 반투명 물질로 형성된다. 일반적으로 바륨 붕규산염 유리 또는 알루미늄 붕규산염 유리와 같은 상용 비-알카리 유리의 유리 기판, 석영 기판, 사파이어 기판, 유기적 레진(resin) 기판이 주어질 수 있다.
본 발명에 따르면, 전계 방출 표시 장치의 전계 방출 장치의 제조 처리 과정에 있어서 복잡한 처리 과정들 없이 전계 방출 장치를 형성하는 것이 가능하며, 로트간 변화(lot-to-lot variation)를 피할 수 있다. 즉, 생산성을 향상시키는 것이 가능하다. 또한, 저렴한 대형 기판을 이용하여 복잡한 처리 과정들 없이 전계 방출 장치를 형성하는 것이 가능하기 때문에, 비용 감소가 가능하게 된다. 또한, 반도체 막을 결정화할 때의 조건들에 의해 그레인 경계가 제어될 수 있기 때문에, 그레인 경계에 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다.
본 발명이 첨부 도면을 참조하여 예시적으로 충분히 설명되었지만, 이 기술분야에 숙련된 사람들에게는 다양한 변형예들과 수정예들이 명백하다는 것을 이해해야 한다. 따라서, 이러한 변형예들과 수정예들이 이하 규정되는 본 발명의 범위를 벗어나지 않는다면, 본 발명의 범위에 포함되는 것으로서 해석해야 한다.
도 1a는 본 발명의 실시 형태 1에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도이며, 도 1b 및 도 1c는 본 발명의 실시 형태 1에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 2는 본 발명의 실시 형태 2에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 3a 내지 도 3c는 본 발명의 실시 형태 2에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 4a 내지 도 4d는 본 발명의 실시 형태 3에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 5는 본 발명의 실시 형태 4에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 6a 내지 도 6d는 본 발명의 실시 형태 4에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 7은 본 발명의 실시 형태 5에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 8a 내지 도 8d는 본 발명의 실시 형태 5에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 9는 본 발명의 실시 형태 6에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 10a 내지 도 10d 는 본 발명의 실시 형태 6에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 11은 본 발명의 실시 형태 7에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 12a 내지 도 12d는 본 발명의 실시 형태 7에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 13은 본 발명의 실시 형태 1에 따라서 제조된 캐소드 전극의 표면을 도시하는 도면;
도 14a 내지 도 14b는 본 발명의 실시 형태 1에 따라서 제조된 캐소드 전극의 단면을 도시하는 도면들,
도 15는 본 발명의 실시 형태 8에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 단면도;
도 16a 내지 도 16c는 본 발명의 실시 형태 8에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 17a 내지 도 17d는 본 발명의 실시 형태 9에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 18a 내지 도 18c는 본 발명의 실시 형태 10에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 19는 본 발명의 실시 형태 11에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 20a 내지 도 20c는 본 발명의 실시 형태 11에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 21은 본 발명의 실시 형태 12에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 22a 내지 도 22e는 본 발명의 실시 형태 13에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 23은 본 발명의 실시 형태 13에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 24a 내지 도 24e는 본 발명의 실시 형태 13에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 25는 본 발명의 실시 형태 14에 따른 전계 방출 표시 장치의 표시 패널을 도시하는 투시도;
도 26a 내지 도 26e는 본 발명의 실시 형태 14에 따른 전계 방출 장치의 제조 처리 공정을 도시하는 단면도들;
도 27은 3중점의 밀도를 도시하는 도면;
도 28a 내지 도 28d는 전계 방출 장치의 종래 제조 방법의 예를 도시하는 도면.
(실시 형태들)
이하에서, 본 발명의 실시예들이 도면들을 참조하여 설명될 것이다.
(실시 형태 1)
본 실시 형태에서, 전자 소스로서 전자 방출부가 게이트 전극을 제공하지 않고 캐소드 전극상에서 단순히 제공되는 구조를 가진 전계 방출 장치, 즉, 다이오드형 FED의 전계 방출 장치 및 전계 방출 장치를 가지는 표시 장치가 도시될 것이다. 구체적으로, 평면 캐소드 전극이 전체 제 1 기판 상에 형성되며, 형광층이 놓여지는 평면 애노드 전극이 전체 제 2 기판상에서 형성되며, 전자 방출부는 캐소드 전극의 표면에서 제공되는, 전계 방출 장치 및 전계 방출 장치를 가진 표시 장치의 제조 공정에 대하여 설명이 주어질 것이다. 전자 방출부는 원뿔 형상을 가지는 것을 유의해야 한다.
도 1a는 본 실시예의 표시 패널의 투시도를 도시한다. 반도체 막의 평면 캐소드 전극(1102)은 제 1 기판(100)상에 형성되며 평면 애노드 전극(104)은 제 2 기판(103) 상에 형성된다. 캐소드 전극의 표면에서, 전자 방출부(105)가 형성된다.
도 1b는 도 1a의 A-A'에 따른 단면도이다. 도 1b를 참조하면, 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 도시될 것이다.
도 1b에 도시된 바와 같이, 절연막(101)은 제 1 기판(100)상에 형성된다. 절연막(101)과 함께, 유리 기판 내에 포함된, 나트륨(Na)과 같은 소량의 알카리 금속이 확산을 방지할 수 있다. 절연막(101) 상에서, 반도체 막(102)는 CVD 또는 PVD와 같은 공지된 방법으로 형성된다.
제 1 기판으로서, 유리 기판, 석영 기판, 사파이어 기판, 기판의 표면 상에 형성된 절연막을 가진 반도체 기판, 및 기판의 표면 상에 형성된 절연막을 가진 금속 기판을 이용하는 것이 가능하다. 기판은 임의의 크기를 가질 수 있지만, 600mm x 720mm, 680mm x 880mm, 1000mm x 1200mm, 1100mm x 1250mm, 1150mm x 1300mm, 1500 x 1800mm, 1800 mm x 2000mm, 2000mm x 2100mm, 2200mm x 2600mm 또는 2600 x 3100mm와 같은 대형 기판을 이용하는 것이 가능하다. 또한, 반도체 막(102)은 비정질 반도체 막 또는 결정성 반도체 막일 수 있다. 비정질 반도체 막이 레이저 결정화, 고속 열 어닐링(RTA :rapid thermal annealing), 퍼니스(furnace) 어닐링을 가진 열 결정화, 또는 결정화를 촉진하기 위해서 금속 원소를 이용하는 열 결정화와 같은 공지된 결정화 방법으로 결정화될 때, 결정화 반도체 막이 형성될 수 있다. 반도체 막(102)은 0.03에서 0.3㎛까지의 막 두께를 가지는 것이 바람직하지만, 막 두께는 그것에 제한되지 않는다. 반도체 막(102)은 도전성을 향상하기 위해서 n형을 부여하는 불순물 요소로 도핑되는 것이 또한 바람직하다. n형을 부여하는 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로, 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
다음, 레이저빔(110)은 반도체 막의 볼록부를 형성하도록 반도체 막(102)으로 조사되어 전자 방출부(105)를 형성한다. 레이저빔(110)으로서, 반도체 막으로 흡수된 파장 영역, 즉 100에서 600nm까지의 파장을 가진 펄스 발진 레이저빔이 적용된다. 볼록부는 원뿔 형상을 가진다.
레이저빔(110)에 대한 레이저 발진기로서, 기체 레이저 발진기, 고체 레이저 발진기, 또는 금속 레이저 발진기가 인가된다. 기체 레이저 발진기로서, CO, CO2, 또는 N2, 또는 KrF, XeCl 또는 Xe와 같은 기체를 이용하는 엑시머(excimer) 레이저 발진기가 인가된다. 고체 레이저 발진기로서, Cr, Nd, Er, Ho, Ce, Co, Ti, 또는 Tm으로 도핑된, YAG, YVO4, YLF, 또는 YalO3와 같은 결정을 이용하는 레이저 발진기가 인가될 수 있다. 금속 레이저 발진기로서, 구리 증기 레이저 발진기 또는 헬륨-카드뮴 레이저 발진기가 인가될 수 있다. 고체 레이저로부터 방출된 레이저빔을 이용하는 경우에, 기본파의 제 2 내지 4 고조파(harmonic)을 이용하는 것이 바람직하다. 레이저빔이 5에서 300Hz의 반복 펄스 주파수, 100에서 900mJ/㎠이고, 바람직하게는 300에서 700mJ/㎠의 조사 에너지 밀도, 및 30에서 400회의 조사 펄스 주파수의 조건에서 조사될 때, 300nm 이하, 바람직하게는 50에서 300nm, 더 바람직하게는 60에서 200nm의 직경, 150에서 400nm의 높이(바닥면과 정점사이의 차이)를 가진, 5에서 30 ㎛2 에서 볼록부를 형성하는 것이 가능하다. 레이저빔을 조사할 때의 분위기는 1% 이상의 산소를 포함하는 것이 바람직하다.
도 13은 SEM으로 관찰된, 본 실시 형태에 따라서 제조된 전계 방출 표시 장치의 전자 방출부들의 상면도를 도시한다. 도 14a는 스캐닝 전자 현미경(SEM : Scanning Electron Microscopy)로 관찰된, 동일한 샘플링 섹션을 도시하며, 도 14b는 일종의 패턴도로서 도 14a를 도시한다. 도 14b에서, 영역 a는 기판으로서 유리 기판을 지시하며, 영역 b 및 c는 절연막으로서 실리콘 산질화물(oxynitride)막들을 지시하며, 영역 d는 반도체 막을 지시하며, 영역 e는 탄소막을 지시한다. 영역 d의 바닥면(위에서 볼 때 거의 평면 영역)은 캐소드 전극내에서 포함되며, 캐소드 전극 상의 볼록부분은 전자 방출부이다. 이렇게 a 내지 d 영역은 전계 방출 장치를 형성한다. 샘플은 막구조를 가진 절연막을 가지며, 여기서 영역 b는 산소보다 많은 또는 거의 같은 질소를 포함하는 제 1 실리콘 산질화물막이며, 영역 c는 질소보다 많은 산소를 포함하는 제 2 실리콘 산질화물막이다. 게다가, 영역 e로서 지시되는 탄소막은 SEM을 가지고 샘플을 관찰하기 쉽도록 배치된다.
샘플을 제조하기 위해서, XeCl 레이저빔이 485mJ/㎠의 에너지 밀도, 30Hz의 주파수, 60회의 조사 펄스 회수의 조건아래서 이용된다. 영역 d에서, 80에서 200㎛의 직경 및 250에서 350nm의 높이(원뿔의 바닥면과 정점사이의 수직 간격)를 가진 바닥면을 가진 원뿔이 형성된다. 원뿔의 밀도는 10 ㎛2이다. 도 14a 및 도 14b로부터 반도체 막(영역 d)이 형성된 볼록부를 가진다는 것이 이해되어야 한다.
상기 설명된 공정들에 따라서, 캐소드 전극 및 캐소드 전극의 표면에 형성된 원뿔 형상 전자 방출부를 포함하는 전계 방출 장치를 형성하는 것이 가능하다.
금속 원소의 박막이 본 실시 형태에 따라서 제조된 전자 방출부의 표면 상에 침착될 수 있고, 상기 박막은 캐소드 전극의 표면에 형성되는 것을 유의해야 한다. 이런 경우에, 박막으로서, 텅스텐, 니오븀(niobium), 탄탈륨(tantalum), 몰리브덴(molybdenum), 크롬, 알루미늄, 구리, 금, 은, 티타늄, 또는 니켈과 같은 금속 원소를 포함하는 박막을 이용하는 것이 가능하다.
또한, 금속 원소를 포함하는 막의 캐소드 전극은 반도체 막(102)와 절연막(101)사이에 형성될 수 있다. 캐소드 전극의 물질로서, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 크롬, 구리, 금, 은, 티타늄, 또는 니켈과 같은 금속 원소 또는 금속 원소(일반적으로 탄탈륨 질화물 또는 티타늄 질화물과 같은 질화물, 텅스텐 규화물, 니켈 규화물, 몰리브덴 규화물)을 포함하는 합급 또는 혼합물 이용하는 것이 가능하다.
다음, 도 1a에 도시된 바와 같이, 형광층(106)은 공지된 방법으로 제 2 기판(103)상에 형성되며, 0.05에서 0.1㎛의 막 두께 형태를 가진 도전막이 애노드 전극(104)을 형성하기 위해서 형성된다. 도전막으로서, 알루미늄, 니켈, 또는 은과 같은 금속 원소, 또는 ITO(이디움 산화 주석 산화물(indium oxide-tin oxide의 합금)), 이디움 산화-아연 산화물(In2O3-ZnO), 또는 아연 산화물(ZnO)의 합금과 같은 투명한 도전막을 포함한 박막이 공지된 방법으로 침착될 수 있으며, 공지된 패터닝 기술들이 이용될 수 있다.
형광층으로서, 적색 형광층, 청색 형광층 및 녹색 형광층이 있다. 애노드 전극이 각각의 형광층 상에 형성될 수 있다. 알루미늄, 니켈 또는 은과 같은 금속 원소를 포함하는 박막 또는 애노드 전극이 되는 도전막으로서 금속 원소를 포함한 합금 박막을 이용한 경우에, 형광으로부터 방출된 광은 제 2 기판의 측면에 반사되어 표시 장치 스크린의 휘도를 향상시키는 것을 가능하게 한다.
본 실시 형태에 따라서 형성된 제 1 및 제 2 기판들은 밀봉 부재로 부착되고, 제 1 및 제 2 기판 및 밀봉 부재에 의해서 둘러싸인 부분에서의 압력은 전계 방출 표시 장치의 표시 패널을 형성하도록 감소된다.
제 1 기판(100) 상으로 형성된 캐소드 전극(102)은 캐소드 전극 구동 회로에 접속되며, 제 2 기판(103) 상으로 형성된 애노드 전극(104)은 애노드 전극 구동 회로로 접속된다. 기판의 확장 부분 상에 캐소드 전극 구동 회로 및 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로, IC 칩과 같은 외부 회로가 이용될 수 있다. 캐소드 전극 구동 회로로부터, 상대적으로 네거티브 전압이 캐소드 전극을 통해서 인가되며, 상대적으로 포지티브 전압은 애노드 전극 구동 회로로부터 애노드 전극에 인가된다. 전압의 인가로 인해 발생된 전계에 응답하여, 전자는 양자 터널링 효과에 따라서 전자 방출부의 단부로부터 방출되며, 애노드 전극의 측면에 이른다. 전자가 애노드 전극에 놓여진 형광층과 충돌하도록 만들어질 때, 형광층은 여기되어 광을 방출하고, 그러면 표시가 획득될 수 있다.
상기 설명된 공정들에 따라서, 전계 방출 표시 장치가 형성된다.
상기 설명된 공정들에 따라서, 캐소드 전극 및 캐소드 전극의 표면에 형성된 원뿔 형상 전자 방출부를 포함한 전계 방출 장치, 및 전계 방출 장치를 포함한 전계 방출 표시 장치를 형성하는 것이 가능하다.
본 실시 형태에 따라서, 복잡한 공정들 없이 전계 방출 장치를 형성하는 것이 가능하다. 게다가, 저렴한 대형 기판의 이용으로 전계 방출 장치를 형성하는 것이 또한 가능하다. 전계 방출 장치의 이용으로, 액정 표시 장치의 표면 광 소스 또는 복잡한 공정들 없이 전기적 볼거리들(spectacular)에 대한 장치가 되는 컬러 영역 표시 장치에 대한 표면 광 소스를 제조하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서, 다이오드형 FED의 전계 방출 장치 및 전계 방출 장치를 가지고 있는 표시 장치는 실시 형태 1과 유사하게 도시될 것이다. 명확하게는, 전자 방출부가 제 1 기판상으로 형성된 스트라이프 형상의 캐소드 및 제 2 기판 상의 스트라이프 형상 애노드 전극의 교차점에서 형성되는 전계 방출 장치 및 전계 방출 장치를 포함한 전계 방출 표시 장치에 관하여 도 2 및 도 3a 내지 도 3c를 참조하여 설명될 것이다. 실시 형태 1에서 설명된, 전자 방출부의 제조 공정은 본 실시 형태에서 전자 방출부의 제조 공정에 적용되며, 전자 방출부는 원뿔 형상을 가지는 것을 유의해야 한다.
도 2는 본 실시 형태에서 표시 패널의 투시도를 도시한다. 전자 방출부(205)는 거리를 두고, 제 1 기판(200)상으로 형성된 반도체 막의 스트라이프 형상의 캐소드 전극(202) 및 제 2 기판 상으로 형성된 스트라이프 형상의 애노드 전극(207)의 교차점에서 형성된다. 하나의 원뿔 형상 전자 방출부가 패턴도의 유형으로 도 2에서 캐소드 전극 및 애노드 전극의 교차점에서 형성되지만, 다수의 전자 방출부들은 형성될 수 있다.
도 3 내지 도 3c는 도 2의 B-B'에 따른 단면도들이다. 도 3a 내지 도 3c를 참조하여, 본 실시 형태의 캐소드 전극 및 전자 방출부의 제조 방법이 도시될 것이다. 동일한 번호들이 도 2에서의 번호와 동일한 부분들을 도시하도록 이용되는 것을 유의해야 한다.
실시 형태 1과 유사하게, 제 1 기판(200) 상에 절연막(201)을 형성한 후에 반도체 막(301)이 CVD 또는 PVD와 같은 공지된 방법으로 형성된다. 이 점에서, 도전성을 향상하기 위해서 n형을 부여하는 불순물 원소로 도핑된다. n형을 부여하는 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P), 또는 비소(As)를 이용하는 것이 가능하다.
다음, 레지스트 마스크(302)가 일부분 상에 형성되어 캐소드 전극을 형성한 후에, 반도체 막(301)은 스트라이프 형상의 반도체 막(202)(도 3B)으로 에칭된다.
그후, 레이저빔(310)은 반도체 막의 표면에 볼록부를 형성하기 위해서 스트라이프 형상 반도체 막에 조사되어 원뿔 형상 전자 방출부(205)를 형성한다. 레이저빔(310)으로서, 반도체 막으로 흡수된 파장 영역, 즉 100에서 600nm의 파장을 가진 펄스 발진 레이저빔이 인가된다.
레이저빔(110)을 위한 레이저 발진기로서, 기체 레이저 발진기, 고체 레이저 발진기 또는 금속 레이저 발진기가 인가된다. 기체 레이저 발진기로서, CO, CO2, 또는 N2와 같은 기체를 이용하는 레이저 발진기, 또는 KrF, XeCl, 또는 Xe를 이용하는 엑시머 레이저 발진기가 인가된다. 고체 레이저 발진기로서, Cr, Nd, Er, Ho, Ce, Co, Ti, 또는 Tm으로 도핑된, YAG, YVO4, YLF, 또는 YAlO3와 같은 결정을 이용하는 레이저 발진기가 인가된다. 금속 레이저 발진기로서, 구리 증기 레이저 발진기 또는 헬륨-카드뮴 레이저 발진기가 인가될 수 있다. 고체 레이저 발진기로부터 방출된 레이저빔을 이용하는 경우에, 기본파의 제 2 내지 제 4 고조파들중 하나를 이용하는 것이 바람직하다. 레이저빔은 5에서 300Hz의 재생 펄스 주파수, 100에서 900mJ/㎠의 조사 펄스 에너지 밀도, 및 30에서 400회의 조사 펄스 회수의 조건에서 조사된다. 레이저빔을 조사할 때의 분위기는 1% 이상의 산소를 포함하는 것이 바람직하다. 레이저 조사에 따라서, 50에서 300nm, 바람직하게는 80에서 200nm의 직경, 및 150에서 400nm의 높이(바닥면 및 정점의 차이)를 가진 바닥면을 가진, 5에서 30㎛2에서 볼록부를 형성하는 것이 바람직하다. 상기 공정들에 따라서, 전계 방출 표시 장치의 전계 방출 장치가 형성될 수 있다.
금속 원소의 박막이 본 실시 형태에 따라서 제조된 전자 방출부의 표면 상에 배치될 수 있고, 상기 박막은 캐소드 전극의 표면에 형성됨을 유의해야 한다. 이 경웨서, 박막으로서, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 크롬, 알루미늄, 구리, 금, 은, 티타늄, 또는 니켈과 같은 금속 원소를 포함한 박막을 이용하는 것이 가능하다.
또한, 금속 원소를 포함한 스트라이프 형상의 막의 캐소드 전극은 반도체 막(202)와 절연막(201)사이에 형성될 수 있다. 이 경우에서, 금속 원소를 포함한 스트라이프 형상 막의 캐소드 전극은 반도체 막에 평행하게 형성된다. 캐소드 전극의 재료로서, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 크롬, 알루미늄, 구리, 금, 은, 티타늄, 또는 니켈과 같은 금속 원소 또는 합금 또는 금속 원소(일반적은 탄탈륨 질화물 또는 티타늄 질화물과 같은 질화물, 텅스텐　규화물, 니켈 규화물, 몰리브덴 규화물과 같은 규화물)를 포함하는 화합물을 이용하는 것이 가능하다.
다음, 도 2에 도시된 바와 같이, 형광층(206)은 공지된 방법으로 제 2 기판(203) 상에 형성되며, 0.05에서 0.1㎛의 막 두께 형태를 가진 도전막이 스트라이프 형상의 애노드 전극(207)을 형성하기 위해 도전막 상에 형성된다. 도전막으로서 실시 형태 1에서의 도전막이 인가될 수 있다.
형광층으로서, 적색 형광층, 청색 형광층, 녹색 형광층이 있으며, 하나의 픽셀은 적색, 청색, 녹색 형광층들의 세트를 포함한다. 콘트라스트(contrast)를 향상하기 위해서 흑색 매트릭스(BM : Black Matrix)가 형광층들 사이에 형성될 수 있다. 애노드 전극은 각각의 형광층 상에 또는 적색, 청색, 녹색 형광층들을 포함한 픽셀 상에 형성될 수 있다.
본 실시 형태에 따라서 형성된 제 1 및 제 2 기판들은 밀봉 부재로 부착되고, 제 1 및 제 2 기판 및 밀봉 부재에 의해 둘러싸인 부분에서의 압력은 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
본 실시 형태에서, 수동 구동(passive driving) 방법이 적용된다. 제 1 기판(200)상에 형성된 캐소드 전극(202)는 캐소드 전극 구동 회로에 접속되며, 제 2 기판 상에 형성된 애노드 전극(207)은 애노드 전극 구동 회로에 접속된다. 제 1 기판의 확장 부분상에 캐소드 전극 구동 회로 및 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로, IC 칩과 같은 외부 회로가 이용될 수 있다. 캐소드 전극 구동 회로로부터, 상대적으로 네거티브 전압이 캐소드 전극을 통해 인가되며 상대적으로 포지티브 전압은 애노드 전극 구동 회로로부터 애노드 전극에 인가된다. 전압의 인가로 인해 발생된 전계에 응답하여, 전자는 양자 터널링 효과에 따라서 전자 방출부의 단부로부터 방출되며 애노드 전극의 측면에 이른다. 전자가 애노드 전극에 놓여진 형광층과 충돌하도록 만들어진 때, 형광층은 여기되어 광을 방출하며, 따라서 표시가 획득될 수 있다.
상기 설명된 공정들에 따라서, 전계 방출 표시 장치가 형성된다.
상기 설명된 공정들에 따라서, 캐소드 전극 및 캐소드 전극의 표면 상에 형성된 원뿔 형상의 전자 방출부를 포함한 전계 방출 장치, 및 전계 방출 장치를 포함한 표시 장치를 형성하는 것이 가능하다.
본 실시 형태에 따라서, 전계 방출 장치, 및 복잡한 공정들 없이 대형 기판 상에 전계 방출 장치를 포함한 표시 장치를 형성하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서, 실시 형태 2와는 다른 공정에 따라서 실시 형태 2에서 도시된 전계 방출 장치를 제조하는 방법에 관해서 도 4a 내지 도 4c를 참조하여 설명이 주어질 것이다. 도 4a 내지 도 4c는 도 2의 B-B'에 따른 단면도들이다. 동일한 번호들의 도 2에서의 번호들과 같은 부분들을 도시하는 데 이용된다.
실시 형태 1과 유사하게, 반도체 막(401)은 제 1 기판(200) 상에 절연막(201)을 형성한 후에 반도체 막(401)은 CVD 또는 PVD와 같은 공지된 방법으로 형성된다. 여기에서, 도전성을 향상하기 위해서 n형을 부여하는 불순물 원소로 반도체 막이 도핑되는 것이 바람직하다. n형을 부여하는 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는, 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
다음, 레이저빔(410)이 반도체 막(401)로 조사되어 원뿔 형상 전자 방출부(405)를 형성하는 반도체 막의 표면에서 볼록부를 형성한다. 레이저빔(410) 및 레이저빔을 조사할 때 조건들과 관련해서는, 실시 형태 2를 참조하는 것이 가능하다.
다음, 레지스트 마스크(402)는 공지된 포토리소그래피 공정(도 4c)에 따라서 캐소드 전극을 형성하기 위해서 일부분 상에 형성된 후에, 반도체 막은 전자 방출부(405)을 가지는 표면을 가진 스트라이프 형상 캐소드 전극으로 에칭된다.
상기 설명된 공정들에 따라서, 캐소드 전극 및 캐소드 전극의 표면 상에 형성된 원뿔 형상 전자 방출부를 포함한 전계 방출 장치를 형성하는 것이 가능하다.
본 실시 형태에 따라서, 복잡한 공정없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서, 트라이오드형 FED의 전계 방출 장치 및 전계 방출 장치를 포함한 전계 방출 표시 장치에 관해서 도 5 및 도 6a 내지 도 6d를 참조하여 설명이 주어질 것이다. 본 실시 형태에서 설명된 전계 방출 장치는 1) 스트라이프 형상으로 에칭되며 n형 도전성을 가진 반도체 막으로 형성된 캐소드, 2) 절연막을 통하여 캐소드 전극과 교차하는 게이트 전극, 및 3) 게이트 전극 및 절연막의 개구부에서 캐소드 전극의 표면 상에 형성된 볼록한 전자 방출부를 포함한다.
도 5는 본 실시 형태에서의 표시 패널의 투시도를 도시한다. 제 1 기판(501) 상에, 반도체 막의 스트라이프 형상의 캐소드 전극(502) 및 캐소드 전극에 직교하는 스트라이프 형상의 게이트 전극(503)이 형성된다. 게이트 전극은 캐소드 전극으로부터 게이트 전극을 절연하기 위해서 그 사이에 절연막(도면에는 도시되지 않음)을 가지고 캐소드 전극 상으로 형성된다. 캐소드 전극 및 게이트 전극의 교차점에서, 개구부(507)이 형성되며, 원뿔 형상 전자 방출부(508)가 개구부(507)내에 캐소드 전극의 표면에 형성된다. 제 2 기판(505)상에서, 형광층(510) 및 애노드 전극(511)이 형성된다. 도 6a 내지 6d는 도 5의 C-C'에 따른 단면도들을 도시한다. 도 6a 내지 6d를 참조하여, 본 실시 형태에 따라서 전계 방출 장치의 제조 방법이 도시될 것이다.
도 6a에 도시된 바와 같이, 제 1 절연막(601)이 실시 형태 1과 유사한 제 1 기판(501)상에 형성된다. 제 1 절연막(601)을 가지고, 유리 기판내에 포함된, 미세한 량의 알카리 금속이 확산을 방지할 수 있다. 제 1 절연막(601)상에서, 반도체 막은 CVD 또는 PVD와 같은 공지된 방법으로 형성된다. 반도체 막은 이 지점에서 0.03에서 0.3㎛의 막 두께를 가지는 것이 바람직하더라도, 막 두께는 그것에 제한되지 않는다.
반도체 막(102)은 비정질 반도체 막 또는 결정성 반도체 막이 될 수 있다. 비정질 반도체 막은 레이저 결정화, RTA, 퍼니스 어닐링을 가진 열 결정화, 또는 결정화를 촉진하기 위해서 금속 원소를 이용하는 열 결정화와 같은 공지된 결정화 방법으로 결정화될 때, 결정성 반도체 막이 형성될 수 있다.
그후, 레지스트 마스크가 공지된 포토리소그래피 공정에 따라서 캐소드 전극을 형성하기 위해서 일부분 상에 형성된 후에, 반도체 막의 노출된 부분은 후에 캐소드 전극으로 기능하는, 스트라이프 형상의 반도체 막(502)을 형성하기 위해서 건식 에칭 또는 습식 에칭으로 에칭된다.
다음, 제 2 절연막(602)은 캐소드 전극인 반도체 막 상에 형성된다. 제 2 절연막으로서, 단일 층 또는 실리콘 산화물, 실리콘 질화물, 질소를 포함한 실리콘 산화물, SOG(유리 상의 스핀, 일반적으로, 실록산 폴리머(siloxane polymer)), 아크릴, 폴리이미드(polyimide), 폴리이미드아미드(polyimideamide), 벤조시클록부텐(benzocyclobutene) 중 적어도 하나를 포함하는 얇은 층을 형성하는 것이 가능하다. 제 2 절연막은 0.5에서 2㎛의 막 두께를 가지며, CVD, PVD, 도포법 또는 스크린 인쇄와 같은 공지된 방법으로 형성된다.
그후, 반도체 막(502)은 도전성을 향상하기 위해서 n형을 부여하는 불순물 요소로 도핑된다. n형을 부여하는 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P), 비소(As)를 이용하는 것이 가능하다. n형 불순물로 도핑하는 공정은 제 2 절연막(602)를 형성하기 전에 수행될 수 있다.
다음, 도전막(603)이 형성된다. 도전막(603)으로서, 텅스텐, 니오븀, 몰리브덴, 크롬, 알루미늄, 구리, 금, 은, 티타늄, 또는 니켈과 같은 금속 원소 또는 금속 원소를 포함하는 합금을 포함하는 박막이 이용될 수 있다. 공지된 포토리소그래피 공정이 도전막(603)상에서 레지스트 마스크를 형성하는 데 이용된 후에, 에칭은 도전막(603)의 불필요한 부분을 제거하기 위해서 수행되며, 그 후 스트라이프 형상 게이트 전극이 형성된다.
그후, 도 6B에 도시된 바와 같이, 개구부(507)는 캐소드 전극이 제 2 절연막(602)을 통하여 게이트 전극과 교차되는 영역내에 형성된다. 레지스트 마스크를 공지된 포토리소그래피 공정에 따라서 원하는 형태로 레지스트 마스크를 형성한 후에, 게이트 전극 및 제 2 절연막이 개구부(507)를 형성하는 반도체 막을 노출하기 위해서 에칭된다.
다음, 레이저빔(610)은 반도체 막의 볼록부를 형성하기 위해서 조사되어 전자 방출부(508)(도 6c)를 형성한다. 레이저빔(610)으로서, 반도체 막에 흡수된 파장 영역, 즉 100에서 600nm까지의 파장내의 펄스 발진 레이저빔이 인가된다. 레이저빔(110)을 위한 레이저 발진기로서, 기체 레이저 발진기, 고체 레이저 발진기, 또는 금속 레이저 발진기가 인가된다. 기체 레이저 발진기로서, CO, CO2, 또는 N2와 같은 기체를 이용하는 레이저 발진기 또는 KrF, XeCl, 또는 Xe와 같은 기체를 이용하는 엑시머 레이저 발진기가 적용된다. 고체 레이저 발진기로서, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm으로 도핑된, YAG, YVO4, YLF 또는 YalO3와 같은 결정을 이용하는 레이저 발진기가 적용된다. 고체 레이저 발진기로부터 방출된 레이저빔을 이용하는 경우에, 기본파의 제 2 내지 제 4 고조파들 중 하나를 이용하는 것일 바람직하다. 게다가, 레이저빔을 조사할 때의 분위기는 1% 이상의 산소를 포함하는 것이 바람직하다. 레이저빔이 5에서 300 Hz의 재생 펄스 주파수, 100에서 900mJ/㎠, 바람직하게는 300에서 700mJ/㎠의 조사 펄스 에너지 밀도, 및 30에서 400회의 조사 펄스 회수의 조건에서 조사될 때, 50에서 300nm, 바람직하게는 80에서 200㎛의 직경, 및 150에서 400nm의 높이(바닥면과 정점간의 차이)를 가진, 5에서 30/㎛2 의 볼록부를 형성하는 것이 가능하다.
그후, 도 6d에 도시된 바와 같이, 습식 에칭과 같은 등방성(isotropic) 에칭이 어펜티스형의 제 2 절연막으로부터 게이트 전극(503')을 형성하는 게이트 전극(503)밑으로 제 2 절연막의 일부분을 제거하기 위해서 형성되는 것이 바람직하다.
금속 원소의 박막이 본 실시 형태에 따라 제조된 전자 방출부(508)의 표면 상에 침착될 수 있음을 주지한다. 이러한 경우, 박막으로서, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 알루미늄, 구리, 금, 은, 티타늄 또는 니켈과 같은 금속 원소를 포함한 박막을 이용하는 것이 가능하다.
도 5에서, 캐소드 전극과 게이트 전극의 네 개의(2 x 2) 전자 방출부들이 교차부(509)에 형성되더라도, 제한이 없으며, 보다 많은 전자 방출부들이 형성될 수 있다. 한 개구부에서, 복수의 전자 방출부가 형성될 수 있다.
캐소드 전극으로서, 반도체 막과 접촉된, 금속 원소를 포함하는 스트라이프 형상 막은 반도체 막(502)과 제 1 절연막(601) 사이에 형성될 수 있다. 캐소드 전극의 재료로서, 실시 형태 1에서 그 재료들을 이용하는 것이 가능하다.
앞에서 언급된 처리들에 따라, 제 1 기판 상에 형성된 원뿔 형상 전자 방출부를 포함하여 전계 방출 장치를 형성하는 것이 가능하다.
도 5에 도시된 바와 같이, 형광층(510)은 알려진 방법으로 제 2 기판(505) 상에 형성되고, 0.05 내지 0.1㎛의 막 두께를 가진 애노드 전극(511)이 그 위에 형성된다. 애노드 전극(511)으로서, 알루미늄, 니켈 또는 은과 같은 금속 원소를 포함하는 박막, 또는 ITO(alloy of indium oxide-tin oxide : 인듐 산화물과 주석 산화물의 합금), 인듐 산화물과 아연 산화물의 합금(In2O3-ZnO), 또는 아연 산화물(ZnO)과 같은 투명 도전막이 알려진 방법으로 침착될 수 있다. 본 실시 형태에서, 애노드 전극은 스트라이프 형상, 직사각 매트릭스형, 또는 시트형일 수 있다. 형광층으로서, 적색 형광층, 청색 형광층 및 녹색 형광층이 있고, 하나의 픽셀은 적색, 청색, 녹색 형광층들의 세트를 포함한다. 콘트라스트를 개선시키기 위해서, 형광층들 사이에 흑색 매트릭스(512)를 형성하는 것이 바람직하다. 애노드 전극이 되도록 하기 위해, 알루미늄, 니켈, 또는 은과 같은 금속 원소를 포함하는 박막, 또는 금속 원소를 포함하는 합금 박막을 도전막으로서 이용하는 경우에, 형광으로부터 방출된 광은 제 2 기판의 측면에 반사되어 표시 장치 스크린의 휘도를 개선시킬 수 있도록 한다.
본 실시 형태에 따라 형성된 제 1 및 제 2 기판들은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 부분의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
본 실시 형태에서, 수동 구동 방법이 적용된다. 캐소드 전극(502)은 캐소드 전극 구동 회로에 접속되고, 게이트 전극(503)은 게이트 전극 구동 회로에 접속되며, 애노드 전극(511)은 애노드 전극 구동 회로에 접속된다. 기판의 확장 부분 상에 캐소드 전극 구동 회로, 게이트 전극 구동 회로 및 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로는, IC 칩과 같은 외부 회로가 이용될 수 있다. 캐소드 전극 구동 회로로부터, 상대적으로 네거티브 전압(예를 들어, 0 kV)이 캐소드 전극을 통해 인가되고, 상대적으로 포지티브 전압(예를 들어, 50V)이 게이트 전극 구동 회로로부터 게이트 전극에 인가된다. 전압들의 인가로 인해 발생된 전계에 응답하여, 양자 터널링 효과에 따라 볼록한 부분의 최상부로부터 전자가 방출된다. 애노드 전극 구동 회로로부터, 게이트 전극에 인가된 포지티브 전압보다 높은 전압(예를 들어, 5kV)이 인가되어 전자 방출부로부터 방출된 전자가 애노드 전극 상에 놓인 형광층에 이른다. 전자가 형광층과 충돌하게 될 때, 형광층이 여기되어 광을 방출하고, 그때 표시가 얻어질 수 있다. 본 실시 형태에서는 또한, 전계 방출 장치와 함께 캐소드 전극 구동 회로 및 게이트 전극 구동 회로를 형성하는 것이 가능하다.
상술된 공정들에 따라 전계 방출 표시 장치가 형성된다.
본 실시 형태에 따르면, 복잡한 공정들 없이 대형 기판 상에 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치를 형성하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 트라이오드형 FED의 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 7 및 도 8a 내지 도 8d를 참조하여 설명될 것이다. 본 실시 형태에서 설명될 전계 방출 장치는, 1) 소스 및 드레인 영역들을 포함하는, 원하는 형태로 에칭된 반도체 막, 2) 반도체 막의 소스 영역과의 접촉을 가지는, 스트라이프 형상의 에칭 소스 배선, 3) 반도체 막의 소스 영역과 드레인 영역 사이의 캐리어 농도를 제어하는, 절연막을 통해 소스 배선과 교차하는 게이트 전극, 및 4) 게이트 전극 및 절연막의 개구부에서 반도체 막의 드레인 영역의 표면에 형성된 볼록한 전자 방출부를 포함한다. 본 실시 형태에서, 게이트 전극은 콤형(comb shape)을 가진다. 또한, 전계 방출 장치의 캐소드 전극은 본 실시예에서 적어도 드레인 영역을 포함한다.
도 7은 본 실시 형태에서 표시 패널의 투시도를 도시한 것이다. 제 1 기판(701) 위에, 스트라이프 형상 소스 배선(702), 소스 배선과의 접촉을 갖도록 형성된 원하는 형태의 에칭된 반도체 막(703), 및 절연막(도면에는 도시되지 않음)을 통해 소스 배선과 직교하는 콤형 게이트 전극(704)이 형성된다. 게이트 전극은 반도체 막 위에 형성된다. 게이트 전극 및 반도체 막에서, 개구부(705)가 형성되어 소스 배선과의 접촉을 가지지 않는 반도체 막(703)의 영역을 노출한다. 개구부(705)에서, 반도체 막(703)의 드레인 영역의 표면에서 원뿔 형상 전자 방출부(706)가 형성된다.
도 7에 도시된 바와 같이, 형광층(708) 및 애노드 전극(709)이 제 2 기판(707) 상에 형성된다.
도 8a 내지 도 8d는 도 7의 D-D'에 따른 단면도를 도시한 것이다. 도 8a 내지 도 8d를 참조하여, 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 도시될 것이다.
제 1 기판(701)상에 제 1 도전막을 형성한 후에, 레지스터 마스크를 사용하여 도 8a에 도시한 바와 같이 스트라이프형 소스 배선(702)을 형성한다. 그 다음, 제 1 절연막을 형성한 후에, 평탄화로 소스 배선을 노출하기 위해 CMP와 같은 방법으로 제 1 절연막의 연마가 수행되고, 소스 배선들 사이에서 절연막(801)이 형성된다. 절연막(801) 및 소스 배선(702) 상에서, CVD 또는 PVD와 같은 알려진 방법으로 반도체 막이 형성된다. 그 후, 원하는 형상으로 반도체 막(703)을 형성하기 위해 반도체 막이 에칭된다. 유리 기판, 석영 기판, 사파이어 기판, 그 표면 상에 형성된 절연막을 가진 반도체 기판, 및 그 표면 상에 형성된 절연막을 가진 금속 기판을 제 1 기판으로서 이용하는 것이 가능하다. 기판은 임의의 크기를 가지지만, 600㎜ x 720㎜, 680㎜ x 880㎜, 1000㎜ x 1200㎜, 1100㎜ x 1250㎜, 1150㎜ x 1300㎜, 1500㎜ x 1800㎜, 1800㎜ x 2000㎜, 2000㎜ x 2100㎜, 2200㎜ x 2600㎜, 또는 2600㎜ x 3100㎜와 같은 대형 기판을 이용하는 것이 가능하다. 제 1 기판 상에 소스 배선을 형성하기 전에, 유리 기판에 포함되는 나트륨(Na)과 같은 소량의 알칼리 금속을 블로킹하기 위해 절연막이 형성될 수 있다.
다음, 도 8b에 도시된 바와 같이, 반도체 막(703) 및 절연막(801) 상에 제 2 절연막(802)이 형성된다. 제 2 절연막으로서, 산화 실리콘과, 질화 실리콘과, 질소, SOG(Spin on Glass, 전형적으로 실록산 폴리머, 아크릴, 폴리이미드, 폴리이미드아미드, 및 벤조사이클로부텐을 포함하는 산화 실리콘 중 적어도 하나를 포함하여 단일층 또는 적층(lamination layer)을 제조하는 것이 가능하다. 제 2 절연막은 0.5 내지 2㎛의 막두께를 가지며, CVD, PVD, 도포법, 또는 스크린 인쇄와 같은 알려진 방법으로 형성된다.
다음, 제 2 도전막(803)이 형성된다. 실시 형태 4에서 도전막(도 6a에서 도전막(603))과 동일한 금속 원소 또는 금속 원소를 포함하는 합금을 포함하는 박막을 제 2 도전막으로서 이용하는 것이 가능하다. 제 2 도전막(803) 상에 레지스트 마스크를 형성한 후에, 반도체 막(703)과 제 2 절연막(802)을 통해 소스 배선과 교차하는 콤형 게이트 전극을 형성하기 위해 제 2 도전막(803)의 불필요한 부분을 제거하기 위해 패터닝이 수행된다.
다음, 도 8c에 도시된 바와 같이, 소스 및 드레인 영역들이 될 영역들이 형성된다. 게이트 전극 및 제 2 절연막은, 개구부(705)를 형성할 뿐만 아니라 소스 배선 상에 반도체 막(소스 영역)(804)을 노출하도록 에칭되는 전자 방출부(소스 배선과 접촉을 갖는 영역으로부터 미리 결정된 거리를 가진 영역)를 형성하기 위해 반도체 막 상의 부분과 소스 배선 상의 부분을 갖는다.
다음, 레이저빔은 전자 방출부(706)를 형성하기 위해 반도체 막의 볼록한 부분을 형성하도록 조사된다. 레이저빔(610)으로서, 반도체 막으로 흡수되는 파장, 즉 100 내지 600nm의 파장을 가지는 영역에서의 펄스 발진 레이저빔이 인가된다. 레이저빔(110)을 위한 레이저 발진기로서, 기체 레이저 발진기, 고체 레이저 발진기 또는 금속 레이저 발진기가 적용된다. 기체 레이저 발진기로서, CO, CO2 또는 N2와 같은 기체를 이용하는 레이저 발진기, 또는 KrF, XeCl 또는 Xe와 같은 기체를 이용하는 엑시머 레이저 발진기가 적용된다. 고체 레이저 발진기로서, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm으로 도핑된, YAG, YVO4, YLF 또는 YalO3와 같은 결정을 이용하는 레이저 발진기가 적용된다. 금속 레이저 발진기로서, 구리 증기 레이저 발진기 또는 헬륨-카드늄 레이저 발진기가 적용될 수 있다. 고체 레이저 발진기로부터 방출된 레이저빔을 이용하는 경우에, 기본파의 제 2 내지 제 4 고조파들 중 하나를 이용하는 것이 바람직하다. 그 외에도, 레이저빔을 조사하는 분위기는 1% 또는 그보다 많은 산소를 포함하는 것이 바람직하다. 5 내지 300Hz의 반복 펄스 주파수, 100 내지 900mJ/cm2의 조사된 펄스 에너지 밀도, 바람직하게는 300 내지 700 mJ/cm2, 및 30 내지 400 회의 조사된 펄스 주파수의 조건들 하에 레이저빔이 조사될 때, 50 내지 300nm, 바람직하게는 80 내지 200㎛의 직경을 가진 바닥 평면과 150 내지 400nm의 높이(바닥 평면과 정점 사이의 차이)를 갖는 5 내지 30/㎛2의 볼록한 부분을 형성하는 것이 가능하다.
그후, 소스 영역(710) 및 드레인 영역을 형성하기 위해 n형을 부가한 불순물 원소로의 도핑이 수행된다. n형을 부가한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
그 후에, 도 8d에 도시된 바와 같이, 어팬티스형으로 제 2 절연막으로부터 튀어나온 게이트 전극(704')를 형성하기 위해 게이트 전극(704)보다 아래의 제 2 절연막의 일부를 제거하기 위해 습식 에칭과 같은 등방성 에칭이 수행되는 것이 바람직하다.
금속 원소의 박막은 본 실시 형태에 따라 제조된 전자 방출부(706)의 표면 상에 침착될 수 있다는 것을 유의한다. 이러한 경우, 박막으로서, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 크롬, 알루미늄, 구리, 금, 은, 티타늄 또는 니켈과 같은 금속 원소를 포함한 박막을 이용하는 것이 가능하다.
한 전자 방출부들이 도 7에서 개구부(705)에 일종의 패턴도로서 도시되었지만, 보다 많은 전자 방출부들이 형성될 수 있다.
앞에서 언급된 처리들에 따라, 소스 및 드레인 영역을 갖는 반도체 막과, 반도체 막의 소스 영역과의 접촉을 갖는 소스 배선, 게이트 전극, 및 반도체 막의 드레인 영역의 표면에 형성된 원뿔 형상 전계 방출부를 포함하는 전계 방출 장치가 형성된다. 전계 방출 장치의 ON/OFF의 스위칭을 보다 정확히 제어하기 위하여, 박막 트랜지스터 또는 다이오드와 같은 스위칭 장치가 각각의 전계 방출 장치에 부가적으로 제공될 수 있다.
본 실시 형태에 따라 형성된 제 1 기판 및 실시 형태 4와 유사한 처리에 따라 형성된 제 2 기판은 밀봉 부재로 부착되며, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 부분에서의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
소스 배선(702)은 소스 배선 구동 회로에 접속되고, 게이트 전극(704)은 게이트 전극 구동 회로에 접속되고, 애노드 전극(709)은 애노드 전극 구동 회로에 접속된다. 제 1 기판의 확장 부분 상에 소스 배선 구동 회로, 게이트 전극 구동 회로, 및 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로는, IC 칩과 같은 외부 회로가 이용될 수 있다. 소스 배선은 반도체 막의 소스 영역과의 접촉을 가지며, 드레인 영역은 전계 방출 장치의 장치들 중 하나이다. 양의 전압이 게이트 전극 구동 회로로부터 게이트 전극에 인가될 때, 소스와 드레인 영역들 사이의 채널 형성 영역에서 캐리어가 발생되며, 드레인 영역에서 전자 방출부로부터 전자가 방출된다. 애노드 전극 구동 회로로부터, 게이트 전극에 인가된 포지티브 전압보다 더 높은 전압이 인가되어 전자 방출부로부터 방출된 전자가 애노드 전극에 놓인 형광층에 이른다. 전자가 형광층과 충돌할 때, 형광층이 여기되어 발광하고, 그때 표시가 행해질 수 있다. 본 실시 형태에서는 또한, 전계 방출 장치와 함께 소스 배선 구동 회로 및 게이트 전극 구동 회로를 형성하는 것이 가능하다.
상술된 처리들에 따라 전계 방출 표시 장치가 형성된다.
본 실시 형태에 따르면, 복잡한 처리들 없이 대형 기판 상에 전계 방출 장치와, 전계 방출 장치를 포함한 전계 방출 표시 장치를 형성하는 것이 가능하다. 본 실시 형태에 따른 전계 방출 표시 장치는 각 픽셀에서 스위칭 장치의 드레인 영역에 형성된 전자 방출부를 갖는다. 따라서, 전자 방출이 각 픽셀에서 제어될 수 있기 때문에 고해상도를 가진 표시 장치를 형성하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에 따라, 실시 형태 5와 상이한 제조 방법에 따라 트라이오드형 FED의 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 9 및 도 10a 내지 도 10d를 참조하여 설명될 것이다. 본 실시 형태에서 설명될 전계 방출 장치는, 1) 소스 및 드레인 영역들을 포함하는, 원하는 형태로 에칭된 반도체 막, 2) 반도체 막의 소스 영역과의 접촉을 가지는, 스트라이프 형상의 에칭 소스 배선, 3) 소스 영역과 드레인 영역 사이의 캐리어 농도를 제어하는, 절연막을 통해 소스 배선과 교차하는 게이트 전극, 및 4) 게이트 전극 및 절연막의 개구부에서 반도체 막의 드레인 영역의 표면에 형성된 볼록한 전자 방출부를 포함한다. 본 실시 형태에서, 게이트 전극은 스트라이프 형상을 가진다. 그 외에도, 전계 방출 장치의 캐소드 전극은 본 실시예에서 적어도 드레인 영역을 포함한다.
도 9는 본 실시 형태에서 표시 패널의 투시도를 도시한 것이다. 제 1 기판(901) 위에, 스트라이프 형상 소스 배선(902), 소스 배선과의 접촉을 갖도록 형성된 원하는 형태의 에칭된 반도체 막(903), 및 소스 배선에 직교 방향으로 형성된 스트라이프 형상 게이트 전극(904)이 형성된다. 게이트 전극은 그 사이에 절연막(도면에는 도시되지 않음)을 가진 반도체 막 위에 형성된다. 게이트 전극 및 반도체 막에서, 개구부(905)가 형성되어 소스 배선과의 접촉을 가지지 않는 반도체 막(903)의 영역을 노출한다. 개구부(905)에서, 반도체 막(903)의 드레인 영역의 표면에서 원뿔 형상 전자 방출부(906)가 형성된다. 제 1 기판 상에 형성된, 본 실시 형태에서 전계 방출 장치의 게이트 전극은 실시 형태 5에 개시된 상이한 형태를 갖는다.
도 9에 도시된 바와 같이, 형광층(908) 및 애노드 전극(909)이 제 2 기판(907) 상에 형성된다.
도 10a 내지 도 10d는 도 9의 E-E'에 따른 단면도를 도시한 것이다. 도 10a 내지 도 10d를 참조하여, 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 도시될 것이다.
실시 형태 5와 유사하게, 소스 배선(902), 제 1 절연막(1001), 및 원하는 형태의 반도체 막(903)이 제 1 기판(901) 상에 형성된다. 제 1 기판 상의 소스 배선을 형성하기 전에, 절연막은, 유리 기판 내에 포함되는, 나트륨(Na)과 같은 소량의 알칼리 금속을 블로킹하기 위해 형성될 수 있다.
다음, 반도체 막(903) 상에 레지스트 마스크(도면에 도시되지 않음)를 형성한 후에, 소스 영역(1002) 및 드레인 영역(1003)을 형성하기 위해 n형을 부가한 불순물 원소로의 도핑이 수행된다. n형을 부가한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
다음, 도 10b에 도시된 바와 같이, 제 2 절연막(1004) 및 도전막(1005)이 실시 형태 5와 유사하게 반도체 막(903) 및 제 1 절연막(1001) 상에 형성된다. 제 2 절연막(1004) 및 도전막(1005)의 각각으로서, 실시 형태 4 또는 5의 재료들이 적당히 인가될 수 있다.
다음, 도 10c에 도시된 바와 같이, 스트라이프 형상 게이트 전극(904)이 될 도전막은 레지스터 마스크(도면에 도시되지 않음)의 이용으로 형성된다. 그 후, 드레인 영역 상의 일부에 형성된 제 2 절연막 및 게이트 전극은 개구부(905)뿐만 아니라 게이트 전극(904)을 형성하기 위하여 에칭된다.
다음, 실시 형태 5와 유사하게, 전자 방출부(906)를 형성하기 위하여 반도체 막의 볼록한 부분을 형성하기 위하여 레이저빔이 조사된다. 레이저빔 및 레이저빔을 조사하는데 있어서의 상태들을 고려하여, 실시 형태 5를 적절히 참조하는 것이 가능하다.
그 후, 도 10d에 도시된 바와 같이, 어팬티스형으로 제 2 절연막으로부터 튀어나온 게이트 전극(904')를 형성하기 위해 게이트 전극(904)보다 아래의 제 2 절연막의 일부를 제거하기 위해 습식 에칭과 같은 등방성 에칭이 수행되는 것이 바람직하다.
금속 원소의 박막은 드레인 영역의 표면에 형성된, 본 실시 형태에 따라 제조된 전자 방출부(906)의 표면 상에 침착될 수 있다는 것을 주지한다. 이러한 경우, 박막으로서, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 크롬, 알루미늄, 구리, 금, 은, 티타늄 또는 니켈과 같은 금속 원소를 포함하여 박막을 이용하는 것이 가능하다.
한 전자 방출부들이 도 9에서 개구부(905)에 일종의 패턴도로서 도시되었지만, 보다 많은 전자 방출부들이 형성될 수 있다.
앞에서 언급된 처리들에 따라, 제 1 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 전계 방출 장치의 ON/OFF의 스위칭을 보다 정확하게 제어하기 위하여, 박막 트랜지스터 또는 다이오드와 같은 스위칭 장치가 각각의 전계 방출 장치에 부가적으로 제공될 수 있다.
본 실시 형태에 따라 형성된 제 1 기판과 실시 형태 4와 유사한 처리에 따라 형성된 제 2 기판은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
그 후, 전계 방출 표시 장치는 실시 형태 5와 유사한 처리에 따라 형성된다.
앞에서 언급된 처리들에 따라, 소스 및 드레인 영역을 갖는 반도체 막, 소스 및 드레인 영역, 반도체 막의 소스 영역과의 접촉을 갖는 소스 배선, 게이트 전극, 및 반도체 막의 드레인 영역의 표면에 형성된 원뿔 형상 전계 방출부를 포함하는 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치가 형성된다.
본 실시 형태에 따르면, 복잡한 처리들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 본 실시 형태에 따른 전계 방출 표시 장치는 각 픽셀에서 스위칭 장치의 드레인 영역에 형성된 전자 방출부를 갖는다. 따라서, 전자 방출이 각 픽셀에서 제어될 수 있기 때문에, 고해상도를 가진 표시 장치를 형성하는 것이 가능하다.
(실시 형태 7)
트라이오드형 FED의 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 11 및 도 12a 내지 도 12d를 참조하여 설명될 것이다. 여기에서 설명될 전계 방출 장치는, 1) 소스 및 드레인 영역들을 포함하는, 원하는 형태로 에칭된 반도체 막, 2) 반도체 막의 소스 영역과의 접촉을 갖는 소스 전극, 3) 절연막을 통해 소스 영역과 드레인 영역 사이의 캐리어 농도를 제어하는 게이트 전극(게이트 배선), 및 4) 게이트 전극 및 절연막의 개구부에서 반도체 막의 드레인 영역의 표면에 형성된 볼록한 전자 방출부를 포함한다.
도 11에 도시된 바와 같이, 형광층(1806) 및 애노드 전극(1807)이 실시 형태 4와 유사하게 제 2 기판(1805) 상에 형성된다.
도 12a 내지 도 12d는 도 11의 F-F'에 따른 단면도를 도시한 것이다. 도 11a 내지 도 11d를 참조하여, 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 도시될 것이다.
도 12a에 도시된 바와 같이, 제 1 절연막(1811)이 실시 형태 1과 유사하게 제 1 기판(1800) 상에 형성된다. 그 다음, 결정성 반도체 막을 형성하기 위해 실시 형태 1에 도시된 바와 같이 공지된 방법이 이용되며, 결정성 반도체 막의 일부는 원하는 형태로 반도체 영역(도 11에서 영역(1801))을 형성하기 위하여 에칭된다.
다음, 제 2 절연막(1812)이 알려진 방법으로 형성된다. 제 2 절연막(1812)으로서, 산화 실리콘막, 산질화 실리콘막 또는 산질화 실리콘막(상이한 조성비)과 같은 주성분들로서 실리콘 및 산소를 포함하는 막이 형성된다.
다음에, 제 1 도전막이 형성된다. 제 1 도전막으로서는, 실시 형태 4에서의 도전막(603)과 동일한 금속 원소를 포함하는 막을 형성하는 것이 가능하다. 그 다음에, 제 1 도전막 상에 레지스트 마스크를 형성한 후, 게이트 전극(1802)을 형성하도록 제 1 도전막의 불필요한 부분을 제거하기 위해 패터닝이 수행된다. 그 후, 마스크로서 게이트 전극(1802)을 이용하고, 소스 및 드레인 영역들(1801a 및 1801b)을 형성하기 위해 결정성 반도체 막의 일부분이 n형을 부가한 불순물로 도핑된다.
다음에, 도 12b에 도시된 바와 같이, 제 3 절연막(1821)이 형성된다. 실시 형태 4에 도시된 제 2 절연막(602)과 동일한 재료를 이용하여 제 3 절연막(1821)을 형성하는 것이 가능하다.
다음에, 제 2 및 제 3 절연막들의 일부분이 에칭되고, 제 2 도전막이 침착된다. 그 다음, 제 2 도전막이 소스 전극(1803)을 형성하기 위해 원하는 형상으로 에칭된다.
다음, 도 12c에 도시된 바와 같이, 제 3 절연막(1821) 상에 제 4 절연막(1831)을 형성한 후에, 제 2 내지 제 4 절연막들의 일부가 에칭되어 반도체 영역의 일부를 노출시킨다.
다음, 실시 형태 5와 유사하게, 레이저빔은 도 12d에 도시된 바와 같이, 전자 방출부(1804)를 형성하도록 반도체 막의 볼록한 부분을 형성하기 위해 반도체 막에 조사된다. 레이저빔과 레이저빔을 조사하는데 있어서의 조건들을 고려하여, 실시 형태 5를 적절히 참조하는 것이 가능하다.
도 11에서, 도 12a 내지 도 12d에 도시된 제 1 내지 제 4 절연막들(1811, 1812, 1821 및 1831)은 생략된다.
전계 방출 장치의 ON/OFF의 스위칭을 정확히 제어하기 위하여, 박막 트랜지스터 또는 다이오드와 같은 스위칭 장치가 각각의 전계 방출 장치에 부가적으로 제공될 수 있다. 게다가, 전자의 양을 제어하기 위한 제어 전극이 제 3 절연막(1821) 또는 제 4 절연막(1831)과 같은 절연막 상에 제공될 수도 있다. 이러한 구조에 있어서, 더 높은 안전성을 갖는 전자 방출을 제어하는 것이 가능하다. 본 실시 형태에서 전계 방출 장치는 상단-게이트 구조를 갖지만, 이에 한정되는 것이 아니며, 유사하게 전계 방출 장치를 형성하기 위해 하단-게이트 구조를 적용하는 것도 가능하다.
상술된 처리들에 따라 형성된 제 1 기판 및 실시 형태 4와 유사한 처리에 따라 형성된 제 2 기판은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 부분에서의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
그후, 전계 방출 표시 장치가 실시 형태 5와 유사한 처리에 따라 형성된다.
앞에서 언급된 처리들에 따라, 소스 및 드레인 영역을 갖는 반도체 막, 반도체 막의 소스 영역과의 접촉을 갖는 소스 전극, 게이트 전극, 및 반도체 막의 드레인 영역의 표면에 형성된 원뿔 형상 전계 방출부를 포함하는 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치가 형성된다.
본 실시 형태에 따르면, 복잡한 공정들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 본 실시 형태에 따른 전계 방출 표시 장치는 각 픽셀에서 스위칭 장치의 드레인 영역에 형성된 전자 방출부를 갖는다. 따라서, 전자 방출이 각 픽셀에서 제어될 수 있기 때문에, 고해상도를 가진 표시 장치를 형성하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서, 전자 소스로서 전자 방출부가 게이트 전극을 제공하지 않고 단순히 캐소드 전극 상에 제공되는 구조를 갖는 전계 방출 장치, 즉 전계 방출 장치를 갖는 표시 장치 및 다이오드형 FED의 전계 방출 장치가 도시될 것이다. 구체적으로, 전체 제 1 기판 상에 평면 캐소드 전극이 형성되고 캐소드 전극의 표면에 전자 방출부가 제공되는 전계 방출 장치와, 전계 방출 장치를 갖는 표시 장치의 제조 과정에 대해 설명할 것이다. 전자 방출부는 위스커 형상을 갖는다는 것을 주지한다.
도 15는 본 실시 형태에서 표시 패널의 투시도를 도시한 것이다. 반도체 막의 평면 캐소드 전극(2102)이 제 1 기판(2100) 상에 형성되고, 평면 애노드 전극(2104)이 제 2 기판(2103) 상에 형성된다. 캐소드 전극의 표면에서, 위스커 형상 전자 방출부(2105)가 형성된다.
도 16a 내지 도 16c는 도 15의 G-G'에 따른 단면도를 도시한 것이다. 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 도시될 것이다.
도 16a에 도시된 바와 같이, 절연막(1501)이 제 1 기판(2100) 상에 형성된다. 절연막(1501)에서, 유리 기판 내에 포함된, 나트륨(Na)과 같은 소량의 알칼리 금속은 확산을 방지할 수 있다. 절연막(1501) 상에서, 비정질 반도체 막(1502)이 CVD 또는 PVD와 같은 공지된 방법으로 형성된다. 유리 기판, 석영 기판, 사파이어 기판, 그 표면 상에 형성된 절연막을 가진 반도체 기판, 및 그 표면 상에 형성된 절연막을 가진 금속 기판을 제 1 기판으로서 이용하는 것이 가능하다. 기판은 임의의 크기를 가지지만, 600㎜ x 720㎜, 680㎜ x 880㎜, 1000㎜ x 1200㎜, 1100㎜ x 1250㎜, 1150㎜ x 1300㎜, 1500㎜ x 1800㎜, 1800㎜ x 2000㎜, 2000㎜ x 2100㎜, 2200㎜ x 2600㎜, 또는 2600㎜ x 3100㎜와 같은 대형 기판을 이용하는 것이 가능하다.
다음, 비정질 반도체 막(1502)이 결정화된다. 레이저 결정화, 고속 열 어닐링, 퍼니스 어닐링을 한 열 결정화, 또는 결정화를 촉진시키는 금속 원자를 이용하는 열 결정화와 같은 알려진 결정화 방법을 이용하는 것이 가능하다. 본 실시 형태에서, 열 결정화는 비정질 반도체 막(1502)을 결정화하기 위해 결정화를 촉진시키는 금속 원소를 이용한다. 금속 원소(1503)는 비정질 반도체 막(1502)의 전체에 부가되고, 가열 처리가 수행된다. 여기에서, Au, Al, Li, Mg, Ni, Co, Pt 및 Fe 중 하나는 결정화를 촉진시키는 금속 원소로서 이용되며, 1 내지 100ppm의 금속 원소를 함유하는 용액, 특히 5ppm의 니켈을 함유하는 용액은 스핀 코팅으로 인가된다. 그 후, 가열 처리는 1 내지 12 시간 동안 500 내지 650℃의 온도로 수행된다. 금속 원소를 함유하는 용액을 인가하는 대신, 금속 원소를 함유하는 박막이 침착될 수 있다. 반도체 막이 0.03 내지 0.3㎛의 막두께를 가지지만, 막 두께가 이에 제한되는 것은 아니다. 가열 처리가 수행될 때, 도 16b에 도시된 바와 같이, 비정질 반도체 막(1502)이 결정성 반도체 막(1506)(캐소드 전극(2102))이 되도록 결정될 뿐만 아니라, 금속 원소 또는 금속 실리사이드(1507)가 그레인 경계(이후, 3중점이라 칭함)의 표면으로 분리되게 된다. 그레인 경계가 3중점, 4중점, 또는 다중점일 수 있음을 주지한다. 결정화에 있어서의 조건들, 예컨대 막의 수소 농도 및 결정화 온도로 그레인 경계를 제어하는 것이 가능하다. 즉, 그레인 경계가 제어될 때, 위스커 밀도, 즉 전자 방출부의 밀도를 제어하는 것이 가능하다. 가열 처리 후, 결정성 반도체 막에 레이저빔이 조사된다.
다음, 분리된 금속 원소 또는 금속 실리사이드와 결정성 반도체 막의 표면 상의 수소 부가 후, 열 CVD 또는 플라즈마 CVD로 위스커 형상 전자 방출부(2105)를 형성하기 위해 반도체 원소를 포함하는 기체가 이용된다. 전자 방출부의 최하부 또는 최상부에서 금속 원소의 집단(aggregation)이 존재한다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서의 가열이 수행되어, 위스커 형상 전자 방출부(2105)(도 16d)를 형성하기 위하여 촉매로서 기능하는, 금속 원소 또는 금속 실리사이드의 표면에서 기체 상태의 반도체 원소(실리콘)의 집단을 결정화한다.
도전성을 높이기 위해 n형을 부가한 불순물 원소로 결정성 반도체 막이 도핑되는 것이 바람직하다. n형을 부가한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
앞에서 언급된 공정들에 따라, 위스커 형상 전자 방출부를 형성하는 것이 가능하고, 캐소드 전극의 표면에 형성된 위스커 형상 전자 방출부 및 캐소드 전극을 포함하는 전계 방출 장치를 형성하는 것이 가능하다.
게다가, 금속 원소를 포함하는 막의 캐소드 전극은 결정성 반도체 막(1506)과 절연막(1501) 사이에 형성될 수 있다. 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 크롬, 알루미늄, 구리, 금, 은, 티타늄 또는 니켈과 같은 금속 원소나, 금속 원소(전형적으로, 질화 탄탈륨 또는 질화 티타늄과 같은 질화물, 규화 텅스텐, 규화 니켈, 규화 몰리브덴과 같은 규화물)를 포함하는 합금 또는 혼합물을 캐소드 전극의 재료로서 이용하는 것이 가능하다
다음, 도 15에 도시된 바와 같이, 형광층(2106)이 알려진 방법으로 제 2 기판(2103) 상에 형성되고, 0.05 내지 0.1㎛의 막두께를 가진 도전막이 애노드 전극(2104)을 형성하기 위해 그 위에 형성된다. 도전막으로서, 알루미늄, 니켈 또는 은과 같은 금속 원소를 포함하는 박막, 또는 ITO(인듐 산화물-주석 산화물의 합금), 인듐 산화물과 아연 산화물의 합금(In2O3-ZnO), 또는 아연 산화물(ZnO)과 같은 투명 도전막이 알려진 방법으로 침착될 수 있다. 도전막은 알려진 포토리소그래피 처리에 따라 원하는 형상으로 처리될 수 있다.
형광층으로서, 적색 형광층, 청색 형광층 및 녹색 형광층이 있다. 복수 컬러들의 형광층들을 배열하는 경우에, 콘트라스트를 개선시키기 위해서, 형광층들 사이에 흑색 매트릭스(BM)가 형성될 수 있다. 애노드 전극이 각 형광층 상에 형성될 수 있다. 애노드 전극이 되도록 하기 위해, 알루미늄, 니켈, 또는 은과 같은 금속 원소를 포함하는 박막, 또는 금속 원소를 포함하는 합금 박막을 도전막으로서 이용하는 경우에, 형광으로부터 방출된 광은 제 2 기판의 측면에 반사되어 표시 장치 스크린의 휘도를 개선시킬 수 있다.
본 실시 형태에 따라 형성된 제 1 및 제 2 기판들은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 부분에서의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
제 1 기판(2100) 위에 형성된 캐소드 전극(2104)은 캐소드 전극 구동 회로에 접속되고, 제 2 기판(2103) 위에 형성된 애노드 전극(2104)은 애노드 전극 구동 회로에 접속된다. 기판의 확장 부분 상에 캐소드 전극 구동 회로와 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로는, IC 칩과 같은 외부 회로가 이용될 수 있다. 캐소드 전극 구동 회로로부터, 상대적으로 네거티브 전압이 캐소드 전극을 통해 인가되고, 상대적으로 포지티브 전압이 게이트 전극 구동 회로로부터 게이트 전극에 인가된다. 전압들의 인가로 인해 발생된 전계에 응답하여, 양자 터널링 효과에 따라 볼록한 부분의 최상부로부터 전자가 방출되고, 애노드 전극의 측면에 이른다. 전자가 애노드 전극에 놓인 형광층과 충돌하게 될 때, 형광층이 여기되어 광을 방출하고, 그때 표시가 얻어질 수 있다.
앞에서 언급된 공정들에 따라, 전계 방출 표시 장치가 형성된다.
앞에서 언급된 처리들에 따라, 캐소드 전극의 표면 상에 형성된 위스커 형상 전자 방출부 및 캐소드 전극을 포함하는 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치를 형성하는 것이 가능하다.
본 실시 형태에 따라, 복잡한 공정들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 또한, 본 실시 형태에 따라, 그레인 경계가 반도체 막을 결정화하는데 있어서의 조건들로 제어될 수 있기 때문에, 그레인 경계에서 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다. 더욱이, 복잡한 공정들 없이 전기적 볼거리들을 위한 장치가 되도록 대형 액정 표시 장치 또는 컬러 영역 표시 장치의 표면 광 소스를 제조하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서, 실시 형태 8에서의 전계 방출 장치와 유사한 트라이오드형 FED의 전계 방출 장치의 다른 제조 처리가 도시될 것이다.
도 17a 내지 도 17d는 도 16a 내지 도 16c와 유사한 도 9의 G-G'에 따른 단면도이다. 실시 형태 8과 유사하게, 절연막(1401) 및 비정질 반도체 막(1402)이 기판(1400) 상에 순차적으로 형성된다. 그 후에, 비정질 반도체 막(1402)이 결정화된다. 실시 형태에서, 레이저 결정화가 결정화 방법으로서 이용된다. 결정성 반도체 막(1404)을 형성하기 위하여 기체 레이저 발진기, 고체 레이저 발진기, 또는 금속 레이저 발진기로부터 방출된 레이저빔(1403)이 비정질 반도체 막(1402)에 조사된다. 레이저빔(1403)으로서, 연속파 또는 펄스 발진 레이저빔이 이용될 수 있다.
*다음, 도 17b에 도시된 바와 같이, 금속 원소가 결정성 반도체 막(1404)에 부가된다. 본 실시 형태에서, 금속 원소를 포함하는 박막(1405)은 결정성 반도체 막 상에 형성된다. Au, Al, Li, Mg, Ni, Co, Pt 및 Fe 중 하나가 금속 원소로서 이용될 수 있다. 본 실시 형태에서, 금속 원소를 포함하는 박막(1405)이 2 내지 5nm의 두께를 갖도록 스퍼터링으로 침착된다. 그 후, 400 내지 600℃의 온도에서의 가열이 수행되며, 이는 박막(1405)에서의 금속 원소 또는 금속 실리사이드가 결정성 반도체 막(도 17c에서 영역(1406))의 그레인 경계의 표면에서 분리되게 한다. 레이저빔으로 형성된 결정성 반도체 막의 그레인 경계가 도 27에 도시된 바와 같이, 레이저 조사시의 조건에 의존하여 상이한 밀도를 가진다는 것을 주지한다. 도 27은 50nm의 두께를 가진 비정질 실리콘막에 XeCl 레이저를 조사하는 경우의 3중점 밀도를 도시한 것이다. 3중점이 레이저빔의 에너지 밀도에 의존하는 상이한 밀도를 가진다는 것을 이해한다. 앞의 제어로, 전자 방출부의 위스커들의 밀도를 제어하는 것이 가능하다.
분리된 금속 원소 또는 금속 실리사이드와 결정성 반도체 막의 표면 상의 수소화 후에, 열 CVD 또는 플라즈마 CVD로 위스커 형상 전자 방출부를 형성하기 위해 반도체 원소를 포함하는 기체가 이용된다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서 400 내지 600℃의 온도로 가열이 수행되어, 위스커 형상 반도체 막(1407)을 형성하기 위하여 분리된 금속 원소 또는 금속 실리사이드의 표면에서 기체 상태의 반도체 원소(실리콘)의 집단을 결정화한다. 전자 방출부(도 17d)의 최상부에 금속 원소의 집단(1408)이 존재한다.
앞에서 언급된 처리들에 따라, 캐소드 전극의 표면 상에 형성된 위스커 형상 전자 방출부 및 캐소드 전극을 포함하는 전계 방출 장치를 형성하는 것이 가능하다. 본 실시 형태에 따라, 그레인 경계가 반도체 막을 결정화하는데 있어서의 조건들로 제어될 수 있기 때문에, 그레인 경계에서 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다.
도전성을 높이기 위해 n형을 부가한 불순물 원소로 결정성 반도체 막이 도핑되는 것이 바람직하다. n형을 부가한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
또한, 본 실시 형태에서, 금속 원소를 포함하는 막의 캐소드 전극은 실시 형태 8과 유사하게, 반도체 막과 절연막 사이에 형성될 수 있다.
앞에서 언급된 처리들에 따라, 캐소드 전극의 표면에 형성된 위스커 형상 전자 방출부 및 캐소드 전극을 포함하는 전계 방출 장치를 형성하는 것이 가능하다.
본 실시 형태에 따라, 복잡한 처리들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 그 외에도, 그레인 경계가 반도체 막을 결정화하는데 있어서의 조건들로 제어될 수 있기 때문에, 그레인 경계에서 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다.
(실시 형태 10)
본 실시 형태에서, 실시 형태 8 및 실시 형태 9와 유사하게, 다이오드형 FED의 전계 방출 장치의 제조 방법이 도 18a 내지 도 18c를 이용하여 도시될 것이다.
도 18a 내지 도 18c는 도 16a 내지 도 16c와 도 17a 내지 도 17d와 유사하게, 도 15의 G-G'에 따른 단면도이다. 도 18a에 도시된 바와 같이, 실시 형태 8과 유사하게 기판(1300) 상의 절연막(1301)을 형성한 후에 비정질 반도체 막(1302)이 형성된다. 그 다음, 비정질 반도체 막(1302)에 금속 원소가 부가된다. 본 실시 형태에서, 금속 박막(1303), 특히 비정질 반도체 막(1302)의 표면 상에 2 내지 5nm의 두께를 갖는 금 박막을 형성하기 위해 플라즈마 CVD가 이용된다. Au, Al, Li, Mg, Ni, Co, Pt 및 Fe를 금속 원소로서 이용하는 것이 가능하다.
다음, 결정성 반도체 막(1306)을 형성하도록 비정질 반도체 막을 결정화하기 위해 레이저빔(1305)이 비정질 반도체 막에 조사된다. 이점에서, 금속 원소 또는 금속 실리사이드(1307)가 결정성 반도체 막(도 18b)의 그레인 경계(3중점)의 표면에서 분리된다. 레이저빔(1305)으로서, 실시 형태 9에서 레이저빔(1301)과 동일한 레이저빔이 이용될 수 있다.
다음, 분리된 금속 원소 또는 금속 실리사이드(1307)와 결정성 반도체 막(1306)의 표면 상의 수소 부가 후, 열 CVD 또는 플라즈마 CVD로 위스커 형상 전자 방출부를 형성하기 위해 반도체 원소를 포함하는 기체가 이용된다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서 가열이 수행되어, 위스커 형상 반도체 막(1308)을 형성하기 위하여 촉매로서 기능하는, 분리된 금속 원소 또는 금속 실리사이드의 표면에서 기체 상태의 반도체 원소(실리콘)의 집단을 결정화한다. 전자 방출부(도 18c)의 최상부에 금속 원소의 집단(1309)이 존재한다.
도전성을 높이기 위하여 n형을 부가한 불순물 원소로 결정성 반도체 막이 도핑되는 것이 바람직하다. n형을 부가한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
앞에서 언급된 공정들에 따라, 위스커 형상 전자 방출부를 형성하는 것이 바람직하다.
또한, 본 실시 형태에서, 금속 원소를 포함하는 막의 캐소드 전극은 실시 형태 8과 유사하게, 반도체 막과 절연막 사이에 형성될 수 있다.
그 외에도, 실시 형태 8과 유사하게 본 실시 형태에 따라 제조된 기판을 제 1 기판으로서 이용하여 표시 패널을 제조하는 것이 가능하다.
앞에서 언급된 처리들에 따라, 캐소드 전극의 표면에 형성된 위스커 형상 전자 방출부 및 캐소드 전극을 포함하는 전계 방출 장치를 형성하는 것이 가능하다. 본 실시 형태에 따라, 그레인 경계가 반도체 막을 결정화하는데 있어서의 조건들로 제어될 수 있기 때문에, 그레인 경계에서 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다. 그 외에도, 복잡한 처리들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다.
(실시 형태 11)
*본 실시 형태에서, 실시 형태 8 내지 실시 형태 10과 유사하게, 전계 방출 장치를 갖는 표시 장치 및 다이오드형 FED의 전계 방출 장치의 제조 방법이 도시될 것이다. 구체적으로, 제 1 기판 위에 형성된 스트라이프 형상 캐소드 전극과 제 2 기판 위에 형성된 스트라이프 형상 애노드 전극의 교차부에 전자 방출부가 형성되는 전계 방출 장치와, 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 19 및 도 20a 내지 도 20c를 참조하여 설명될 것이다. 실시 형태 8에 언급된 전자 방출부의 제조 공정이 본 실시 형태에서의 전자 방출부의 제조 처리에 적용되며, 전자 방출부는 위스커 형상을 갖는다. 실시 형태 9 또는 실시 형태 10의 공정이 적용된다.
도 19는 본 실시 형태에서 표시 패널의 투시도를 도시한 것이다. 전자 방출부(1205)는, 제 1 기판(1200) 위에 형성된 반도체 막의 스트라이프 형상 캐소드 전극(1202)과 제 2 기판 위에 형성된 스트라이프 형상 애노드 전극(1207)의 교차부에서 거리를 두고(through a distance) 형성된다. 한 위스커 형상 전자 방출부가 도 19의 캐소드 전극 및 애노드 전극의 교차부에서 일종의 패턴으로서 형성되지만, 복수의 전자 방출부들이 형성될 수 있다.
도 20a 내지 도 20c는 도 19의 H-H'에 따른 단면도이다. 도 20a 내지 도 20c를 참조하여, 본 실시 형태의 캐소드 전극과 전자 방출부의 제조 방법이 도시될 것이다. 도 19의 것과 동일한 부분들을 도시하기 위하여 동일한 참조 번호들이 이용되었음을 유의한다.
도 20a에 도시된 바와 같이, 제 1 기판(1200) 위에 절연막(1201)이 형성되며, 비정질 반도체 막(1601)을 형성하는데 CVD 또는 PVD와 같은 알려진 방법이 이용되고, 실시 형태 10과 유사하게, 2 내지 5nm의 두께를 가진 금속 박막(1602)을 형성하는데 CVD가 이용된다. 금속 박막으로서, Au, Al, Li, Mg, Ni, Co, Pt 및 Fe를 포함한 막을 형성하는 것이 가능하다.
그 후, 결정성 반도체 막을 형성하기 위하여 레이저빔이 조사된다. 이점에서, 금속 원소 또는 금속 실리사이드(167)는 결정성 반도체 막(도 20b)의 그레인 경계(3중점)의 표면에서 분리된다. 레이저빔으로서, 실시 형태 9에서 레이저빔(1301)과 동일한 레이저빔이 이용된다.
다음, 결정성 반도체 막은 스트라이프 형상 결정성 반도체 막(1202)를 형성하기 위해 에칭된다. 대안적으로, 결정 실리콘막을 스트라이프 형상으로 에칭한 후, 그레인 경계를 형성하기 위하여 레이저빔이 조사된다.
다음, 분리된 금속 원소 또는 금속 실리사이드(1607)와 결정성 반도체 막(1202)의 표면 상의 수소 부가 후, 열 CVD 또는 플라즈마 CVD로 위스커 형상 전자 방출부를 형성하기 위해 반도체 원소를 포함하는 기체가 이용된다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서 400 내지 600℃의 온도로 가열이 수행되어, 그레인 경계(3중점)의 표면에서 위스커 형상으로 반도체 원소를 분리시키기 위하여, 기체 상태의 반도체 원소와 반도체 원소 또는 금속 실리사이드가 반응한다. 전자 방출부(도 20c)의 최상부에 금속 원소의 집단(1608)이 존재한다.
도전성을 높이기 위하여 n형을 부가한 불순물 원소로 결정성 반도체 막이 도핑되는 것이 바람직하다. n형을 부가한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
도 19에 도시된 바와 같이, 형광층(1206)이 알려진 방법으로 제 2 기판(2103) 상에 형성되고, 0.05 내지 0.1㎛의 막두께를 가진 도전막이 스트라이프 형상 애노드 전극(1207)을 형성하기 위해 그 위에 형성된다. 도전막으로서, 실시 형태 8에서의 도전막이 적용될 수 있다.
형광층으로서, 적색 형광층, 청색 형광층 및 녹색 형광층이 있으며, 한 픽셀은 한 세트의 적색, 청색, 녹색 형광층들을 포함한다. 콘트라스트를 개선시키기 위해서, 형광층들 사이에 흑색 매트릭스(BM)가 형성되는 것이 바람직하다. 각 형광층, 또는 적색, 청색, 녹색 형광층들을 포함하는 픽셀 위에 애노드 전극이 형성될 수 있다.
본 실시 형태에 따라 형성된 제 1 및 제 2 기판들은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재로 둘러싸인 부분의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
본 실시 형태에서는 수동 구동 방법이 적용된다. 제 1 기판(1200) 상에 형성된 캐소드 전극(1202)은 캐소드 전극 구동 회로에 접속되고, 제 2 기판(1203) 상에 형성된 애노드 전극(1207)은 애노드 전극 구동 회로에 접속된다. 기판의 확장 부분에 캐소드 전극 구동 회로와 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로는, IC 칩과 같은 외부 회로가 이용될 수 있다. 캐소드 전극 구동 회로에서, 상대적으로 네거티브 전압이 캐소드 전극을 통해 인가되고, 상대적으로 포지티브 전압이 애노드 전극 구동 회로로부터 애노드 전극에 인가된다. 전압들의 인가로 인해 발생된 전계에 응답하여, 양자 터널링 효과에 따라 전계 방출 부분의 끝으로부터 전자가 방출되어, 애노드 전극 측에 이른다. 전자가 애노드 전극에 놓여진 형광층과 충돌하게 될 때, 형광층이 여기되어 발광하고, 그때 표시가 행해질 수 있다.
상술된 공정들에 따라 전계 방출 표시 장치가 형성된다.
상술된 공정들에 따르면, 캐소드 전극과 캐소드 전극의 표면에 형성된 위스커 형상 전자 방출 부분을 포함하는 전계 방출 장치, 및 전계 방출 장치를 포함하는 전계 방출 표시 장치를 형성하는 것이 가능하다. 본 실시 형태에 따르면, 반도체 막을 결정화할 때의 조건들에 의해 그레인 경계가 제어될 수 있기 때문에, 그레인 경계에 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다. 또한, 복잡한 공정들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다.
(실시 형태 12)
본 실시 형태에서는, 트라이오드형 FED의 전계 방출 장치 및 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 21 및 도 22a 내지 도 22e를 참조하여 설명될 것이다. 본 실시 형태에서 설명될 전계 방출 장치는, 1) n형 도전성을 갖는 반도체 막으로 형성되고 스트라이프 형상으로 에칭된 캐소드 전극, 2) 절연막을 통해 캐소드 전극과 교차하는 게이트 전극, 및 3) 게이트 전극과 절연막의 개구부에서의 캐소드 전극의 표면에 형성된 볼록한 전자 방출부를 포함한다. 실시 형태 8에 언급된 전자 방출부의 제조 공정이 본 실시 형태의 전자 방출부의 제조 공정에 적용되지만, 실시 형태 9 또는 실시 형태 10의 공정이 적용될 수도 있다. 이 경우에, 전자 방출부는 위스커 형상이다.
도 21은 본 실시예의 표시 패널의 투시도이다. 제 1 기판(1501) 상에는 반도체 막의 스트라이프 형상 캐소드 전극(1502)과 캐소드 전극과 직교하는 스트라이프 형상 게이트 전극(1503)이 형성된다. 게이트 전극은 게이트 전극과 캐소드 전극 사이에 (도면에는 도시되지 않은) 절연막을 갖는 캐소드 전극 위에 형성된다. 캐소드 전극과 게이트 전극의 교차 부분에 개구부(1507)가 형성되고, 개구부(1507)에서의 캐소드 전극의 표면에 위스커 형상 전자 방출부(1508)가 형성된다. 제 2 기판(1505) 상에는 형광층(1510)과 애노드 전극(1511)이 형성된다.
도 22a 내지 도 22e는 도 11의 I-I'에 따른 단면도를 도시한다. 도 22a 내지 도 22e를 참조하여, 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 예시된다.
도 22a에 도시된 바와 같이, 실시 형태 8과 유사하게 제 1 기판(1501) 상에 제 1 절연막(1701)이 형성된다. 제 1 절연막(1701)에 있어서, 유리 기판에 포함된 소량의 알칼리 금속이 확산을 방지할 수 있다. 제 1 절연 기판(1701) 상에는 CVD 또는 PVD와 같은 공지된 방법으로 비정질 반도체 막(1703)이 형성된다. 이때 반도체 막이 0.03 내지 0.3㎛의 막 두께를 갖는 것이 바람직하지만, 막 두께는 이에 한정되지 않는다. 이어서, Au, Al, Li, Mg, Ni, Co, Pt, 및 Fe 중 하나를 포함하는 용액이 비정질 반도체 막(1703)의 표면에 인가된다. 그후, 결정성 반도체 막을 형성하기 위해 500 내지 650℃의 온도로 가열 처리가 행해진다.
이어서, 공지된 포토리소그래피 공정에 따라 캐소드 전극을 형성하기 위한 부분 위에 레지스트 마스크가 형성된 후, 결정성 반도체 막의 부분이 에칭되어 도 22b에 도시된 바와 같은 스트라이프 형상 결정성 반도체 막을 형성하며, 이는 캐소드 전극으로서 기능한다.
다음으로, 제 2 절연막(1705)이 캐소드 전극으로서 결정성 반도체 막(1502) 위에 형성된다. 제 2 절연막(1705)의 재료로서 실시 형태 4에서의 재료들이 이용될 수 있다.
다음으로, 도전성을 향상하기 위해 n형을 부여하는 불순물 원소로 반도체 막이 도핑된다. n형을 부여하는 불순물 원소로서, 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다. n형 불순물의 도핑은 제 2 절연막을 형성하기 전에 수행될 수도 있다.
다음으로, 도전막(1706)이 형성된다. 도전막(1706)의 재료로서는 실시 형태 4의 재료들이 이용될 수 있다. 도전막(1706) 상에 레지스트 마스크가 형성된 후에, 스트라이프 형상 게이트 전극을 형성하도록 도전막(1706)의 불필요한 부분을 제거하기 위해 패터닝이 수행된다.
*다음으로, 도 22c에 도시된 바와 같이, 스트라이프 형상 캐소드 전극이 제 2 절연막(1705)을 통해 스트라이프 형상 게이트 전극과 교차되는 영역에 개구부(1507)가 형성된다. 원하는 형상으로 레지스트 마스크를 형성한 후, 스트라이프 형상 게이트 전극과 제 2 절연막이 반도체 막을 노출시키기 위한 형상으로 에칭되어 개구부(1507)를 형성한다. 이 공정에서, 결정성 반도체 막에는 나머지로부터 제 2 절연막을 피하기 위해서 오버 에칭이 행해진다. 따라서, 결정성 반도체 막(도면에는 도시되지 않음)의 표면에서 금속 원소 또는 금속 규화물이 제거된다.
다음으로, 2 내지 5㎚의 두께를 갖고, Au, Al, Li, Mg, Ni, Co, Pt 및 Fe의 금속 원소를 포함하는 금속 박막(1707)이 결정성 반도체 막의 표면에 형성된다. 본 실시 형태에서는, 금을 포함하는 박막이 형성된다. 그후, 레이저빔을 조사하기 위해 그레인 경계 (3중점(triple point))에서 금속 원소 또는 금속 규화물(1710)이 분리되게 된다(도 22d).
다음으로, 결정성 반도체 막의 표면 및 그레인 경계에서의 금속 원소 또는 금속 규화물의 수소화 후에, 도 22e에 도시된 바와 같이, 반도체 원소를 포함하는 기체가 이용되어 열 DVD 또는 플라즈마 DVD에 의해 위스커 형상 전자 방출 부분을 형성한다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서 400 내지 600℃ 온도에서의 가열이 수행되어 금속 원소 또는 금속 규화물과 기상중의(in the gas phase) 반도체 원소가 반응하고, 위스커 형상 결정성 반도체 막(1508)이 형성된다. 전자 방출 부분의 끝에서 금속 원소의 집합(aggregation)(1712)이 존재한다.
도 21에서는, 4개의 (2x2) 개구부들이 캐소드 전극과 게이트 전극의 교차 부분(1509)에 형성되어 있지만, 하나 또는 다수의 개구부들이 형성될 수도 있다.
캐소드 전극으로서, 반도체 막과 접촉하고 금속 원소를 포함하는 스트라이프 형상 막이 반도체 막(1502)과 제 1 절연막(1701) 사이에 형성될 수도 있다. 캐소드 전극의 재료로서는 실시 형태 8에서의 재료들이 이용될 수 있다.
상술된 공정들에 따르면, 제 1 기판 위에 형성된 위스커 형상 전자 방출부를 포함하는 전계 방출 장치를 형성하는 것이 가능하다.
도 21에 도시된 바와 같이, 형광층(1510)이 공지된 방법으로 제 2 기판(1505) 상에 형성되고, 0.05 내지 0.1㎛의 막 두께를 갖는 애노드 전극(1511)이 그 위에 형성된다. 애노드 전극(1511)으로서, 알루미늄, 니켈, 또는 은과 같은 금속 원소를 포함하는 박막, 또는 ITO(인듐 산화물-주석 산화물의 합금), 인듐 산화물-아연 산화물(In2O3-ZnO), 또는 아연 산화물(ZnO)과 같은 투명 도전막이 공지된 방법으로 침착될 수 있다. 본 실시 형태에서, 애노드 전극은 스트라이프 형상, 직사각 매트릭스형, 또는 시트형(sheet shape)을 가질 수도 있다. 형광층으로서, 적색 형광층, 청색 형광층 및 녹색 형광층이 있고, 하나의 픽셀은 적색, 청색, 녹색 형광층들의 세트를 포함한다. 콘트라스트를 향상하기 위해서, 형광층들 사이에 흑색 매트릭스(1512)를 형성하는 것이 바람직하다. 애노드 전극이 되도록 하기 위해, 알루미늄, 니켈, 또는 은과 같은 금속 원소를 포함하는 박막, 또는 도전막으로서 금속 원소를 포함하는 합금 박막을 이용하는 경우에, 형광으로부터 방출된 광은 제 2 기판의 측면에 반사되어 표시 장치 스크린의 휘도를 개선시킬 수 있도록 한다.
본 실시 형태에 따라 형성된 제 1 및 제 2 기판들은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재로 둘러싸인 부분에서의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
본 실시 형태에서는 수동 구동 방법이 적용된다. 캐소드 전극(1502)은 캐소드 전극 구동 회로에 접속되고, 게이트 전극(1503)은 게이트 전극 구동 회로에 접속되고, 애노드 전극(1511)은 애노드 전극 구동 회로에 접속된다. 기판의 확장 부분 상에 캐소드 전극 구동 회로, 게이트 전극 구동 회로 및 애노드 전극 구동 회로를 형성하는 것이 가능하다. 대안적으로는, IC 칩과 같은 외부 회로가 이용될 수 있다. 캐소드 전극 구동 회로에서, 상대적으로 네거티브 전압(예를 들어, 0kV)이 캐소드 전극을 통해 인가되고, 상대적으로 포지티브 전압(예를 들어, 50V)이 게이트 전극 구동 회로로부터 게이트 전극에 인가된다. 전압들의 인가에 의해 발생된 전계에 응답하여, 양자 터널링 효과에 따라 볼록한 부분의 끝으로부터 전자가 방출된다. 애노드 전극 구동 회로에서, 게이트 전극에 인가된 양의 전압보다 높은 전압(예를 들어, 5kV)이 인가되어 전자 방출부로부터 방출된 전자가 애노드 전극 상에 놓인 형광층에 이른다. 전자가 형광층과 충돌할 때, 형광층이 여기되어 발광하고, 그때 표시가 행해질 수 있다. 본 실시예에서는 또한, 전계 방출 장치와 함께 캐소드 전극 구동 회로 및 게이트 전극 구동 회로를 형성하는 것이 가능하다.
상술된 공정들에 따라 전계 방출 표시 장치가 형성된다.
본 실시 형태에 따르면, 복잡한 공정들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 또한, 반도체 막을 결정화할 때의 조건들에 의해 그레인 경계가 제어될 수 있기 때문에, 그레인 경계에 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다.
(실시 형태 13)
본 실시 형태에서는 트라이오드형 FED의 전계 방출 장치 및 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 23 및 도 24a 내지 도 24e를 참조하여 설명된다. 본 실시예에 설명되는 전계 방출 장치는, 1) 소스 및 드레인 영역들을 갖고 원하는 형상으로 에칭된 반도체 막, 2) 반도체 막의 소스 영역과 접촉하고 스트라이프 형상으로 에칭된 소스 배선, 3) 반도체 막의 소스 및 드레인 영역들 사이의 캐리어 농도를 제어하는, 절연막을 통해 소스 배선과 교차하는 게이트 전극, 및 4)게이트 전극과 절연막의 개구부에서의 반도체 막의 드레인 영역의 표면에 형성된, 위스커 형상 전자 방출부인 볼록한 전자 방출부를 포함한다. 또한, 전계 방출 장치의 캐소드 전극은 본 실시 형태에서 적어도 드레인 영역을 포함한다.
도 23에 도시된 바와 같이, 실시 형태 4 또는 실시 형태 12와 유사하게 제 2 기판(1907) 상에 형광층(1908) 및 애노드 전극(1909)이 형성된다.
도 24a 내지 도 24e는 도 23의 J-J'에 따른 단면도이다. 도 24a 내지 도 24e를 참조하여, 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 예시된다.
도 24a에 도시된 바와 같이, 제 1 기판(1901) 상에 제 1 도전막이 형성된 후에, 스트라이프 형상 소스 배선(1902)을 형성하기 위해 레지스트 마스크가 이용된다. 제 1 기판으로서는, 유리 기판, 석영 기판, 사파이어 기판, 그 표면에 절연막이 형성되는 반도체 기판, 및 절연막이 그 표면에 형성되는 금속 기판을 이용하는 것이 가능하다. 기판은 어떠한 크기도 가질 수 있지만, 600㎜ x 720㎜, 680㎜ x 880㎜, 1000㎜ x 1200㎜, 1100㎜ x 1250㎜, 1150㎜ x 1300㎜, 1500㎜ x 1800㎜, 1800㎜ x 2000㎜, 2000㎜ x 2100㎜, 2200㎜ x 2600㎜, 또는 2600㎜ x 3100㎜와 같은 대형 기판을 이용하는 것이 가능하다.
이어서, 제 1 절연막이 형성된 후에, 평탄화에 의해 소스 배선을 노출시키기 위해 CMP와 같은 방법으로 제 1 절연막의 연마가 수행되고, 절연막(2001)이 소스 배선들 사이에 형성된다. 절연막(2001)과 소스 배선(1902) 위에는 CVD 또는 PVD와 같은 공지된 방법으로 비정질 반도체 막이 형성된다. 그후, 비정질 반도체 막이 공지된 방법으로 결정화되고, 원하는 형상으로 결정성 반도체 막(1903)을 형성하기 위해 에칭이 행해진다. 제 1 기판 상에 소스 배선을 형성하기 전에, 유리 기판에 포함되는, 나트륨(Na)과 같은 소량의 알칼리 금속을 차단하기 위해 절연막이 형성될 수도 있다.
다음에, 반도체 막(1903) 상에 레지스트 마스크(도면에는 도시되지 않음)를 형성한 후에, n형을 부여하는 불순물 원소로 도핑이 행해져 소스 영역(2002)과 드레인 영역(2003)이 형성된다. n형을 부여하는 불순물 원소로서는 주기율표의 15족에 속하는 원소, 통상적으로는 인(P) 또는 비소(As)를 이용하는 것이 가능하다.
다음에, 도 24b에 도시된 바와 같이, 반도체 막 및 제 1 절연막 상에 제 2 절연막(2004)이 형성된다. 제 2 절연막의 재료로서는 실시 형태 12에서의 재료들이 이용될 수 있다.
다음에, 제 2 도전막(2005)이 형성된다. 제 2 도전막의 재료로서는 실시 형태 11에서의 도전막(도 22b의 도전막(1706))과 동일한 재료를 이용하는 것이 가능하다. 도전막 상에 레지스트 마스크를 형성한 후에, 반도체 막 및 제 2 절연막(2004)을 통해 소스 배선과 교차하는 제 2 도전막(2005)을 형성하기 위해 도전막의 불필요한 부분을 제거하는 패터닝이 행해진다.
다음에, 도 24c에 도시된 바와 같이, 드레인 영역(2003) 상에 형성되는 제 2 도전막 및 제 2 절연막이 반도체 막의 부분을 노출시키도록 에칭되어, 게이트 전극(1904)이 형성되고, 개구부(1905)가 형성된다.
다음에, 2 내지 5㎚의 두께를 갖는, Au, Al, Li, Mg, Ni, Co, Pt, 및 Fe의 금속 원소를 포함하는 박막(1907)이 개구부(1905)에서의 결정성 반도체 막의 표면 및 제 2 도전막 상에 형성된 후에 가열 처리가 행해진다. 이 처리는 반도체 원소 및 금속 원소를 용해시키고 금속 원소 또는 금속 규화물(1910)이 그레인 경계(3중점)에서 분리되도록 한다(도 24d).
다음에, 결정성 반도체 막의 표면 및 그레인 경계에서 분리된 금속 원소 또는 금속 규화물의 수소화 이후에, 도 24e에 도시된 바와 같이, 열 CVD 또는 플라즈마 CVD에 의해 위스커 형상 전자 방출부를 형성하기 위해 반도체 원소를 포함하는 기체가 이용된다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서 400 내지 600℃ 온도에서의 가열 처리가 수행되어 금속 원소 또는 금속 규화물과 기상중의 반도체 원소가 반응하고, 위스커 형상 결정성 반도체 막(1906)이 형성된다. 전자 방출부의 끝에는 금속 원소의 집합(1911)이 있다.
상술된 처리 과정들에 따라 제 1 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 전계 방출 장치의 ON/OFF의 스위칭을 더 정밀하게 제어하기 위해서, 박막 트랜지스터 또는 다이오드와 같은 스위칭 장치가 각 전계 방출 잔치에 부가적으로 제공될 수도 있다. 게다가, 게이트 전극은 실시 형태 5에서와 같이 콤 형상(comb shape)을 갖는다.
본 실시 형태에 따라 형성된 제 1 기판과 실시 형태 11에서와 유사한 처리에 따라 형성된 제 2 기판이 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 부분에서의 압력이 감소되어 전계 방출 표시 장치의 표시 패널을 형성한다.
그후, 실시 형태 5와 유사한 처리에 따라 전계 방출 표시 장치가 형성된다.
본 실시 형태에 따르면, 복잡한 처리들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 또한, 반도체 막을 결정화할 때의 조건들에 의해 그레인 경계가 제어될 수 있기 때문에, 그레인 경계에 형성된 전자 방출부의 밀도를 제어하는 것이 가능하다. 또한, 본 실시 형태에 따른 전계 방출 표시 장치는 각 픽셀의 스위칭 장치의 드레인 영역에 형성된 전자 방출부를 갖는다. 따라서, 전자 방출이 각 픽셀에서 제어될 수 있기 때문에, 고해상도의 표시 장치를 형성하는 것이 가능하다.
(실시 형태 14)
트라이오드형 FED의 전계 방출 장치 및 전계 방출 장치를 포함하는 전계 방출 표시 장치에 대해 도 24 및 도 26a 내지 도 26e를 참조하여 설명한다. 여기서 설명되는 전계 방출 장치는, 1) 소스 및 드레인 영역들을 포함하고 원하는 형상으로 에칭된 반도체 영역, 2) 반도체 막의 소스 영역과 접촉하는 소스 전극, 3) 절연막을 통해 소스 및 드레인 영역들 사이의 캐리어 농도를 제어하는 게이트 전극(게이트 배선), 및 4) 게이트 전극 및 절연막의 개구부에서의 반도체 막의 드레인 영역의 표면에 형성된 위스커 형상의 전자 방출부를 포함한다.
도 25에 도시된 바와 같이, 실시 형태 4 또는 실시 형태 12와 유사하게 제 2 기판(2205) 상에 형광층(2206) 및 애노드 전극(2207)이 형성된다.
도 26a 내지 도 26e는 도 25의 K-K'에 따른 단면도이다. 도 26a 내지 도 26e를 참조하여 본 실시 형태에 따른 전계 방출 장치의 제조 방법이 설명된다.
도 26a에 도시된 바와 같이, 제 1 절연막(2211)이 제 1 기판(2200) 상에 형성된다. 이어서, 실시 형태 1에 예시된 바와 같은 공지된 방법이 이용되어 결정성 반도체 막이 형성되고, 결정성 반도체 막의 일부분에는 원하는 형상으로 반도체 영역(도 25의 영역(2201))을 형성하기 위해 에칭이 행해진다.
다음에, 제 2 절연막(2212)이 공지된 방법으로 형성된다. 제 2 절연막으로서, 산화실리콘막, 산질화실리콘막(silicon oxynitride film), 또는 (상이한 조성비의) 산질화실리콘막과 같이 그 주성분들로서 실리콘과 산소를 함유하는 막이 형성된다.
다음에, 제 1 도전막이 형성된다. 제 1 도전막으로서는, 실시 형태 4에서의 도전막(603)과 동일한 금속 원소를 포함하는 막을 형성하는 것이 가능하다. 그 다음에, 제 1 도전막 상에 레지스트 마스크를 형성한 후, 게이트 전극(2202)을 형성하도록 제 1 도전막의 불필요한 부분을 제거하기 위해 패터닝이 행해진다. 그후, 마스크로서 게이트 전극(2202)을 이용하고, 소스 및 드레인 영역들(2201a, 2201b)을 형성하기 위해 결정성 반도체 막의 일부분이 n형을 부여하는 불순물로 도핑된다.
다음에, 도 26b에 도시된 바와 같이, 제 3 절연막(2221)이 형성된다. 실시 형태 4에 예시된 제 2 절연막(602)과 동일한 재료를 이용하여 제 3 절연막(2221)을 형성하는 것이 가능하다.
다음에, 제 2 및 제 3 절연막들의 일부분에 에칭이 행해지고, 제 2 도전막이 침착된다. 이어서, 제 2 도전막이 소스 전극(2203)을 형성하기 위해 원하는 형상으로 에칭된다.
다음에, 도 26에 도시된 바와 같이, 제 3 절연막(2221) 상에 제 4 절연막(2231)을 형성한 후, 반도체 영역의 일부분을 노출시키기 위해 제 2 내지 제 4 절연막들의 일부분이 에칭된다. 그후, CVD 또는 PVD와 같은 공지된 방법을 이용하여 기판 상에 박막(2232)을 형성하고, 이 박막은 금속 원소를 포함하고 2 내지 5㎚의 두께를 갖는다. 금속 원소로서는, 예를 들어, 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt), 티탄(Ti), 및 팔라듐(Pd)이 이용될 수 있다. 본 실시 형태에서는 금을 포함하는 박막이 침착된다.
다음에, 100 내지 1100℃, 바람직하게는 400 내지 650℃의 온도에서 1 내지 5시간 동안 가열 처리하기 위해 금속 원소 또는 금속 규화물(2208)이 그레인 경계(3중점)(도 26d)에서 분리되게 된다.
다음에, 결정성 반도체 막의 표면 및 그레인 경계에서 분리된 금속 원소 또는 금속 규화물의 수소화 후에, 도 26e에 도시된 바와 같이, 열 CVD 또는 플라즈마 CVD로 위스커 형상 전자 방출부를 형성하기 위해 반도체 원소를 포함하는 기체가 이용된다. 본 실시 형태에서, 0.1%의 실란 기체를 포함하는 분위기에서 400 내지 600℃ 온도에서의 가열 처리가 수행되어 금속 원소 또는 금속 규화물과 기상중의 반도체 원소가 반응하고, 위스커 형상 결정성 반도체 막(2204)이 형성된다. 전자 방출부의 끝에는 금속 원소의 집합(2209)이 있다.
도 25에서, 도 26a 내지 도 12e에 도시되어 있는 제 1 내지 제 4 절연막들(2211, 2212, 2221, 2231)은 생략된다.
전계 방출 장치의 ON/OFF 스위칭을 더 정밀하게 제어하기 위해서, 박막 트랜지스터 또는 다이오드와 같은 스위칭 장치가 각 전계 방출 장치에 부가적으로 제공될 수도 있다. 게다가, 전자의 양을 제어하기 위한 제어 전극이 제 3 절연막(2221) 또는 제 4 절연막(2231)과 같은 절연막 상에 제공될 수도 있다. 이러한 구조에 있어서, 더 높은 안전성을 갖는 전자 방출을 제어하는 것이 가능하다.
본 실시 형태에서 전계 방출 장치는 탑-게이트(top-gate) 구조를 갖지만, 이에 한정되는 것이 아니며, 유사하게 전계 방출 장치를 형성하기 위해 바텀-게이트(bottom-gate) 구조를 적용하는 것도 가능하다.
상술된 처리들에 따라 형성된 제1 기판 및 제 2 기판은 밀봉 부재로 부착되고, 제 1 및 제 2 기판과 밀봉 부재에 의해 둘러싸인 부분에서의 압력은 전계 방출 표시 장치의 표시 패널을 형성하기 위해 감소된다.
그후, 전계 방출 표시 장치가 실시 형태 5와 유사한 처리에 따라 형성된다.
본 실시 형태에 따르면, 복잡한 처리들 없이 대형 기판 상에 전계 방출 장치를 형성하는 것이 가능하다. 또한, 반도체 막을 결정화할 때의 조건들에 의해 그레인 경계가 제어될 수 있기 때문에, 그레인 경계에 형성된 전자 방출부의 밀도를 제어하는 것이 가능하게 된다. 또한, 본 실시 형태에 따른 전계 방출 표시 장치는 각 픽셀에서 스위칭 장치의 드레인 영역에 형성된 전자 방출부를 갖는다. 따라서, 전자 방출이 각 픽셀에서 제어될 수 있기 때문에 고해상도를 갖는 표시 장치를 형성하는 것이 가능하다.
(실시예들)
(실시예 1)
본 실시예에서, 실시 형태 2에 따른 원뿔 형상 전자 방출부를 갖는 전계 방출 장치를 형성하기 위한 처리가 도 3a 내지 도 3c를 참조하여 설명된다.
*먼저, 절연막(201)이 기판(200) 상에 형성된다. 여기서, 반응 기체로서 SiH4, NH3, 및 N2O를 이용하여 플라즈마 CVD에 의해 침착되는, 산소보다 많거나 또는 거의 같은 질소를 포함하는 제 1 산질화실리콘막(막 두께 : 50㎚), 및 반응 기체로서 SiH4 및 N2O를 이용하여 플라즈마 CVD에 의해 침착되는, 질소보다 많은 산소를 포함하는 제 2 산질화실리콘막(막 두께 : 100㎚)의 적층 구조로 제 1 절연막(201)이 형성된다.
다음에, 저압(low-pressure) CVD가 이용되어 반도체 막으로서 50㎚의 막 두께를 갖는 비정질 실리콘막이 형성된다. 이어서, 비정질 실리콘막의 도전성을 향상시키기 위해서 n형을 부여하는 불순물 원소로 비정질 실리콘막이 도핑된다. 여기서는, n형 비정질 실리콘막(301)을 형성하기 위해 n형을 부여하는 불순물 원소로서 1x1020/㎤의 인(P)이 이용된다.
다음에, 캐소드 전극을 형성하기 위해 일부분 위에 레지스트 마스크(302)를 형성한 후, 불필요한 부분을 제거하여 스트라이프 형상 비정질 실리콘막(202)을 형성하기 위해 에칭이 수행된다. 이어서, 비정질 실리콘막의 탈수소화(dehydrogenation)를 수행하기 위해 질소 분위기에서 1시간 동안 500℃에서 가열 처리가 행해진다.
다음에, 열 처리로 인해 표면 상에 형성된 산화막을 제거한 후, 비정질 실리콘막에서 볼록부를 형성하기 위해 레이저빔이 조사된다. 본 실시예에서는 레이저빔으로서 펄스 발진 XeCl 레이저빔이 이용되고, 이 레이저빔이 485mJ/㎠의 에너지 밀도, 30㎐의 주파수, 및 60회의 조사 펄스 빈도의 조건하에서 비정질 실리콘막에 조사된다. 이로써, 80 내지 200㎛의 직경의 바닥면 및 250 내지 350의 높이(원뿔의 바닥면과 정점 사이의 수직 거리)를 갖는 원뿔이 10/㎛2의 밀도를 갖는 결정 실리콘막 전체에 형성된다.
상기 처리 과정들에 따라 원뿔 형상 전계 방출부를 형성하는 것이 가능하다.
(실시예 2)
본 실시예에서, 실시 형태 4에 따른 원뿔 형상 전자 방출부를 갖는 전계 방출 장치를 형성하기 위한 처리 과정이 도 6a 내지 도 6d를 참조하여 설명된다.
먼저, 제 1 절연막(601)이 기판(501) 상에 형성된다. 제 1 절연막(601)은 실시예 1과 유사하게 형성될 수 있다.
다음에, 저압 CVD가 이용되어 50㎚의 막 두께를 갖는 비정질 실리콘막이 형성된다. 그후, 결정 실리콘막을 형성하기 위해 비정질 실리콘막이 결정화된다. 본 실시예에서, 결정화를 촉진하기 위한 금속 원소가 비정질 실리콘막의 전체 표면에 부가되고, 가열 처리가 행해진다. 여기서, 결정화를 촉진하기 위한 금속 원소로서 니켈이 이용되고, 5ppm의 니켈을 함유하는 용액이 응용된다. 이어서, 비정질 실리콘막의 탈수소화를 수행하기 위해 1시간 동안 500℃에서의 가열 처리가 행해진다. 그후, 광원으로서 럼프(lump)를 이용하는 고속 열 어닐링(이하, RTA라고 함) 또는 가열된 기체를 이용하는 RTA(기체 RTA)가 결정 실리콘막을 형성하기 위해 180초 동안 740℃의 미리 결정된 가열 온도에서 RTA를 수행하기 위해 이용된다. 이어서, 결정 실리콘막에 부가된 금속 원소가 제거된다.
다음에, 결정 실리콘막의 도전성을 향상시키기 위해 n형을 부여하는 불순물 원소로 결정 실리콘막이 도핑된다. 여기서, n형 결정 실리콘막을 형성하기 위해 n형을 부여하는 불순물 원소로서 1x1020/㎤의 인(P)이 이용된다.
다음에, 캐소드 전극을 형성하기 위해 일부분 위에 레지스트 마스크(도면에는 도시되지 않음)를 형성한 후, 불필요한 부분을 제거하고 스트라이프 형상 결정 실리콘막(502)을 형성하기 위해 에칭이 수행된다.
다음에, 게이트 절연막이 되도록 제 2 절연막(602)을 형성하기 위해 저전압 CVD를 이용한 후에, 게이트 전극을 형성하기 위해 도전막(603)이 침착된다. 본 실시예에서, 산화실리콘막이 제 2 절연막(602)으로서 형성되고 텅스텐 금속 원소를 포함하는 막이 도전막(603)으로서 형성된다. 그후, 스트라이프 형상 게이트 전극(503)뿐만 아니라 개구부(507)를 형성하기 위해 드라이 에칭이 수행된다.
다음에, 결정 실리콘막에 볼록부를 형성하기 위해 레이저빔(610)이 조사된다. 본 실시예에서, 레이저빔으로서 펄스 발진 XeCl 레이저빔이 이용되고, 이 레이저빔은 485mJ/㎠의 에너지 밀도, 30㎐의 주파수, 및 60회의 조사 빈도의 조건하에서 결정 실리콘막에 조사된다. 이로써, 80 내지 200㎛의 직경의 바닥면 및 250 내지 350㎚의 높이를 갖는 원뿔이 결정 실리콘막 전체에 형성된다.
그후, 제 2 절연막에는 게이트 전극의 개구의 단부(개방 단부)를 노출시키기 위해 등방성 에칭이 행해진다.
상기 처리 과정들에 따르면 원뿔 형상 전자 방출부를 형성하는 것이 가능하다.
*도면의 주요 부분에 대한 부호의 설명*
101: 절연막 102: 반도체 막
105: 전자 방출부 310: 레이저빔

Claims (8)

  1. 전계 방출 장치를 제조하는 방법에 있어서:
    기판의 절연 표면 위에 실리콘을 포함한 반도체 막을 형성하는 단계;
    상기 반도체 막에 금속 원소를 첨가하는 단계;
    상기 반도체 막을 결정화하고, 상기 결정화된 반도체 막의 입자 경계에서 상기 금속 원소 또는 상기 금속 원소를 포함한 금속 실리사이드를 편석하기 위한 제 1 처리를 수행하는 단계; 및
    상기 금속 원소 또는 상기 금속 실리사이드의 표면 부근에서 위스커 형상의 볼록부를 형성하기 위해 반도체 원소를 포함하는 기체를 포함하는 분위기에서 제 2 처리를 수행하는 단계를 포함하는, 전계 방출 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 원소는 도포법(application), PVD, 및 CVD 중 하나로 첨가되는, 전계 방출 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 처리는 300 내지 650℃ 온도에서의 가열 및 레이저빔의 조사 중 하나인, 전계 방출 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 원소를 포함하는 상기 기체는 실란(silane), 및 디실란 또는 트리실란(tri-silane)과 같은 폴리실란 중 하나를 포함하는, 전계 방출 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 처리는 400 내지 650℃ 온도에서의 열 처리인, 전계 방출 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 막은 n형을 부여하는 불순물로 도핑되는, 전계 방출 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속 원소는 Au, Al, Li, Mg, Ni, Co, Pt, 및 Fe 중 하나인, 전계 방출 장치 제조 방법.
  8. 제 1 항에 있어서,
    전자 방출부는 상기 위스커 형상의 볼록부를 포함하는, 전계 방출 장치 제조 방법.
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