KR100338140B1

KR100338140B1 - 전계 방사형 전자원

Info

Publication number: KR100338140B1
Application number: KR1019990041011A
Authority: KR
Inventors: 코모다타쿠야; 이치하라쯔토무; 아이자와코이치; 코시다노부요시
Original assignee: 이마이 기요스케; 마츠시다 덴코 가부시키가이샤
Priority date: 1998-09-25
Filing date: 1999-09-22
Publication date: 2002-05-24
Also published as: KR20000023410A; EP0989577B1; TW436836B; EP0989577A2; CN1182561C; US6590321B1; DE69914556T2; US6791248B2; KR100356244B1; CN1249525A; KR20010101847A; DE69914556D1; SG74751A1; US20030197457A1; ATE259097T1; DK0989577T3; EP0989577A3; ES2213320T3

Abstract

전자를 안정되게 고효율로 방출할 수 있는 저가의 전계 방사형 전자원(電子源) 및 그 제조 방법을 제공한다. n형 실리콘 기판(1, 101)의 주 표면측에 강전계 드리프트(drift)부 (6, 106)가 형성되고, 강전계 드리프트부(6, 106)상에 금박막으로 이루어진 표면 전극(7, 107)이 형성된다. 또, n형 실리콘 기판(1, 101)의 뒷면에는 오믹(ohmic)전극(2, 102)이 형성된다. 이 전계 방사형 전자원(11, 110)에서는 표면 전극 (7, 107)을 진공중에 배치하고, 표면 전극(7,107)을 오믹 전극(2, 102)에 대해 양극(+)으로 하여 직류 전압을 인가함으로써, n형 실리콘 기판(1, 101)에서 주입된 전자가 강전계 드리프트부(6, 106)를 드리프트하여 표면 전극(7, 107)을 통해 방출된다. 강전계 드리프트부(106)는, 도전성 기판인 n형 실리콘 기판(101)의 두께 방향으로 직교하는 단면이 망목상(網目狀)으로 형성되어 상기 전자가 드리프트되는 드리프트부(161)와, 망목 내에 채워지며 드리프트부(161)보다도 열전도성이 좋은 방열부(162)로 이루어진다.

Description

전계 방사형 전자원{ELECTRIC FIELD EMISSION TYPE ELECTRON SOURCE}

본 발명은, 반도체 재료를 이용하여 전계 방사에 의해 전자선을 방사하도록 한 가열을 필요로 하지 않는 전계 방사형 전자원(電子源) 및 그 제조 방법에 관한 것으로, 특히 평면형광원, 평면(flat)디스플레이 소자, 고체 진공 디바이스 등에 응용할 수 있는 전계 방사형 전자원 및 그 제조 방법에 관한 것이다.

일반적으로, 종래부터 전계 방사형 전자원으로서, 예를 들어 미국 특허 3665241호 등에 개시되어 있는 소위 스핀트(spindt)형 전극이라 불리는 것이 있다.

이 스핀트형 전극은, 미소한 삼각뿔 모양의 에미터 칩을 다수 배치한 기판과, 에미터 칩의 선단부를 노출시키는 방사공을 갖음과 동시에 에미터 칩에 대해 절연된 형태로 배치된 게이트 층을 구비하고, 진공중에 에미터 칩을 게이트 층에 대해 음극으로 하여 고전압을 인가함으로써, 에미터 칩의 선단으로부터 방사공을 통해 전자원을 방사하는 것이다.

그러나, 스핀트형 전극은 제조 과정이 복잡하며 다수의 삼각뿔 모양의 에미터 칩을 좋은 정밀도로 구성하기 어렵고, 예를 들어 평면 발광 장치나 디스플레이 등에 응용하는 경우 대면적화가 어렵다는 문제가 있었다. 또한, 스핀트형 전극은, 전계가 에미터 칩의 선단에 집중하므로 에미터 칩의 선단 주변의 진공도가 낮아서 잔류 가스가 존재하는 경우, 방사된 전자에 의해 잔류 가스가 플러스 이온으로 이온화되어 플러스 이온이 에미터 칩의 선단에 충돌하기 때문에, 에미터 칩의 선단이손상을 입어, 방사되는 전자의 전류 밀도나 효율 등이 불안정해 지거나 에미터 칩의 수명이 짧아지는 문제가 발생한다. 따라서, 스핀트형 전극에서는 이러한 문제의 발생을 막기 위해 고진공(10^-5Pa∼10^-6Pa)으로 사용해야 하기 때문에 가격이 비싸질 뿐 아니라 취급이 불편하다는 단점이 있었다.

이러한 문제점을 개선하기 위해, MIM(Metal Insulator Metal)방식이나MOS(Metal Oxide Semiconductor)형의 전계 방사형 전자원이 제안되고 있다. 전자는 금속-절연막-금속, 후자는 금속-산화막-반도체의 적층구조를 지닌 평면형의 전계 방사형 전자원이다. 그러나, 이 타입의 전계 방사형 전자원에 있어서 전자의 방출 효율을 높이기 위해서는 (많은 전자를 방사시키기 위해서는), 상기 절면막이나 상기 산화막의 막 두께를 얇게 할 필요가 있는데, 상기 절연막이나 상기 산화막의 막 두께를 너무 얇게 하면 상기 적층구조의 상하 전극간에 전압을 인가시 절연파괴를 일으킬 염려가 있고, 이와 같은 절연 파괴를 방지하기 위해서는 상기 절연막이나 상기 산화막 두께의 박막화에 제약이 있으므로, 전자의 방출 효율(끌어내는 효율)을 별로 높일 수 없다는 단점이 있다.

또한, 최근에는 특개평 8-250766호 공보에 개시된 바와 같이, 실리콘 기판 등의 단결정 반도체 기판을 이용하고, 그 반도체 기판의 주 표면측 전면을 양극 산화함으로써 다공질(porous) 반도체층(예를 들어, 폴라스 실리콘층)을 형성하여, 그 다공질 반도체층상에 금속 박막으로 이루어진 표면 전극을 형성하고, 반도체 기판과 표면 전극과의 사이에 전압을 인가하여 전자를 방사시키도록 구성한 전계 방사형 전자원(반도체 냉전자 방출 소자)가 제안되고 있다.

그러나, 상술한 특개평 8-250766호 공보에 기재된 전계 방사형 전자원에서는 전자 방출시에 소위 팝핑(popping) 현상이 발생하기 쉽다고 하는 문제점이 있다. 전자 방출시에 팝핑 현상이 발생하는 전계 방사형 전자원에서는 방출 전자량이 일정치 않게 되기 쉬우므로, 평면 발광 장치나 디스플레이 장치 등에 응용한 경우에 발광이 불균일하다는 문제가 있다.

또한, 상술한 특개평 8-250766호 공보에 기재된 전계 방사형 전자원에서는 단결정 실리콘 기판의 주 표면측 전면을 다공질화함으로써 형성된 다공질 실리콘이 전자가 주입되는 강전계 드리프트층을 구성하고 있으므로, 강전계 드리프트층의 열 전도율이 n형 실리콘 기판(1)보다도 낮아 전계 방사형 전자원의 단열성이 높고, 전압이 인가되어 전류가 흘러간 경우의 기판의 온도 상승이 비교적 크다는 사실을 알았다. 더욱이, 각 온도 상승에 의해 전자가 열적으로 여기됨과 동시에 단결정 반도체 기판의 저항이 줄어들어 전자의 방출량이 증가하므로 이로 인해 전자 방출시에 팝핑 현상이 일어나기 쉽고, 방출 전자량이 일정치 못한 문제점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 전자를 안정되게 고효율로 방출할 수 있는 저가의 전계 방사형 전자원 및 그 제조 방법을 제공하는 데 있다.

도 1은 본 발명인 전계 방사형 전자원의 전자 방출 기구의 원리 설명도이다.

도 2는 본 발명의 실시 형태 1을 나타낸 단면도이다.

도 3은 동 실시 형태의 제조 과정을 설명하기 위한 주요 공정 단면도이다.

도 4는 동 실시 형태의 방사 전자 측정원리의 설명도이다.

도 5는 동 실시 형태의 전압 전류 특성도이다.

도 6은 도 5의 데이터를 Fowler-Nordheim 방식으로 나타낸 그래프이다.

도 7은 동 실시 형태의 전류 흐름시의 변화를 나타낸 그래프이다.

도 8은 동 실시 형태의 전류의 진공도 의존성을 나타낸 그래프이다.

도 9는 동 실시 형태의 방출 전자의 에너지 분포 설명도이다.

도 10은 실시 형태 2를 나타내며, (a)는 개략 종 단면도, (b)는 개략 수평 단면도이다.

도 11은 동 실시 형태의 제조 방법을 설명하기 위한 주요 공정 단면도이다.

도 12는 동 실시 형태의 제조 방법을 설명하기 위한 포토 마스크의 평면도이다.

도 13은 실시 형태 3을 나타낸 개략 종단면도이다.

도 14는 실시 형태 4를 나타낸 개략 종단면도이다.

본 발명은 상기 목적을 달성하기 위해 도전성 기판과, 도전성 기판의 한 표면측에 형성된 강전계 드리프트층과, 각 강전계 드리프트층 상에 형성된 전도성 박막으로 이루어진 표면 전극을 구비하고, 표면 전극을 도전성 기판에 대해 양극으로 하여 전압을 인가함으로써 도전성 기판에서 주입된 전자가 강전계 드리프트층을 드리프트하여 표면 전극을 통해 방출되는 전계 방사형 전자원으로서, 상기 강전계 드리프트층은 적어도 도전성 기판의 주 표면에 대략 직교하여 설치된 기둥 모양의 반도체 결정과, 반도체 결정간에 개재하는 나노메터오더(nanometerorder)의 반도체 미세 결정과, 반도체 미세결정의 표면에 형성되어 해당 반도체 미세 결정의 결정립 지름 보다도 작은 막 두께의 절연막으로 이루어지는 것을 특징으로 하는 것이다. 그리고, 전자 방출 특성의 진공도 의존성이 적고 전자 방출시에 팝핑 현상이 발생하지 않아 안정되고 고효율로 전자를 방출할 수 있으며, 또한 도전성 기판으로서 단결정 실리콘 기판 등의 반도체 기판 외에 유리 기판 등에 도전성막을 형성한 기판 등을 사용할 수도 있기 때문에, 종래와 같이 반도체 기판을 다공질화한 다공질 반도체층을 이용하는 경우나 스핀트형 전극에 비해 전자원(electron source)의 대면적화 및 저가화가 가능해지는 효과가 있다.

본 발명에 있어서, 상기 반도체 결정으로서는 폴리 실리콘을 이용하는 것이 바람직한데, 다른 IV족 원소 다결정체, SiC와 같은 IV-IV족 화합물 반도체, Ⅲ-Ⅴ족 화합물 반도체 GaAs, GaN, InP등, Ⅱ-Ⅵ족 화합물 반도체 ZnSe등의 단결정, 다결정 및 비정질(amorphous) 반도체를 들 수 있다.

본 발명에 있어서, 반도체 미세 결정부는 다결정 반도체를 양극 산화하여 다공질화함으로써 형성할 수 있고 드리프트부를 형성하는 데, 그 상세한 설명에 대해서는 미국 특허 출원 제 09/140,647호에 기재한 대로이다. 또한, 상기 절연막은 산화막 또는 질화막으로 이루어지는 것이 바람직하다.

상기 목적을 달성하기 위해, 도전성 기판과, 도전성 기판의 한 표면측에 형성된 강전계 드리프트부와, 해당 강전계 드리프트부상에 형성된 금속 박막으로 이루어진 표면 전극을 구비하고, 표면 전극을 도전성 기판에 대해 양극으로 하여 직류 전압을 인가함으로써 도전성 기판에서 주입된 전자가 강전계 드리프트부를 드리프트하여 표면 전극을 통해 방출되는 전계 방사형 전자원에 있어서, 강전계 드리프트부는 도전성 기판의 두께 방향으로 직교하는 단면이 망목상(網目狀)으로 형성되어 상기 전자가 드리프트하는 드리프트부와, 망목 내에 채워지며 드리프트부 보다도 열전도성이 좋은 방열부로 이루어지는 것이 바람직하고, 강전계 드리프트부에서는 드리프트부에서 발생한 열이 방열부를 통해 방열되므로, 전자 방출시에 팝핑 현상이 발생하지 않아 안정되고 고효율로 전자를 방출할 수 있다.

상기 드리프트부는, 도전성 기판의 두께 방향에 있어서 다공도가 다른 층이 번갈아 적층된 층으로 이루어지는 것이 바람직하고, 전자 방출 효율을 높일 수 있다. 또한, 상기 드리프트부는 도전성 기판의 두께 방향에 있어서 다공도가 연속적으로 변화한 층으로 이루어지도록 하면, 더욱이 전자 방출 효율을 높일 수 있다.

상기 망목은, 미소한 다각 형상이든지, 미소한 원 모양인 것이 바람직하다.

상기 방열부는 실리콘 혹은 실리콘 카바이드로 이루어진데다 적어도 표면에는 절연막을 형성하도록 되어있으므로, 방열부가 고열전도성 및 전기 절연성을 지니며 방열성이 향상된다.

상기 방열부는, 단결정 뿐 아니라 실리콘 혹은 실리콘 카바이드의 다결정이 산화된 층이거나, 또는 실리콘 혹은 실리콘 카바이드의 비정질이 산화된 층일지라도, 방열부는 고열전도성 및 전기 절연성을 지니며 방열성이 향상된다. 또한, 상기 절면막은 산화막 또는 질화막으로 이루어지는 것이 바람직하다.

표면 전극을 구성하는 전도성 박막은 금속 박막이 바람직하지만, ITO, ZnO₂, SnO₂등의 도전막일 수 있다.

상기 도전성 기판은 상기 한 표면에 도전성 박막이 형성된 기판으로 이루어지므로, 도전성 기판으로서 단결정 실리콘 기판 등의 반도체 기판을 이용하는 경우에 비해 대면적화 및 저가화가 가능해진다.

상기 전계 방사형 전자원을 제조함에 있어서는, 도전성 기판의 한 표면측 반도체부의 일부를 두께 방향을 따라 양극 산화에 의해 다공질화하고, 그 후, 반도체부 및 다공질화된 반도체부를 산화함으로써 방열부 및 드리프트부를 형성하며, 이어서 드리프트부와 방열부로 이루어지는 강전계 드리프트부상에 금속 박막으로 이루어진 표면 전극을 형성하는 것이 좋다.

전극성 기판의 한 표면측 반도체부의 일부를 다공질화한 후에 산화를 행함으로써 드리프트부와 방열부를 같은 반도체 재료로 형성할 수 있다. 그리고 드리프트부와 방열부를 처음부터 따로따로 형성할 필요가 없어 드리프트부와 방열부의 패턴 형상의 제어가 용이하며, 전자 방출시에 팝핑 현상이 발생하지 않아 안정되고 고효율로 전자를 방출 가능한 전계 방사형 전자원을 저가로 실현할 수 있다.

상기 양극 산화를 행할 때, 기둥 모양의 다결정 반도체층을 반도체 기판의 한 쪽 주 표면에 형성한 후 양극 산화를 행하므로, 기둥 모양 반도체 결정부와 반도체 미세 결정부로 이루어진 구성을 얻기에 용이하다.

상기 양극 산화를 행할 때, 반도체부상에 두께 방향으로 직교하는 단면이 미소한 다각형 모양의 마스크를 방열부의 형성 예정 영역에 맞추어 설계한 후에 양극 산화를 행하므로, 도전성 기판의 한 표면측 반도체부 중 드리프트부에 대응하는 부분만을 양극 산화에 의해 다공질화할 수 있다. 또, 상기 양극 산화를 행할 때 반도체부상에 두께 방향으로 직교하는 단면이 미소한 원 모양의 마스크를 방열부의 형성 예정 영역에 맞추어 설계한 후에 양극 산화를 행해도, 도전성 기판의 한 표면측 반도체부 중 드리프트부에 대응하는 부분만을 양극 산화에 의해 다공질화할 수 있다.

상기 양극 산화를 행할 때, 도전성 기판의 상기 한 표면에 수직한 방향에서의 반도체부의 다공질화 속도가 타 방향에 비해 충분히 빨라지도록 도전성 기판에 자계를 인가하므로 다공질화 속도의 이방성을 높일 수 있다. 즉 상기 다공질화한 후의 산화에 의해 드리프트부가 되는 부분의 양극 산화시의 다공질층 형성 속도의 이방성을 높일 수 있기 때문에, 드리프트부의 평면 및 깊이 방향 형상의 제어성이 향상되고 방열부 및 드리프트부의 미세한 패턴을 깊이 방향의 제어성이 좋도록 형성할 수 있다.

이하, 본 발명의 실시 형태를 첨부된 도면을 참조하여 상세히 설명한다.

(실시 형태 1)

도 2에 본 실시 형태에 따른 전계 방사형 전자원(10)의 개략 구성도를, 도 3(a)∼(e)에 전계 방사형 전자원(10)의 제조 방법에서의 주요 공정 단면도를 나타낸다.

또한, 본 실시 형태에서는, 도전성 기판으로서 n형 실리콘 기판(1)(저항율이 약 0.1Ωcm인 (100)기판)을 이용하고 있다.

본 실시 형태의 전계 방사형 전자원(10)은, 도 2에 나타낸 바와 같이 n형 실리콘 기판(1)의 주표면상에 급속 열 산화된 폴리 실리콘층(5)이 형성되고, 해당 폴리 실리콘층(5)상에 급속 열 산화된 다공질 폴리 실리콘층(6)이 형성되고, 해당 다공질 폴리 실리콘층(6)상에 금속 박막인 금박막(7)이 형성된다. 또, n형 실리콘 기판(1)의 뒷면에는 오믹(ohmic)전극(2)이 형성된다.

그런데, 본 실시 형태에서는 도전성 기판으로서 n형 실리콘 기판(1)을 이용하고 있는데, 도전성 기판은 전계 방사형 전자원(10)의 음극을 구성함과 동시에 진공중에서의 상술한 다공질 폴리 실리콘층(6)을 지지하고, 또한, 다공질 폴리 실리콘층(6)에 전자를 주입한다.

또, 상술한 다공질 폴리 실리콘층(6)은, 도전성 기판과 금속 박막 사이에 전압을 인가한 때 도전성 기판에서 주입된 전자가 드리프트하는 강전계 드리프트층이다.

이하, 제조 방법에 관해 도 3을 참조하여 설명한다.

우선, n형 실리콘 기판(1)의 뒷면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 막 두께가 약 1.5㎛인 도프되지 않은 실리콘층(3)을 형성함으로써 도 3(a)와 같은 구조를 얻을 수 있다. 폴리 실리콘층(3)의 형성막은 LPCVD법에 의해 수행하고, 형성막 조건은 진공도를 20Pa, 기판 온도를 640℃, 모노실란 가스(mono-silane gas)의 유량을 600sccm으로 했다.

상기 도프되지 않은 폴리 실리콘층(3)을 형성한 후, 55wt%의 불화수소 수용액과 에탄올을 약 1:1로 혼합한 혼합액으로 이루어진 전해액을 이용하여 백금 전극(도시 안함)을 음극, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로하여, 폴리 실리콘층(3)에 광조사(光照射)를 행하면서 정전류로 양극 산화 처리를 행함으로써, 다공질 폴리 실리콘층(4)(이하, PPS층(4)이라고 함)이 형성되어 도 3(b)와 같은 구조를 얻을 수 있다.

또한, 본 실시 형태에서는, 양극 산화 처리의 조건으로서 전류 밀도를 10mA/cm²로일정하게, 양극 산화 시간을 30초로 함과 동시에 양극 산화중에 500W의 텅스텐 램프에 의해 폴리 실리콘층 3의 표면에 광조사를 행한다. 그 결과, 본 실시 형태에서는 막 두께가 약 1㎛인 다공질 폴리 실리콘층(4)이 형성되었다. 또한, 본 실시 형태에서는 폴리 실리콘층(3)의 일부를 다공질화하고 있는데, 폴리 실리콘층 (3)전부를 다공질화해도 좋다.

다음으로, 급속 열 산화(RTO: Rapid Thermal Oxidation)기술에 의해 PPS층(4) 및 폴리 실리콘층(3)의 급속 열 산화를 행함으로써, 도 3(c)에 나타낸 구조를 얻을 수 있다. 여기서, 도 3(c)에서의 5는 급속 열 산화된 폴리 실리콘층을, 6은 급속 열 산화된 PPS층(이하, RTO-PPS층(6)이라 함)을 나타낸다.

급속 열 산화의 조건으로서는 산화 온도를 900℃, 산화 시간을 1시간으로 했다. 또, 본 실시 형태에서는 PPS층(4) 및 폴리 실리콘층(3)의 산화를 급속 열 산화에 의해 행하고 있으므로, 몇초안에 산화 온도까지 온도를 올리는 것이 가능하며 통상의 노심관 타입의 산화 장치에서 문제 되는 노에 들어갈 때의 권입(卷入) 산화를 억제할 수 있다.

다음으로, RTO-PPS층(6)상에 금속 박막인 금박막(7)을 증착에 의해 형성함으로써, 도 3(d) 및 도 2에 나타낸 구조의 전계 방사형 전자원(10)을 얻을 수 있다.

여기에, 본 실시 형태에서는 금박막(7)의 막 두께를 약 10nm으로 했는데, 특별히 한정되는 것은 아니다. 또한, 전계 방사형 전자원(10)은 금박막(7)을 전극의 양극(애노우드(anode))으로 하고, 오믹 전극(2)을 음극(캐소우드(cathode))으로 하는 다이오드가 구성된다. 또한, 본 실시 형태에서는 금속 박막을 증착에 의해 형성하고 있는데, 금속 박막의 형성 방법은 증착에 한정되는 것은 아니고, 예를 들어 스퍼터(sputter) 방법을 이용해도 된다.

이하, 본 실시 형태의 전계 방사형 전자원(10)의 특성에 관해 설명한다.

상술한 전계 방사형 전자원(10)을 진공 챔버(도시 안함)내에 도입하여, 도 4에 나타낸 바와 같이 금박막(7)과 대향하는 위치에 콜렉터 전극(21)(방사 전자 수집 전극)을 배치하고, 진공 챔버내의 진공도를 5×10^-5Pa로 하고, 금박막(7)과 오믹 전극(2)사이에 직류 전압 Vc을 인가함으로써, 금박막(7)과 오믹 전극(2) 사이에 흐르는 다이오드 전류 Ips와, 전계 방사형 전자원(10)에서 금박막(7)을 통해 방사되는 전자 e-(또한, 도 4중의 한 점쇄선은 방사 전자류를 나타낸다)에 의해 콜렉터 전극(21)과 금박막(7) 사이에 흐르는 방출 전자 전류 Ie를 측정한 결과를 도 5에 나타낸다. 여기에, 금박막(7)은 오믹 전극(2)(즉, n형 실리콘 기판(1))에 대해 양극으로 하여 직류 전압 Vc을 인가하고 있다.

도 5의 횡축은 직류 전압 Vps의 값을, 종축은 전류 밀도를 나타내며, a()는 다이오드 전류 Ips를, b()는 방출 전자 전류 Ie를 나타낸다. 또한, 직류 전압 Vc는 100V로 일정하게 했다.

도 5에서도 알 수 있듯이, 방출 전자 전류 Ie는 직류 전압 Vps가 정(+)일 때만 관측되고, 직류 전압 Vps의 값을 증가시킴에 따라 다이오드 전류 Ips 및 방출 전자 전류 Ie가 모두 증가했다. 예를 들어, 직류 전압 Vps을 15V로 했을 때, 다이오드 전류 Ips의 전류 밀도는 대략 100mA/cm², 방출 전자 전류 Ie의 전류 밀도는 대략 10μA/cm²이며, 이 방출 전자 전류 Ie의 값은 종래예에서 설명한 단결정 실리콘 기판의 표면을 다공질화함으로써 형성한 포러스(porous) 실리콘층을 강전계 드리프트층으로서 이용한 전계 방사형 전자원에 비해 큰 값이며(예를 들어, 전자 정보 통신 학회 ED 96-141, P41-46에 의하면, 직류 전압 Vps을 15V로 했을 때 다이오드 전류 Ips의 전류 밀도는 대략 40mA/cm², 방출 전자 전류 Ie의 전류 밀도는 대략 1μA/cm²이다).

본 실시 형태에 따른 전계 방사형 전자원(10)의 전자 방출 효율이 높은 것을알 수 있다.

도 6은, 이 방출 전자 전류 Ie와 직류 전압 Vps에 관한 데이터를 포울러-노르드하임(Fowler-Nordheim) 방식으로 나타낸 결과이다. 도 6에서 각 데이터가 직선상에 있는 것으로부터, 이 방출 전자 전류 Ie는 양자적인 터널 효과에 의한 전자의 방출에 의한 전류라고 추정된다.

도 7은 본 실시 형태에 따른 전계 방사형 전자원(10)의 다이오드 전류 Ips 및 방출 전자 전류 Ie 각각의 시간에 대한 변화를 나타내는 그래프이며, 횡축이 시간, 종축이 전류 밀도로, a는 다이오드 전류 Ips를, b는 방출 전자 전류 Ie를 나타낸다. 또한, 도 7은 직류 전압 Vps를 15V로 일정하게, 직류 전압 Vc를 100V로 일정하게 한 경우의 결과이다. 도 7에서 알 수 있듯이, 본 실시 형태의 전계 방사형 전자원(10)에서는 다이오드 전류 Ips, 방출 전자 전류 Ie 양쪽 모두 팝핑 현상은 관측되지 않고, 시간이 경과해도 대략 일정한 다이오드 전류 Ips 및 방출 전자 전류 Ie를 유지할 수 있다.

이와 같은 방출 전자 전류 Ie의 시간에 대한 변화가 적은 안정된 특성은, 종래의 MIM 방식이나 단결정 실리콘 기판의 표면을 다공질화함으로써 실현되는 전계 방사형 전자원으로는 얻을 수 없는 특성이며, 본 발명의 구조를 채용함으로써 얻을 수 있는 특성이다.

이어서, 본 실시 형태의 전계 방사형 전자원(10)의 방출 전자 전류 Ie의 진공도 의존성에 관해 설명한다. 도 8은 본 실시 형태의 전계 방사형 전자원 (10)의 주위를 Ar가스 분위기로 하여 진공도를 변화시킨 때의 다이오드 전류 Ips 및 방출전자 전류 Ie의 변화를 나타낸다. 도 8은, 횡축이 진공도, 종축이 전류 밀도이며, a()는 다이오드 전류 Ips를, b()는 방출 전자 전류 Ie를 나타낸다.

도 8에서 진공도가 10^-4Pa∼1Pa인 범위에서는 대략 일정한 방출 전자 전류 Ie가 얻어지며, 방출 전자 전류 Ie의 진공도 의존성이 적은 것을 알 수 있다. 즉, 본 실시 형태의 전계 방사형 전자원(10)은 전자 방출 특성의 진공도 의존성이 적기 때문에, 진공도가 다소 변화해도 안정되게 전자를 효율적으로 방출(방사)할 수 있으며, 저진공도로도 양호한 전자 방출 특성을 얻을 수 있어 종래와 같은 고진공으로 사용할 필요가 없으므로 전계 방사형 전자원(10)을 이용하는 장치의 저가화를 꾀할 수 있으며 취급이 용이해진다.

이어서, 본 실시 형태에 따른 전계 방사형 전자원의 전자 방출 기구에 관해 설명한다.

우선, 전자 방출 기구를 살펴보기 위해, 양극 산화 처리 후의 도 3(b)의 시료의 PPS층(4)단면을 TEM(투과형 전자 현미경)에 의해 관찰 한 바, 기둥 모양의 폴리 실리콘 주변에 나노메터오더(직경 5nm전후)의 미세결정 실린더층이 성장하고 있는 것이 확인 되었다. 또, 폴리 실린더층(3) 막형성 이후의 도 3(a)의 시료(테스트 재료)의 단면을 TEM에 의해 관찰한 바, 막 성장 방향(도 3(a)의 상하 방향)의 가는 기둥 모양의 그레인(결정립) 집합체(기둥 모양 구조)로 폴리 실리콘층(3)이 구성되어 있는 것이 확인되었다. TEM에 의한 이들 관찰 결과를 비교한 결과, 폴리 실리콘층(3)의 양극 산화 반응은 그레인 경계에서 우선적으로 진행된다. 즉, 기둥 모양구조의 기둥과 기둥 간을 깊이 방향으로 양극 산화가 진행되고, 양극 산화후도 기둥 모양의 실리콘 그레인(grain)의 구조가 남아있다. 이는, 다공질층(PPS층(4))의 형성 속도가 단결정 실리콘 기판을 양극 산화하여 포러스 실리콘층을 형성하는 경우에 비해 빨라지므로, 양자 유폐 효과가 나타나는 나노메터오더의 미세결정 실린더층의 공간 밀도가 적어지는 한 편 비교적 큰 기둥 모양의 그레인이 잔류하고 있는 것이다. 여기서, 기둥 모양의 그레인 구조가 잔류한다는 것은 전기 전도성의 제어 및 구조적·열적 안정성에서 보면, 기둥 모양 구조의 폴리 실리콘층을 양극 산화 처리함으로써 형성된 다공질 다결정 실리콘은 통상의 덩어리진 모양의 폴리 실리콘층을 양극 산화 처리함으로써 형성되는 다공질 다결정 실리콘 보다도 뛰어난 성질을 갖는다고 생각된다.

상술한 TEM 관측의 결과로부터, 도 3(d)에 나타낸 급속 열산화된 다공질 폴리 실리콘층(6)(RTO-PPS층(6))은, 즉 강전계 드리프트층은 도 1에 나타낸 바와 같이 적어도 기둥 모양의 반도체 결정인 폴리 실리콘(61)과, 폴리 실리콘(61)의 표면에 형성된 얇은 실리콘 산화막(62)과, 기둥 모양의 폴리 실리콘(61)간에 개재하는 나노메터오더의 반도체 미세결정인 미세결정 실리콘층(63)과, 미세결정 실리콘층(63)의 표면에 형성되어 해당 미세결정 실리콘층(63)의 결정립 지름보다도 작은 막 두께의 절연막인 실리콘 산화막(64)으로 구성된다.

따라서, 본 실시 형태의 전계 방사형 전자원(10)에서는 다음과 같은 모델로 전자 방출이 일어난다. 즉, 금박막(7)을 n형 실리콘 기판(1)에 대해 양극으로 하여 인가하는 직류 전압 Vps가 소정치(임계치)에 달하면, n형 실리콘 기판 (1)측에서RTO-PPS층(6)으로 열적 여기에 의해 전자 e-가 주입된다.

한편, RTO-PPS층 6에 인가된 전계는 거의 실리콘 산화막(64)에 걸리기 때문에, 주입된 전자는 산화막(64)에 걸려 있는 강전계에 의해 가속되어 RTO-PPS층(6)에서의 폴리 실리콘(61) 사이의 공간에서 표면을 향해 도 1중의 화살표 A의 방향으로(도 1 중의 윗방향을 향해)드리프트한다. 여기에, RTO-PPS층 중의 전자의 드리프트 길이는 후술하는 바와 같이 미세결정 실리콘층(63)의 입경(粒徑)에 비해 매우 크기 때문에, 거의 충돌을 일으킴 없이 RTO-PPS층(6)의 표면에 도달한다. RTO-PPS층(6)의 표면에 도달한 전자 e-는 핫 전자(hot electron)이며, 핫 전자는 열 평형 상태보다도 수 kT 이상의 에너지를 지니므로 RTO-PPS층(6)의 가장 윗 표면의 산화층을 통해 금박막(7)을 쉽게 통과하여 진공중에 방출된다.

그런데, 본 실시 형태의 전계 방사형 전자원(10)에서는, 상술한 도 7에서 설명한 바와 같이 팝핑 노이즈가 발생하지 않고 고효율로 안정되게 전자를 방출할 수 있는데, 이는 RTO-PPS층(6)은 각 그레인의 표면이 다공질화되고 각 그레인의 중심부분(도 1의 폴리 실리콘(61))에서는 결정 상태가 유지되고 있는 것으로부터, 전압의 인가에 의해 생긴 열이 상기 결정 상태가 유지된 부분(도 1의 폴리 실리콘(61))을 전도하여 외부로 방출되어, 온도 상승이 억제되기 때문이라고 생각된다.

이상을 정리하면, 강전계 드리프트층인 RTO-PPS층(6)은 강전계가 존재할 수 있는 반 절연성을 갖추며, 또, 전자 산란이 적어 드리프트 길이가 크고, 더욱이 다이오드 전류 Ips의 열 폭주를 억제하는 만큼의 열 전도율을 지니므로, 고효율로 안정되게 전자를 방출할 수 있는 것이다.

상술한 바와 같은 핫 전자의 터널링에 의한 전자 방출 기구를 지지하는 사항으로서, ①표면에서의 강전계 효과, ②전자의 드리프트 길이, ③방출 전자의 에너지 분포 각각에 관해 설명한다.

①표면에서의 강전계 효과

종래예에서 설명한 n형 단결정 실리콘 기판을 양극 산화하여 얻을 수 있는 포러스 실리콘에 의해 형성되는 다이오드(이하, 포러스 실리콘 다이오드라 한다)에서는, 냉전자 방출까지 이르지 않는 저전압 영역에 있어서 우선 일렉트로루미네센스(이하, EL이라 함)발광이 관측된다. 이 발광 기구는, 기판이 n형인 것을 생각하면, 전자가 발광 재결합하기 위해 필요한 홀의 발생이 어떠한 기구로 일어나는가가 문제가 된다. 홀의 생성기구로서는 EL 발광 특성의 해석상, 미세결정 실린더층의 임시 전자대로부터 인접한 미세결정 실리콘층의 전도대로의 전자 터널링, 및 충돌 전리에 의한 전자 사태의 두가지 과정이 제안되고 있다(T.Oquro et al, J. AppL Phys. 81(1997) 1407-1412).

이들 두 가지 과정은 모두 강전계의 존재에 의해 비로소 생길 수 있는 효과이다. 또, 인가 전계에 의한 PL쿠엔칭(quenching)의 여기 파장 의존성의 측정 결과에 근거한 견적에 의하면, EL 발광시의 포러스 실리콘 다이오드에서는 10⁶V/cm 정도의 강전계가 포러스 실리콘층의 표면에서 수백 nm 깊이까지의 비교적 얕은 영역에 존재하고 있다. 전자 방출은 EL보다도 더욱 높은 인가 전압에서 시작하기 때문에, 전자 방출에는 핫 전자가 관여하고 있다고 생각된다.

이에 대해, 본 실시 형태에서는 RTO처리에 의해 산화층이 RTO-PPS층(6)의 표면측에 특히 집중하여 형성되어 있으므로, 포러스 실리콘층과 마찬가지로, 표면 부근에서 생기는 강전계가 핫 전자의 생성과 터널 방출을 초래하고 있다고 생각된다.

②전자의 드리프트 길이

포러스 실리콘층의 광도전 효과에 관련한 캐리어(carrier)비행시간(time-of-flight: TOF)측정의 결과에 의하면, 강전계하(10⁵V/cm)에 있는 포러스 실리콘층내의 캐리어의 드리프트 길이는 약 1㎛에나 미치는 것으로 보고되어 있다(R. Sedlacik et al, Thin Solid Films 255(1993) 269-271).

이는 포러스 실리콘층 중의 미세결정 실리콘층의 사이즈를 훨씬 넘는 값이며, 전도전자가 쉽게 핫전자로 될 수 있는 것을 의미한다. 요컨데, 포러스 실리콘층 중의 전자 전도를 지배하고 있는 것은 단결정 실리콘 구조 그 자체가 아니라, 강전계가 존재하는 미세결정 실리콘층의 표면층 내지 미세결정 실리콘층간의 얇은 실리콘 산화막 등의 계면 조직이라고 할 수 있다.

이는 본 실시 형태에서의 RTO-PPS층(6)에도 해당되며, 동일한 정도의 전계가 존재하는 경우, 전자의 드리프트 길이는 폴리 실리콘(61)의 그레인 사이즈(본 실시 형태에서는 200nm 내지 300nm)에 비해 충분히 길어지며, 표면에 도달한 전자가 핫 전자가 되어있는 것을 쉽게 알 수 있다.

③ 방출 전자의 에너지 분포

본 실시 형태의 전계 방사형 전자원(10)에서 방사되는 전자 에너지 N(E)의에너지 분포를 측정한 결과를 도 9에 나타낸다. 도 9에 있어서, a는 직류 전압 Vps를 12V로 한 경우, b는 직류 전압 Vps를 15V로 한 경우, c는 직류 전압 Vps를18V로 한 경우를 각각 나타낸다.

도 9에서, 전자 에너지 N(E)의 에너지 분포는 비교적 폭이 넓고 게다가 수 eV의 높은 에너지 성분을 포함하고 있어, 인가되는 직류 전압 Vps의 증가와 함께 피크 위치가 높은 에너지측으로 이동(shift)하는 것을 알았다. 따라서, RTO-PPS층(6)에서의 전자 산란은 적고, RTO-PPS층(6)의 표면측에 도달한 전자는 충분한 에너지를 지닌 핫 전자이다. 즉, 의사탄도형(베리스틱; ballistic) 전자 방출 현상이 일어난다고 생각할 수 있다.

또한, RTO-PPS층(6)의 표면에 도달한 전자가 열 평형 상태에까지 완화되어 버리는 강한 산란을 받고 있지 않으므로, RTO-PPS층(6)내에서의 에너지 손실, 즉, 열 발생이 적고, 다이오드 전류 Ips를 일정하게 유지하는 효과를 낸다. 더욱이, RTO-PPS층(6)안에 잔존하고 있는 기둥 모양의 폴리 실리콘(61)(도 1 참조)이 열 확산에 기여하고 팝핑 노이즈의 발생을 억제한다.

또, 상기 실시 형태에서는, n형 실리콘 기판(1)상에 퇴적한 기둥 모양 구조를 지니는 폴리 실리콘층(3)에 양극 산화 처리를 시행하고 있는데, 최종적으로 도 1에 도시한 바와 같은 구조가 얻어지면 덩어리 모양의 폴리 실리콘층을 퇴적하여 양극 산화 처리를 시행해도 된다.

또, 폴리 실리콘층(3)을 퇴적하는 대신에, n형 실리콘 기판(1)의 주표면에서 소정 깊이 까지 n형 실리콘 기판(1)의 표면측을 기둥 모양으로 마이크로(micro)가공하여 양극 산화 처리를 시행해도 된다.

그런데 상기 실시 형태에서는, 도전성 기판으로서 n형 실리콘 기판(1)(저항율이 약 0,1Ωcm인(100)기판)을 이용하고 있는데, 도전성 기판은 n형 실리콘 기판에 한정되는 것이 아니라 예를 들어, 크롬 등의 금속 기판이나, 유리 기판 등에 투명 도전성 박막(예를 들어, ITO: Indium Tin Oxide)이나 백금이나 크롬 등의 도전성막을 형성한 기판 등을 이용해도 좋으나, n형 실리콘 기판 등의 반도체 기판을 이용하는 경우에 비해 대면적화 및 저가화가 가능해진다.

또, 폴리 실리콘층(3)의 막형성은, 도전성 기판이 반도체 기판인 경우에는 LPCVD 법이나 스퍼터(sputter)법에 의해 행해도 되고, 혹은, 플라즈마(plasma) CVD법에 의해 비정질 실리콘을 성막한 후에 열처리(어닐링: annealing)를 행함으로써 결정화시켜 막을 형성해도 된다. 또, 도전성 기판이 유리 기판에 도전성 박막을 형성한 기판의 경우에는, CVD법에 의해 도전성 박막상에 비정질 실리콘막을 형성한 후 엑시머 레이저로 어닐링함으로써, 폴리 실리콘층(3)을 형성해도 된다. 이 때, 도전성 박막상에 폴리 실리콘층(3)을 형성하는 방법은 CVD법에 한정되는 것이 아니며, 예를 들어 CGS(Continuous Grain Silicon)법이나 촉매 CVD법 등을 이용해도 된다. 또, 폴리 실리콘층(3)을 CVD법 등에 의해 기판상에 퇴적시키는 경우, 퇴적되는 폴리 실리콘층은 기판의 오리엔테이션(orientation)이 크게 영향을 끼치므로, 폴리 실리콘층(3)을 단결정 실리콘(100)기판 이외의 기판상에 퇴적시키는 경우에는, 기판의 주표면에 대해 수직 방향으로 기둥 모양으로 성장하는 퇴적 조건을 설정한다.

또, 상기 실시 형태에서는 RTO 기술에 의해 PPS층(4) 및 폴리 실리콘층(3)을급속 열 산화하고 있는데, 급속 열산화에 한하지 않고 화학적 방법에 의해 산화해도 되고, 산화 플라즈마에 의해 산화해도 된다. 또, 산화 대신에 질화하도록 해도 되는데 이 경우에는 질소 플라즈마에 의한 질화나 열적인 질화 등의 방법을 이용한다. 즉, 도 1에서의 실리콘 산화막(64)으로 이루어진 절연막 대신에 실리콘 질화막을 절연막으로서 채용해도 된다.

또, 상기 실시 형태에서는 금속 박막으로서 금박막(7)을 이용하고 있는데, 금속박막의 재료는 금에 한정되는 것이 아니라, 일함수가 작은 금속, 예를 들어, 알루미늄, 크롬, 텅스텐, 니켈, 백금 등을 이용해도 된다. 여기서, 금의 일함수는 5.10eV, 알루미늄의 일함수는 4.28eV, 크롬의 일함수는 4.50 eV, 텅스텐의 일함수는 4.55eV, 니켈의 일함수는 5.15eV, 백금의 일함수는 5.65eV이다.

(실시 형태 2)

도 10에 본 실시 형태에 따른 전계 방사형 전자원(110)의 개략 구성도를, 도 11(a)∼(c)에 전계 방사형 전자원(110)의 제조 방법에서의 주요 공정 단면도를 나타냈다. 또한, 본 실시 형태에서는 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(101)(예를 들어, 저항율이 약 0.1Ωcm인 (100)기판)을 이용하고 있다.

본 실시 형태의 전계 방사형 전자원(110)은 도 10에 나타난 바와 같이 n형 실리콘 기판(101)의 주 표면측에 강전계 드리프트부(106)가 형성되고, 강전계 드리프트부(106)상에 금박막으로 이루어진 표면 전극(107)이 형성된다. 또, n형 실리콘 기판(101)의 뒷면에는 오믹 전극(102)이 형성된다.

이 전계 방사형 전자원(110)에서는, 표면 전극(107)을 진공 중에 배치함과 동시에 표면 전극(107)에 대향하여 콜렉터 전극(도시 하지 않음)을 배치하고, 표면 전극(107)을 오믹 전극(102)에 대해 양극으로 하여 직류 전압을 인가함과 동시에 콜렉터 전극을 표면 전극(107)에 대해 양극으로 하여 직류 전압을 인가함으로써, n형 실리콘 기판(101)으로부터 강전계 드리프트부(106)에 주입된 전자가 강전계 드리프트부(106)를 드리프트하고 표면 전극(107)을 통해 방출된다. 여기에서, 표면 전극(107)과 오믹 전극(102) 사이에 흐르는 전류를 다이오드 전류라 하고, 콜렉터 전극과 표면 전극(107) 사이에 흐르는 전류를 방출 전자 전류라 하며, 다이오드 전류에 대한 방출 전자 전류가 클수록 전자의 방출 효율이 높아진다. 또한, 본 실시 형태의 전계 방사형 전자원(110)에서는, 표면 전극(107)과 오믹 전극(102) 사이의 직류 전압을 10∼20V 정도의 저전압으로 하여도 전자를 방출시킬 수 있다.

본 실시 형태에서의 강전계 드리프트부(106)는, 도전성 기판인 n형 실리콘 기판(101)의 두께 방향으로 직교하는 단면이 망목상으로 형성되어 상기 전자가 드리프트하는 드리프트부(161)와, 망목 내에 채워지며 드리프트부(161)보다도 열전도성이 좋은 방열부(162)로 이루어진다. 요컨데, 방열부(162)는 n형 실리콘 기판(101)의 두께 방향에 평행한 뿔기둥 모양으로 형성된다. 여기서, 드리프트부(161)는 산화된 다공질 실리콘(포러스 실리콘)으로 이루어지고, 방열부(162)는 산화된 단결정 실리콘으로 이루어진다.

따라서, 본 실시 형태의 전계 방사형 전자원(110)에서는 드리프트부(161)에서 발생한 열이 방열부(162)를 통해 방열되므로, 전자 방출시 팝핑 현상이 발생하지 않아 안정되고 고효율로 전자를 방출 할 수 있다.

이하, 제조 방법에 관해 도 11을 참조하여 설명한다.

우선, n형 실리콘 기판(101)의 뒷면에 오믹 전극(102)을 형성한 후 n형 실리콘 기판(101)의 주 표면상에 포토 레지스트(photo resist)를 도포하고, 도 12와 같이 포토 마스크(photo mask) M을 이용하여 상기 포토 레지스트를 패터닝함으로써 레지스트 마스크(103)를 형성하여 도 11(a)와 같은 구조를 얻을 수 있다. 여기서, 포토 마스크 M은 레지스트 마스크(103)의 평면 형상이 미소한(예를 들어, 0.1㎛ 오더의) 대략 정방형이 되도록 구성되어 있는데, 레지스트 마스크(103)의 평면 형상이 정방형 이외의 미소한 다각형상, 미소한 원형상, 미소한 별 형상 등이 되도록 구성해도 된다.

다음으로, 55wt%의 불화 수소 수용액과 에탄올을 약 1:1로 혼합한 혼합액으로 이루어진 전해액을 이용하여, 백금 전극(도시하지 않음)을 음극, n형 실리콘 기판(101)(오믹 전극(102))을 양극으로하여, n형 실리콘 기판(101)의 주 표면측에 광조사를 행하면서 정전류로 양극 산화처리를 수행함으로써, n형 실리콘 기판(101)의 주 표면측에 있어서 레지스트 마스크(103)로 덮여있지 않은 부분이 다공질화되어 다공질 실리콘으로 이루어지는 다공질층(111)이 형성되어 도 11(b)과 같은 구조를 얻을 수 있다. 여기에, 도 11(b)중의 112는 n형 실리콘 기판(101)의 일부로 이루어진 반도체층을 나타낸다. 이 반도체층(112)은 사각 기둥 모양으로 형성된다. 또한, 본 실시 형태에서는, 양극 산화 처리의 조건으로서 전류 밀도를 10mA/cm²로 일정하게, 양극 산화 시간을 30초로 함과 동시에, 양극 산화중에 500W의 텅스텐 램프에 의해 n형 실리콘 기판(101)의 주 표면측에 광조사를 행했는데, 이 조건은 일례로서 특별히 한정되는 것은 아니다. 요컨데, 본 실시 형태에서는 n형 실리콘 기판(101)의 주 표면측 부분이 반도체부를 겸하고 있다.

다음으로, 급속 열 산화(RTO: Rapid Thermal Oxidation)기술에 의해 다공질층(111) 및 반도체층(112)의 급속 열 산화를 행함으로써 강전계 드리프트부(106)가 형성되고, 이어서, 강전계 드리프트부(106)상에 금박막으로 이루어지는 표면 전극(107)을 예를 들어 증착에 의해 형성함으로써 도 11(c)에 나타난 구조를 얻을 수 있다. 여기서, 도 11(c)에서의 161은 급속 열 산화된 다공질층(111)이며 상술한 드리프트부(161)에 대응하고, 162는 급속 열 산화된 반도체층(112)이며 상술한 방열부(162)에 대응한다. 즉, 도 11(c)에서의 드리프트부(161)와 방열부(162)로 강전계 드리프트부(106)를 구성한다.

급속 열 산화의 조건으로서는, 산화 온도를 900℃, 산화 시간을 1시간으로 했다. 또, 표면 전극(107)의 막 두께는 약 10nm로 했는데, 이 막 두께는 한정되는 것이 아니며, 표면 전극(107)이 되는 금속 박막(예를 들어, 금박막)의 형성 방법도 증착에 한정되는 것이 아니라 예컨데 스퍼터법을 이용해도 된다. 또한, 전자 방사형 전자원(110)은 표면 전극(107)을 양극(애노우드)으로 하고, 오믹 전극(102)을 음극(캐소우드)으로 하는 다이오드가 구성된다. 이 양극과 음극 간에 직류 전압을 인가한 때에 흐르는 전류가 다이오드 전류이다.

또한, 상술한 제조 방법에 의해 제조된 전계 방사형 전자원(110)은, 방출 전자 전류의 시간에 대한 변화가 적어서 팝핑 노이즈가 없고, 전자가 안정되게 고효율로 방출되었다. 또, 이 전자 방사형 전자원(110)은, 전자 방출 특성(예를 들어, 전자 방출 전류)의 진공도 의존성이 적고, 저진공도로도 양호한 전자 방출 특성을 얻을 수 있으므로, 종래와 같은 고진공으로 사용할 필요가 없기 때문에, 전계 방사형 전자원(110)을 이용하는 장치의 저가격화를 꾀할수 있음과 동시에 취급이 용이해진다.

그런데, 본 실시 형태의 전계 방사형 전자원(110)은, 그 제조 방법에 있어서 n형 실리콘 기판(101)(반도체부)상에 레지스트 마스크(103)를 설치한 후에 양극 산화 처리를 시행하므로, n형 실리콘 기판(101)의 다공질화는 n형 실리콘 기판(101)의 주 표면 중 노출된 영역에서 깊이 방향으로 진행되어 간다.

따라서, 본 실시 형태의 전계 방사형 전자원(110)에서의 강전계 드리프트부(106)는, 전기 전도성의 제어성 및 구조적·열적 안정성에서 볼때, 종래와 같이 단결정 실리콘 기판의 주 표면측 전면을 다공질화함으로써 얻어진 강전계 드리프트층 보다도 뛰어난 성질을 갖는 것으로 생각된다.

즉, 본 실시 형태의 전계 방사형 전자원(110)에서는 다음과 같은 모델로 전자 방출이 일어난다. 표면 전극(107)을 n형 실리콘 기판(101)(오믹 전극(102))에 대해 양극으로 하여 인가하는 직류 전압이 소정치(임계치)에 달하면, n형 실리콘 기판(101)측에서 강전계 드리프트부(106)로 열적 여기(thermal excitation)에 의해 전자가 주입된다.

한 편, 강전계 드리프트부(106)의 드리프트부(161)에는 전자 유폐 효과가 나타나는 나노메터오더의 미세결정 실리콘층이 다수 존재하고 이 미세결정 실리콘층의 표면에는 미세결정 실리콘층의 결정립 지름보다도 작은 막 두께의 실리콘 산화막이 형성되어 있다.

따라서, 강전계 드리프트부(106)에 인가된 전계는 거의가 미세결정 실리콘층의 표면에 형성된 실리콘 산화막에 걸리기 때문에, 주입된 전자는 해당 실리콘 산화막에 걸려있는 강전계에 의해 가속되어 드리프트부(161)내를 표면을 향해 드리프트한다.

여기에, 전자의 드리프트 길이는 미세결정 실리콘층의 입경에 비해 매우 크므로 거의 충돌을 일으킴이 없이 드리프트부(161)의 표면에 도달한다. 드리프트부(161)의 표면에 도달한 전자는 핫 전자이며, 상기 핫 전자는 열 평형 상태보다도 수 kT 이상의 에너지를 지니므로, 강전계 드리프트부(106)의 가장 윗 표면 산화층을 통해 표면 전극(107)을 쉽게 통과하여 진공중에 방출된다.

그런데, 본 실시 형태의 전계 방사형 전자원(110)에서는 팝핑 노이즈가 발생하지 않아 고효율로 안정되게 전자를 방출할 수 있는데, 이는 전압의 인가에 의해 강전계 드리프트부(106)의 드리프트부(161)에 발생한 열이 방열부(162)을 전도하여 외부로 방출되어, 온도 상승이 억제되기 때문이라고 추정된다.

이상을 정리해 보면, 강전계 드리프트부(106)는 강전계가 존재 할 수 있는 반절연성을 지니며, 또, 전자 산란이 적고 드리프트 길이가 크고, 더욱이 다이오드 전류의 열 폭도를 억제할 만큼의 열 전도율울 지니므로, 고효율로 안정되게 전자를 방출할 수 있다.

상술한 바와 같은 핫 전자의 터널링에 의한 전자 방출 기구를 지지하는 사항으로서, ①표면에서의 강전계 효과, ②전자의 드리프트 길이에 관해서는 이미 설명한 대로이다.

따라서, 상술한 ①,②로부터도 알 수 있듯이 본 실시 형태의 전계 방사형 전자원(110)에서는 핫 전자의 터널링(tunneling)에 의해 전자가 방출된다.

그런데, 본 실시 형태에서는 상술한 바와 같이, n형 실리콘 기판(101)의 주 표면측 부분이 반도체부를 겸하고 있고 이 반도체부에 양극 산화 처리를 시행하고 있는데, 반도체부로서 n형 실리콘 기판(101)상에 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 단결정 실리콘 카바이드(SiC), 다결정 실리콘 카바이드, 비정질 실리콘 카바이드 등의 반도체 중 어느 것을 적층하여 양극 산화 처리를 시행해도 된다.

또한, 도전성 기판은 n형 실리콘 기판에 한정되지 않고, 예를 들어, 크롬 등의 금속 기판이나, 유리 기판 등에 투명 도전성 박막(예를 들어, ITO: Indium Tin Oxide)이나 백금이나 크롬 등의 도전성막을 형성한 기판 등을 이용해도 좋은데, n형 실리콘 기판 등의 반도체 기판을 이용하는 경우에 비해 대면적화 및 저가화가 가능해진다. 여기서, 다결정 실리콘막의 형성은 도전성 기판이 반도체 기판의 경우에는 LPCVD법이나 스퍼터링법에 의해 실행해도 되고, 혹은 플라즈마 CVD법에 의해 비정질 실리콘막을 형성한 후에 어닐링 처리를 실행함으로써 결정화시켜도 된다. 또, 도전성 기판이 유리 기판에 도전성 박막을 형성한 기판의 경우에는, CVD법에 의해 도전성 박막상에 비정질 실리콘막을 형성한 후 엑시머 레이저로 어닐링함으로써 다결정 실리콘을 형성해도 된다.

이 때, 도전성 박막상에 다결정 실리콘을 형성하는 방법은 CVD법에 한정되는 것이 아니며, 예를 들어 CGS(Continuous Grain Silicon)법이나 촉매 CVD법 등을 이용해도 된다.

다결정 실리콘을 CVD법 등에 의해 기판상에 퇴적시키는 경우, 퇴적되는 폴리 실리콘층은 기판의 오리엔테이션이 강하게 영향을 끼치므로, 다결정 실리콘층을 단결정 실리콘(100)기판 이외의 기판상에 퇴적시키는 경우에는, 기판의 주표면에 대해 수직 방향으로 기둥 모양으로 성장하는 퇴적 조건을 설정한다.

또, 상기 실시 형태에 있어서도, 표면 전극(7)이 되는 금속 박막으로서 금박막을 이용하고 있는데, 금속 박막의 재료는 금에 한정되는 것이 아니며, 일함수가 적은 금속, 예를 들어 알루미늄, 크롬, 텅스텐, 니켈, 백금 등을 이용해도 된다.

그런데, 반도체부의 일부를 양극 산화에 의해 다공질화할 때, 도전성 기판인 n형 실리콘 기판(1)의 주표면에 수직한 방향에서의 반도체부의 다공질화 속도가 타방향에 비해 충분히 빨라지도록 n형 실리콘 기판(1)에 자계를 인가하면, 다공질화 속도의 이방성이 높아진다. 즉, 상기 급속 열 산화에 의해 드리프트부(61)가 되는 부분의 양극 산화시의 다공질층 형성 속도의 이방성이 높아지기 때문에, 드리프트부(61)의 평면 및 깊이 방향 형상의 제어성이 향상되고 방열부(62) 및 드리프트부(61)의 미세한 패턴을 깊이 방향의 제어성이 좋도록 형성할 수 있다. 여기서, 상기 이방성을 높이려면 n형 실리콘 기판(1)의 상하에 자계를 인가하면 된다.

(실시 형태 3)

본 실시 형태의 자계 방사형 전자원(110)은 도 13에 나타난 바와 같은 구성이며, 그 기본 구성은 실시 형태 2와 대략 같기 때문에 실시 형태 2와 상이한 점에 관해서만 설명한다.

본 실시 형태의 전계 방사형 전자원(110)은, 도 13에 나타낸 강전계 드리프트부(106) 중 드리프트부(161)의 구조에 특징이 있다. 즉, 본 실시 형태에서는 드리프트부(161)가, 상대적으로 다공도가 높은 제 1 드리프트층(161b)과 다공도가 낮은 제 2 드리프트층(161a)이 번갈아 적층된 형태의 적층 구조(멀티 레이어 구조)로 형성되고, 드리프트부(161)의 표면측에는 다공도가 낮은 제 2 드리프트층(161a)이 형성된다. 한편, 실시 형태 2와 마찬가지 구성요소에는 동일 부호를 붙여 설명을 생략한다.

본 실시 형태의 전계 방사형 전자원(110)에서는, 드리프트부(161)가 상기와 같은 다층구조로 형성되어 있음으로써, 다이오드 전류가 너무 많이 흐르는 것을 한층 억제할 수 있고, 실시 형태 1에 비해 전자 방출 효율의 향상을 기대할 수 있다.

또, 본 실시 형태의 전계 방사형 전자원의 제조 방법은, 실시 형태 2에서 설명한 제조 방법과 대략 비숫하며, 양극 산화의 조건이 다를 뿐이다. 즉, 전류 밀도가 적은 제 1 조건에서의 양극 산화 처리와, 전류 밀도가 큰 제 2 조건에서의 양극 산화 처리를 교대로 반복하고 있다. 또한, 제 1 조건에서의 양극 산화 처리가 1회 완료된 시점에서는 n형 실리콘 기판(101)의 표면측에 다공도가 낮은 다공질층이 형성되며, 그 후, 제 2 조건에서의 양극 산화 처리가 완료된 시점에서는, 상기 다공도가 낮은 다공질층 보다도 n형 실리콘 기판(101)측에 다공도가 높은 다공질층이 형성된다.

(실시 형태 4)

본 실시 형태의 전계 방사형 전자원(110)은 도 14와 같은 구성이며, 그 기본 구성은 실시 형태 2와 대략 같으므로 실시 형태 2와 상이한 점에 관해서만 설명한다.

본 실시 형태의 전계 방사형 전자원(110)은, 도 14에 나타난 강전계 드리프트부(106) 중 드리프트부(161)의 다공도가 두께 방향으로 연속적으로 변화된 층에 형성되고 있는 점에 특징이 있다. 여기서, 드리프트부(161)는 n형 실리콘 기판(101)에 가까운 측이 고다공도이고 표면에 가까운 쪽이 저다공도가 되어 다공도가 두께 방향으로 연속적으로 변화한다. 또한, 실시 형태 2와 마찬가지 구성요소에 관해서는 동일 부호를 붙여 설명을 생략한다.

따라서, 본 실시 형태의 전계 방사형 전자원(110)에서는, 드리프트부(161)가 상기와 같이 다공도가 연속적으로 변화한 층에 형성되어 있음으로써, 다이오드 전류가 너무 많이 흐르는 것을 한층 억제 할 수 있고, 실시 형태 2에 비해 전자 방출 효율의 향상을 꾀할 수 있다.

또한, 본 실시 형태의 전계 방사형 전자원의 제조 방법은 실시 형태 2에서 설명한 제조 방법과 대략 같고, 양극 산화의 조건이 다를 뿐이다. 즉, 본 실시 형태에서는 양극 산화의 전류(전류 밀도)를 연속적으로 증가시켜 감으로써, 실시 형태 2에서 설명한 다공질층의 다공도가 연속으로 변화하는 구조를 하고 있다.

예를 들어, 양극 산화를 개시하고, 시간 경과와 함께 전류 밀도를 연속적으로(서서히)증가시킴으로써, 양극 산화 처리가 종료된 시점에서는 n형 실리콘 기판(101)에 가까운 측이 고다공도, 표면에 가까운 쪽이 저다공도가 되어 다공도가 두께 방향으로 연속적으로 변화한 다공질층이 형성되며, 이 다공질층에 급속 열 산화를 행함으로써 다공도가 연속적으로 변화된 드리프트부(161)가 형성된다.

따라서 전자를 안정되게 고효율로 방출할 수 있다

Claims

도전성 기판과, 도전성 기판의 한 표면측에 형성된 강전계 드리프트층과, 해당 강전계 드리프트층상에 형성된 금속 박막으로 이루어진 표면 전극을 구비하고, 표면 전극을 도전성 기판에 대해 양극(+)으로 하여 전압을 인가함으로써 도전성 기판에서 주입된 전자가 강전계 드리프트층을 드리프트하여 표면 전극을 통해 방출되는 전계 방사형 전자원에 있어서, 상기 강전계 드리프트층은 적어도 도전성 기판의 주 표면에 대략 직교하여 설치된 기둥 모양의 반도체 결정부와, 반도체 결정부간에 개재하는 나노메터오더의 반도체 미세결정부와, 반도체 미세결정부의 표면에 형성되어 해당 반도체 미세결정부의 결정립 지름보다도 작은 막 두께의 절연막으로 이루어진 것을 특징으로 하는 전계 방사형 전자원.
제 1 항에 있어서,

강전계 드리프트층은, 전자가 드리프트하는 드리프트부와 드리프트부 보다도 열전도성이 좋은 방열부로 이루어지며, 드리프트부와 방열부가 혼재하여 균일하게 분포하고 있는 것을 특징으로 하는 전계 방사형 전자원.
제 2 항에 있어서,

강전계 드리프트층은, 도전성 기판의 주 표면에 그 두께 방향과 직교하는 단면이 망목상으로 형성되어 상기 전자가 드리프트하는 드리프트부와, 망목상의 드리프트부 중에 채워져 드리프트부 보다도 열전도성이 좋은 반도체 결정부로 이루어진 방열부로 이루어지는 것을 특징으로 하는 전계 방사형 전자원.
제 2 항에 있어서,

상기 드리프트부는, 도전성 기판의 두께 방향에 있어서 다공도가 다른 층이 번갈아 적층된 층 또는 도전성 기판의 두께 방향에 있어서 다공도가 연속적으로 변화한 층인 것을 특징으로 하는 전계 방사형 전자원.
제 2 항에 있어서,

상기 드리프트부의 망목형상은 미소한 다각형상과 미소한 원형상 중 어느 하나인 것을 특징으로 하는 전계 방사형 전자원.
제 2 항에 있어서,

상기 방열부 및 드리프트부는 그 재료로 실리콘과 실리콘 카바이드 중 어느 하나를 선택하고 그 결정 형태가 단결정, 다결정, 또는 비정질 중 어느 하나인 것을 특징으로 하는 전계 방사형 전자원.
제 2 항에 있어서,

상기 방열부 표면은 절연막에서 전기적으로 절연되어 있는 것을 특징으로 하는 전계 방사형 전자원.
제 1 항과 제 7항 중 어느 한 항에 있어서,

상기 절연막이 산화막과 질화막 중 어느 하나인 것을 특징으로 하는 전계 방사형 전자원.
제 1 항에 있어서,

상기 도전성 기판은, 상기 한 표면에 도전성 박막이 형성된 기판으로 이루어지는 것을 특징으로 하는 전계 방사형 전자원.
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