KR100970023B1 - 표면 실장 커패시터 및 이를 제조하는 방법 - Google Patents

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Abstract

표면 실장 커패시터(10)와 이를 제조하는 방법에 관한 것이다. 고체 슬러그 또는 펠리트 애노드 몸체(1)는 절연 물질로 이루어진 케이스(6) 내에 캡슐화된다. 애노드 및 캐소드 종단 쌍(2, 3)은 표면 실장으로 형성되어, 케이스(6)의 일면 상에 일부들을 장착한다. 전기적 연결(4)은 캐소드 종단(2)로부터 케이스(6)를 통과하여 펠리트(1) 상의 캐소드로 형성된다. 전기적 연결(7)은 케이스(6)의 외부에서 펠리트(1)와 연관된 애노드와 애노드 종단(3) 사이에 형성된다. 외부 연결(7)은 더 큰 펠리트(1)를 위해서 케이스(6) 내의 공간을 풀어줌으로써 개선된 체적 효율을 가능하게 한다. 방법은 미리 형성된 애노드/캐소드 종단 쌍(2, 3)으로 리드 프레임(11) 상에 다수의 펠리트(1)를 장착하는 단계; 다수의 장착된 펠리트(1)와 펠리트와 관련된 각각의 애노드 및 캐소드를 적어도 실질적으로 캡슐화하는 단계; 펠리트 애노드의 일부를 노출하기 위해서 캡슐화된 펠리트(1)들을 분리하는(singulating) 단계; 및 펠리트 애노드와 애노드 종단(3) 사이에 외부 전기적 도전 경로(7)를 부가하는 단계에 의해 이러한 커패시터(10)를 대량 생산하는 것을 포함한다.

Description

표면 실장 커패시터 및 이를 제조하는 방법{SURFACE MOUNT CAPACITOR AND METHOD OF MAKING THE SAME}
2002년 4월 30일에 등록된 미국 특허 제6,380,577호, 및 2001년 5월 29일에 등록된 미국 특허 제6,238,444호의 전체 내용은 본원에 참조로써 통합된다.
본 발명은 표면 실장 커패시터에 관한 것이며, 보다 구체적으로는 몸체 또는 케이스 내에 실질적으로 캡슐화된(encapsulated) 용량 소자(capacitive element)를 구비한 표면 실장 커패시터에 관한 것이다.
표면 실장 커패시터에 대한 요구는 꾸준히 증가되었다. 이는 매우 많고 가지각색의 어플리케이션 및 기능에 유용하다. 예를 들면, 이는 전기 및 전자 부품 또는 장치 내에서 전자의 고속 전달 및 신호 보전에 유용하다. 또한 이는 스위칭 기능에 특히 유용하다. 이는 전원에서 바라본 부드러운 과도(transient) 조건에 대한 벌크 디커플링(bulk decoupling) 능력에 유용하다.
현재 이용 가능한 타입과 구성은 무수히 많다. 대부분은 외장 또는 케이스 내에 일부 타입의 용량 소자를 구비한다. 외부 도전성 연결 또는 종단은 내부 용량 소자에 전기적으로 연결된다. 커패시터 어셈블리는 회로 보드 상에 배치될 수 있으며, 종단을 통해 회로에 연결된다.
상이한 용량 소자 구성은 상이한 용량 성능을 생성한다. 용량 소자의 성질은 이의 크기를 결정할 수 있다. 예를 들면, 고전압을 다룰 필요가 있고 또 그렇게 해야 하는 일부는 상대적으로 큰 용량 소자를 사용해야만 한다. 이는 상대적으로 큰 케이스 크기를 초래한다.
그러나 여러 배의 전기 부품 크기는 회로 설계에서 중요하다. 이는 소위 "체적 효율(volumetric efficiency)"을 이용한다. 체적 효율은 단위 부피당 커패시턴스로 기술분야에 알려져 있다. 본 발명에 관한 체적 효율의 두 가지 측면은 다음과 같다.
첫째로, 용량 소자 자체의 체적 효율이다. 일부 물질들은 동일한 크기 또는 부피에 대해서 다른 것들에 비해 더 높은 커패시턴스 성능을 갖는다. 좋은 예는 탄탈이다. 고체 탄탈 용량 소자는 동일한 부피의 알루미늄에 비해 더 높은 용량 성능을 나타낸다고 알려져 있다.
둘째로, 전체 커패시터, 즉 용량 소자, 케이스, 및 종단의 체적 효율이다. 케이스는 일정한 부피를 정한다. 케이스 내의 용량 소자 부피가 케이스의 전체 부피에 비해 작다면, 전체 커패시터의 체적 효율은, 용량 소자 부피가 케이스 크기에 비해 큰 경우에 비해서 일반적으로 더 작다.
커패시터를 위한 회로 보드 상의 장소가 중요하지 않다면, 체적 효율도 중요하지 않을 것이다. 그러나 알다시피, 커패시터를 위한 공간이 점점 제한될수록 체적 효율은 더욱더 중요해진다. 다양한 전자 및 전자 장치에 대해 일어나는 소형화가 증가할수록, 더 작은 표면 실장 커패시터에 대한 요구는 증가한다.
커패시터는 많은 회로에서 매우 많은 부품 개수에 해당할 수 있다. 그러므로 용량 성능을 유지(또는 심지어 증가)하면서 커패시터의 케이스 크기(및 이에 따른 부피)를 감소하는 것은 본 기술분야에서 현재 중요한 필요사항이다. 회로 설계자들은 전기 또는 전자 장치에 필요한 다른 부품들과 함께 커패시터들을 회로 보드에 딱 맞도록 하기 위해서, 커패시터의 일정한 케이스 크기를 명시할 수 있는 것이 필요하다.
그러나 증가하는 용량 성능에 대한 필요를 만족하면서 동시에 매우 작은 패키지 또는 케이스 크기를 갖는 것은 어렵다. 커패시터 성능을 유지 또는 개선하면서 크기를 소형화하는 것은 매력적인 작업이다. 추가로, 케이스 크기에 무관하게, 용량 소자 및 커패시터 어셈블리의 성능 및 체적 효율을 증가시키는 것에 대한 필요는 항상 존재한다.
체적 효율을 증가시키는 한 가지 방법은 애노드 물질로 높은 성능 물질, 예를 들어, 탄탈(Ta), 니오브(Nb), 또는 니오브 산화물(NbO)을 사용하는 것이다. 일반적인 타입의 고체 코어 또는 펠리트 표면 실장 커패시터는 기술분야에 잘 알려져 있다. 예시들은 본원에 참조로서 통합된 미국 특허 제6,380,577호 및 제6,238,444호에서 볼 수 있다. 이 특허들에서, 고체 내장 코어(때때로 애노드 몸체, 슬러그 또는 펠리트라고 불림)는 주로 Ta이다. 탄탈 애노드 몸체는 일반적으로 소결(sinter)된다. 도선은 일반적으로 (a) "내장형" - 도선(이 또한 탄탈일 수 있음)이 압축 공정 동안 탄탈 파우더로 덮임을 의미함 - 또는 (b) "용접형" - 펠리트가 압축되고 소결된 후에, 도선이 Ta 슬러그로 용점 됨을 의미함 - 중 하나 방식으 로 애노드 몸체 내에 형성된다. 다른 단부는 슬러그 바깥으로 연장한다. 커패시터 유전 물질은 애노드 몸체의 표면 위에 산화물 층을 형성하기 위해서 애노드 물질의 양극 산화에 의해 생성된다(예를 들어 Ta -> Ta2O5). 애노드 몸체가 Nb이라면, 산화는 Nb -> Nb2O5이고, NbO라면 산화는 NbO -> Nb2O5이다. 커패시터 캐소드는 일반적으로 유전체 층을 고체 전해질 층(예를 들어 MnO2로 이루어짐) 및 도전성 중합체로 코팅함으로써 형성되며, 후에 더 좋은 도전성 및 향상된 기계적 강도를 위해 흑연 또는 은으로 코팅된다. 애노드 종단 및 캐소드 종단은 Ta 도선의 자유단(free end) 및 Ta 펠리트로 코팅된 외부 전해질 표면과 각각 연결될 수 있으며, 그 후 이러한 구성요소들 모두는 케이스 내에 캡슐화 되고(예를 들어 구성요소들을 주위를 플라스틱으로 몰딩 함으로써), 예를 들어 표면 실장을 위해서 케이스의 외장에 노출된 애노드 종단 및 캐소드 종단의 외부 표면만을 남길 수 있다.
미국 특허 제6,380,577호 및 제6,238,444호는 이러한 일반적인 타입의 표면 실장 탄탈 커패시터를 개시한다. 그러나 종단들은 U-모양으로 케이스 단부의 에지 둘레로 연장한다. 그러므로 이들은 "랩 어라운드(wrap around)" 종단들로 알려져 있다. 미국 특허 제6,380,577호 및 제6,238,444호의 도 6에서 알 수 있듯이, 이러한 "랩 어라운드" 부분들(도면 번호 36)은 장치의 두 평면 또는 측면에 애노드/캐소드 종단 쌍을 제공한다. 이는 장치가 두 측면 중 한 면에 표면 실장되도록 하는 반면에(이들은 "양면(two-sided) 종단"으로 언급될 수 있음), 오직 한 면에만 표면 실장될 수 있는 "단면(single-sided)" 종단과 비교할 때, 이들은 문제점을 갖는다. 이러한 "랩 어라운드" 또는 "양면" 종단들은 회로 보드의 제 위치에 있을 때 장치의 대향 단부 사이에서 단락을 초래할 수 있다. 이러한 단락 문제의 예는 회로 보드들의 적어도 일부 위에 금속 실드를 배치한, 많은 무선 주파수(RF) 어플리케이션에서 존재한다. 도전성 종단들의 일부는 커패시터 케이스의 상면까지 그리고 이 안으로 연장한다.
그러므로 "단면 종단" - 장치의 오직 한 면 또는 한 평면에만 표면 실장을 위한 애노드 및 캐소드 종단 쌍이 존재하는 것을 의미함 - 을 갖는 커패시터에 대한 요구가 있다. 이러한 커패시터의 한 가지 구성, 즉 고체 슬러그(예를 들어 Ta) 커패시터는 도 13A의 도면에서 도시된다. 이 단면도는 플라스틱 물질로 이루어진 케이스(6) 내에 캡슐화된 바깥으로 연장하는 내장 탄탈 도선(9)을 가진 종래 탄탈 슬러그 또는 펠리트(1)를 도시한다. 애노드 종단(3)은 캡슐화 물질 또는 케이스(6)의 저면으로 불리게 될 것 상에 그리고 도선(9)의 자유단 아래에 위치된다. 도전성 접착제(4) 및 내부 도전 경로(15)는 캡슐화 물질(6)을 통과해 애노드 종단(3)과 도선(9)의 자유단을 전기적으로 연결한다. 캐소드 종단(2)(이 또한 캡슐화 물질 또는 케이스(6)의 저면 상에 위치하지만, 펠리트(1)의 도선(9) 반대쪽 단부 바로 아래에 위치함)은 도전성 접착제(4)의 다른 패드를 통해 펠리트(1)의 외장과 전기적으로 연결된다. 따라서 미국 특허 제6,380,577호 및 제6,238,444호의 커패시터의 랩 어라운드 종단과 비교할 때, 도 13A의 커패시터는 단면 종단을 갖는다. 애노드 종단 및 캐소드 종단은 커패시터 장치의 한 면 - 도 13A에서 도시된 것과 같이 저면 - 상에 동일한 전평면 내에 있다. 이러한 단면 종단 커패시터의 유사한 종래 실시예는 도 13B에 도시된다.
도 13A 및 13B의 종래 커패시터가 미국 특허 제6,380,577호 및 제6,238,444호의 "랩 어라운드" 종단과 관련된 상술된 문제를 제시하지는 않았지만, 이들은 체적 효율 문제를 제시하였다. 도 13A 및 13B의 단면도에서 도시된 것과 같이, 케이스(6)의 캡슐화 물질은 펠리트(1)뿐만 아니라 도선(9)의 바깥으로 연장하는 모든 부분을 감싼다. 구체적으로, 케이스(6)의 상당한 부피는 도선(9)의 말단(distal end)과 케이스(6)의 외면 사이에 있다. 도선(9)과 애노드 종단(3) 사이의 내장 전기적 연결 또는 경로(15)를 위해 충분한 공간이 허용되어야만 한다. 본질적으로, 케이스(6)내의 캡슐화 물질의 다소 상당한 부피는 도선(9)의 자유단 및 도선(9)과 애노드 종단(3) 사이의 연결(15) 모두를 완전히 감싸는데 사용된다. 이는 케이스(6)내에 위치될 수 있는 Ta 펠리트의 크기를 제한한다. 전체 커패시터 케이스의 상당한 부피는, 펠리트(1)로 보다 완벽하게 충진되는 것과는 대조적으로, 도선(9)의 애노드 종단(3)으로의 전기적 연결에 기여되어야만 한다.
그러므로 개선된 체적 효율을 갖는 표면 실장 커패시터에 대한 본 기술분야의 필요가 존재한다.
게다가 이러한 커패시터들을 제조할 때, 특히 장치가 더 작은 케이스 크기일 때, 체적 효율(장치의 단위 부피당 커패시턴스)을 최적화하는 것은 어렵다. 펠리트 둘레를 물질로 몰딩할 때와 최종 장치를 생성할 때 모두, 용량 소자(예를 들어 펠리트(1)) 둘레의 캡슐화 물질의 두께 및 두께의 균일성을 조절하는 것은 어렵다. 이는 설계 및 제조 단계에서, 더 두꺼운 케이스 벽과 이에 따른 용량 소자를 위한 공간의 제한을 초래하는, 과잉 보상(over-compensation)을 야기하는 경향이 있거나 또는 이를 무시하게 된다. 따라서 많은 현존하는 최첨단 기술의 커패시터는 상대적으로 두꺼운 케이스 벽을 갖는다. 체적 효율은 나빠진다.
알다시피, 이러한 체적 효율 문제는 마찬가지로 다른 단면 종단 표면 실장 커패시터에도 적용된다. 체적 효율의 임의의 증가는 커패시터의 크기 또는 타입에 관계없이 잠재적으로 이익일 수 있다. 따라서 본 기술분야의 실제 필요는 개선된 단면 종단 표면 실장 커패시터와 동일하게 취급되어 왔다.
따라서 현재 수준보다 향상된 장치 및 방법을 제공하는 것이 본 발명의 주요 목적, 특징, 양태, 또는 장점이다.
본 발명의 다른 목적, 특징, 양태, 또는 장점들은 다음의 장치 또는 방법을 포함한다.
a. 부피 이용(volume utilization) 또는 체적 효율을 개선한 장치 또는 방법.
b. 동일한 조립 라인 및 몰딩 장비로 다양한 크기를 생산할 수 있는 능력을 포함하여, 몰딩된 케이스 표면 실장 커패시터에 대한 적응성(flexibility)을 개선한 장치 또는 방법.
c. 작은 케이스 크기 대량 생산을 포함하여 효율적이고 경제적인 장치 또는 방법.
d. 대규모 제조 기술로 구현될 수 있는 장치 또는 방법.
e. 랩 어라운드 종단과 비교하였을 때 종단 간의 단락 위험을 감소시킨 장치 또는 방법.
본 발명의 이러한 그리고 다른 목적, 특징, 양태 및 장점들은 첨부한 설명서 및 청구범위를 참조로 더욱 명백해질 것이다.
도 1은 본 발명의 일 태양에 따른 커패시터의 사시도이다.
도 1A는 다른 종단을 갖는다는 점을 제외하고는 도 1과 유사하다.
도 2는 도 1의 커패시터의 사시도이지만, 이의 저면과 커패시터 케이스의 단부들의 종단 구성을 도시하기 위해서 반전되었다.
도 2A는 도 1A의 대안적인 종단을 갖는다는 점을 제외하고는 도 2와 유사하다.
도 3은 도 1의 선(3-3)을 따라 얻어진 단면도이며, 도 1보다 약간 확대되었다.
도 3A는 도 1A의 대안적인 종단을 갖는다는 점을 제외하고는 도 3과 유사하다.
도 4는 도 1의 약간 확대된 저면도이다.
도 4A는 도 1A의 대안적인 종단을 갖는다는 점을 제외하고는 도 4와 유사하다.
도 5는 본 발명의 일 양태에 따라서 도 1 타입의 커패시터에 대한 예시적인 제조 방법을 한 단계를 도시하기 위해서, 소위 리드 프레임이라 불리는 금속 기판 또는 하부층 상에 장착된 다수의 탄탈 펠리트/도선(내장형 또는 용접형일 수 있음) 조합의 부분 단면을 도시하는 도식적인 측면도이다.
도 6은 도 5의 평면도이다.
도 7은 캡슐화 물질이 부가되었다는 점을 제외하고는 도 5 및 6에서 도시된 것과 같은 다수의 조합들을 도시하는, 다음의 몰딩 단계의 축소된 크기의 평면도이다(캡슐화 물질의 일부는 도시를 목적으로 치워져서 도시됨).
도 8은 도 7의 일부에 대한 약간 확대된 사시도이다.
도 9는 도 7의 몰딩된 어레이로부터 다수의 부분적으로 완성된 커패시터들을 생산하기 위한 다음의 분리(singulation) 단계에 대한 사시도이다.
도 10은 도 9의 부분적으로 완성된 커패시터 중 하나에 대한 확대도를 격리하여 도시한 저면 사시도이다.
도 11은 다음 금속 증착 또는 스퍼터링 제조 단계 - 부분적으로 형성된 커패시터의 일 단부에 외부 도전 경로를 추가함 - 를 도시한다는 점을 제외하고는 도 10과 유사하다. 이는 양 단에서 이뤄질 수도 있다.
도 11A는 도 1A의 대안적인 종단을 갖는다는 점을 제외하고는 도 11과 유사하다.
도 12는 도 11과 유사하지만, 외부 도전 경로와 두 개의 바닥 종단을 도금한 커패시터에 대한 최종 제조 단계를 도시한다.
도 12A는 도 1A의 대안적인 종단을 갖는다는 점을 제외하고는 도 12와 유사하다.
도 13A는 특정 케이스 또는 패키지 크기 커패시터에 대한 내장 탄탈 펠리트와 외부 바닥 애노드 종단 사이의 내부 전기적 연결을 도시하는, 일반 탄탈 펠리트 표면 실장형인 종래 커패시터를 도시한다는 점을 제외하고는 도 3과 유사한 단면도이다.
도 13B는 도 1A의 대안적인 종단을 갖는다는 점을 제외하고는 도 13A와 유사하다.
도 14는 비교를 위해 본 발명의 예시적인 실시예에 대해서 동일한 케이스 또는 패키지 크기에 대한 도 13A와 유사한 단면이며, 이러한 커패시터에 대해서 얼마나 체적 효율이 증가하였는지를 도시한다.
도 15는 본 발명의 일 예시적인 실시예에 따른 완성된 커패시터의 사시도이며, 케이스는 점선으로 다른 구성요소들은 실선으로 도시하였다.
도 16은 다른 종래 장치의 단면도이다.
도 17은 리드 프레임 어셈블리와 이에 실장된 다수의 커패시터들의 축소된 크기의 평면도이다.
A. 개요
본 발명의 더 나은 이해를 위해서, 이제 예시적인 실시예가 상세히 기술될 것이다. 상술된 도면에 대한 빈번한 참조가 이뤄질 것이다. 도면 번호 및/또는 문자는 도면의 특정 부분 또는 위치를 지시하기 위해서 사용될 것이다. 동일한 도면 번호 및/또는 문자는 다른 지시가 없는 한 도면 전체에 걸쳐 동일한 부분 또는 위치를 지시하는 것으로 사용될 것이다.
이 예시적인 실시예의 내용은 "랩 어라운드" 종단이 아닌 미국 특허 제6,380,577호 및 제6,238,444호에 개시된 일반 타입의 표면 실장 커패시터이며, 이는 단면 종단을 갖는다 - 애노드 종단과 캐소드 종단은 장치의 오직 한 면(본원에서는 저면 실장 면)의 동일한 평면에 둘 다 위치함 - . 구체적으로, 이 예시적인 실시예는 케이스의 저면 상에 애노드 종단과 캐소드 종단을 구비한 표면 실장 몰딩된 고체 전해질 탄탈 커패시터이다. 이 예의 케이스 크기는, 케이스 크기(0603) (본 기술분야에 공지된 것과 같이)는 상대적으로 작다(대략 1.6 (+/- 0.1) ㎜의 길이, 0.8 (+/- 0.1) ㎜의 폭, 0.8 (+/- 0.1) ㎜의 높이 치수를 가짐). 이는 케이스 부피가 1㎣을 대략 약간 넘음을 나타낸다. 다른 상대적으로 작은 케이스 크기의 예는 0402 및 0805이다. 그러나 본 발명은 케이스 내의 용량 소자의 임의의 특정 케이스 크기 또는 임의의 특정 물질 또는 구성으로 제한되지 않는다. 사실 본 발명은 필요에 따라서 축소되거나 확대될 수 있다. 본 발명의 장점 또는 특징 중 하나는 능력, 즉 동일한 개념과 제조 기술을 사용하면서 다양한 여러 커패시터 패키지 크기에 이를 적용할 수 있는 능력이다.
B. 예시적인 장치
도 1-3, 14, 및 15를 참조하면, 본 발명의 일 양태에 따른 예시적인 커패시터(10)가 도시된다. 커패시터(10)는 종래 플라스틱 물질로 이루어진 외부 케이스 또는 캡슐화 물질(6)을 포함한다. 케이스(6)의 케이스 크기는 0603이다. 본 기술분야의 종래 기술인, 외부 애노드 극성 마킹(8)은 애노드 종단 단부(도 1 참조)인 커패시터(10)의 상면에 시각적인 표시를 제공한다.
커패시터(10)는 길이 축을 따라 연장된다(도 1의 절단 영역 라인(broken section line)을 참조). 이의 저면(도 2, 3, 14, 및 15를 참조)은 애노드 종단(3)과 캐소드 종단(2)을 포함한다. 이들은 종래 기술이며, 종래 물질(예를 들어 구리(Cu) 또는 은(Ag) 또는 니켈 합금)로 구성된다. 종단들(2 및 3)은 대향하는 단부에 위치하고, 이들의 대향하는 에지는 케이스(6)의 바닥에서 서로 수용 가능한 거리로 이격된다.
도 3을 참조하면, 커패시터(10)의 내부 케이스(6)는 탄탈 애노드 몸체, 펠리트 또는 슬러그(1)이다. 이는 다른 유사한 물질들(예를 들어 Nb 또는 NbO)로 구성될 수 있다. 이는 상술된 것과 같은 공지된 방법에 따라 사전-제조된다. 또한 커패시터(10)의 길이 축을 따라 연장되지만, 외장으로부터 격리시키고 절연시키기 위해 이의 대부분의 둘레에 캡슐화 물질(6)로 이루어진 층을 갖는다. 종래와 같이, 탄탈 도선(9)은 펠리트(1)와 연결되며, 케이스(6) 내의 펠리트(1)의 일 단부 바깥으로 연장한다.
전술한 구성요소들은 일반적으로 본 기술분야에서 종래 기술이다. 최신 단면 종단 표면 실장 탄탈 슬러그 커패시터와 커패시터(10)와의 차이를 더욱 잘 이해하기 위해서, 이제 도 13A, 13B 및 14를 참조할 것이다.
도 13A는 이러한 타입의 커패시터에 대한 종래 구조 또는 최신식 종래 기술을 도시한다. 도 13B는 유사한 종래 기술 변형물을 도시한다. 이러한 커패시터들은 케이스 내에 모든 도선(9)을 캡슐화하여, 슬러그(1) 및 도선(9)의 모든 면을 둘 러싸는데 케이스의 상당한 양의 부피를 남긴다. 내부에 (또는 실질적으로 내부에), 도선(9)의 캡슐화된 단부의 외부 애노드 종단(3) 사이의 전기적 도전 경로(15), 및 펠리트(1)의 대향 단부에서의 슬러그 표면과 캐소드 종단(2) 사이의 전기적 경로(4)가 존재한다. 그러므로 도 13A의 종래 커패시터에서 오직 전기적으로 도전성인 외부 구성요소들은, 커패시터의 바닥에 있는 애노드 종단(3)과 캐소드 종단(2)의 외면, 및 커패시터의 단부 표면에 있는 도선(9)의 노출된 단부일 것이다. 그 외의 모든 것은 케이스(6) 내에 캡슐화된다. 도 13B는 도전 경로(15)의 일부도 케이스의 도선(9) 측면을 따라 노출된다는 점을 제외하고는 유사하다.
도 14뿐만 아니라 도 1-4 및 15를 구체적으로 참조하여 비교하면, 본 발명의 예시적인 실시예인 커패시터(10)는 도 13A 및 13B의 종래 커패시터와 다음의 방법에 있어서 주로 다르다.
첫째로, 도 14의 커패시터(10)의 Ta 펠리트(1)의 길이(Lp + 20%)는 도 13A 및 13B의 커패시터의 Ta 펠리트의 길이(Lp)보다 실질적으로 길어졌으며, 따라서 부피도 실질적으로 더 커졌다(도 14의 지시를 참조하면, 구체적인 비교로서, 커패시터(10)의 Ta 펠리트의 길이는 약 20% 더 길어짐).
둘째로, 도선(9)은 케이스(6)의 일 종단의 외부 경계로 연장한다. 이는 의도적으로 노출된다(도 10을 참조). 외부 도전 경로(7)(예를 들어 금속 증착 층)는 (예를 들어 종래 금속 증착 기술에 의해) 추가된다. 모든 개별 유닛들은 스퍼터링, 스텐실 프린팅, 또는 스크린 프린팅과 같은 공정에 커패시터의 일 단부 또는 양 단부를 덮는 도전층의 증착을 겪는다. 이러한 공정에서 사용된 물질들은, Ag, Ni, Cr, Ta, Cu, Au, Pd와 같은 금속, 또는 AuPd, NiCr, NiPd와 같은 합금, 또는 이러한 금속들을 포함하는 폴리머계 페이스트(polymer based paste)일 수 있다. 이러한 도전층은 애노드 도선, 및 커패시터의 애노드 종단으로서 사용되는 금속 어레이 사이에 신뢰할 수 있는 전기 접촉을 가능하게 한다. 외부 도전 경로(7)가 어떻게 도선(9) 및 애노드 종단(3)과 연결하는지 알기 위해서는 도 1-4, 10-12 및 15를 참조하라.
셋째로, 도 13A 및 13B의 종래 커패시터에 있어서, 펠리트(1)는 일반적으로 케이스(6)의 물질을 통해 캐소드 종단(2)으로 직접 전기적으로 연결되며, 도선(9)은 애노드 종단(3)과 유사하게 연결된다. 일부 타입의 전기적으로 도전성인 물질 또는 부재(4 및/또는 15)는 일반적으로 애노드 종단(3)과 도선(9) 사이에, 그리고 캐소드 종단(2)과 펠리트(1)의 대향 단부 사이에 각각 위치한다. 일 예시는 전기적으로 도전성인(예를 들어 은을 기반으로 한) 접착제이며(도 13A 및 13B의 도면 번호(4)를 참조), 이 둘은 제조 중에 펠리트(1)/도선(9)을 종단들(2 및 3)에 고정시키고, 커패시터와 같은 장치의 동작 중에 전기적인 도전 경로를 제공한다. 이러한 도전성 접착제는 본 기술분야에 공지되어 있으며, 다양한 상용 제조업자로부터 이용할 수 있다. 비교하면, 커패시터(10) 내의 도선(9)에서 애노드 종단(3)으로의 전기 경로만은 외부 도전 경로 또는 부재(7)를 통해 이뤄진다. 애노드 종단(3)과 도선(9) 사이의 전기적 도전 접착제 또는 경로 대신에, 절연체가 몰딩 중에 펠리트(1)의 일 단부를 지지하기 위해서 사용되며(본원에서는 절연 접착제(5)), 이는 나중에 기술될 것이다. 이러한 절연 접착제는 본 기술분야에 공지되어 있으며, 다 양한 상용 제조업자로부터 이용할 수 있다. 커패시터(10)는 도 13A 및 13B의 내부 도전 경로(15)를 위한 케이스(6) 내부 공간에 대한 필요를 제거한다. 전기적 도전성 접착제(4)는 커패시터(10) 내의 펠리트(1)와 캐소드 종단(2)(예를 들어 Cu) 사이에서 여전히 사용된다. 게다가, 도 15에서 지시된 것과 같이, 추가 절연층(14)은 애노드 종단(3)과 펠리트(1) 사이에 위치될 수 있다. 층(14)은 (미국 펜실베니아 이리(Erie)에 위치한) Automated Industrial Systems, Inc.로부터 이용할 수 있는 "Perma CI Series Ink"와 같은, 없어도 되고(dispensable) 인쇄할 수 있는 표면 장착 페인트/잉크로 구성될 수 있으며, 이를 애노드 종단(3)에 부착시키는 속성을 가질 수 있거나, 또는 대안적으로 적절한 접착제에 의해 부착될 수 있다.
따라서 도 13A 및 14는 커패시터(10)가 최신 커패시터에 비해 체적 효율을 증가시킬 수 있는 한 가지 방법을 도시한다. 참조 목적으로, 도 13A는, 커패시터의 길이 축에 대해서, 다음과 같이 지시된 치수들을 갖는다(Lc = 케이스 길이; Lp= 펠리트 길이; Le= 외부 도전 경로 길이). 도 13A 및 14의 각 커패시터가 동일한 크기(0603), 즉 동일한 전체 케이스 높이(Hc), 케이스 폭(Wc), 및 케이스 길이(Lc)를 갖는다고 가정한다. 이러한 치수들은 도 13A 및 14 모두에 대해서 동일할 것이다. 그러나 도선(9)의 노출된 종단과 애노드 종단(3) 사이의 외부 전기적 도선 경로(7)를 이용한, 케이스(6)의 외부 상의 애노드 종단(3)의 연결은, 도 14의 커패시터(10)의 펠리트(1)가 케이스(6) 내의 더 많은 공간을 차지하도록 한다. 케이스 크기는 고정되어 있으므로, 이는 도 14의 펠리트(1)의 부피가 케이스(6)의 전체 부 피에 비해 증가되도록 한다. 다르게 말하면, 도 14의 커패시터(10)의 펠리트(1) 길이는 도 13A의 커패시터의 탄탈 펠리트의 Lp보다 실질적으로 더 크다(20%). 일반적으로 탄탈의 커패시턴스는 부피와 함께 증가한다. 따라서 케이스(6)의 전체 부피와 비교한 탄탈 펠리트(1)의 부피를 증가시킴으로서, 케이스 또는 패키지(6)의 증가된 이용이 달성되며, 따라서 도 13A의 커패시터를 능가하는 개선된 체적 효율이 달성된다.
도 14에서 지시된 것과 같이, 펠리트(1)의 길이에 있어서 20% 정도의 증가는, 외부 도전 경로(7)를 사용함으로써 이러한 0603 케이스에서 가능하다(예를 들어 펠리트 길이는 약 1.00㎜에서 1.25㎜로 증가될 수 있다). 따라서 이는 펠리트(1)의 부피를 증가시킬 것이다(높이와 폭은 동일하게 남아있기 때문에 20% 미만의 수치만큼 일지라도). 체적 효율에 있어서의 증가는 여러 인자들에 따라 변할 수 있지만, 이는 상당한 증가를 나타낼 수 있다. 시험은 체적 효율에 있어서 70% 정도까지의 증가를 나타내었으며, 이는 부분적으로 케이스 크기에 따라 가능하다. 심지어 더 높은 증가를 나타내는 시험들도 가능할 것이다(예를 들어 100% 또는 두 배 또는 그 이상).
C. 제조 방법
도 5-12를 참조로 하여 커패시터(10)를 제조하는 예시적인 방법이 도시된다. 이 방법은 커패시터를 양산하는데 사용될 수 있다.
1. 시작 물질
우선 다수의 펠리트(1)가 종래 방법에 의해 생산된다. 각각의 펠리트는 도선(9)의 일부와 연결된다. 펠리트(1) 외부의 상기 일부는 도면들에서 도시된 적절한 길이로 분리된다.
전기적으로 도전성인 (금속 플레이트) 기판 또는 리드 프레임(11)은 미리 형성된 인접한 애노드 종단(3)과 캐소드 종단(2) 쌍들의 행과 열을, 이들 둘레의 실질적인 개방 공간과 함께 포함하도록 사전-제조된다.(도 8 참조)
2. 애노드 종단 절연
작은 전기적으로 절연하는 패드(14)(도 14에만 도시됨)는 리드 프레임(11) 상의 각각의 애노드 종단(3)의 상부에 위치되거나 부착될 수 있다. 이는 애노드 종단(3)의 내부 표면의 대부분을 덮는다. 케이스의 몰딩 동안 펠리트를 지지하고, 또한 내부 도전 경로(15)를 이용하여 애노드 종단을 펠리트로 지지하고, 이들을 전기적으로 연결하는, 최신 커패시터의 애노드 종단과는 달리, 본원의 애노드 종단은 몰딩 동안 펠리트를 단지 지지하기만 하며, 전기적 연결을 위해 지지 구조물 또는 물질(예를 들어 절연 접착제)을 이용하지 않는다. 이제 커패시터(10) 내의 더 긴 펠리트(1)가 어떻게 애노드 종단(3) 위로 직접 더욱 연장하는지에 주의해야 한다. 따라서 이의 상당한 부분은 애노드 종단(3)과 상대적으로 매우 가깝게 있다. 그러므로 절연 패드(14)는 펠리트(1)와 애노드 종단(3) 사이에 훌륭한 전기적 절연을 제공하는데 도움을 준다.
3. 펠리트를 리드 프레임 어셈블리로
그 후 전기적 도전성 접착제(4)로 이루어진 패드 또는 댑(dab)은 리드 프레 임(11)의 각각의 캐소드 종단(2) 위에 배치되고, 전기적으로 절연성인 접착제(5)로 이루어진 패드 또는 댑은 각각의 애노드 종단(3) 상의 각각의 절연층(14) 상에 배치된다(도 5 및 6을 참조). 그 후 개별 탄탈 펠리트/도선 조합(1/9)은 이들을 리드 프레임(11) 상에 접착하여 연결하고 이들을 지지 하기 위해서 패드(4 및 5) 상에 배치되거나 가압된다 - 즉 도 5 및 6에서 도시된 위치에서 각각의 펠리트(1)를 배치함으로써 하나의 펠리트/도선 조합(1/9)을 각각의 애노드/캐소드 종단 쌍(3/2)으로 배치함(도선(9)은 동일한 방향으로 가리킴) - . 도선(9)을 갖는 펠리트(1)의 단부는 애노드 종단(3) 상의 절연 접착제(5)의 댑 또는 스폿 상에 위치하고(절연 패드(14)의 일부 영역만 덮음), 펠리트(1)의 다른 단부는 캐소드 종단(2)의 도전성 접착제(4) 상에 위치한다. 이제 각 도선(9)의 말단이 어떻게 이의 대응하는 애노드 종단의 말단 에지와 일반적으로 동일한 수직 평면으로 연장하는지에 주의해야 한다.
이 방법의 추가 단계들은 리드 프레임(11) 상의 위치 옆의 개별 펠리트 또는 커패시터들을 참조로 설명될 것이다. 도 7-9를 참조하면, 리드 프레임(11)이 미리 형성된 애노드/캐소드 종단 쌍들의 다수의 열과 행을 구비할 수 있음을 알 수 있다. 논의를 목적으로, 리드 프레임 상의 열들은 도 7에서 지시된 것과 같이 문자 A, B, C, D, E 등으로 언급된다. 행들은 숫자 1, 2, 3, 4, 5, 6, 7, 8 등으로 언급된다(도 7의 리드 프레임 어레이의 다른 축을 따라 표시된 숫자들을 참조). 개별 펠리트(1)들은 도면 번호 "1"과 이에 뒤따르는 열과 행 위치에 의해 언급될 것이다. 예를 들면, 리드 프레임(11)의 제 1 열과 제 1 행의 펠리트(1)는 도면 번 호(1A1)로 언급될 것이며, 열(B), 행(1)에 위치한 펠리트는 도면 번호(1B1)로 언급되며, 이하 같다.
도 5 및 6은 펠리트를 리드 프레임(11)에 부가하는 단계를 도시하며, 이들의 개별 접착 패드(4 및 5) 상의 제 위치에 있는 펠리트(1A1, 1A2, 1B1, 및 1B2)를 도시한다. 펠리트는 아직 리드 프레임 위치(C1 및 C2)의 미리 적용된 접착 패드(5및 4) 상에 배치되지 못했다. 어떻게 자유 공간(12)이 각각의 펠리트(1)에 대해서 각각의 종단 쌍(3/2)의 대향 에지 사이의 리드 프레임(11)에 존재하고, 자유 공간(13)이 인접하는 펠리트들(1) 사이의 리드 프레임(11)에 존재하는지 주의해야 한다. 또한 도 7 및 8을 참조하면, 리드 프레임(11)의 애노드 및 캐소드 종단들의 대부분의 주변 둘레에는 자유 공간이 있다. 이는 이들의 공간 안에 플라스틱이 몰딩되도록 한다.
4. 몰딩
일단 목적하는 수의 펠리트/도선 조합(1/9)이 리드 프레임 어레이(11)의 각각의 종단 쌍(애노드 종단 및 캐소드 종단)의 접착 패드에 의해 배치되고, 부착되고, 지지되면(일반적으로는 어레이 상의 모든 위치를 채움), 각각의 펠리트(1)에 대해 동일한 방향으로 도선(9)이 정렬되며, 캡슐화 물질(6)은 어레이 위에 부가된다(도 7 및 8 참조). 캡슐화 물질(6)의 일부는 리드 프레임(11) 내에 행과 열로 이루어진 어레이의 제 위치에 있는 펠리트/도선(1/9) 조합을 도시하기 위해서 도 7 및 8에서 잘려져 있다. 종래의 최신 기계 및 방법이 각각의 펠리트 둘레에 캡슐화 물질을 몰딩하는데 사용될 수 있다. 이는 일반적으로 리드 프레임(11) 위에 액체 또는 반도체 상태의 형태로 부가되는 플라스틱이다. 이전에 지시된 것과 같이, 리드 프레임(11) 내의 애노드 종단 및 캐소드 종단 둘레의 미리 형성된 공간(12)은 캡슐화 물질이 펠리트 및 내장된 도선을 필수적으로 캡슐화하기 위해서 공간(12 및 13) 둘레에 그리고 이 안으로 흐르도록 할 뿐만 아니라 부분적으로 펠리트 아래에도 흐른다. 또한 캡슐화 물질은, 리드 프레임(11)의 잔여부분(이들은 분리 중에 리드 프레임으로부터 분리될 것임)과 일체화된 주변 에지의 일부에 대한 과정을 제외하고는, 애노드 종단과 캐소드 종단의 주변 에지 둘레에 흐르고 이를 경화시킨다.
캡슐화 물질은 다음으로 리드 프레임(11) 상의 펠리트/도선(1/9) 조합을 필수적으로 캡슐화하여 프레임(11) 위에 고체 상태 층으로 경화시킨다. 캡슐화 물질을 몰딩하는 다양한 방법이 존재한다. 한 가지 최신 방법은 사용 기계를 사용하는 것이다. 트레이는 리드 프레임(11)을 고정하고(도 17을 참조), 이들의 일반적으로 균등하게 이격된 부분들의 접착된 펠리트/도선 조합은 리드 프레임(11) 상에 위치한다. 트레이는 기계 내로 삽입되어, 리드 프레임 위에 플라스틱을 부가하거나 몰딩한다.
5. 마킹
종래와 같이, 애노드 극성 마킹이 각각의 커패시터(10)의 상면에 레이저-인가되거나, 스탬프 찍히거나, 몰딩되거나, 또는 기타 방법으로 부가될 수 있다. 도 1은 이러한 마킹(8)의 위치를 도시적으로 보여준다. 마킹은 이의 위치를 보는 사람에게 시각적으로 알리기 위해서 커패시터의 애노드 단부에 위치될 수 있다. 이 는 본 기술분야에 공지된 것과 같이, 예를 들어 극성 바(polarity bar) 및 전압 코드를 명시하는 단어 또는 부호를 포함하는 표지(indicia)를 포함할 수 있다.
각각의 펠리트의 위치는 상대적으로 어레이에 상대적으로 정확하게 알려져 있기 때문에, 마킹(8)은 몰딩 중에 또는 몰딩 바로 후에 자동화 수단에 의해 각각의 행과 열 위치에 대해 캡슐화 물질의 층의 상부에 부가될 수 있다.
6. 다이싱/분리(dicing/singulation)
본 기술분야에 공지된 다음의 표준 자동화 또는 반자동화 제조 기술, 다이싱 또는 분리가 다음에 이뤄진다. 커팅은 각각의 펠리트/도선 조합(1/9)을 연속적으로 몰딩된 플라스틱 층을 분리하기 위해서 미리 결정된 분할선을 따라 이뤄진다.(예를 들어 도 7을 참조). 행들(1, 2, 3, 등) 중간의 각각의 펠리트(1)의 길이 축에 평행한 커팅은, 펠리트들의 인접 측면 사이로부터 몰딩된 플라스틱을 제거하고, 일반적으로 평평한 수직측벽을 생성한다. 열들(A, B, C 등) 사이의 각 펠리트의 길이 축에 수직한 커팅은, 펠리트의 인접 단부 사이로부터 몰딩된 플라스틱을 제거하고, 일반적으로 평평한 수직 단부벽을 생성한다. 이는 노출된 도선(9)의 말단을 남기도록 조절된다. 일반적으로 케이스(6)의 상부도 수평으로 평평하다.
또한 다이싱 또는 분리 단계는 리드 프레임(11)으로부터 각각의 펠리트(1)에 대한 애노드 및 캐소드 종단 쌍(3/2)을 자유롭게 하고, 일반적으로 바닥은 노출된 애노드 및 캐소드 종단의 저면과 함께 수평으로 평평하다. 이는 각각의 캡슐화된 펠리트(1)가 도 9에 도시된 형태로 분리될 수 있도록 본 기술분야에 공지된 기술 및 장치를 이용하여 달성될 수 있다.
상용 기계는 펠리트의 캡슐화된 어레이를 구비한 리드 프레임을 수용할 것이다. 적절한 정렬과 배치를 이용하여, 분할선들을 따라 커팅할 것이다(일부는 도 7에 도시됨). 불필요한 플라스틱 물질은 각각의 어레이 위치 사이에서 제거될 것이다. 분할 단계는 각각의 커패시터에 대한 바람직한 패키지 또는 케이스 크기를 생성할 것이다. 또한 이는 각각의 도선(9)의 단부를 노출한다. 또한 이는 각각의 케이스(6)의 대향 단부에 위치한 애노드 종단(3)과 캐소드 종단(2)의 외부 에지를 노출할 수 있다. 이 공정에서, 애노드 종단(3)의 에지는 도선 9의 노출된 단부와 동일한 수직 평면에 또는 이의 근처에 노출될 것이라는 것에 특히 주의해야 한다.
도 9에서 도시된 것과 같이, 커팅 단계는 다수의 행과 열의 캡슐화된 펠리트/도선을 생성하고, 도선과 애노드/캐소드 종단 세트를 대응하고, 리드 프레임(11)로부터 분할되고, 또한 케이스(6) 및 종단(2 및 3)의 기본적인 형태를 생성한다. 그 후 이렇게 분리된 어레이는 완성된 커패시터(10)를 만들기 위한 마무리 단계를 위해 준비된다.
7. 외부 도전 경로의 부가
본 기술분야에 공지된 상용 방법 및 기계에 의해, 외부 도전 경로(7)는 도 9의 각각의 분리된 조합에 적용될 수 있다. 하나의 기술은 금속 증착이다. 제어된 크기의, 상대적으로 얇은, 금속층은 각각의 분리된 캡슐화된 조합의 애노드 종단 단부(및 가능하다면 캐소드 종단 단부도)에 증착되고 이에 부착될 것이다.
경로(7)는 도선의 노출된 단부를 완전히 덮는 것으로부터 애노드 종단의 노출된 에지를 덮는 것으로 아래로 연장할 것이다)예를 들어 도 3, 10, 11, 14 및 15 를 참조). 이는 상대적으로 얇은 층일 수 있지만(예를 들어, 10Å 내지 10㎛의 범위로, 바람직하게는 0.01㎛ 내지 10㎛로, 더욱 바람직하게는 0.1㎛ 내지 5㎛의 두께로), 커패시터의 애노드 종단으로 사용되는 금속 어레이와 도선(9) 사이에 신뢰할 수 있는 전기적 접촉을 만드는데 충분해야 한다. 이러한 실시예에서, 층(7)은 케이스(6)의 상부로 연장하지 않는다.
8. 도금
이러한 예시적 인 실시예에서, 종래 도금 공정은 전기적으로 도전성인 도금(예를 들어, 0.5㎛ 내지 20㎛, 바람직하게는 0.5㎛ 내지 3㎛의 두께인 니켈, 이를 뒤이어 0.001㎛ 내지 10㎛, 바람직하게는 0.1㎛ 내지 5㎛의 두께로 Pd 또는 NiPd 또는 Au 또는 Sn 또는 기타 표준 금속 도금)을 각각의 외부 도전 경로(7), 애노드 종단(3), 및 캐소드 종단(2)의 외면에 부가하는데 사용된다(도 12를 참조). 이는 이러한 부분에 다소 추가적인, 그러나 상대적으로 작은 두께를 주입한다(도 14의 두께 XE를 참조). 이는 각각의 커패시터(10)를 완성한다. 따라서 연속적인 도금 동작은 상대적으로 균일한 케이스 크기로 단면 종단 커패시터를 생성한다.
완성된 분리 커패시터(10)는 애노드 종단 폭(C)과 길이(P)를 구비한다(도 2 참조). 캐소드 종단은 유사한 폭(C)과 길이(P)를 구비한다. 거리(P1)는 종단(2)과 종단(3)의 인접한 에지 사이에 존재한다.
9. 시험과 포장
종래와 같이, 일단 위에 약술된 제조 단계들이 완성되면, 커패시터(10)는 품 질 관리 및 운용을 위해 시험된다. 검사를 통과한 것들은 최종 사용자에게 배송되기 위해 포장된다.
따라서 대량 생산에 있어서, 다수의 개별 커패시터(10)들은 종래 제조 기술을 사용하여 제조될 수 있다. 그러나 케이스 외부를 따라 도선(9)과 애노드 종단(3) 사이의 전기적 연결은 펠리트(1)의 크기를 증가시키기 위해 케이스(6) 내의 공간을 자유롭게 늘린다. 케이스 크기를 변화시키지 않고서, 더 높은 커패시턴스 능력이 주어진다. 따라서 체적 효율이 증가한다.
따라서 어떻게 예시적 인 실시예가 본 발명의 언급된 목적, 특징, 양태, 또는 장점들을 달성하는지를 알 수 있다. 커패시터(10)들은 공지된, 개발된 기술 및 기계를 통해 제조될 수 있다. 제조 단계들은 비용과 자원의 면에서 효율적일 수 있다. 이들은 쉽게 다양한 케이스 크기로 구현될 수 있다.
D. 옵션 및 대안
다음의 예시적인 실시예와 예시적인 제조 방법은 본 발명이 실행될 수 있는 유일한 방법이 아니라는 것을 알 것이다. 이들은 오직 예시적인 목적으로 제시된 것이며, 제한하고자 함이 아니다. 본 기술분야의 당업자에게 명백한 변형은 본 발명 내에 포함된다.
예를 들면, 본 발명은 다양한 패키지 또는 케이스 크기에 적용할 수 있다. 이는 필요에 따라서 확대 또는 축소될 수 있다. 0603의 패키지 크기는 상술되었다. 그러나 공정 및 제품의 실행가능성은 0603(M 케이스) 크기로 커패시터를 생산함으로써 증명되었을 뿐만 아니라, 다양한 범위의, 가능하게는 임의의 케이스 크기 에 대해서도 적용될 수 있다고 믿어진다. 이는 잠재적으로 낮은 프로파일(Low Profile) 케이스 크기로 확대될 수 있다. 일부 추가 예시적인 케이스 크기는 0402, 0603, 0805, 및 그 이상의 크기이다.
커패시터(10)는, 상대적으로 고전력 어플리케이션들을 포함하여, 다양한 커패시턴스 및 기타 정격(rating)에 있어서, 적어도 표준 허용 범위(tolerance)로 제조도리 수 있다. 이는 에너지 저장, 필터링, 및 바이-패스를 위한 높은 체적 효율을 갖는 로우 프로파일 등각(conformal) 표면 실장 어플리케이션에 대해 이용될 수 있다. 이는 마이크로프로세서 기반의 시스템에서 이용될 수 있다. 이는 기타 고주파수, 단면 종단 어플리케이션에 대해서 유용할 수 있다. 이들은 단지 약간의 어플리케이션 예들이다.
본 발명은 대부분의 임의의 타입의 전기 또는 전자 장치로 사용하는데 이용될 수 있다. 소비자 제품, 의료 제품, 및 통신 제품은 이러한 커패시터에 대한 주요 지원 제품이다. RF 어플리케이션도 역시 마찬가지다. 통신 및 소비자 구분에서 일부 예들은 휴대폰, 개인 휴대 정보 단말기(PDA) 및 휴대 게임기이다. 의료 분야 어플리케이션도 역시 높은 잠재력을 갖고 있다. 어플리케이션의 분야들에는 제한이 없다.
커패시터의 정밀한 타입도 변할 수 있다. 예시적인 실시예에서, 커패시터(10)는 망간 다이오드 또는 도전성 폴리머로 소결되고, 형성되고, 주입된, 탄탈 슬러그 또는 펠리트를 구비한 타입의 칩 커패시터이다. 도선(9)은 탄탈 도선이다. 각각의 펠리트의 외부 표면은 캐소드 전극으로 기능하는 경화된 은 페이스트로 덮 인다. 그러나 용량성 구성요소를 위해 다른 물질들도 사용될 수 있다. 본 발명은 탄탈 펠리트 또는 슬러그로 제한되지 않는다. 용량성 구성요소 뿐만 아니라 케이스(6) 또는 커패시터의 다른 양태를 위해서 다른 물질들, 형태, 및 구성도 가능하다. 일부 대안 물질들은 앞에서 언급되었다.
금속 증착 공정은 외부 도전 경로(7)의 정확한 배치와 층(11) 아래의 금속 - 금속 어레이는 커패시터의 애노드 종단으로 사용됨 - 과 애노드 도선(9) 사이의 신뢰할 수 있는 전기적 접촉을 제공한다. 금속 증착 단계가 종료되면, 외부 도전 경로(7)는 도 1, 2, 3, 4, 10, 11, 12, 및 14의 실시예에서 케이스(6)의 상부 평면으로 여러 가지로 연장하지 않는다. 그러나 본 발명의 대안적인 예시 실시예는 도 1A, 2A, 3A, 4A, 11A 및 12A에서 도시된다. 이들은 본 발명에 따른 약간 상이한 단면 종단 커패시터를 도시한다. 단지 L-형태의 애노드 종단(3/7) 대신에(도 2에서 도시된 것과 같이), L-형태의 종단들은 커패시터의 양 단부 상에 존재한다(특히 도 2A 및 3A를 참조). 도전성 표면들은 커패시터의 단부들의 대부분을 덮는다. 이러한 L-형태의 종단들은 인쇄 회로 보드에 솔더 조인트(solder joint)의 강화된 강도를 제공하는데 유용하다(예를 들어, 소비자가 커패시터의 보드(PCB)로의 더 강한 접착력을 필요로 할 때, 리플로우 솔더링(Reflow soldering) 후에 두 커패시터 단부 상에 큰 메니스커스(meniscus)를 생성하는 수단에 의함). 그러나 종단의 도전성 부분이 커패시터의 상부 평면까지 또는 그 근처로 연장하기 때문에, 이러한 종단 사이에 단락할 위험이 약간 있다. 제 1 상술된 예시적인 실시예의 일부와 유사한 제조(construction) 단계는, 커패시터 내의 체적 효율을 증가시키기 위한 단 계를 포함하여, 이러한 대안 실시예를 만드는데 이용할 수 있다. 종단의 다른 모양도 가능하다.
종래 커패시터의 다른 예시가 도 16에 도시된다. 애노드 종단(3)과 캐소드 종단(2)은 상이한 구성을 갖는다. 이들 모두는, 도 3의 평평한 캐소드 종단(2), 또는 도 3A의 L-형태의 애노드 종단, 도 3B의 L-형태의 애노드 및 캐소드 종단들(3 및 2)과는 반대로, 횡단면에 있어서 C-형태이다. 도 16에서 C-형태의 애노드 및 캐소드 종단들의 상부 자유 단부는 각각 외부 MnO2 캐소드 층 및 도선(9)의 상부 산화된 애노드 층과 연결된다(예를 들어 도전성 접착제 등에 의해). 하부 자유 단부들은 케이스의 하부 면 상에 애노드 및 캐소드 종단(3 및 2)의 단면 표면 실장 부분을 형성한다. C-형태의 애노드 및 캐소드 종단의 중간 구획은 케이스의 단부벽의 외장 부분을 따라 연장한다.
도 17은 리드 프레임의 다른 예를 도시하며, 본 발명에 따른 타입의 커패시터(10)들 중 커패시터가 효율적으로 대량 생산될 수 있는지를 도시한다.
게다가, 다른 방법들도 단면 종단 커패시터에 대해 체적 효율을 증가시키는데 사용될 수 있다. 예를 들면, 개량된 패키징 기술(APT)이 커패시터의 부피 이용을 더욱 증가시키기 위해서 패키지 또는 케이스 벽의 두께를 감소시키는데 사용될 수 있다. 다시, 더 얇은 케이스 두께는 더 많은 펠리트가 주어진 케이스 크기 내에서 더 많은 공간을 갖도록 한다. 어레이 몰딩 및 구획화(segmenting) 동작 모두는 플라스틱 캡슐화의 더 얇은 벽을 갖도록 하는 매우 정교한 기술을 이용할 수 있다. 이는 홀로(즉, 외부 도전 경로(7))없이) 용량 소자 또는 펠리트의 추가적인 부피를 위해 공간을 더 자유롭게 함으로써 커패시터의 체적 효율을 증가시킬 수 있다.
그러나 외부 도전 경로(7)의 이용과 상술된 매우 정확한 제조 방법들은 서로 체적 효율의 가중된 향상을 생성할 수 있다. 시험은 70% 정도, 또는 그 이상 개선된 체적 효율의 개선이 임의의 펠리트 물질, 즉 탄탈에 대해, 그리고 임의의 패키지 크기에 대해서 가능할 수 있다는 것을 나타내었다. 예를 들면, (80KCV, 6V 정격 설계를 기초로) D 케이스 크기의 몰딩된 칩 설계(도 16을 참조)를 통해 100% 이상의 커패시턴스 향상이 이뤄질 수 있다.
커패시터(10)를 생산하는 예시적인 방법은, 동일한 조립 라인과 동일한 몰딩 장비를 사용하여 다양한 작은 크기 및 로우 프로파일 케이스 크기의 생산을 허용한다. 그러나 커패시터(10)와 같은 커패시터의 생성은 예시적인 실시예들과 함께 상술된 제조 또는 제작 기술의 사용을 필요로 하지는 않는다. 대안적인 방법들도 가능하다.
각각의 커패시터는 공지된 방법론에 따라서 표면 실장될 수 있다. 이러한 커패시터들의 적용가능성은 표면 실장 커패시터의 모든 사용으로 확장한다. 커패시터(10)의 주된 이점은, 동일하거나 더 큰 커패시턴스에 대해 더 작은 크기를 갖 는 것이거나, 또는 유사한 크기의 케이스에 대해서 더 큰 커패시턴스를 갖는 것이다. 체적 효율의 향상은 많은 어플리케이션에 대해서 상당한 장점을 제공한다.

Claims (57)

  1. a) 애노드와 캐소드를 포함하는 용량 소자;
    b) 상기 애노드의 노출된 부분을 제외하고 상기 용량 소자 둘레에 케이스를 형성하는 캡슐화 물질;
    c) 상기 케이스의 단일 외부 면 상에 위치되고 상기 용량 소자가 실장되는 전기적으로 도전성인 평면 애노드 종단 및 캐소드 종단; 및
    d) 상기 케이스의 외부 표면 상의 외부 도전 연결를 포함하는, 상기 애노드의 상기 노출된 부분과 상기 애노드 종단 사이의 도전 경로
    를 포함하는, 표면 실장 커패시터.
  2. 제1항에 있어서,
    상기 케이스의 상기 외부 표면은 상기 케이스의 상기 단일 외장 면과 다른, 상기 케이스의 면 상에 있는, 표면 실장 커패시터.
  3. 제1항에 있어서,
    상기 케이스는 상부 면, 하부 면, 상기 상부 면과 상기 하부 면 사이의 제 1 면, 상기 상부 면과 상기 하부 면 사이의 제 2 면, 제 1 단부면, 및 제 2 단부면을 포함하며, 상기 애노드 종단 및 상기 캐소드 종단의 표면 실장 부분들은 상기 하부 면 상에 있고, 상기 외부 도전 연결은 상기 제 1 단부 면 또는 상기 제 2 단부 면 중 적어도 하나에 있는, 표면 실장 커패시터.
  4. 제1항에 있어서,
    상기 외부 도전 경로는 10㎛ 내지 20㎛ 두께의 범위를 갖는 다중층 구조를 포함하는, 표면 실장 커패시터.
  5. 제4항에 있어서,
    상기 다중층 구조는 금속 증착 층을 포함하는, 표면 실장 커패시터.
  6. 제4항에 있어서,
    상기 다중층 구조는 0.01㎛ 내지 10㎛ 두께인, 표면 실장 커패시터.
  7. 제4항에 있어서,
    상기 다중층 구조는 0.1㎛ 내지 5㎛ 두께인, 표면 실장 커패시터.
  8. 제1항에 있어서,
    상기 외부 도전 경로 및 상기 애노드 종단 및 상기 캐소드 종단은 전기적으로 도전성인 도금 물질로 도금되는, 표면 실장 커패시터.
  9. 제1항에 있어서,
    상기 캐소드 종단은 전기적으로 도전성인 물질로 상기 용량 소자의 상기 캐소드와 전기적으로 연결되는, 표면 실장 커패시터.
  10. 제9항에 있어서,
    상기 전기적으로 도전성인 물질은 도전성 접착제를 포함하는, 표면 실장 커패시터.
  11. 제1항에 있어서,
    상기 애노드 종단은, 상기 외부 도전 연결에 의한 것이 아닌, 플라스틱 물질에 의해 상기 용량 소자로부터 절연되는, 표면 실장 커패시터.
  12. 제11항에 있어서,
    상기 플라스틱 물질은 에폭시 접착제인, 표면 실장 커패시터.
  13. 제12항에 있어서,
    상기 에폭시 접착제 및 상기 애노드 종단 사이에 절연층을 더 포함하는, 표면 실장 커패시터.
  14. 제1항에 있어서,
    상기 용량 소자는 고체 몸체를 포함하는, 표면 실장 커패시터.
  15. 제14항에 있어서,
    상기 고체 몸체는 펠리트인, 표면 실장 커패시터.
  16. 제15항에 있어서,
    상기 펠리트는 탄탈, 니오브, 또는 니오브 산화물을 포함하는, 표면 실장 커패시터.
  17. 제15항에 있어서,
    상기 애노드는 상기 펠리트 및 상기 펠리트 외부의 일부에 내장되거나 이에 용접된 일부를 구비한 도선 및 상기 펠리트를 포함하고, 유전체 층은 애노드 물질의 산화에 의해 형성되며, 상기 캐소드는 상기 펠리트의 외장에 전해질 층을 포함하는, 표면 실장 커패시터.
  18. 제17항에 있어서,
    상기 펠리트 바깥에 있는 상기 도선의 상기 일부는, 상기 도전 경로가 위치된 상기 케이스의 상기 표면에 또는 이의 근처에 노출된, 표면 실장 커패시터.
  19. 제18항에 있어서,
    상기 외부 도전 경로가 위치된 상기 케이스의 상기 표면은 일반적으로 제 1 평면 내에 있는, 표면 실장 커패시터.
  20. 제19항에 있어서,
    상기 애노드 종단과 상기 캐소드 종단은 제 2 평면으로 또는 이의 근처로 상기 케이스의 바깥으로 노출된, 표면 실장 커패시터.
  21. 제20항에 있어서,
    상기 제 1 및 제 2 평면은 일반적으로 직교하는, 표면 실장 커패시터.
  22. 제1항에 있어서,
    상기 용량 소자의 부피에 비해 상기 용량 소자 둘레의 상기 케이스의 최소화한 부피를 더 포함하는, 표면 실장 커패시터.
  23. 제22항에 있어서,
    상기 케이스의 부피는 상기 케이스의 고정밀 몰딩 및 분리에 의해 상기 케이스의 벽 두께를 최소화시킴으로써 최소화되는, 표면 실장 커패시터.
  24. a) 전기 회로 보드;
    b) 적어도 하나의 표면 실장 커패시터를 포함한 상기 회로 보드 상의 전기 회로; 및
    c) 캡슐화 물질로 이루어진 케이스, 애노드 및 캐소드를 포함한 상기 케이스 내의 용량 소자, 노출된 상기 애노드의 일부, 상기 케이스의 단일 면 상에 위치되고 상기 용량 소자가 실장되는 전기적으로 도전성인 평면 애노드 종단 및 캐소드 종단, 상기 용량 소자 및 상기 애노드 종단의 상기 노출된 부분과 동작적이고 전기적으로 연결된 상기 케이스 바깥의 외부 도전 연결, 및 상기 캐소드 종단 및 상기 용량 소자 사이의 적어도 부분적인 내부 도전 경로를 포함한 상기 표면 실장 커패시터를 포함하는, 전기 회로 보드.
  25. 제24항에 있어서,
    상기 외부 도전 경로는, 상기 애노드 종단이 상기 케이스를 통해 상기 용량 소자와 전기적으로 연결되어있던 경우 보다 더 큰 용량 소자를 상기 케이스 내에 허락함으로써 체적 효율에 있어서 향상을 허용하는, 전기 회로 보드.
  26. 제24항에 있어서,
    상기 용량 소자의 부피에 비해 상기 용량 소자 둘레의 상기 케이스의 최소화한 부피를 더 포함하는, 전기 회로 보드.
  27. 제26항에 있어서,
    상기 케이스의 부피는 상기 케이스의 고정밀 몰딩 및 분리에 의해 상기 케이스의 벽 두께를 최소화시킴으로써 최소화되는, 전기 회로 보드.
  28. 제24항에 있어서,
    다수의 상기 커패시터들을 더 포함하는, 전기 회로 보드.
  29. 제24항에 있어서,
    상기 용량 소자는, 고체 펠리트 애노드 몸체, 상기 애노드 몸체 내의 부분적인 내장형 또는 용접형 도선, 상기 애노드 몸체의 산화에 의해 형성된 유전체 층, 및 상기 유전체 층 위의 전해질 층을 포함하는, 전기 회로 보드.
  30. a) 하우징 및 사용자 인터페이스;
    b) 적어도 하나의 표면 실장 커패시터를 포함한 상기 하우징 내의 전기 회로 보드; 및
    c) 캡슐화 물질로 이루어진 케이스, 애노드 및 캐소드를 포함한 상기 케이스 내의 용량 소자, 노출된 상기 애노드의 일부, 상기 케이스의 단일 면 상에 위치되고 상기 용량 소자가 실장되는 전기적으로 도전성인 평면 애노드 종단 및 캐소드 종단, 상기 용량 소자 및 상기 애노드 종단의 상기 노출된 부분과 동작적이고 전기적으로 연결된 상기 케이스 바깥의 적어도 부분적인 외부 도전 연결, 및 상기 캐소드 종단 및 상기 용량 소자 사이의 적어도 부분적인 내부 도전 경로를 포함한 상기 표면 실장 커패시터를 포함하는, 전기 또는 전자 장치.
  31. 제30항에 있어서,
    상기 외부 도전 경로는, 상기 애노드 종단이 상기 케이스를 통해 상기 용량 소자와 전기적으로 연결되어있던 경우 보다 더 큰 용량 소자를 상기 케이스 내에 허락함으로써 체적 효율에 있어서 향상을 허용하는, 전기 또는 전자 장치.
  32. 제30항에 있어서,
    상기 용량 소자의 부피에 비해 상기 용량 소자 둘레의 상기 케이스의 최소화한 부피를 더 포함하는, 전기 또는 전자 장치.
  33. 제32항에 있어서,
    상기 케이스의 부피는 상기 케이스의 고정밀 몰딩 및 분리에 의해 상기 케이스의 벽 두께를 최소화시킴으로써 최소화되는, 전기 또는 전자 장치.
  34. 제30항에 있어서,
    다수의 상기 커패시터들을 더 포함하는, 전기 또는 전자 장치.
  35. 제30항에 있어서,
    상기 용량 소자는, 고체 펠리트 애노드 몸체, 상기 애노드 몸체 내의 부분적인 내장형 또는 용접형 도선, 상기 애노드 몸체의 산화에 의해 형성된 유전체 층, 및 상기 유전체 층 위의 전해질 층을 포함하는, 전기 또는 전자 장치.
  36. 제30항에 있어서,
    상기 장치는 휴대 무선 주파수 통신 장치를 포함하는, 전기 또는 전자 장치.
  37. 제30항에 있어서,
    상기 장치는 의료 기구를 포함하는, 전기 또는 전자 장치.
  38. 제30항에 있어서,
    상기 장치는 마이크로프로세서를 포함하는, 전기 또는 전자 장치.
  39. a) 애노드와 캐소드를 갖는 용량 소자;
    b) 상기 애노드의 노출된 부분을 제외하고 상기 용량 소자 둘레에 케이스를 형성하는 캡슐화 물질;
    c) 상기 용량 소자가 실장되는 전기적으로 도전성인 평면 애노드 종단 및 캐소드 종단;
    d) 상기 케이스의 외부 표면 상에 외부 도전 연결을 포함하는, 상기 애노드의 상기 노출된 부분과 상기 애노드 종단 사이의 도전 경로
    를 포함하며, 상기 애노드 종단은, 상기 외부 도전 연결에 의한 것이 아닌, 플라스틱 물질에 의해 상기 용량 소자로부터 절연되는, 표면 실장 커패시터.
  40. 제39항에 있어서,
    상기 플라스틱 물질은 에폭시 접착제를 포함하는, 표면 실장 커패시터.
  41. 제40항에 있어서,
    상기 에폭시 접착제와 상기 애노드 종단 사이에 절연 층을 더 포함하는, 표면 실장 커패시터.
  42. 케이스 내에 캡슐화된 애노드 및 캐소드를 구비한 용량 소자를 포함하는 표면 실장 커패시터를 제조하는 방법으로서,
    a) 평면 캐소드 종단과 상기 용량 소자 사이의 전기적으로 도전성인 접착제 및 평면 애노드 종단과 상기 용량 소자 사이의 전기적으로 절연성인 물질을 이용하여, 단일 평면 내에 위치된 상기 평면 애노드 종단과 상기 평면 캐소드 종단에 상기 용량 소자를 실장하는 단계;
    b) 상기 애노드 종단과 상기 캐소드 종단의 일부와 상기 용량 소자 둘레에 캡슐화 물질을 몰딩하는 단계;
    c) 케이스의 측부 표면에 상기 용량 소자 애노드의 일부를 노출된 채로 남기면서, 상기 애노드 종단과 상기 캐소드 종단의 일부와 상기 용량 소자 둘레에 상기 케이스를 형성하기 위해서 상기 캡슐화 물질을 성형하는(shaping) 단계 - 상기 케이스는 상기 애노드 종단과 상기 캐소드 종단의 노출된 부분들을 포함하는 하부 면을 가짐 - ;
    d) 상기 케이스의 외부에서 적어도 부분적으로 상기 용량 소자의 상기 노출된 부분과 상기 애노드 종단을 전기적으로 연결하는 단계를 포함하는, 표면 실장 커패시터 제조 방법.
  43. 제42항에 있어서,
    상기 용량 소자와 상기 애노드 종단의 상기 전기적 연결은 상기 케이스의 상기 표면 상에 위치된 외부 도전 경로를 포함하는, 표면 실장 커패시터 제조 방법.
  44. 제43항에 있어서,
    상기 외부 도전 경로는 상대적으로 얇은, 표면 실장 커패시터 제조 방법.
  45. 제43항에 있어서,
    상기 외부 도전 경로는 얇은 층인, 표면 실장 커패시터 제조 방법.
  46. 제42항에 있어서,
    상기 케이스는 케이스 크기를 구비하며, 상기 케이스의 부피에 대한 상기 용량 소자의 상기 크기는 상기 케이스를 통해 용량 소자 애노드와 애노드 종단을 전기적으로 연결하는 커패시터보다 개선되어 상기 커패시터의 체적 효율이 향상된, 표면 실장 커패시터 제조 방법.
  47. 제46항에 있어서,
    체적 효율은 상기 용량 소자의 크기에 비해서 케이스 두께를 감소시킴으로써 더욱 향상되는, 표면 실장 커패시터 제조 방법.
  48. 제47항에 있어서,
    상기 케이스 두께는 고정밀 몰딩 및 케이스 성형 기술을 사용함으로써 감소되는, 표면 실장 커패시터 제조 방법.
  49. 제42항에 있어서,
    상기 용량 소자는 내장형 또는 용접형 도선을 구비한 고체 펠리트를 포함하는, 표면 실장 커패시터 제조 방법.
  50. 제43항에 있어서,
    상기 외부 도전 경로는 금속 증착에 의해 생성되는, 표면 실장 커패시터 제조 방법.
  51. 제42항에 있어서,
    상기 단계 (a)에서 리드 프레임 상에 이격된 위치에 다수의 상기 용량 소자들을 지지하는 단계를 더 포함하는, 표면 실장 커패시터 제조 방법.
  52. 다수의 표면 실장 커패시터를 대량 생산하는 방법으로서,
    a) 각각의 캐소드 종단과 이에 상응하는 용량 소자 캐소드 사이에 미리 적용된 전기적으로 도전성인 접착제 및 각각의 애노드 종단과 이에 상응하는 용량 소자 사이의 전기적으로 절연성인 물질에 의해, 리드 프레임 상의 미리 형성된 애노드 종단과 캐소드 종단 상에 상기 다수의 용량 소자를 지지하는 단계;
    b) 상기 리드 프레임 상에 지지된 용량 소자들 둘레에 캡슐화 물질을 몰딩하는 단계;
    c) 각각의 케이스의 표면에서 상기 용량 소자 애노드의 일부를 노출한 채로 남기면서, 각각의 용량 소자 및 상응하는 도전성 접착제, 절연성 접착제, 및 애노드 및 캐소드 종단들의 일부의 적어도 실질적으로 둘레에 상기 케이스를 형성하기 위해서 캡슐화 물질을 제거함으로써 상기 용량 소자들을 서로 분리하는 단계; 및
    d) 상기 각각의 용량 소자에 대해서 상기 애노드 종단과 상기 용량 소자 애노드의 상기 노출된 부분을 전기적으로 연결하도록 적응된 외부 도전 경로를 부가하는 단계를 포함하는, 다수의 표면 실장 커패시터를 대량 생산하는 방법.
  53. 제52항에 있어서,
    상기 분리하는 단계는, 케이스 두께를 최소화하기 위한 고정밀 기술을 포함하는, 다수의 표면 실장 커패시터를 대량 생산하는 방법.
  54. 제52항에 있어서,
    상기 몰딩하는 단계는, 상기 용량 소자에 비해 케이스 두께를 최소화하기 위한 고정밀 기술을 포함하는, 다수의 표면 실장 커패시터를 대량 생산하는 방법.
  55. 제52항에 있어서,
    상기 외부 전기 경로는 금속 증착에 의해 형성되는, 다수의 표면 실장 커패시터를 대량 생산하는 방법.
  56. 제55항에 있어서,
    상기 금속 증착은 도선과 애노드 종단 사이에 신뢰할 수 있는 전기적 접촉을 증가시키지만, 상기 커패시터의 상부 면에 임의의 도전성 물질의 형성은 방지하는, 다수의 표면 실장 커패시터를 대량 생산하는 방법.
  57. 제52항에 있어서,
    도전성 물질로 상기 외부 도전 경로 및 상기 애노드 종단 및 상기 캐소드 종단을 도금하는 단계를 더 포함하는, 다수의 표면 실장 커패시터를 대량 생산하는 방법.
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