KR102041648B1 - 복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛 - Google Patents

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Abstract

본 발명은 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수하며, 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 갖는 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하는 복합 전자부품에 관한 것이다.

Description

복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛{Composite electronic component, board having the same mounted thereon and power smoothing unit comprising the same}
본 발명은 복수의 수동 소자를 구비한 복합 전자부품에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기 어쿠스틱 노이즈를 감소하기 위해 적층 세라믹 커패시터의 하부 커버층을 증가시킨 형태의 제품이 연구되고 있다.
그러나, 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 보다 우수한 제품에 대한 연구는 더 필요한 실정이다.
일본공개특허 1997-326334
본 명세서는 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수한 복합 전자부품을 제공하고자 한다.
또, 본 명세서는 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 갖는 복합 전자부품을 제공하고자 한다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하며, 입력되는 입력신호의 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 등가직렬저항(Equivalent Series Resistance, ESR)의 변곡점이 발생하는 복합 전자부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 절연시트와 상기 절연시트의 상면 및 하면 중 어느 하나 이상에 배치된 연결 도체부, 상기 절연 시트 상면에 배치되며, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체와 상기 세라믹 본체의 외주면에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 배치된 본체부를 포함하는 탄탈 커패시터가 결합된 복합체, 상기 복합체를 둘러싸도록 배치된 몰딩부 및 상기 몰딩부의 길이 방향 제1 측면 및 하면에 배치되며, 상기 탄탈 와이어 및 상기 제1 외부전극과 연결된 양극 단자와 상기 몰딩부의 길이 방향 제2 측면 및 하면에 배치되며, 상기 탄탈 커패시터의 본체부 및 상기 제2 외부전극과 연결된 음극 단자를 포함하는 복합 전자부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 전력 관리부에 의하여 변환된 전원을 공급받는 입력 단자, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 적층 세라믹 커패시터와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 형성된 본체부로 이루어진 탄탈 커패시터를 포함하여, 상기 전원을 안정화시키는 전원 안정화부 및 상기 전원의 리플(Ripple)을 바이패스하는 접지 단자를 포함하며, 상기 전원 안정화부는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 상부에 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 복합 전자부품 및 상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더를 포함하는 복합 전자부품의 실장기판을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 배터리와 상기 배터리에서 공급된 전원을 안정화하는 제1 전원 안정화부와 상기 제1 안정화부로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부 및 상기 전력 관리부로부터 제공받은 전원을 안정화시키는 제2 전원 안정화부를 포함하며, 상기 제1 전원 안정화부 또는 제2 전원 안정화부는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 형성된 본체로 이루어진 탄탈 커패시터가 결합된 복합 전자부품을 포함하며, 상기 복합 전자부품은 상기 공급받은 전원의 리플(Ripple)을 감소시키는 전원 안정화 유닛을 제공한다.
본 명세서의 개시에 의하여, 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수한 복합 전자부품을 제공하고자 한다.
또, 본 명세서의 개시에 의하여, 높은 용량을 구현할 수 있고, 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 갖는 복합 전자부품을 제공할 수 있다.
도 1(a) 와 1(b)는 본 발명의 일 실시형태에 따른 복합 전자부품과 다른 비교예에 따른 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 및 임피던스를 나타내는 그래프이다.
도 2는 본 발명의 제1 실시 형태에 따른 복합 전자부품의 단자 전극과 몰딩부를 투영하여 바라본 사시도이다.
도 3은 도 2의 A 방향에서 바라본 측면도이다.
도 4는 도 3의 C1 과 C2 영역의 확대도이다.
도 5는 도 2의 B 방향에서 내부를 투영하며 바라본 상부 평면도이다.
도 6은 연결 도체부의 일 실시예를 도시하는 평면도이다.
도 7은 연결 도체부의 다른 실시예를 도시하는 평면도이다.
도 8은 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 9는 본 발명의 제3 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 10은 본 발명의 실시예 및 비교예에 따른 시간 대비 출력 전압(Output Voltage)을 나타내는 그래프이다.
도 11은 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서 적층 세라믹 커패시터와 탄탈 커패시터의 부피비에 따른 ESR 대비 전압 리플(Voltage Ripple, ΔV)을 나타내는 그래프이다.
도 12는 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 13은 도 2의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 14는 본 발명의 일 실시예에 의한 복합 전자부품을 포함하는 전원 안정화 유닛의 회로도를 보다 상세히 나타낸 도면이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1(a) 와 1(b)는 본 발명의 일 실시형태에 따른 복합 전자부품과 다른 비교예에 따른 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 및 임피던스를 나타내는 그래프이다.
도 1(a) 와 1(b)를 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품은 입력되는 입력신호의 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 및 임피던스 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 등가직렬저항(ESR) 및 임피던스의 변곡점이 발생한다.
즉, 본 발명의 일 실시형태에 따르면 주파수 대비 임피던스 그래프에 있어서, 저주파 영역에서는 탄탈 커패시터의 임피던스가 나타나며, 고주파 영역에서는 적층 세라믹 커패시터의 임피던스가 나타난다.
이로 인하여, 입력되는 입력신호의 주파수 대비 등가직렬저항(ESR) 및 임피던스 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 등가직렬저항(ESR) 및 임피던스의 변곡점이 발생한다.
상기 등가직렬저항(ESR) 및 임피던스의 변곡점은 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 발생할 수도 있으며, 이전 및 이후의 주파수 영역 모두에서 발생할 수도 있다.
상기 등가직렬저항(ESR) 및 임피던스의 변곡점이 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에서 발생하므로, 본 발명의 일 실시형태에 따른 복합 전자부품은 낮은 ESR(Equivalent Series Resistance)을 구현할 수 있다.
본 발명의 일 실시형태에 따른 복합 전자부품은 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함한다.
본 발명의 일 실시형태에 따르면 상기 적층 세라믹 커패시터와 탄탈 커패시터는 병렬로 연결될 수 있다.
본 발명의 일 실시형태에 따르면 상기 복합 전자부품은 적층 세라믹 커패시터와 탄탈 커패시터가 실장되는 절연시트 및 상기 적층 세라믹 커패시터와 탄탈 커패시터를 둘러싸도록 형성된 몰딩부를 포함한다.
본 발명의 일 실시형태에 따르면 상기 복합 전자부품은 적층 세라믹 커패시터 및 또는 탄탈 커패시터와 전기적으로 연결된 양극단자 및 음극단자를 포함한다.
본 발명의 일 실시형태에 따르면 상기 복합 전자부품은 리드 프레임이 없는 탄탈 커패시터의 조립구조 내에 적층 세라믹 커패시터를 배치하여 탄탈 커패시터와 적층 세라믹 커패시터를 병렬 연결하는 것으로, 높은 용량구현이 가능하다.
본 발명의 일 실시형태에 의하면 탄탈 커패시터와 적층 세라믹 커패시터의 사이에는 절연층이 배치될 수 있으며 상기 절연층에 의해 전기적인 쇼트를 방지할 수 있다.
이하에서는, 본 발명의 일 실시형태에 따른 복합 전자부품의 구체적인 구조에 대하여 보다 자세히 설명하도록 한다.
도 2는 본 발명의 제1 실시 형태에 따른 복합 전자부품의 단자 전극과 몰딩부를 투영하여 바라본 사시도이다.
도 2를 참조하면, 본 발명의 제1 실시 형태에 따른 복합 전자부품은, 절연시트(140)와 상기 절연시트(140)의 상면 및 하면 중 어느 하나 이상에 배치된 연결 도체부(141, 142), 상기 절연 시트(140) 상면에 배치되며, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체(111)와 상기 세라믹 본체(111)의 외주면에 배치된 제1 및 제2 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터(110)와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어(121)가 배치된 본체부(122)를 포함하는 탄탈 커패시터(120)가 결합된 복합체(130)를 포함한다.
상기 적층 세라믹 커패시터(110)는 특별히 제한되지 않으며, 일반적으로 사용되는 적층 세라믹 커패시터가 적용될 수 있다.
예를 들면, 상기 적층 세라믹 커패시터(110)는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체(111)를 포함한다.
또한, 상기 적층 세라믹 커패시터(110)는 상기 세라믹 본체(111)의 외주면에 배치된 제1 및 제2 외부전극(131, 132)을 포함한다.
상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
본 발명의 일 실시형태에 따르면, 일반적인 적층 세라믹 커패시터와 달리 상기 제1 및 제2 외부전극(131, 132) 상에 니켈/주석(Ni/Sn) 도금층을 배치하지 않을 수 있다.
상기 복합 전자부품은 후술하는 바와 같이 절연 시트(140) 상면에 배치된 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)를 포함하는 복합체(130)를 둘러싸도록 배치된 몰딩부(150)를 포함하기 때문에, 상기 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132) 상에 도금층을 형성할 필요가 없다.
이로 인하여, 상기 적층 세라믹 커패시터(110)의 세라믹 본체(111) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 없다.
본 발명의 일 실시형태에 의하면, 상기 탄탈 커패시터(120)는 본체부(122) 및 탄탈 와이어(121)를 포함하며, 상기 탄탈 와이어(121)는 길이 방향의 일부가 노출되도록 상기 본체부(122)의 내부에 매설될 수 있다.
이에 제한되는 것은 아니나, 상기 탄탈 커패시터(120)의 본체부(122)는 양극체, 유전체층, 고체 전해질층, 카본층 및 음극층을 포함할 수 있다.
상기 양극체는 탄탈 재질을 이용하여 형성되며 탄탈 분말의 다공질 소결체로 이루어질 수 있다.
상기 양극체의 표면에는 유전체층이 형성될 수 있다. 상기 유전체층은 상기 양극체의 표면이 산화되어 형성될 수 있다. 예를 들어, 상기 유전체층은 상기 양극체를 이루는 탄탈의 산화물인 산화탄탈륨(Ta2O5)로 이루어진 유전체로 구성되며 상기 양극체의 표면 상에 소정의 두께로 형성될 수 있다.
상기 유전체층의 표면상에는 고체 전해질층이 형성될 수 있다. 상기 고체 전해질층은 도전성 고분자를 포함할 수 있다.
상기 고체 전해질층이 도전성 고분자로 형성되는 경우 화학 중합법 또는 전해 중합법에 의해 상기 유전체층의 표면에 형성될 수 있다. 상기 도전성 고분자 재료로는 도전성을 갖는 고분자 재료이면 특별히 한정되지 않으며, 예를 들면 폴리피롤, 폴리 티오펜, 폴리 아닐린, 폴리 피롤 등을 포함할 수 있다.
상기 고체 전해질층 상에는 탄소를 포함하는 카본층이 배치될 수 있다.
상기 카본층은 카본 페이스트로 형성될 수 있으며, 천연 흑연이나 카본 블랙등의 도전성 탄소재료 분말을 바인더나 분산제등과 혼합한 상태로, 수중 또는 유기용제중에 분산시킨 카본 페이스트를 상기 고체 전해질층 상에 도포하여 형성할 수 있다.
상기 카본층 상에는 음극 단자와의 전기 연결성을 향상시키기 위하여 도전성 금속을 포함하는 음극층이 배치될 수 있으며, 상기 음극층에 포함된 도전성 금속은 은(Ag)일 수 있다.
상기 탄탈 커패시터는 특별히 제한되는 것은 아니나, 예를 들어 내부 리드 프레임이 없는 구조의 탄탈 커패시터가 사용될 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하는 복합 전자부품의 구조로 인하여 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수하며, 높은 용량을 구현할 수 있고, 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 가질 수 있다.
상기 탄탈 커패시터는 높은 용량을 구현할 수 있으며, 우수한 DC-bias 특성을 가지며, 기판에 실장시 어쿠스틱 노이즈(acoustic noise)가 전혀 발생하지 않는 특성을 가진다.
반면, 상기 탄탈 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)이 높은 문제가 있다.
한편, 상기 적층 세라믹 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)과 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮은 특성을 가지나, 탄탈 커패시터에 비하여 DC-bias 특성이 좋지 못하며, 높은 용량 구현이 어려운 단점이 있다.
또한, 상기 적층 세라믹 커패시터는 칩 두께가 두꺼우며 기판에 실장시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
그러나, 본 발명의 일 실시형태에 따른 복합 전자부품은 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하기 때문에 탄탈 커패시터의 단점인 높은 등가직렬저항(Equivalent Series Resistance, ESR)을 감소시킬 수 있다.
또한, 상기 적층 세라믹 커패시터의 단점인 DC-bias 특성 저하를 개선할 수 있으며, 두꺼운 칩 두께를 낮은 두께로 구현할 수 있다.
또한, 기판에 실장시 어쿠스틱 노이즈(acoustic noise)가 발생하는 적층 세라믹 커패시터와 어쿠스틱 노이즈(acoustic noise)가 전혀 발생하지 않는 탄탈 커패시터를 일정 부피비로 결합함으로써, 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수할 수 있다.
또한, 상기 복합 전자부품에 있어서 상기 적층 세라믹 커패시터의 외부 전극 상에 도금층을 형성하지 않기 때문에 도금액 침투에 의한 신뢰성 저하의 문제가 없다.
본 발명의 일 실시형태에 따르면, 상기 탄탈 커패시터(120)와 적층 세라믹 커패시터(110)의 결합 부피비(탄탈 커패시터:적층 세라믹 커패시터)는 2:8 내지 9:1일 수 있다.
상기 탄탈 커패시터(120)와 적층 세라믹 커패시터(110)의 결합 부피비(탄탈 커패시터:적층 세라믹 커패시터)가 2:8 내지 9:1을 만족하도록 조절함으로써, 등가직렬저항(Equivalent Series Resistance, ESR) 값이 낮고, 어쿠스틱 노이즈 개선효과가 우수한 복합 전자부품을 구현할 수 있다.
보다 바람직하게는, 상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비는 5:5 내지 7:3의 비율로 결합될 수 있다.
상기 탄탈 커패시터의 결합 부피비가 5 미만일 경우에는 고용량 전자부품을 구현할 수 없으며, 7을 초과할 경우에는 등가직렬저항(Equivalent Series Resistance, ESR)과 전압 리플(Voltage Ripple, ΔV) 값이 상승할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 복합체(130)에 있어서, 상기 적층 세라믹 커패시터(110)는 상기 탄탈 커패시터(120)의 측면에 결합될 수 있다.
상기 적층 세라믹 커패시터(110)와 상기 탄탈 커패시터(120)를 결합하는 방법은 특별히 제한되지 않으며, 상기 탄탈 커패시터(120)의 측면에 접착제를 도포하여 결합할 수 있다.
상기 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)는 병렬로 연결될 수 있다.
본 발명의 일 실시형태에 의하면 도 2에 도시된 바와 같이 적층 세라믹 커패시터(110) 및 탄탈 커패시터(120)는 절연 시트(140) 상에 배치될 수 있다.
상기 절연 시트(140)는 절연 특성을 나타낼 경우 특별히 제한되지 않으며, 세라믹계 재료 등의 절연성 재료를 사용하여 제작될 수 있다.
상기 절연시트(140)의 상면 및 하면 중 어느 하나 이상에는 연결 도체부(141, 142)가 배치될 수 있다.
상기 연결 도체부(141, 142)는 도전성 금속을 포함하여 후술하는 바와 같이 몰드부 외부의 양극 및 음극 단자와 내부의 복합체를 전기적으로 연결할 수 있으면 그 형태는 특별히 제한되지 않는다.
예를 들어, 도 2에 도시된 바와 같이 상기 연결 도체부(141, 142)는 금속 패드 형상일 수 있으나 이에 제한되는 것은 아니다.
또한, 상기 연결 도체부(141, 142)는 도전성 금속으로서 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 연결 도체부(141, 142)는 후술하는 바와 같이 상기 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132)과 각각 연결될 수 있다.
또한, 양극 단자와 상기 제1 외부전극 및 음극 단자와 상기 제2 외부전극이상기 연결 도체부(141, 142)를 통해 연결될 수 있다.
또한, 상기 탄탈 커패시터(120)의 본체부(122)와 음극 단자도 상기 연결 도체부(142)를 통해 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 적층 세라믹 커패시터(110)과 상기 탄탈 커패시터(120) 사이에는 절연층(170)이 배치될 수 있으며, 상기 절연층(170)에 의해 복합 전자부품 내에 배치된 각 소자들의 전기적인 쇼트를 방지할 수 있다.
상기 몰딩부(150)는 적층 세라믹 커패시터(110)와 탄탈 커패시터(120) 및 적층 세라믹 커패시터와 탄탈 커패시터가 배치된 절연시트(140)의 상면을 커버하도록 형성된다.
상기 몰딩부(150)는 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 외부 환경으로부터 보호되도록 하며, 주로 에폭시나 실리카 계열의 EMC 등으로 구성되나, 본 발명이 이에 한정되는 것은 아니다.
상기 몰딩부(150)로 인하여 본 발명의 일 실시형태에 따른 복합 전자 부품은 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 하나의 부품으로 구현될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 탄탈 와이어(121)는 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출될 수 있다.
상기 탄탈 커패시터(120)는 내부 리드 프레임이 없는 구조의 탄탈 커패시터로서, 상기 탄탈 와이어(121)가 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출될 수 있어, 종래 구조에 비해 용량을 최대로 구현할 수 있다.
한편, 상기 연결 도체부(141, 142)는 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 복합 전자부품에 포함된 적층 세라믹 커패시터 및 탄탈 커패시터가 단자 전극과 연결되는 구조를 설명하나 본 발명이 반드시 이에 제한되는 것은 아니다.
도 3은 도 2의 A 방향에서 바라본 측면도이다.
도 4는 도 3의 C1 과 C2 영역의 확대도이다.
도 3 및 도 4를 참조하면, 상기 단자 전극은 양극 단자(161) 및 음극 단자(162)를 포함할 수 있다.
상기 양극 단자(161)는 상기 몰딩부(150)의 길이 방향 제1 측면 및 하면에 배치되며, 상기 탄탈 와이어(121) 및 상기 제1 외부전극(131)과 연결되며, 상기 음극 단자(162)는 상기 몰딩부(150)의 길이 방향 제2 측면 및 하면에 배치되며, 상기 탄탈 커패시터(120)의 본체부(121) 및 상기 제2 외부전극(132)과 연결될 수 있다.
상기 양극 단자(161)와 상기 제1 외부전극(131)은 상기 연결 도체부 중 하나(141)를 통해 연결될 수 있으며, 상기 음극 단자(162)와 상기 제2 외부전극(132)은 상기 연결 도체부 중 다른 하나(142)를 통해 연결될 수 있다.
본 발명의 일 실시형태에 의하면 양극 단자(161)는 몰딩부(150)의 길이 방향 제1 측면에서 절연시트(140) 하면의 일부까지 연장되게 형성될 수 있고, 음극 단자(162)는 몰딩부(150)의 길이 방향 제2 측면에서 절연시트(140) 하면의 일부까지 연장되게 형성될 수 있으며 절연시트(140) 하면에서 상기 양극 단자(161)와 음극단자(162)는 이격되어 형성될 수 있다.
상기 양극 단자(161)는 몰딩부(150)의 측면에 배치된 양극 측면 단자부(As)와 절연시트(140)의 하면에 배치된 양극 하면 단자부(Ab)를 포함할 수 있으며, 상기 음극 단자(162)는 몰딩부(150)의 측면에 배치된 음극 측면 단자부(Cs)와 절연 시트(140)의 하면에 배치된 음극 하면 단자부(Cb)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 양극 단자(161)는 하면 바탕층(161a), 상기 하면 바탕층(161a)과 연결된 측면 바탕층(161b, 161c) 및 상기 하면 바탕층(161a)과 측면 바탕층(161b, 161c)을 둘러싸도록 배치된 도금층(161d, 161e)을 포함할 수 있다.
또한, 상기 음극 단자(162)는 하면 바탕층(162a), 상기 하면 바탕층(162a)과 연결된 측면 바탕층(162b, 162c) 및 상기 하면 바탕층(162a)과 측면 바탕층(162b, 162c)을 둘러싸도록 배치된 도금층(162d, 162e)을 포함할 수 있다.
도 3에서는 상기 하면 바탕층(161a, 162a)을 한 층으로 도시하고, 측면 바탕층(161b, 161c, 162b, 162c)을 두 개의 층으로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 다양한 형태로 배치될 수 있다.
상기 양극 단자(161) 및 음극 단자(162)는 Cr, Ti, Cu, Ni, Pd 및 Au 중 적어도 하나 이상을 건식 증착(sputter), 도금, 금속층의 형성 및 식각하는 공정에 의해 구성될 수 있으며, 이에 제한되는 것은 아니다.
또한 상기 양극 단자(161) 및 음극 단자(162)는, 하면 단자부(Ab, Cb)를 먼저 형성한 다음 상기 하면 단자부(Ab, Cb)와 연결되도록 측면 단자부(As, Cs)를 형성하는 방법으로 구성될 수 있다.
상기 하면 바탕층(161a, 162a)은 에칭에 의해 형성될 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 하면 바탕층(161a, 162a)은 상기 절연 시트(140)의 하면에 배치되며, 상기 절연 시트(140)의 하면에 금속 박막을 도포한 후 양극 하면 단자부(Ab)와 음극 하면 단자부(Cb)를 형성하기 위하여, 에칭 공정을 수행하여 패턴을 형성할 수 있다.
상기 하면 바탕층(161a, 162a)은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 하면 바탕층(161a, 162a)을 구리(Cu)를 이용하여 형성할 경우 별도의 공정에 의해 형성되는 양극 측면 단자부(As), 음극 하면 단자부(Cb)와 접속이 우수하며, 전기 전도성도 우수할 수 있다.
한편, 상기 측면 바탕층(161b, 161c, 162b, 162c)은 증착에 의해 형성될 수 있으며, 예를 들어 스퍼터(Sputter) 공법에 의해 수행될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c)은 특별히 제한되는 것은 아니나 내측과 외측의 두 개 층으로 구성될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c) 중 내측 측면 바탕층(161b, 162b)은 Cr 또는 Ti 중 어느 하나 이상을 포함하여 스퍼터(Sputter) 공법에 의해 형성될 수 있으며, 상기 하면 바탕층(161a, 162a)과 연결될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c) 중 외측 측면 바탕층(161c, 162c)은 Cu를 포함할 수 있으며, 스퍼터(Sputter) 공법에 의해 형성할 수 있다.
도 5는 도 2의 B 방향에서 내부를 투영하며 바라본 상부 평면도이다.
도 5를 참조하면, 상기 탄탈 커패시터(120)의 탄탈 와이어(121)는 상기 몰딩부(150)의 길이 방향 제1 측면을 통해 노출되어 양극단자(161)와 전기적으로 연결될 수 있으며, 상기 양극 단자(161)와 상기 제1 외부전극(131)은 상기 연결 도체부 중 하나(141)를 통해 연결될 수 있다.
또한, 상기 탄탈 커패시터의 본체부(122)는 몰딩부(150)의 길이 방향 제2 측면에 배치된 음극단자(162)와 전기적으로 연결될 수 있으며, 상기 음극 단자(162)와 상기 제2 외부전극(132)은 상기 연결 도체부 중 다른 하나(142)를 통해 연결될 수 있다.
상기 양극 단자(161)와 음극 단자(162)는 각각 신호의 입력 단자와 접지 단자로서 기능할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 6은 연결 도체부의 일 실시예를 도시하는 평면도이다.
도 6을 참조하면 상기 연결 도체부(142)는 절연시트(140)의 일단으로 노출되는 인출부(142a)와 상기 인출부(142a)에서 제1 방향으로 연장되어 형성되는 제1 연장부(142b) 및 제2 연장부(142c)를 포함할 수 있다.
상기 제1 연장부(142b)에는 상기 탄탈 커패시터(120)가 배치될 수 있으며, 상기 제2 연장부(142c)에는 상기 적층 세라믹 커패시터(110)가 배치될 수 있다.
도시되지 않았으나, 적층 세라믹 커패시터(110)의 외부전극 간 전기적 단락을 방지하기 위해서 상기 제2 연장부(142c)는 상기 제1 연장부(142b)보다 짧게 형성될 수 있다.
또는 제2 연장부(142c)는 형성되지 않을 수 있으며, 상기 적층 세라믹 커패시터(110)의 제2 외부전극(132)은 인출부(142a)에 배치될 수 있다.
이에 제한되는 것은 아니나 상기 제1 연장부(142b)와 탄탈 커패시터(120) 및 상기 제2 연장부(142c) 또는 인출부(142a)와 적층 세라믹 커패시터(110)의 외부전극(132)은 전도성 페이스트에 의해 접착될 수 있다.
상기 전도성 페이스는 연결 도체부와 탄탈 커패시터 및 연결 도체부와 적층 세라믹 커패시터 간의 전기적 연결을 확보하고 탄탈 커패시터 및 적층 세라믹 커패시터와 절연 시트에 장착되도록 접착(본딩)하는 역할을 수행할 수 있다.
또한, 상기 전도성 페이스트에 의해 연결 도체부와 탄탈 커패시터 및 연결 도체부와 적층 세라믹 커패시터가 견고히 밀착되어 접착 저항을 감소시킬 수 있으며, 이로 인해 적층 세라믹 커패시터의 낮은 ESR 특성을 효율적으로 발현시킬 수 있다.
상기 연결 도체부(142) 중 제2 연장부(142c) 또는 상기 인출부(142a)는 적층 세라믹 커패시터(110)의 외부전극 중 제2 외부전극(132)과 연결될 수 있다.
상기 연결 도체부(142)의 인출부(142a)는 몰딩부(150)의 길이 방향 제2 측면으로 인출되어 몰딩부(150) 측면에 형성되는 음극 단자(162)와 연결될 수 있다.
상기 탄탈 커패시터(120)의 탄탈 와이어(121)는 직접 몰딩부(150)의 측면으로 인출될 수 있으며, 상기 적층 세라믹 커패시터(110)의 제1 외부전극(131)은 전도성 페이스트를 통해 몰딩부(150)의 측면으로 인출되어 몰딩부(150) 측면에 형성된 양극 단자(161)와 연결될 수 있다.
본 실시형태에 의하면 제1 연장부(142b)와 제2 연장부(142c)는 이격되어 탄탈 커패시터와 적층 세라믹 커패시터의 쇼트를 방지할 수 있다.
도 7은 연결 도체부의 다른 실시예를 도시하는 평면도이다.
도 7을 참조하면, 상기 연결 도체부(141, 142)는 절연 시트(140)의 일단으로 노출되며 탄탈 커패시터(120)가 배치되는 제1 연결 도체부(142d)와, 절연시트(140)의 양단으로 각각 노출되고 서로 이격되어 배치되며 적층 세라믹 커패시터(110)가 배치되는 한 쌍의 제2 연결 도체부(141e, 142e)를 포함할 수 있다.
상기 탄탈 커패시터(120)의 본체부(122)는 상기 제1 연결 도체부(142d)와 연결되며, 상기 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132)은 한 쌍의 제2 연결 도체부(141e, 142e)에 각각 연결될 수 있다.
상기 탄탈 커패시터(120)의 본체부(122) 및 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132)은 연결 도체부(141, 142)에 직접 연결될 수 있지만, 전도성 페이스트에 의해 연결될 수도 있다.
상기 제1 연결 도체부(142d)와 한 쌍의 제2 연결 도체부(141e, 142e)는 몰딩부(150)의 측면으로 노출되어 양극 단자(161) 또는 음극 단자(162)와 연결될 수 있다.
또한, 탄탈 커패시터(120)의 본체부(122) 및 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132)은 몰딩부(150)의 측면으로 노출되는 전도성 페이스트와 연결될 수 있다.
본 실시예에 의하면 제1 연결 도체부(142d)와 한 쌍의 제2 연결 도체부(141e, 142e)가 분리되어 형성됨으로써 탄탈 커패시터와 적층 세라믹 커패시터의 쇼트를 방지할 수 있다.
상술한 실시예에 의하면 탄탈 커패시터와 적층 세라믹 커패시터가 독립적으로 병렬연결이 가능할 수 있다.
탄탈 커패시터와 적층 세라믹 커패시터의 연결은 전극 부분을 화학적으로 식각한 후 전도성 페이스트에 의해 연결될 수 있다.
도 8은 본 발명의 제2 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 8을 참조하면, 본 발명의 제2 실시 형태에 따른 복합 전자부품에 있어서, 상기 적층 세라믹 커패시터(210)는 상기 탄탈 커패시터(220)의 상부에 결합될 수 있다.
즉, 절연 시트(240) 상부에 탄탈 커패시터(220)와 그 상부에 적층 세라믹 커패시터(210)를 결합한 복합체(230)를 배치시킬 수 있다.
상기 적층 세라믹 커패시터(210)가 상기 탄탈 커패시터(220)의 상부에 결합됨으로써, 상기 복합 전자부품을 기판에 실장시 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 보다 우수할 수 있다.
상기 탄탈 커패시터(220)는 특별히 제한되는 것은 아니나, 예를 들어 내부 리드 프레임이 없는 구조의 탄탈 커패시터가 사용될 수 있다.
혹은, 내부 리드 프레임이 없는 구조면서 탄탈 표면에 양극 산화법을 이용하여 산화 탄탈(Ta2O5)을 형성하고, 이 산화 탄탈을 유전체로 하여 그 위에 전도성 고분자층이 배치된 구조의 탄탈 커패시터(220)가 사용될 수 있다.
상기 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)는 병렬로 연결된다.
본 발명의 제2 실시 형태에 따른 복합 전자부품은 상기 복합체(230)를 둘러싸도록 배치된 몰딩부(250)를 포함한다.
도 9는 본 발명의 제3 실시 형태에 따른 복합 전자부품을 개략적으로 도시한 사시도이다.
도 9를 참조하면, 본 발명의 제3 실시 형태에 따른 복합 전자부품에 있어서, 상기 적층 세라믹 커패시터(310)는 상기 탄탈 커패시터(320)의 하부에 결합될 수 있다.
즉, 절연 시트(340) 상부에 적층 세라믹 커패시터(310)와 그 상부에 탄탈 커패시터(320)를 결합한 복합체(330)를 배치시킬 수 있다.
상기 적층 세라믹 커패시터(310)가 상기 탄탈 커패시터(320)의 하부에 결합됨으로써, 상기 복합 전자부품을 기판에 실장시 전류 루프가 더 짧아지므로, 상기 복합 전자부품의 ESL을 더욱 감소시킬 수 있다.
상기 탄탈 커패시터(320)는 특별히 제한되는 것은 아니나, 예를 들어 내부 리드 프레임이 없는 구조의 탄탈 커패시터가 사용될 수 있다.
혹은, 내부 리드 프레임이 없는 구조면서 탄탈 표면에 양극 산화법을 이용하여 산화 탄탈(Ta2O5)을 형성하고, 이 산화 탄탈을 유전체로 하여 그 위에 전도성 고분자층이 배치된 구조의 탄탈 커패시터(320)가 사용될 수 있다.
상기 적층 세라믹 커패시터(310)와 탄탈 커패시터(320)는 병렬로 연결된다.
본 발명의 제3 실시 형태에 따른 복합 전자부품은 상기 복합체(330)를 둘러싸도록 배치된 몰딩부(350)를 포함한다.
도 10은 본 발명의 실시예 및 비교예에 따른 시간 대비 출력 전압(Output Voltage)을 나타내는 그래프이다.
도 10을 참조하면, 본 발명의 실시예의 경우 전압 리플(Voltage Ripple)이 탄탈 커패시터만 적용한 비교예에 비해 크게 감소하며, 적층 세라믹 커패시터만 사용한 경우의 비교예와 거의 유사함을 알 수 있다.
즉, 탄탈 커패시터만 적용한 비교예의 경우 전압 리플(Voltage Ripple)은 34 mV인데 반해 본 발명의 실시예의 경우에는 적층 세라믹 커패시터만 사용한 경우의 비교예(전압 리플이 7 mV)와 유사한 9 mV로 감소함을 알 수 있다.
도 11은 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서 적층 세라믹 커패시터와 탄탈 커패시터의 부피비에 따른 ESR 대비 전압 리플(Voltage Ripple, ΔV)을 나타내는 그래프이다.
도 11을 참조하면, 본 발명의 실시예에 있어서, 상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비가 5:5 내지 7:3의 비율인 경우, 등가직렬저항(Equivalent Series Resistance, ESR)과 전압 리플(Voltage Ripple, ΔV) 값이 낮고, 고용량 전자부품을 구현할 수 있음을 알 수 있다.
본 발명의 다른 실시형태에 따르면, 전력 관리부에 의하여 변환된 전원을 공급받는 입력 단자, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 적층 세라믹 커패시터와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 형성된 본체로 이루어진 탄탈 커패시터를 포함하여, 상기 전원을 안정화시키는 전원 안정화부 및 상기 전원의 리플(Ripple)을 바이패스하는 접지 단자를 포함하며, 상기 전원 안정화부는 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품을 제공한다.
본 발명의 다른 실시형태에 따른 복합 전자부품은 전력 관리부(Power Management IC, PMIC)와 접속되어 전원을 안정화시키는 복수 개의 인덕터 및 커패시터 중 일부 부품인 커패시터 대신 사용할 수 있는 적층 세라믹 커패시터와 탄탈 커패시터를 하나의 부품으로 복합한 전자부품을 의미할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 복합 전자부품은 상기 전력 관리부(Power Management IC, PMIC)에 의하여 변환된 전원을 공급받아 안정화시키는 전원 안정화부 중 커패시터를 하나의 복합부품으로 형성하였으나 이에 제한되는 것은 아니다.
상기 복합 전자부품은 전력 관리부에 의하여 변환된 전원을 공급받는 입력 단자, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 적층 세라믹 커패시터와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 형성된 본체로 이루어진 탄탈 커패시터를 포함하여, 상기 전원을 안정화시키는 전원 안정화부 및 상기 전원의 리플(Ripple)을 바이패스하는 접지 단자를 포함한다.
도 12는 구동 전원이 필요한 소정의 단자에 배터리, 전력 관리부를 통하여 구동 전원을 공급하는 구동 전원 공급 시스템을 나타낸 도면이다.
도 12를 참조하면, 상기 구동 전원 공급 시스템은 배터리(400), 제1 전원 안정화부(500), 전력 관리부(600), 제2 전원 안정화부(700)를 포함할 수 있다.
상기 배터리(400)는 상기 전력 관리부(600)에 전원을 공급할 수 있다. 여기서, 상기 배터리(400)가 상기 전력 관리부(600)에 공급하는 전원을 제1 전원이라고 정의하기로 한다.
상기 제1 전원 안정화부(500)는 상기 제1 전원(V1)을 안정화시키고, 안정화된 제1 전원을 전력 관리부에 공급할 수 있다. 구체적으로, 상기 제1 전원 안정화부(500)는 배터리(400)와 전력 관리부(600)의 연결 단자 및 접지 사이에 형성된 커패시터(C1)를 포함할 수 있다. 상기 커패시터(C1)는 제1 전원에 포함된 리플을 감소시킬 수 있다.
또, 상기 커패시터(C1)는 전하를 충전할 수 있다. 그리고 상기 전력 관리부(600)가 순간적으로 큰 전류를 소비하는 경우, 상기 커패시터(C1)는 충전된 전하를 방전시켜 상기 전력 관리부(600)의 전압 변동을 억제할 수 있다.
본 발명의 일 실시형태에 따르면 상기 커패시터(C1) 대신 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 복합체(130)를 포함하는 복합 전자부품이 사용될 수 있다.
상기 전력 관리부(600)는 전자 기기에 들어오는 전력을 그 전자 기기에 맞게 변환시키고, 전력을 분배, 충전, 제어하는 역할을 한다. 따라서 상기 전력 관리부(600)는 일반적으로 DC/DC 컨버터를 구비할 수 있다.
또, 상기 전력 관리부(600)는 전력 관리 회로(Power Management Integrated Circuit, PMIC)로 구현될 수 있다.
상기 전력 관리부(600)는 상기 제1 전원(V1)을 제2 전원(V2)으로 변환할 수 있다.
상기 제2 전원 안정화부(700)는 상기 제2 전원(V2)을 안정화시키고, 안정화된 제2 전원을 출력단(Vdd)으로 전달할 수 있다. 상기 출력단(Vdd)에는 상기 전력 관리부(600)로부터 구동 전원을 공급받는 IC 등 액티브 소자가 연결될 수 있다.
구체적으로, 상기 제2 전원 안정화부(700)는 전력 관리부(600)와 출력단(Vdd)의 연결 단자 및 접지 사이에 형성된 커패시터(C2)를 포함할 수 있다.
상기 제2 전원 안정화부(700)는 상기 제2 전원(V2)에 포함된 리플을 감소시킬 수 있다.
또, 상기 제2 전원 안정화부(700)는 출력단(Vdd)으로 안정적으로 전원을 공급해 줄 수 있다.
본 발명의 일 실시형태에 따르면 상기 커패시터(C2) 대신 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 복합체(130)를 포함하는 복합 전자부품이 사용될 수 있다.
아래의 표 1은 복합 전자부품에 있어서 탄탈 커패시터의 부피 대비 적층 세라믹 커패시터의 부피비(탄탈 커패시터의 부피 : 적층 세라믹 커패시터의 부피)에 따른 정전 용량, ESR(Equivalent Series Resistance) 및 전압 리플(Voltage Ripple, ΔV) 특성 판정 결과를 나타내고 있다.
샘플 탄탈 커패시터와 적층 세라믹 커패시터의 부피비
(T:M)		 정전 용량
(μF)		 ESR
(mΩ)		 ESL
(pH)		 어쿠스틱 노이즈
(dBA)
1* 10 : 0 45.0 150 471 16.6
2* 9.5 : 0.5 44.9 58 415 16.6
3 9 : 1 44.7 27 369 16.7
4 8 : 2 44.4 22 313 16.7
5 7 : 3 44.1 17 281 16.8
6 6 : 4 43.8 13 258 16.9
7 5 : 5 43.5 11 240 16.9
8 4 : 6 43.0 9.2 225 17.3
9 3 : 7 42.9 8.3 213 17.5
10 2 : 8 42.6 7.3 203 18.1
11* 1 : 9 42.3 6.2 197 26.5
12* 0 : 10 42.0 5.1 207 28.2
* : 비교예
상기 표 1을 참조하면, 샘플 1 및 2는 복합 전자부품에 있어서, 상기 탄탈 커패시터의 결합 부피비가 9를 초과하는 경우로서 등가직렬저항(Equivalent Series Resistance, ESR)이 상승함을 알 수 있다.
전원단에 사용되는 커패시터의 경우, 등가직렬저항(ESR) 값이 30mΩ을 초과하는 경우 전압리플 및 방사 노이즈가 증가하고 전원효율이 저하되는 문제가 발생할 수 있다.
샘플 11 및 12는 탄탈 커패시터의 결합 부피비가 2 미만인 경우로서 어쿠스틱 노이즈 감소효과가 크게 나타나지 않음을 확인할 수 있다.
샘플 3 내지 10은 본 발명의 실시예로서, 상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비가 9:1 내지 2:8의 비율인 경우로서, 등가직렬저항(Equivalent Series Resistance, ESR) 값이 낮고, 어쿠스틱 노이즈 개선효과가 우수한 복합 전자부품을 구현할 수 있다.
복합 전자부품의 실장 기판
도 13은 도 2의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 13을 참조하면, 본 발명의 또 다른 실시형태에 따른 복합 전자부품의 실장 기판(800)은, 상부에 전극 패드(821, 822)를 갖는 인쇄회로기판(810)과 상기 인쇄회로기판(810) 위에 설치된 상기 복합 전자부품(100) 및 상기 전극 패드(821, 822)와 상기 복합 전자부품(100)을 연결하는 솔더(830)를 포함한다.
본 실시 형태에 따른 복합 전자부품의 실장 기판(800)은 복합 전자부품(100)이 실장되는 인쇄회로기판(810)과, 인쇄회로기판(810)의 상면에 형성된 2개 이상의 전극 패드(821, 822)를 포함한다.
상기 전극 패드(821, 822)는 상기 복합 전자부품의 양극 단자(161) 및 음극 단자(162)와 각각 연결되는 제1 및 제2 전극 패드(821, 822)를 포함한다.
이때, 복합 전자부품의 상기 양극 및 음극 단자(161, 162)는 각각 제1 및 제2 전극 패드(821, 822) 위에 접촉되게 위치한 상태에서 솔더(830)에 의해 인쇄회로기판(810)과 전기적으로 연결될 수 있다.
전원 안정화 유닛
도 14는 본 발명의 일 실시예에 의한 복합 전자부품을 포함하는 전원 안정화 유닛의 회로도를 보다 상세히 나타낸 도면이다.
본 발명의 다른 실시형태에 따르면 배터리(400)와 상기 배터리(400)에서 공급된 전원을 안정화하는 제1 전원 안정화부(500)와 상기 제1 안정화부(500)로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부(600) 및 상기 전력 관리부(600)로부터 제공받은 전원을 안정화시키는 제2 전원 안정화부(700)를 포함하며, 상기 제1 전원 안정화부(500) 또는 제2 전원 안정화부(700)는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 커패시터와 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 형성된 본체로 이루어진 탄탈 커패시터가 결합된 복합 전자부품을 포함하며, 상기 복합 전자부품은 상기 공급받은 전원의 리플(Ripple)을 감소시키는 복합 전자부품을 포함하는 전원 안정화 유닛을 제공한다.
도 14를 참조하면, 상기 전원 안정화 유닛은 배터리(400), 상기 배터리(400)에서 공급된 전원을 안정화하는 제1 전원 안정화부(500), 상기 제1 안정화부(500)로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부(600) 및 상기 전력 관리부(600)로부터 제공받은 전원을 안정화시키는 제2 전원 안정화부(700)를 포함할 수 있다.
이때, 상기 전력 관리부(600)는, 1차측 및 2차측이 서로 절연되는 트랜스포머, 상기 트랜스포머의 1차측에 위치하고, 상기 제1 안정화부로부터 제공받은 전원을 스위칭하는 스위치부, 상기 스위치부의 스위칭 동작을 제어하는 PWM IC; 및 상기 트랜스포머의 2차측에 위치하고, 상기 변환된 전원을 정류하는 정류부를 포함할 수 있다.
즉, 상기 전력 관리부(600)는 제1 전원 안정화부(500)로부터 제공받은 전원, 예를 들어 제1 전압(V1)을 스위치부의 스위칭 동작을 통해 제2 전압(V2)으로 변환할 수 있다. 이때, 전력 관리부(600)의 구성 중 PWM IC는 제1 전압(V1)을 제2 전압(V2)으로 변환할 수 있도록, 상기 스위치부의 스위칭 동작을 제어할 수 있다.
이후, 제2 전압(V2)은 상기 정류부, 예를 들어 다이오드 소자(D1)를 통해 정류되어 제2 전원 안정화부(700)에 제공될 수 있다.
한편, 상기 제1 전원 안정화부(500) 또는 제2 전원 안정화부(700)는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체로 이루어진 적층 세라믹 커패시터와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 배치된 본체부를 포함하는 탄탈 커패시터가 결합된 복합체를 포함하는 복합 전자부품일 수 있다. 또한, 상기 복합 전자부품은 상기 공급받은 제2 전압(V2)의 리플을 감소시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 복합 전자 부품
110, 210, 310 : 적층 세라믹 커패시터
120, 220, 320: 탄탈 커패시터 130, 230, 330: 복합체
111: 세라믹 본체 121: 탄탈 와이어
122: 탄탈 커패시터의 본체부
131, 132: 제1 및 제2 외부전극
140, 240, 340: 절연 시트 141, 142: 연결 도체부
150, 250, 350: 몰딩부 161, 162: 양극 및 음극 단자
170: 절연층 400: 배터리
500: 제1 전원 안정화부 600: 전력 관리부
700: 제2 전원 안정화부
800: 실장 기판 810: 인쇄회로기판
821, 822: 전극 패드 830: 솔더

Claims (37)

  1. 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하며, 입력되는 입력신호의 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에서 등가직렬저항(Equivalent Series Resistance, ESR)의 변곡점이 발생하고,
    상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비(탄탈 커패시터:적층 세라믹 커패시터)는 2:8 내지 9:1인 복합 전자부품.
  2. 제1항에 있어서,
    상기 복합체는 상면 및 하면 중 어느 하나 이상에 배치된 연결 도체부를 포함하는 절연시트 상면에 배치되며,
    상기 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체와 상기 세라믹 본체의 외주면에 배치된 제1 및 제2 외부전극을 포함하고,
    상기 탄탈 커패시터는 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 배치된 본체부를 포함하며,
    상기 복합체를 둘러싸도록 배치된 몰딩부와 상기 몰딩부의 길이 방향 제1 측면 및 하면에 배치되며, 상기 탄탈 와이어 및 상기 제1 외부전극과 연결된 양극 단자와 상기 몰딩부의 길이 방향 제2 측면 및 하면에 배치되며, 상기 탄탈 커패시터의 본체부 및 상기 제2 외부전극과 연결된 음극 단자를 더 포함하는 복합 전자부품.
  3. 제2항에 있어서,
    상기 탄탈 와이어는 상기 몰딩부의 길이 방향 제1 측면으로 노출된 복합 전자 부품.
  4. 제2항에 있어서,
    상기 연결 도체부는 상기 몰딩부의 길이 방향 제1 측면으로 노출된 복합 전자 부품.
  5. 제2항에 있어서,
    상기 연결 도체부는 상기 제1 및 제2 외부전극과 각각 연결된 복합 전자 부품.
  6. 제2항에 있어서,
    상기 양극 단자와 상기 제1 외부전극은 상기 연결 도체부를 통해 연결된 복합 전자 부품.
  7. 제2항에 있어서,
    상기 음극 단자와 상기 제2 외부전극은 상기 연결 도체부를 통해 연결된 복합 전자 부품.
  8. 제2항에 있어서,
    상기 연결 도체부는 상기 몰딩부의 길이 방향 제2 측면으로 노출된 인출부와 상기 인출부에서 제1 방향으로 연장되어 배치된 제1 연장부 및 제2 연장부를 포함하는 복합 전자 부품.
  9. 제8항에 있어서,
    상기 제2 연장부는 상기 제1 연장부보다 짧게 형성된 복합 전자 부품.
  10. 제2항에 있어서,
    상기 연결 도체부는 상기 몰딩부의 길이 방향 제2 측면으로 노출된 제1 연결 도체부와 상기 몰딩부의 길이 방향 제1 측면과 제2 측면으로 각각 노출된 제2 연결 도체부를 포함하는 복합 전자 부품.
  11. 제2항에 있어서,
    상기 연결 도체부와 상기 탄탈 커패시터 및 상기 연결 도체부와 상기 적층 세라믹 커패시터는 도전성 페이스트로 연결된 복합 전자 부품.
  12. 제2항에 있어서,
    상기 양극 단자와 음극 단자는 하면 바탕층, 상기 하면 바탕층과 연결된 측면 바탕층 및 상기 하면 바탕층과 측면 바탕층을 둘러싸도록 배치된 도금층을 포함하는 복합 전자 부품.
  13. 제12항에 있어서,
    상기 하면 바탕층은 에칭에 의해 형성된 복합 전자 부품.
  14. 제12항에 있어서,
    상기 측면 바탕층은 증착에 의해 형성된 복합 전자 부품.
  15. 제1항에 있어서,
    상기 적층 세라믹 커패시터는 상기 탄탈 커패시터의 측면, 상면 및 하면 중 어느 하나 이상에 결합된 복합 전자부품.
  16. 제1항에 있어서,
    상기 적층 세라믹 커패시터와 상기 탄탈 커패시터의 결합면에는 절연층이 배치된 복합 전자부품.
  17. 삭제
  18. 절연시트;
    상기 절연시트의 상면 및 하면 중 어느 하나 이상에 배치된 연결 도체부;
    상기 절연 시트 상면에 배치되며, 복수의 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극이 적층된 세라믹 본체와 상기 세라믹 본체의 외주면에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터와, 탄탈 분말을 포함하며, 일 단부측에 탄탈 와이어가 배치된 본체부를 포함하는 탄탈 커패시터가 결합된 복합체;
    상기 복합체를 둘러싸도록 배치된 몰딩부; 및
    상기 몰딩부의 길이 방향 제1 측면 및 하면에 배치되며, 상기 탄탈 와이어 및 상기 제1 외부전극과 연결된 양극 단자와 상기 몰딩부의 길이 방향 제2 측면 및 하면에 배치되며, 상기 탄탈 커패시터의 본체부 및 상기 제2 외부전극과 연결된 음극 단자;를 포함하고,
    상기 탄탈 와이어는 상기 양극 단자와 직접 맞닿아 있으며,
    상기 연결 도체부는 상기 몰딩부의 길이 방향 제2 측면으로 노출된 제1 연결 도체부와 상기 몰딩부의 길이 방향 제1 측면과 제2 측면으로 각각 노출된 한 쌍의 제2 연결 도체부를 포함하고, 상기 제1 연결 도체부와 상기 제2 연결 도체부는 서로 이격되어 배치되는 복합 전자부품.
  19. 제18항에 있어서,
    상기 탄탈 와이어는 상기 몰딩부의 길이 방향 제1 측면으로 노출된 복합 전자 부품.
  20. 삭제
  21. 제18항에 있어서,
    상기 한 쌍의 제2 연결 도체부는 상기 제1 및 제2 외부전극과 각각 연결된 복합 전자 부품.
  22. 제18항에 있어서,
    상기 양극 단자와 상기 제1 외부전극은 상기 한 쌍의 제2 연결 도체부 중 어느 하나를 통해 연결된 복합 전자 부품.
  23. 제18항에 있어서,
    상기 음극 단자와 상기 제2 외부전극은 상기 한 쌍의 제2 연결 도체부 중 어느 하나를 통해 연결된 복합 전자 부품.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제18항에 있어서,
    상기 제1 연결 도체부와 상기 탄탈 커패시터 및 상기 한 쌍의 제2 연결 도체부와 상기 적층 세라믹 커패시터는 도전성 페이스트로 연결된 복합 전자 부품.
  28. 제18항에 있어서,
    상기 양극 단자와 음극 단자는 하면 바탕층, 상기 하면 바탕층과 연결된 측면 바탕층 및 상기 하면 바탕층과 측면 바탕층을 둘러싸도록 배치된 도금층을 포함하는 복합 전자 부품.
  29. 제28항에 있어서,
    상기 하면 바탕층은 에칭에 의해 형성된 복합 전자 부품.
  30. 제28항에 있어서,
    상기 측면 바탕층은 증착에 의해 형성된 복합 전자 부품.
  31. 제18항에 있어서,
    상기 적층 세라믹 커패시터는 상기 탄탈 커패시터의 측면, 상면 및 하면 중 어느 하나 이상에 결합된 복합 전자부품.
  32. 제18항에 있어서,
    상기 적층 세라믹 커패시터와 상기 탄탈 커패시터의 결합면에는 절연층이 배치된 복합 전자부품.
  33. 제18항에 있어서,
    상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비(탄탈 커패시터:적층 세라믹 커패시터)는 2:8 내지 9:1인 복합 전자부품.
  34. 삭제
  35. 상부에 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제18항의 복합 전자부품; 및
    상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더;를 포함하는 복합 전자부품의 실장기판.
  36. 배터리;
    상기 배터리에서 공급된 전원을 안정화하는 제1 전원 안정화부;
    상기 제1 전원 안정화부로부터 제공받은 전원을 스위칭 동작을 통해 변환하는 전력 관리부; 및
    상기 전력 관리부로부터 제공받은 전원을 안정화시키는 제2 전원 안정화부;를 포함하며,
    상기 제1 전원 안정화부 또는 제2 전원 안정화부는 상기 제1항 또는 제18항의 복합 전자부품을 포함하며, 상기 복합 전자부품은 상기 배터리에서 공급된 전원 또는 상기 전력 관리부로부터 제공받은 전원의 리플(Ripple)을 감소시키는 전원 안정화 유닛.
  37. 제36항에 있어서, 상기 전력 관리부는,
    1차측 및 2차측이 서로 절연되는 트랜스포머;
    상기 트랜스포머의 1차측에 위치하고, 상기 제1 전원 안정화부로부터 제공받은 전원을 스위칭하는 스위치부;
    상기 스위치부의 스위칭 동작을 제어하는 PWM IC; 및
    상기 트랜스포머의 2차측에 위치하고, 상기 변환된 전원을 정류하는 정류부;
    를 포함하는 전원 안정화 유닛.
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