JP6512511B2 - 複合電子部品、その実装基板及びこれを含む電源安定化ユニット - Google Patents

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Description

本発明は、複数の受動素子を備えた複合電子部品に関する。
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置(LCD、Liquid Crystal Display)及びプラズマ表示装置パネル(PDP、Plasma Display Panel)などの映像機器、コンピュータ、スマートフォン及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充電または放電させる役割をするチップ形態のコンデンサである。
このような積層セラミックキャパシタ(MLCC、Multi−Layered Ceramic Capacitor)は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。
このとき、上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。
このような振動は、積層セラミックキャパシタの外部電極と連結されたはんだを通じて上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響放射面となり、雑音となる振動音を発生させる。
上記振動音は、人に不快感を与える20〜20,000Hz領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ(acoustic noise)という。
そのため、上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形態の製品が研究されている。
しかし、アコースティックノイズ(acoustic noise)の低減効果により優れた製品に対する研究はさらに必要な実情にある。
特開1997−326334号公報
本発明は、アコースティックノイズ(acoustic noise)の低減効果に優れた複合電子部品を提供することを目的の一つとする。
また、本発明は、低いESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance)、向上したDC−bias特性及び薄いチップの厚さを有する複合電子部品を提供することを目的の一つとする。
本発明の一実施形態によると、積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含み、入力される入力信号の周波数に対する等価直列抵抗(ESR、Equivalent Series Resistance)のグラフにおいて、自己共振周波数(SRF、Self Resonant Frequency)を基準に以前または以後の周波数領域のうち少なくとも一つの領域において等価直列抵抗(ESR、Equivalent Series Resistance)の変曲点が発生する複合電子部品が提供される。
本発明の他の実施形態によると、絶縁シートと、上記絶縁シートの上面及び下面のいずれか一つ以上に配置された連結導体部と、上記絶縁シートの上面に配置され、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び上記セラミック本体の外周面に配置された第1及び第2外部電極を含む積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含むタンタルキャパシタとが結合した複合体と、上記複合体を覆うように配置されたモールディング部と、上記モールディング部の長さ方向の第1側面及び下面に配置され、上記タンタルワイヤー及び上記第1外部電極と連結された陽極端子と、及び上記モールディング部の長さ方向の第2側面及び下面に配置され、上記タンタルキャパシタの本体部及び上記第2外部電極と連結された陰極端子と、を含む複合電子部品が提供される。
本発明の他の実施形態によると、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体部からなるタンタルキャパシタとを含むことで上記電源を安定化させる電源安定化部と、上記電源のリップル(Ripple)をバイパスする接地端子と、を含み、上記電源安定化部は、上記供給された電源のリップル(Ripple)を減少させる複合電子部品が提供される。
本発明のさらに他の実施形態によると、上部に電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記複合電子部品と、上記電極パッドと上記複合電子部品を連結するはんだと、を含む複合電子部品の実装基板が提供される。
本発明のさらに他の実施形態によると、バッテリーと、上記バッテリーから供給された電源を安定化させる第1電源安定化部と、上記第1電源安定化部から提供された電源をスイッチング動作を通じて変換する電力管理部と、上記電力管理部から提供された電源を安定化させる第2電源安定化部と、を含み、上記第1電源安定化部または第2電源安定化部は、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとが結合した複合電子部品を含み、上記複合電子部品は、上記供給された電源のリップル(Ripple)を減少させる電源安定化ユニットが提供される。
本発明の開示により、アコースティックノイズ(acoustic noise)の低減効果に優れた複合電子部品が提供されることができる。
また、本発明の開示により、高容量を具現することができ、低いESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance)、向上したDC−bias特性、及び薄いチップの厚さを有する複合電子部品が提供されることができる。
本発明の一実施形態による複合電子部品及び他の比較例による周波数に対する等価直列抵抗(ESR、Equivalent Series Resistance)を示すグラフである。 本発明の一実施形態による複合電子部品及び他の比較例による周波数に対するインピーダンスを示すグラフである。 本発明の第1実施形態による複合電子部品の端子電極及びモールディング部を投影して示す斜視図である。 図2のA方向から見た側面図である。 図3のC1及びC2領域の拡大図である。 図2のB方向から内部を投影して示す上部平面図である。 連結導体部の一実施例を示す平面図である。 連結導体部の他の実施例を示す平面図である。 本発明の第2実施形態による複合電子部品を概略的に示す斜視図である。 本発明の第3実施形態による複合電子部品を概略的に示す斜視図である。 本発明の実施例及び比較例による時間に対する出力電圧(Output Voltage)を示すグラフである。 本発明の一実施形態による複合電子部品において、積層セラミックキャパシタ及びタンタルキャパシタの体積比によるESRに対する電圧リップル(Voltage Ripple、ΔV)を示すグラフである。 駆動電源が必要な所定の端子にバッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示す図面である。 図2の複合電子部品が印刷回路基板に実装された形状を示す斜視図である。 本発明の一実施例による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示す図面である。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるL、W及びTは、それぞれ長さ方向、幅方向及び厚さ方向を示す。
<複合電子部品>
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。
図1aは本発明の一実施形態による複合電子部品及び他の比較例による周波数に対する等価直列抵抗(ESR、Equivalent Series Resistance)を示すグラフであり、図1bは本発明の一実施形態による複合電子部品及び他の比較例による周波数に対するインピーダンスを示すグラフである。
図1a及び図1bを参照すると、本発明の一実施形態による複合電子部品は、入力される入力信号の周波数に対する等価直列抵抗(ESR、Equivalent Series Resistance)及びインピーダンスのグラフにおいて、自己共振周波数(SRF、Self Resonant Frequency)を基準に以前または以後の周波数領域のうち少なくとも一つの領域に等価直列抵抗(ESR)及びインピーダンスの変曲点が発生する。
即ち、本発明の一実施形態によると、周波数に対するインピーダンスのグラフにおいて、低周波領域ではタンタルキャパシタのインピーダンスが示され、高周波領域では積層セラミックキャパシタのインピーダンスが示される。
これにより、入力される入力信号の周波数に対する等価直列抵抗(ESR)及びインピーダンスグラフにおいて、自己共振周波数(SRF、Self Resonant Frequency)を基準に以前または以後の周波数領域のうち少なくとも一つの領域に等価直列抵抗(ESR)及びインピーダンスの変曲点が発生する。
上記等価直列抵抗(ESR)及びインピーダンスの変曲点は、自己共振周波数(SRF、Self Resonant Frequency)を基準に以前または以後の周波数領域のうち少なくとも一つの領域に発生することができ、以前及び以後の周波数領域全てにおいて発生することもできる。
上記等価直列抵抗(ESR)及びインピーダンスの変曲点が自己共振周波数(SRF、Self Resonant Frequency)を基準に以前または以後の周波数領域のうち少なくとも一つの領域に発生するため、本発明の一実施形態による複合電子部品は低いESR(Equivalent Series Resistance)を具現することができる。
本発明の一実施形態による複合電子部品は、積層セラミックキャパシタがタンタルキャパシタと結合した複合体を含む。
本発明の一実施形態によると、上記積層セラミックキャパシタとタンタルキャパシタが並列連結されることができる。
本発明の一実施形態によると、上記複合電子部品は、積層セラミックキャパシタとタンタルキャパシタが実装される絶縁シート、及び上記積層セラミックキャパシタとタンタルキャパシタを覆うように形成されたモールディング部を含む。
本発明の一実施形態によると、上記複合電子部品は、積層セラミックキャパシタ及び/またはタンタルキャパシタと電気的に連結された陽極端子及び陰極端子を含む。
本発明の一実施形態によると、上記複合電子部品は、リードフレームがないタンタルキャパシタの組立構造内に積層セラミックキャパシタを配置してタンタルキャパシタと積層セラミックキャパシタを並列連結することにより、高容量を具現することができる。
本発明の一実施形態によると、タンタルキャパシタと積層セラミックキャパシタの間には絶縁層が配置されることができ、上記絶縁層によって電気的なショートを防止することができる。
以下では、本発明の一実施形態による複合電子部品の具体的な構造についてより詳細に説明する。
図2は本発明の第1実施形態による複合電子部品の端子電極及びモールディング部を投影して示す斜視図である。
図2を参照すると、本発明の第1実施形態による複合電子部品は、絶縁シート140と、絶縁シート140の上面及び下面のいずれか一つ以上に配置された連結導体部141、142と、絶縁シート140の上面に配置され、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体111、及びセラミック本体111の外周面に配置された第1外部電極131及び第2外部電極132を含む積層セラミックキャパシタ110と、タンタル粉末を含み、一端部側にタンタルワイヤー121が配置された本体部122を含むタンタルキャパシタ120とが結合した複合体130と、を含む。
積層セラミックキャパシタ110としては、特に制限されないが、一般的に用いられる積層セラミックキャパシタが適用されることができる。
例えば、積層セラミックキャパシタ110は、複数の誘電体層、及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体111を含む。
また、積層セラミックキャパシタ110は、セラミック本体111の外周面に配置された第1外部電極131及び第2外部電極132を含む。
第1外部電極131及び第2外部電極132は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、これに制限されないが、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)、またはこれらの合金であることができる。
本発明の一実施形態によると、一般の積層セラミックキャパシタと異なって、第1外部電極131及び第2外部電極132上にニッケル/スズ(Ni/Sn)のめっき層を配置しなくてもよい。
上記複合電子部品は、後述の通り、絶縁シート140の上面に配置された積層セラミックキャパシタ110とタンタルキャパシタ120を含む複合体130を覆うように配置されたモールディング部150を含むため、積層セラミックキャパシタ110の第1外部電極131及び第2外部電極132上にめっき層を形成する必要がない。
これにより、積層セラミックキャパシタ110のセラミック本体111の内部にめっき液が浸透して信頼性が低下するという問題がない。
本発明の一実施形態によると、タンタルキャパシタ120は、本体部122及びタンタルワイヤー121を含み、タンタルワイヤー121は長さ方向の一部が露出するように本体部122の内部に埋設されることができる。
これに制限されないが、タンタルキャパシタ120の本体部122は、陽極体、誘電体層、固体電解質層、カーボン層、及び陰極層を含むことができる。
上記陽極体は、タンタル材質を用いて形成され、タンタル粉末の多孔質焼結体からなることができる。
上記陽極体の表面には誘電体層が形成されることができる。上記誘電体層は、上記陽極体の表面が酸化されて形成されることができる。例えば、上記誘電体層は、上記陽極体をなすタンタルの酸化物である酸化タンタル(Ta)からなる誘電体で構成され、上記陽極体の表面上に所定の厚さで形成されることができる。
また、上記誘電体層の表面上には固体電解質層が形成されることができる。上記固体電解質層は導電性高分子を含むことができる。
上記固体電解質層は、導電性高分子で形成される場合、化学重合法または電解重合法によって上記誘電体層の表面に形成されることができる。上記導電性高分子材料としては、導電性を有する高分子材料であれば特に限定されないが、例えば、ポリピロール、ポリチオフェン、ポリアニリンなどを含むことができる。
上記固体電解質層上には炭素を含むカーボン層が配置されることができる。
上記カーボン層は、カーボンペーストで形成されることができ、天然黒鉛やカーボンブラックなどの導電性炭素材料粉末をバインダーや分散剤などと混合した状態で、水中または有機溶剤中に分散させたカーボンペーストを上記固体電解質層上に塗布して形成することができる。
上記カーボン層上には陰極端子との電気的連結性を向上させるために、導電性金属を含む陰極層が配置されることができ、上記陰極層に含まれた導電性金属は銀(Ag)であることができる。
上記タンタルキャパシタは、特に制限されないが、例えば、内部リードフレームがない構造のタンタルキャパシタが用いられることができる。
本発明の一実施形態によると、積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含む複合電子部品の構造により、アコースティックノイズ(acoustic noise)の低減効果に優れ、高容量を具現することができ、低いESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance)、向上したDC−bias特性及び薄いチップの厚さを有することができる。
上記タンタルキャパシタは、高容量を具現することができ、優れたDC−bias特性、及び基板への実装時にアコースティックノイズ(acoustic noise)がまったく発生しないという特性を有する。
これに対し、上記タンタルキャパシタは、等価直列抵抗(ESR、Equivalent Series Resistance)が高いという問題がある。
一方、上記積層セラミックキャパシタは、等価直列抵抗(ESR、Equivalent Series Resistance)及び等価直列インダクタンス(ESL、Equivalent Series Inductance)が低いという特性を有するが、タンタルキャパシタに比べてDC−bias特性がよくなく、高容量を具現することが困難であるという短所がある。
また、上記積層セラミックキャパシタは、チップの厚さが厚く、基板への実装時にアコースティックノイズ(acoustic noise)が発生するという問題がある。
しかし、本発明の一実施形態による複合電子部品は、積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含むため、タンタルキャパシタの短所である高い等価直列抵抗(ESR、Equivalent Series Resistance)を減少させることができる。
また、上記積層セラミックキャパシタの短所であるDC−bias特性の低下を改善させることができ、厚いチップの厚さを薄く具現することができる。
なお、基板への実装時にアコースティックノイズ(acoustic noise)が発生する積層セラミックキャパシタと、アコースティックノイズ(acoustic noise)がまったく発生しないタンタルキャパシタを一定の体積比で結合することにより、アコースティックノイズ(acoustic noise)の低減効果に優れることができる。
さらに、上記複合電子部品において、上記積層セラミックキャパシタの外部電極上にめっき層を形成しないため、めっき液の浸透による信頼性の低下の問題がない。
本発明の一実施形態によると、タンタルキャパシタ120と積層セラミックキャパシタ110の結合体積比(タンタルキャパシタ:積層セラミックキャパシタ)は2:8〜9:1であることができる。
タンタルキャパシタ120と積層セラミックキャパシタ110の結合体積比(タンタルキャパシタ:積層セラミックキャパシタ)が2:8〜9:1を満たすように調節することにより、等価直列抵抗(ESR、Equivalent Series Resistance)の値が低く、アコースティックノイズの改善効果に優れた複合電子部品を具現することができる。
より好ましくは、上記タンタルキャパシタと積層セラミックキャパシタの結合体積比は5:5〜7:3の比率で結合することができる。
上記結合体積比において、タンタルキャパシタが5未満である場合は高容量の電子部品を具現することができず、7を超過する場合は等価直列抵抗(ESR、Equivalent Series Resistance)及び電圧リップル(ΔV、Voltage Ripple)の値が上昇しかねない。
本発明の第1実施形態によると、複合体130において、積層セラミックキャパシタ110はタンタルキャパシタ120の側面に結合することができる。
積層セラミックキャパシタ110とタンタルキャパシタ120を結合する方法は、特に制限されないが、タンタルキャパシタ120の側面に接着剤を塗布して結合することができる。
積層セラミックキャパシタ110とタンタルキャパシタ120は並列連結されることができる。
本発明の一実施形態によると、図2に示されているように、積層セラミックキャパシタ110及びタンタルキャパシタ120は絶縁シート140上に配置されることができる。
絶縁シート140は、絶縁特性を示すものであれば特に制限されず、セラミック系材料などの絶縁性材料を用いて製作されることができる。
絶縁シート140の上面及び下面のいずれか一つ以上には連結導体部141、142が配置されることができる。
連結導体部141、142は、後述の通り、導電性金属を含んでモールディング部外部の陽極及び陰極端子と内部の複合体を電気的に連結することができるものであればその形態は特に制限されない。
例えば、図2に示されているように、連結導体部141、142は、金属パッドの形状であることができるが、これに制限されない。
また、連結導体部141、142は、導電性金属として銅(Cu)を含むことができるが、これに制限されない。
連結導体部141、142は、後述の通り、積層セラミックキャパシタ110の第1外部電極131及び第2外部電極132とそれぞれ連結されることができる。
また、陽極端子と積層セラミックキャパシタ110の第1外部電極、及び陰極端子と積層セラミックキャパシタ110の第2外部電極が連結導体部141、142を通じて連結されることができる。
なお、タンタルキャパシタ120の本体部122と陰極端子も連結導体部142を通じて連結されることができるが、これに制限されない。
積層セラミックキャパシタ110とタンタルキャパシタ120の間には絶縁層170が配置されることができ、絶縁層170によって複合電子部品内に配置された各素子の電気的なショートを防止することができる。
モールディング部150は、積層セラミックキャパシタ110とタンタルキャパシタ120、及び積層セラミックキャパシタとタンタルキャパシタが配置された絶縁シート140の上面を覆うように形成される。
モールディング部150は、積層セラミックキャパシタ110とタンタルキャパシタ120が外部環境から保護されるようにし、主にエポキシまたはシリカ系のEMCなどで構成されるが、本発明はこれに限定されない。
モールディング部150により、本発明の一実施形態による複合電子部品は、積層セラミックキャパシタ110とタンタルキャパシタ120とが結合した一つの部品として具現されることができる。
本発明の一実施形態によると、タンタルワイヤー121は、モールディング部150の長さ方向の第1側面に露出することができる。
タンタルキャパシタ120は、内部リードフレームがない構造のタンタルキャパシタであり、タンタルワイヤー121がモールディング部150の長さ方向の第1側面に露出することができるため、従来の構造に比べて容量を最大限に具現することができる。
一方、連結導体部141、142は、モールディング部150の長さ方向の両側面に露出することができる。
以下では、本発明の一実施形態による複合電子部品に含まれた積層セラミックキャパシタ及びタンタルキャパシタが端子電極と連結される構造を説明するが、本発明はこれに制限されない。
図3は図2のA方向から見た側面図であり、図4は図3のC1及びC2領域の拡大図である。
図3及び図4を参照すると、端子電極は陽極端子161及び陰極端子162を含むことができる。
陽極端子161は、モールディング部150の長さ方向の第1側面及び下面の一部に配置され、タンタルワイヤー121及び積層セラミックキャパシタ110の第1外部電極131と連結される。また、陰極端子162は、モールディング部150の長さ方向の第2側面及び下面の一部に配置され、タンタルキャパシタ120の本体部122及び積層セラミックキャパシタ110の第2外部電極132と連結されることができる。
陽極端子161と積層セラミックキャパシタ110の第1外部電極131は連結導体部のうち一つである連結導体部141を通じて連結されることができ、陰極端子162と積層セラミックキャパシタ110の第2外部電極132は連結導体部のうち他の一つである連結導体部142を通じて連結されることができる。
本発明の一実施形態によると、陽極端子161はモールディング部150の長さ方向の第1側面から絶縁シート140の下面の一部まで延長されるように形成されることができ、陰極端子162はモールディング部150の長さ方向の第2側面から絶縁シート140の下面の一部まで延長されるように形成されることができる。また、絶縁シート140の下面において陽極端子161と陰極端子162は互いに離れて形成されることができる。
陽極端子161はモールディング部150の長さ方向の第1側面に配置された陽極側面端子部As及び絶縁シート140の下面に配置された陽極下面端子部Abを含むことができ、陰極端子162はモールディング部150の長さ方向の第2側面に配置された陰極側面端子部Cs及び絶縁シート140の下面に配置された陰極下面端子部Cbを含むことができる。
本発明の一実施形態によると、陽極端子161は、下面下地層161a、下面下地層161aと連結された側面下地層161b、161c、及び下面下地層161aと側面下地層161b、161cを覆うように配置されためっき層161d、161eを含むことができる。
また、陰極端子162は、下面下地層162a、下面下地層162aと連結された側面下地層162b、162c、及び下面下地層162aと側面下地層162b、162cを覆うように配置されためっき層162d、162eを含むことができる。
図3には下面下地層161a、162aが一つの層に示され、側面下地層161b、161c、162b、162cが二つの層に示されているが、これに制限されず、多様な形態で配置されることができる。
陽極端子161及び陰極端子162は、Cr、Ti、Cu、Ni、Pd及びAuのうち少なくとも一つ以上を乾式蒸着(sputter)、めっき、金属層の形成及びエッチングの工程によって形成されることができるが、これに制限されない。
また、陽極端子161及び陰極端子162は、下面端子部Ab、Cbを形成した後、下面端子部Ab、Cbと連結されるように側面端子部As、Csを形成する方法で形成されることができる。
下面下地層161a、162aは、エッチングによって形成されることができるが、これに制限されない。
下面下地層161a、162aは、絶縁シート140の下面に配置され、絶縁シート140の下面に金属薄膜を塗布した後、陽極下面端子部Ab及び陰極下面端子部Cbを形成するために、エッチング工程を行ってパターンを形成することができる。
下面下地層161a、162aは、特に制限されないが、例えば、銅(Cu)を含むことができる。
下面下地層161a、162aが銅(Cu)を用いて形成される場合は、別途の工程によって形成される陽極側面端子部As及び陰極下面端子部Cbとの接続、及び電気伝導性に優れる。
一方、側面下地層161b、161c、162b、162cは、蒸着によって形成されることができ、例えば、スパッタ(Sputter)工法によって行われることができる。
側面下地層161b、161c、162b、162cは、特に制限されないが、内側及び外側の二つの層で構成されることができる。
側面下地層161b、161c、162b、162cのうち内側の側面下地層161b、162bは、Cr及びTiのいずれか一つ以上を含み、スパッタ(Sputter)工法によって形成されることができ、下面下地層161a、162aと連結されることができる。
側面下地層161b、161c、162b、162cのうち外側の側面下地層161c、162cは、Cuを含むことができ、スパッタ(Sputter)工法によって形成されることができる。
図5は図2のB方向から内部を投影して示す上部平面図である。
図5を参照すると、タンタルキャパシタ120のタンタルワイヤー121は、モールディング部150の長さ方向の第1側面に露出して陽極端子161と電気的に連結されることができ、陽極端子161と積層セラミックキャパシタ110の第1外部電極131は連結導体部のうち一つである連結導体部141を通じて連結されることができる。
また、タンタルキャパシタの本体部122は、モールディング部150の長さ方向の第2側面に配置された陰極端子162と電気的に連結されることができ、陰極端子162と積層セラミックキャパシタ110の第2外部電極132は上記連結導体部のうち他の一つである連結導体部142を通じて連結されることができる。
陽極端子161及び陰極端子162は、それぞれ信号の入力端子及び接地端子として機能することができるが、これに制限されない。
図6は連結導体部の一実施例を示す平面図である。
図6を参照すると、連結導体部142は、絶縁シート140の一端に露出する引出部142a、及び引出部142aから第1方向に延長されて形成される第1延長部142b及び第2延長部142cを含むことができる。
第1延長部142bにはタンタルキャパシタ120が配置されることができ、第2延長部142cには積層セラミックキャパシタ110が配置されることができる。
図面に示されてはいないが、積層セラミックキャパシタ110の外部電極間の電気的なショートを防止するために、第2延長部142cは、第1延長部142bより短く形成されることができる。
また、第2延長部142cが形成されなくてもよく、積層セラミックキャパシタ110の第2外部電極132は引出部142aに配置されてもよい。
これに制限されないが、第1延長部142bとタンタルキャパシタ120、及び第2延長部142cまたは引出部142aと積層セラミックキャパシタ110の第2外部電極132は伝導性ペーストによって接着されることができる。
上記伝導性ペーストは、連結導体部とタンタルキャパシタ、及び連結導体部と積層セラミックキャパシタの電気的連結を確保し、タンタルキャパシタ及び積層セラミックキャパシタが絶縁シートに装着されるように接着(ボンディング)する役割を行うことができる。
また、上記伝導性ペーストによって連結導体部とタンタルキャパシタ、及び連結導体部と積層セラミックキャパシタが堅固に密着されて接着抵抗が減少することができる。これにより、積層セラミックキャパシタの低いESR特性を効率的に具現することができる。
連結導体部142の第2延長部142cまたは引出部142aは積層セラミックキャパシタ110の外部電極のうち第2外部電極132と連結されることができる。
連結導体部142の引出部142aは、モールディング部150の長さ方向の第2側面に引出されて、モールディング部150の長さ方向の第2側面に形成される陰極端子162と連結されることができる。
タンタルキャパシタ120のタンタルワイヤー121は直接モールディング部150の長さ方向の第1側面に引出されることができ、積層セラミックキャパシタ110の第1外部電極131は伝導性ペーストを通じてモールディング部150の長さ方向の第1側面に引出されてモールディング部150の長さ方向の第1側面に形成される陽極端子161と連結されることができる。
本実施形態によると、第1延長部142bと第2延長部142cは互いに離れてタンタルキャパシタと積層セラミックキャパシタのショートを防止することができる。
図7は連結導体部の他の実施例を示す平面図である。
図7を参照すると、連結導体部141、142は、絶縁シート140の一端に露出し、タンタルキャパシタ120が配置される第1連結導体部142d、及び絶縁シート140の両端にそれぞれ露出し、互いに離れて配置され、積層セラミックキャパシタ110が配置される一対の第2連結導体部141e、142eを含むことができる。
タンタルキャパシタ120の本体部122は第1連結導体部142dと連結され、積層セラミックキャパシタ110の第1外部電極131及び第2外部電極132は一対の第2連結導体部141e、142eとそれぞれ連結されることができる。
タンタルキャパシタ120の本体部122、及び積層セラミックキャパシタ110の第1外部電極131及び第2外部電極132は、連結導体部141、142と直接連結されることができるが、伝導性ペーストによって連結されることもできる。
第1連結導体部142d及び一対の第2連結導体部141e、142eは、モールディング部150の長さ方向の側面に露出し、陽極端子161または陰極端子162と連結されることができる。
また、タンタルキャパシタ120の本体部122及び積層セラミックキャパシタ110の第1外部電極131及び第2外部電極132は、モールディング部150の長さ方向の側面に露出する伝導性ペーストと連結されることができる。
本実施例によると、第1連結導体部142dと一対の第2連結導体部141e、142eを分離して形成することにより、タンタルキャパシタと積層セラミックキャパシタのショートを防止することができる。
上述の実施例によると、タンタルキャパシタと積層セラミックキャパシタが独立的に並列連結されることができる。
タンタルキャパシタと積層セラミックキャパシタの連結は、電極部分を化学的にエッチングした後、伝導性ペーストによって行われることができる。
図8は本発明の第2実施形態による複合電子部品を概略的に示す斜視図である。
図8を参照すると、本発明の第2実施形態による複合電子部品において、積層セラミックキャパシタ210はタンタルキャパシタ220の上部に結合されることができる。
即ち、絶縁シート240の上部に、タンタルキャパシタ220と、その上部に配置される積層セラミックキャパシタ210と、が結合した複合体230を配置させることができる。
積層セラミックキャパシタ210がタンタルキャパシタ220の上部に結合されることにより、上記複合電子部品を基板に実装する際、アコースティックノイズ(acoustic noise)の低減効果により優れる。
タンタルキャパシタ220は、特に制限されないが、例えば、内部リードフレームがない構造のタンタルキャパシタが用いられることができる。
また、内部リードフレームがない構造でありながら、タンタル表面に陽極酸化法を用いて酸化タンタル(Ta)を形成し、この酸化タンタルを誘電体にしてその上に伝導性高分子層を配置させた構造を有するタンタルキャパシタ220が用いられることができる。
積層セラミックキャパシタ110とタンタルキャパシタ120は並列連結される。
本発明の第2実施形態による複合電子部品は、複合体230を覆うように配置されたモールディング部250を含む。
図9は本発明の第3実施形態による複合電子部品を概略的に示す斜視図である。
図9を参照すると、本発明の第3実施形態による複合電子部品において、積層セラミックキャパシタ310はタンタルキャパシタ320の下部に結合されることができる。
即ち、絶縁シート340の上部に、積層セラミックキャパシタ310と、その上部にタンタルキャパシタ320と、が結合した複合体330を配置させることができる。
積層セラミックキャパシタ310がタンタルキャパシタ320の下部に結合されることにより、上記複合電子部品を基板に実装する際、電流ループがより短くなるため、上記複合電子部品のESLをさらに減少させることができる。
タンタルキャパシタ320は、特に制限されないが、例えば、内部リードフレームがない構造のタンタルキャパシタが用いられることができる。
また、内部リードフレームがない構造でありながら、タンタル表面に陽極酸化法を用いて酸化タンタル(Ta)を形成し、この酸化タンタルを誘電体にしてその上に伝導性高分子層を配置させた構造を有するタンタルキャパシタ320が用いられることもできる。
積層セラミックキャパシタ310とタンタルキャパシタ320は並列連結される。
本発明の第3実施形態による複合電子部品は、複合体330を覆うように配置されたモールディング部350を含む。
図10は本発明の実施例及び比較例による時間に対する出力電圧(Output Voltage)を示すグラフである。
図10を参照すると、本発明の実施例の場合、電圧リップル(Voltage Ripple)がタンタルキャパシタのみを適用した比較例に比べて大きく減少し、積層セラミックキャパシタのみを用いた場合の比較例とほぼ類似することが分かる。
図11は本発明の一実施形態による複合電子部品において、積層セラミックキャパシタ及びタンタルキャパシタの体積比によるESRに対する電圧リップル(Voltage Ripple、ΔV)を示すグラフである。
図11を参照すると、本発明の実施例において、上記タンタルキャパシタと積層セラミックキャパシタの結合体積比が5:5〜7:3である場合、等価直列抵抗(ESR、Equivalent Series Resistance)及び電圧リップル(ΔV、Voltage Ripple)の値が低く、高容量電子部品を具現できることが分かる。
即ち、タンタルキャパシタのみを適用した比較例の場合は電圧リップル(Voltage Ripple)が34mVであるのに対し、本発明の実施例の場合は積層セラミックキャパシタのみを用いた場合の比較例(電圧リップルが7mV)と類似した9mVに減少することが分かる。
本発明の他の実施形態によると、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとを含むことで上記電源を安定化させる電源安定化部と、上記電源のリップル(Ripple)をバイパスする接地端子と、を含み、上記電源安定化部は上記供給される電源のリップル(Ripple)を減少させる複合電子部品が提供される。
本発明の他の実施形態による複合電子部品とは、電力管理部(PMIC、Power Management IC)と接続されて電源を安定化させる複数個のインダクタ及びキャパシタのうち一部の部品であるキャパシタの代わりに用いることができる積層セラミックキャパシタとタンタルキャパシタを一つの部品に複合した電子部品を意味することができる。
本発明の他の実施形態によると、上記複合電子部品は、上記電力管理部(PMIC、Power Management IC)によって変換された電源の供給を受けて安定化させる電源安定化部のうちキャパシタを一つの複合部品として形成したが、これに制限されない。
上記複合電子部品は、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとを含むことで上記電源を安定化させる電源安定化部と、上記電源のリップル(Ripple)をバイパスする接地端子と、を含む。
図12は駆動電源が必要な所定の端子にバッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示す図面である。
図12を参照すると、上記駆動電源供給システムは、バッテリー400、第1電源安定化部500、電力管理部600、及び第2電源安定化部700を含むことができる。
バッテリー400は電力管理部600に電源を供給することができる。ここで、バッテリー400が電力管理部600に供給する電源を第1電源と定義する。
第1電源安定化部500は、第1電源V1を安定化させ、安定化された第1電源を電力管理部に供給することができる。具体的には、第1電源安定化部500は、バッテリー400及び電力管理部600の連結端子と接地との間に形成されたキャパシタC1を含むことができる。キャパシタC1は第1電源に含まれたリップルを減少させることができる。
また、キャパシタC1は電荷を充電することができる。なお、電力管理部600が瞬間的に大きな電流を消費する場合、キャパシタC1は、充電された電荷を放電させることにより、電力管理部600の電圧変動を抑制することができる。
本発明の一実施形態によると、キャパシタC1の代わりに積層セラミックキャパシタ110とタンタルキャパシタ120とが結合された複合体130を含む複合電子部品が用いられることができる。
電力管理部600は、電子機器に提供される電力をその電子機器に適するように変換させ、電力を分配、充電及び制御する役割を行う。これにより、電力管理部600は、一般的にDC/DCコンバーターを備えることができる。
また、電力管理部600は、電力管理回路(PMIC、Power Management Integrated Circuit)で具現されることができる。
電力管理部600は、第1電源V1を第2電源V2に変換することができる。
第2電源安定化部700は、第2電源V2を安定化させ、安定化された第2電源を出力端Vddに伝達することができる。出力端Vddには、電力管理部600から駆動電源の供給を受けるICなどのアクティブ素子が連結されることができる。
具体的には、第2電源安定化部700は、電力管理部600及び出力端Vddの連結端子と接地との間に形成されたキャパシタC2を含むことができる。
第2電源安定化部700は、第2電源V2に含まれたリップルを減少させることができる。
また、第2電源安定化部700は、電源を出力端Vddに安定的に供給することができる。
本発明の一実施形態によると、キャパシタC2の代わりに積層セラミックキャパシタ110とタンタルキャパシタ120とが結合した複合体130を含む複合電子部品が用いられることができる。
下表1は複合電子部品におけるタンタルキャパシタと積層セラミックキャパシタの体積比(タンタルキャパシタの体積:積層セラミックキャパシタの体積)による静電容量、ESR(Equivalent Series Resistance)、及び電圧リップル(Voltage Ripple、ΔV)の特性を判定した結果を示す。
Figure 0006512511
上記表1を参照すると、サンプル1及び2は、複合電子部品の結合体積比において、上記タンタルキャパシタが9を超過する場合で、等価直列抵抗(ESR、Equivalent Series Resistance)が上昇することを確認できる。
電源端に用いられるキャパシタの場合、等価直列抵抗(ESR)の値が30mΩを超過する場合、電圧リップル及び放射ノイズが増加し、電源効率が低下するという問題が発生する可能性がある。
サンプル11及び12は、結合体積比において、タンタルキャパシタが2未満である場合で、アコースティックノイズの減少効果が大きく現れないことを確認できる。
サンプル3から10は、本発明の実施例であり、上記タンタルキャパシタと積層セラミックキャパシタの結合体積比が9:1〜2:8である場合で、等価直列抵抗(ESR、Equivalent Series Resistance)の値が低く、アコースティックノイズの改善効果に優れた複合電子部品を具現することができる。
<複合電子部品の実装基板>
図13は図2の複合電子部品が印刷回路基板に実装された形状を示す斜視図である。
図13を参照すると、本発明のさらに他の実施形態による複合電子部品の実装基板800は、上部に電極パッド821、822を有する印刷回路基板810、印刷回路基板810上に設置された複合電子部品100、及び電極パッド821、822と複合電子部品100を連結するはんだ830を含む。
本実施形態による複合電子部品の実装基板800は、複合電子部品100が実装される印刷回路基板810、及び印刷回路基板810の上面に形成された2つ以上の電極パッド821、822を含む。
電極パッド821、822は、上記複合電子部品の陽極端子161及び陰極端子162とそれぞれ連結される第1電極パッド821及び第2電極パッド822を含む。
このとき、複合電子部品の陽極端子161及び陰極端子162は、それぞれ第1電極パッド821及び第2電極パッド822上に接触されるように位置した状態で、はんだ830によって印刷回路基板810と電気的に連結されることができる。
<電源安定化ユニット>
図14は本発明の一実施例による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示す図面である。
本発明の他の実施形態によると、バッテリー400、バッテリー400から供給された電源を安定化させる第1電源安定化部500、第1電源安定化部500から提供された電源をスイッチング動作を通じて変換する電力管理部600、及び電力管理部600から提供された電源を安定化させる第2電源安定化部700を含み、第1電源安定化部500または第2電源安定化部700は、複数の誘電体層、及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとが結合した複合電子部品を含み、上記複合電子部品は、上記供給された電源のリップル(Ripple)を減少させる複合電子部品を含む電源安定化ユニットが提供される。
図14を参照すると、上記電源安定化ユニットは、バッテリー400、バッテリー400から供給された電源を安定化させる第1電源安定化部500、第1電源安定化部500から提供された電源をスイッチング動作を通じて変換する電力管理部600、及び電力管理部600から提供された電源を安定化させる第2電源安定化部700を含むことができる。
このとき、電力管理部600は、1次側及び2次側が互いに絶縁されるトランスフォーマ、上記トランスフォーマの1次側に位置し、上記第1電源安定化部から提供された電源をスイッチングするスイッチ部、上記スイッチ部のスイッチング動作を制御するPWM IC、及び上記トランスフォーマの2次側に位置し、上記変換された電源を整流する整流部を含むことができる。
即ち、電力管理部600は、第1電源安定化部500から提供された電源、例えば、第1電圧V1をスイッチ部のスイッチング動作を通じて第2電圧V2に変換することができる。このとき、電力管理部600の構成のうちPWM ICは、第1電圧V1を第2電圧V2に変換することができるように、上記スイッチ部のスイッチング動作を制御することができる。
その後、第2電圧V2は、上記整流部、例えば、ダイオード素子D1を通じて整流されて第2電源安定化部700に提供されることができる。
一方、第1電源安定化部500または第2電源安定化部700は、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含むタンタルキャパシタとが結合した複合体を含む複合電子部品であることができる。また、上記複合電子部品は、上記供給された第2電圧V2のリップルを減少させることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
100 複合電子部品
110、210、310 積層セラミックキャパシタ
120、220、320 タンタルキャパシタ
130、230、330 複合体
111 セラミック本体
121 タンタルワイヤー
122 タンタルキャパシタの本体部
131 第1外部電極
132 第2外部電極
140、240、340 絶縁シート
141、142 連結導体部
150、250、350 モールディング部
161 陽極端子
162 陰極端子
170 絶縁層
400 バッテリー
500 第1電源安定化部
600 電力管理部
700 第2電源安定化部
800 実装基板
810 印刷回路基板
821、822 電極パッド
830 はんだ

Claims (18)

  1. 絶縁シートと、
    前記絶縁シートの上面及び下面のいずれか一つ以上に配置された連結導体部と、
    前記絶縁シートの上面に配置され、複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び前記セラミック本体の外周面に配置された第1及び第2外部電極を含む積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含むタンタルキャパシタとが結合した複合体と、
    前記複合体を覆うように配置されたモールディング部と、
    前記モールディング部の長さ方向の第1側面及び下面に配置され、前記タンタルワイヤー及び前記第1外部電極と連結された陽極端子と、
    前記モールディング部の長さ方向の第2側面及び下面に配置され、前記タンタルキャパシタの本体部及び前記第2外部電極と連結された陰極端子と、を含み、
    前記タンタルワイヤーは、前記モールディング部の長さ方向の第1側面に露出し、
    前記連結導体部は、前記タンタルキャパシタの本体部と連結され前記モールディング部の長さ方向の第2側面に露出する第1連結導体部と、それぞれ前記積層セラミックキャパシタの前記第1及び第2外部電極と連結され前記モールディング部の長さ方向の第1側面及び第2側面に露出する第2連結導体部と、を含む、複合電子部品。
  2. 前記連結導体部は、前記第1及び第2外部電極とそれぞれ連結される、請求項に記載の複合電子部品。
  3. 前記陽極端子と前記第1外部電極は前記連結導体部を通じて連結される、請求項1または2に記載の複合電子部品。
  4. 前記陰極端子と前記第2外部電極は前記連結導体部を通じて連結される、請求項1から3のいずれか1項に記載の複合電子部品。
  5. 前記連結導体部は、前記モールディング部の長さ方向の第2側面に露出する引出部と、前記引出部から第1方向に延長されて配置された第1延長部及び第2延長部と、を含む、請求項1から4のいずれか1項に記載の複合電子部品。
  6. 前記第2延長部は、前記第1延長部より短く形成される、請求項に記載の複合電子部品。
  7. 前記連結導体部と前記タンタルキャパシタ、及び前記連結導体部と前記積層セラミックキャパシタは導電性ペーストで連結される、請求項1から6のいずれか1項に記載の複合電子部品。
  8. 前記陽極端子及び前記陰極端子は、下面下地層と、前記下面下地層と連結された側面下地層と、前記下面下地層及び側面下地層を覆うように配置されためっき層と、を含む、請求項1から7のいずれか1項に記載の複合電子部品。
  9. 前記下面下地層はエッチングによって形成される、請求項に記載の複合電子部品。
  10. 前記側面下地層は蒸着によって形成される、請求項8または9に記載の複合電子部品。
  11. 前記積層セラミックキャパシタは、前記タンタルキャパシタの側面、上面及び下面のいずれか一つ以上に結合する、請求項1から10のいずれか1項に記載の複合電子部品。
  12. 前記積層セラミックキャパシタと前記タンタルキャパシタの間には絶縁層が配置される、請求項1から11のいずれか1項に記載の複合電子部品。
  13. 前記タンタルキャパシタと前記積層セラミックキャパシタの結合体積比(タンタルキャパシタ:積層セラミックキャパシタ)は2:8〜9:1である、請求項1から12のいずれか1項に記載の複合電子部品。
  14. 入力される入力信号の周波数に対する等価直列抵抗(ESR、Equivalent Series Resistance)のグラフにおいて、自己共振周波数(SRF、Self Resonant Frequency)を基準に以前または以後の周波数領域のうち少なくとも一つの領域において等価直列抵抗(ESR、Equivalent Series Resistance)の変曲点が発生する、請求項1から13のいずれか1項に記載の複合電子部品。
  15. 電力管理部によって変換された電源の供給を受ける入力端子と、
    複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び前記セラミック本体の外周面に配置された第1及び第2外部電極を含む積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体部を含むタンタルキャパシタとを含むことで前記電源を安定化させる電源安定化部と、
    前記電源のリップル(Ripple)をバイパスする接地端子と、を含み、
    前記電源安定化部は、前記供給された電源のリップル(Ripple)を減少させ
    前記電源安定化部は、
    絶縁シートと、
    前記絶縁シートの上面及び下面のいずれか一つ以上に配置された連結導体部と、
    前記積層セラミックキャパシタと、前記タンタルキャパシタとが結合した複合体を覆うように配置されたモールディング部と、
    前記モールディング部の長さ方向の第1側面及び下面に配置され、前記タンタルワイヤー及び前記第1外部電極と連結された陽極端子と、
    前記モールディング部の長さ方向の第2側面及び下面に配置され、前記タンタルキャパシタの本体部及び前記第2外部電極と連結された陰極端子と、をさらに含み、
    前記タンタルワイヤーは、前記モールディング部の長さ方向の第1側面に露出し、
    前記連結導体部は、前記タンタルキャパシタの本体部と連結され前記モールディング部の長さ方向の第2側面に露出する第1連結導体部と、それぞれ前記積層セラミックキャパシタの前記第1及び第2外部電極と連結され前記モールディング部の長さ方向の第1側面及び第2側面に露出する第2連結導体部と、を含む、複合電子部品。
  16. 上部に電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された請求項1から15のいずれか1項に記載の複合電子部品と、
    前記電極パッドと前記複合電子部品を連結するはんだと、を含む、複合電子部品の実装基板。
  17. バッテリーと、
    前記バッテリーから供給された電源を安定化させる第1電源安定化部と、
    前記第1電源安定化部から提供された電源をスイッチング動作を通じて変換する電力管理部と、
    前記電力管理部から提供された電源を安定化させる第2電源安定化部と、を含み、
    前記第1電源安定化部または前記第2電源安定化部は、複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び前記セラミック本体の外周面に配置された第1及び第2外部電極を含む積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体を含むタンタルキャパシタとが結合した複合電子部品を含み、前記複合電子部品は、前記供給された電源のリップル(Ripple)を減少させ、
    前記複合電子部品は、
    絶縁シートと、
    前記絶縁シートの上面及び下面のいずれか一つ以上に配置された連結導体部と、
    前記複合電子部品を覆うように配置されたモールディング部と、
    前記モールディング部の長さ方向の第1側面及び下面に配置され、前記タンタルワイヤー及び前記第1外部電極と連結された陽極端子と、
    前記モールディング部の長さ方向の第2側面及び下面に配置され、前記タンタルキャパシタの本体部及び前記第2外部電極と連結された陰極端子と、をさらに含み、
    前記タンタルワイヤーは、前記モールディング部の長さ方向の第1側面に露出し、
    前記連結導体部は、前記タンタルキャパシタの本体部と連結され前記モールディング部の長さ方向の第2側面に露出する第1連結導体部と、それぞれ前記積層セラミックキャパシタの前記第1及び第2外部電極と連結され前記モールディング部の長さ方向の第1側面及び第2側面に露出する第2連結導体部と、を含む、電源安定化ユニット。
  18. 前記電力管理部は、
    1次側及び2次側が互いに絶縁されるトランスフォーマと、
    前記トランスフォーマの1次側に位置し、前記第1電源安定化部から提供された電源をスイッチングするスイッチ部と、
    前記スイッチ部のスイッチング動作を制御するPWM ICと、
    前記トランスフォーマの2次側に位置し、前記変換された電源を整流する整流部と、を含む、請求項17に記載の電源安定化ユニット。
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