JP2016025347A - 複合電子部品、その実装基板及びこれを含む電源安定化ユニット - Google Patents

複合電子部品、その実装基板及びこれを含む電源安定化ユニット Download PDF

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Abstract

【課題】本発明は、複合電子部品、その実装基板及びこれを含む電源安定化ユニットに関する。【解決手段】本発明は、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果に優れ、低いＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）／ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）、向上したＤＣ−ｂｉａｓ特性、及び薄いチップの厚さを有する積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含む複合電子部品に関する。【選択図】図２

Description

本発明は、複数の受動素子を備えた複合電子部品に関する。
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充電または放電させる役割をするチップ形態のコンデンサである。
このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。
このとき、上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。
このような振動は、積層セラミックキャパシタの外部電極と連結されたはんだを通じて上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響放射面となり、雑音となる振動音を発生させる。
上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。
そのため、上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形態の製品が研究されている。
しかし、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果により優れた製品に対する研究はさらに必要な実情にある。
特開１９９７−３２６３３４号公報
本発明は、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果に優れた複合電子部品を提供することを目的の一つとする。
また、本発明は、低いＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）／ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）、向上したＤＣ−ｂｉａｓ特性及び薄いチップの厚さを有する複合電子部品を提供することを目的の一つとする。
本発明の一実施形態によると、積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含み、入力される入力信号の周波数に対する等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）のグラフにおいて、自己共振周波数（ＳＲＦ、Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）を基準に以前または以後の周波数領域のうち少なくとも一つの領域において等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の変曲点が発生する複合電子部品が提供される。
本発明の他の実施形態によると、絶縁シートと、上記絶縁シートの上面及び下面のいずれか一つ以上に配置された連結導体部と、上記絶縁シートの上面に配置され、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び上記セラミック本体の外周面に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含むタンタルキャパシタとが結合した複合体と、上記複合体を覆うように配置されたモールディング部と、上記モールディング部の長さ方向の第１側面及び下面に配置され、上記タンタルワイヤー及び上記第１外部電極と連結された陽極端子と、及び上記モールディング部の長さ方向の第２側面及び下面に配置され、上記タンタルキャパシタの本体部及び上記第２外部電極と連結された陰極端子と、を含む複合電子部品が提供される。
本発明の他の実施形態によると、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体部からなるタンタルキャパシタとを含むことで上記電源を安定化させる電源安定化部と、上記電源のリップル（Ｒｉｐｐｌｅ）をバイパスする接地端子と、を含み、上記電源安定化部は、上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品が提供される。
本発明のさらに他の実施形態によると、上部に電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記複合電子部品と、上記電極パッドと上記複合電子部品を連結するはんだと、を含む複合電子部品の実装基板が提供される。
本発明のさらに他の実施形態によると、バッテリーと、上記バッテリーから供給された電源を安定化させる第１電源安定化部と、上記第１電源安定化部から提供された電源をスイッチング動作を通じて変換する電力管理部と、上記電力管理部から提供された電源を安定化させる第２電源安定化部と、を含み、上記第１電源安定化部または第２電源安定化部は、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとが結合した複合電子部品を含み、上記複合電子部品は、上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる電源安定化ユニットが提供される。
本発明の開示により、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果に優れた複合電子部品が提供されることができる。
また、本発明の開示により、高容量を具現することができ、低いＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）／ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）、向上したＤＣ−ｂｉａｓ特性、及び薄いチップの厚さを有する複合電子部品が提供されることができる。
本発明の一実施形態による複合電子部品及び他の比較例による周波数に対する等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）を示すグラフである。 本発明の一実施形態による複合電子部品及び他の比較例による周波数に対するインピーダンスを示すグラフである。 本発明の第１実施形態による複合電子部品の端子電極及びモールディング部を投影して示す斜視図である。 図２のＡ方向から見た側面図である。 図３のＣ１及びＣ２領域の拡大図である。 図２のＢ方向から内部を投影して示す上部平面図である。 連結導体部の一実施例を示す平面図である。 連結導体部の他の実施例を示す平面図である。 本発明の第２実施形態による複合電子部品を概略的に示す斜視図である。 本発明の第３実施形態による複合電子部品を概略的に示す斜視図である。 本発明の実施例及び比較例による時間に対する出力電圧（Ｏｕｔｐｕｔ Ｖｏｌｔａｇｅ）を示すグラフである。 本発明の一実施形態による複合電子部品において、積層セラミックキャパシタ及びタンタルキャパシタの体積比によるＥＳＲに対する電圧リップル（Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ、ΔＶ）を示すグラフである。 駆動電源が必要な所定の端子にバッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示す図面である。 図２の複合電子部品が印刷回路基板に実装された形状を示す斜視図である。 本発明の一実施例による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示す図面である。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。
＜複合電子部品＞
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。
図１ａは本発明の一実施形態による複合電子部品及び他の比較例による周波数に対する等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）を示すグラフであり、図１ｂは本発明の一実施形態による複合電子部品及び他の比較例による周波数に対するインピーダンスを示すグラフである。
図１ａ及び図１ｂを参照すると、本発明の一実施形態による複合電子部品は、入力される入力信号の周波数に対する等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）及びインピーダンスのグラフにおいて、自己共振周波数（ＳＲＦ、Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）を基準に以前または以後の周波数領域のうち少なくとも一つの領域に等価直列抵抗（ＥＳＲ）及びインピーダンスの変曲点が発生する。
即ち、本発明の一実施形態によると、周波数に対するインピーダンスのグラフにおいて、低周波領域ではタンタルキャパシタのインピーダンスが示され、高周波領域では積層セラミックキャパシタのインピーダンスが示される。
これにより、入力される入力信号の周波数に対する等価直列抵抗（ＥＳＲ）及びインピーダンスグラフにおいて、自己共振周波数（ＳＲＦ、Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）を基準に以前または以後の周波数領域のうち少なくとも一つの領域に等価直列抵抗（ＥＳＲ）及びインピーダンスの変曲点が発生する。
上記等価直列抵抗（ＥＳＲ）及びインピーダンスの変曲点は、自己共振周波数（ＳＲＦ、Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）を基準に以前または以後の周波数領域のうち少なくとも一つの領域に発生することができ、以前及び以後の周波数領域全てにおいて発生することもできる。
上記等価直列抵抗（ＥＳＲ）及びインピーダンスの変曲点が自己共振周波数（ＳＲＦ、Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）を基準に以前または以後の周波数領域のうち少なくとも一つの領域に発生するため、本発明の一実施形態による複合電子部品は低いＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）を具現することができる。
本発明の一実施形態による複合電子部品は、積層セラミックキャパシタがタンタルキャパシタと結合した複合体を含む。
本発明の一実施形態によると、上記積層セラミックキャパシタとタンタルキャパシタが並列連結されることができる。
本発明の一実施形態によると、上記複合電子部品は、積層セラミックキャパシタとタンタルキャパシタが実装される絶縁シート、及び上記積層セラミックキャパシタとタンタルキャパシタを覆うように形成されたモールディング部を含む。
本発明の一実施形態によると、上記複合電子部品は、積層セラミックキャパシタ及び／またはタンタルキャパシタと電気的に連結された陽極端子及び陰極端子を含む。
本発明の一実施形態によると、上記複合電子部品は、リードフレームがないタンタルキャパシタの組立構造内に積層セラミックキャパシタを配置してタンタルキャパシタと積層セラミックキャパシタを並列連結することにより、高容量を具現することができる。
本発明の一実施形態によると、タンタルキャパシタと積層セラミックキャパシタの間には絶縁層が配置されることができ、上記絶縁層によって電気的なショートを防止することができる。
以下では、本発明の一実施形態による複合電子部品の具体的な構造についてより詳細に説明する。
図２は本発明の第１実施形態による複合電子部品の端子電極及びモールディング部を投影して示す斜視図である。
図２を参照すると、本発明の第１実施形態による複合電子部品は、絶縁シート１４０と、絶縁シート１４０の上面及び下面のいずれか一つ以上に配置された連結導体部１４１、１４２と、絶縁シート１４０の上面に配置され、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体１１１、及びセラミック本体１１１の外周面に配置された第１外部電極１３１及び第２外部電極１３２を含む積層セラミックキャパシタ１１０と、タンタル粉末を含み、一端部側にタンタルワイヤー１２１が配置された本体部１２２を含むタンタルキャパシタ１２０とが結合した複合体１３０と、を含む。
積層セラミックキャパシタ１１０としては、特に制限されないが、一般的に用いられる積層セラミックキャパシタが適用されることができる。
例えば、積層セラミックキャパシタ１１０は、複数の誘電体層、及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体１１１を含む。
また、積層セラミックキャパシタ１１０は、セラミック本体１１１の外周面に配置された第１外部電極１３１及び第２外部電極１３２を含む。
第１外部電極１３１及び第２外部電極１３２は、導電性金属を含む導電性ペーストによって形成されることができる。
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
本発明の一実施形態によると、一般の積層セラミックキャパシタと異なって、第１外部電極１３１及び第２外部電極１３２上にニッケル／スズ（Ｎｉ／Ｓｎ）のめっき層を配置しなくてもよい。
上記複合電子部品は、後述の通り、絶縁シート１４０の上面に配置された積層セラミックキャパシタ１１０とタンタルキャパシタ１２０を含む複合体１３０を覆うように配置されたモールディング部１５０を含むため、積層セラミックキャパシタ１１０の第１外部電極１３１及び第２外部電極１３２上にめっき層を形成する必要がない。
これにより、積層セラミックキャパシタ１１０のセラミック本体１１１の内部にめっき液が浸透して信頼性が低下するという問題がない。
本発明の一実施形態によると、タンタルキャパシタ１２０は、本体部１２２及びタンタルワイヤー１２１を含み、タンタルワイヤー１２１は長さ方向の一部が露出するように本体部１２２の内部に埋設されることができる。
これに制限されないが、タンタルキャパシタ１２０の本体部１２２は、陽極体、誘電体層、固体電解質層、カーボン層、及び陰極層を含むことができる。
上記陽極体は、タンタル材質を用いて形成され、タンタル粉末の多孔質焼結体からなることができる。
上記陽極体の表面には誘電体層が形成されることができる。上記誘電体層は、上記陽極体の表面が酸化されて形成されることができる。例えば、上記誘電体層は、上記陽極体をなすタンタルの酸化物である酸化タンタル（Ｔａ２Ｏ５）からなる誘電体で構成され、上記陽極体の表面上に所定の厚さで形成されることができる。
また、上記誘電体層の表面上には固体電解質層が形成されることができる。上記固体電解質層は導電性高分子を含むことができる。
上記固体電解質層は、導電性高分子で形成される場合、化学重合法または電解重合法によって上記誘電体層の表面に形成されることができる。上記導電性高分子材料としては、導電性を有する高分子材料であれば特に限定されないが、例えば、ポリピロール、ポリチオフェン、ポリアニリンなどを含むことができる。
上記固体電解質層上には炭素を含むカーボン層が配置されることができる。
上記カーボン層は、カーボンペーストで形成されることができ、天然黒鉛やカーボンブラックなどの導電性炭素材料粉末をバインダーや分散剤などと混合した状態で、水中または有機溶剤中に分散させたカーボンペーストを上記固体電解質層上に塗布して形成することができる。
上記カーボン層上には陰極端子との電気的連結性を向上させるために、導電性金属を含む陰極層が配置されることができ、上記陰極層に含まれた導電性金属は銀（Ａｇ）であることができる。
上記タンタルキャパシタは、特に制限されないが、例えば、内部リードフレームがない構造のタンタルキャパシタが用いられることができる。
本発明の一実施形態によると、積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含む複合電子部品の構造により、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果に優れ、高容量を具現することができ、低いＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）／ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）、向上したＤＣ−ｂｉａｓ特性及び薄いチップの厚さを有することができる。
上記タンタルキャパシタは、高容量を具現することができ、優れたＤＣ−ｂｉａｓ特性、及び基板への実装時にアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）がまったく発生しないという特性を有する。
これに対し、上記タンタルキャパシタは、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が高いという問題がある。
一方、上記積層セラミックキャパシタは、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）及び等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低いという特性を有するが、タンタルキャパシタに比べてＤＣ−ｂｉａｓ特性がよくなく、高容量を具現することが困難であるという短所がある。
また、上記積層セラミックキャパシタは、チップの厚さが厚く、基板への実装時にアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）が発生するという問題がある。
しかし、本発明の一実施形態による複合電子部品は、積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含むため、タンタルキャパシタの短所である高い等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）を減少させることができる。
また、上記積層セラミックキャパシタの短所であるＤＣ−ｂｉａｓ特性の低下を改善させることができ、厚いチップの厚さを薄く具現することができる。
なお、基板への実装時にアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）が発生する積層セラミックキャパシタと、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）がまったく発生しないタンタルキャパシタを一定の体積比で結合することにより、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果に優れることができる。
さらに、上記複合電子部品において、上記積層セラミックキャパシタの外部電極上にめっき層を形成しないため、めっき液の浸透による信頼性の低下の問題がない。
本発明の一実施形態によると、タンタルキャパシタ１２０と積層セラミックキャパシタ１１０の結合体積比（タンタルキャパシタ：積層セラミックキャパシタ）は２：８〜９：１であることができる。
タンタルキャパシタ１２０と積層セラミックキャパシタ１１０の結合体積比（タンタルキャパシタ：積層セラミックキャパシタ）が２：８〜９：１を満たすように調節することにより、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の値が低く、アコースティックノイズの改善効果に優れた複合電子部品を具現することができる。
より好ましくは、上記タンタルキャパシタと積層セラミックキャパシタの結合体積比は５：５〜７：３の比率で結合することができる。
上記結合体積比において、タンタルキャパシタが５未満である場合は高容量の電子部品を具現することができず、７を超過する場合は等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）及び電圧リップル（ΔＶ、Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ）の値が上昇しかねない。
本発明の第１実施形態によると、複合体１３０において、積層セラミックキャパシタ１１０はタンタルキャパシタ１２０の側面に結合することができる。
積層セラミックキャパシタ１１０とタンタルキャパシタ１２０を結合する方法は、特に制限されないが、タンタルキャパシタ１２０の側面に接着剤を塗布して結合することができる。
積層セラミックキャパシタ１１０とタンタルキャパシタ１２０は並列連結されることができる。
本発明の一実施形態によると、図２に示されているように、積層セラミックキャパシタ１１０及びタンタルキャパシタ１２０は絶縁シート１４０上に配置されることができる。
絶縁シート１４０は、絶縁特性を示すものであれば特に制限されず、セラミック系材料などの絶縁性材料を用いて製作されることができる。
絶縁シート１４０の上面及び下面のいずれか一つ以上には連結導体部１４１、１４２が配置されることができる。
連結導体部１４１、１４２は、後述の通り、導電性金属を含んでモールディング部外部の陽極及び陰極端子と内部の複合体を電気的に連結することができるものであればその形態は特に制限されない。
例えば、図２に示されているように、連結導体部１４１、１４２は、金属パッドの形状であることができるが、これに制限されない。
また、連結導体部１４１、１４２は、導電性金属として銅（Ｃｕ）を含むことができるが、これに制限されない。
連結導体部１４１、１４２は、後述の通り、積層セラミックキャパシタ１１０の第１外部電極１３１及び第２外部電極１３２とそれぞれ連結されることができる。
また、陽極端子と積層セラミックキャパシタ１１０の第１外部電極、及び陰極端子と積層セラミックキャパシタ１１０の第２外部電極が連結導体部１４１、１４２を通じて連結されることができる。
なお、タンタルキャパシタ１２０の本体部１２２と陰極端子も連結導体部１４２を通じて連結されることができるが、これに制限されない。
積層セラミックキャパシタ１１０とタンタルキャパシタ１２０の間には絶縁層１７０が配置されることができ、絶縁層１７０によって複合電子部品内に配置された各素子の電気的なショートを防止することができる。
モールディング部１５０は、積層セラミックキャパシタ１１０とタンタルキャパシタ１２０、及び積層セラミックキャパシタとタンタルキャパシタが配置された絶縁シート１４０の上面を覆うように形成される。
モールディング部１５０は、積層セラミックキャパシタ１１０とタンタルキャパシタ１２０が外部環境から保護されるようにし、主にエポキシまたはシリカ系のＥＭＣなどで構成されるが、本発明はこれに限定されない。
モールディング部１５０により、本発明の一実施形態による複合電子部品は、積層セラミックキャパシタ１１０とタンタルキャパシタ１２０とが結合した一つの部品として具現されることができる。
本発明の一実施形態によると、タンタルワイヤー１２１は、モールディング部１５０の長さ方向の第１側面に露出することができる。
タンタルキャパシタ１２０は、内部リードフレームがない構造のタンタルキャパシタであり、タンタルワイヤー１２１がモールディング部１５０の長さ方向の第１側面に露出することができるため、従来の構造に比べて容量を最大限に具現することができる。
一方、連結導体部１４１、１４２は、モールディング部１５０の長さ方向の両側面に露出することができる。
以下では、本発明の一実施形態による複合電子部品に含まれた積層セラミックキャパシタ及びタンタルキャパシタが端子電極と連結される構造を説明するが、本発明はこれに制限されない。
図３は図２のＡ方向から見た側面図であり、図４は図３のＣ１及びＣ２領域の拡大図である。
図３及び図４を参照すると、端子電極は陽極端子１６１及び陰極端子１６２を含むことができる。
陽極端子１６１は、モールディング部１５０の長さ方向の第１側面及び下面の一部に配置され、タンタルワイヤー１２１及び積層セラミックキャパシタ１１０の第１外部電極１３１と連結される。また、陰極端子１６２は、モールディング部１５０の長さ方向の第２側面及び下面の一部に配置され、タンタルキャパシタ１２０の本体部１２２及び積層セラミックキャパシタ１１０の第２外部電極１３２と連結されることができる。
陽極端子１６１と積層セラミックキャパシタ１１０の第１外部電極１３１は連結導体部のうち一つである連結導体部１４１を通じて連結されることができ、陰極端子１６２と積層セラミックキャパシタ１１０の第２外部電極１３２は連結導体部のうち他の一つである連結導体部１４２を通じて連結されることができる。
本発明の一実施形態によると、陽極端子１６１はモールディング部１５０の長さ方向の第１側面から絶縁シート１４０の下面の一部まで延長されるように形成されることができ、陰極端子１６２はモールディング部１５０の長さ方向の第２側面から絶縁シート１４０の下面の一部まで延長されるように形成されることができる。また、絶縁シート１４０の下面において陽極端子１６１と陰極端子１６２は互いに離れて形成されることができる。
陽極端子１６１はモールディング部１５０の長さ方向の第１側面に配置された陽極側面端子部Ａｓ及び絶縁シート１４０の下面に配置された陽極下面端子部Ａｂを含むことができ、陰極端子１６２はモールディング部１５０の長さ方向の第２側面に配置された陰極側面端子部Ｃｓ及び絶縁シート１４０の下面に配置された陰極下面端子部Ｃｂを含むことができる。
本発明の一実施形態によると、陽極端子１６１は、下面下地層１６１ａ、下面下地層１６１ａと連結された側面下地層１６１ｂ、１６１ｃ、及び下面下地層１６１ａと側面下地層１６１ｂ、１６１ｃを覆うように配置されためっき層１６１ｄ、１６１ｅを含むことができる。
また、陰極端子１６２は、下面下地層１６２ａ、下面下地層１６２ａと連結された側面下地層１６２ｂ、１６２ｃ、及び下面下地層１６２ａと側面下地層１６２ｂ、１６２ｃを覆うように配置されためっき層１６２ｄ、１６２ｅを含むことができる。
図３には下面下地層１６１ａ、１６２ａが一つの層に示され、側面下地層１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃが二つの層に示されているが、これに制限されず、多様な形態で配置されることができる。
陽極端子１６１及び陰極端子１６２は、Ｃｒ、Ｔｉ、Ｃｕ、Ｎｉ、Ｐｄ及びＡｕのうち少なくとも一つ以上を乾式蒸着（ｓｐｕｔｔｅｒ）、めっき、金属層の形成及びエッチングの工程によって形成されることができるが、これに制限されない。
また、陽極端子１６１及び陰極端子１６２は、下面端子部Ａｂ、Ｃｂを形成した後、下面端子部Ａｂ、Ｃｂと連結されるように側面端子部Ａｓ、Ｃｓを形成する方法で形成されることができる。
下面下地層１６１ａ、１６２ａは、エッチングによって形成されることができるが、これに制限されない。
下面下地層１６１ａ、１６２ａは、絶縁シート１４０の下面に配置され、絶縁シート１４０の下面に金属薄膜を塗布した後、陽極下面端子部Ａｂ及び陰極下面端子部Ｃｂを形成するために、エッチング工程を行ってパターンを形成することができる。
下面下地層１６１ａ、１６２ａは、特に制限されないが、例えば、銅（Ｃｕ）を含むことができる。
下面下地層１６１ａ、１６２ａが銅（Ｃｕ）を用いて形成される場合は、別途の工程によって形成される陽極側面端子部Ａｓ及び陰極下面端子部Ｃｂとの接続、及び電気伝導性に優れる。
一方、側面下地層１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃは、蒸着によって形成されることができ、例えば、スパッタ（Ｓｐｕｔｔｅｒ）工法によって行われることができる。
側面下地層１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃは、特に制限されないが、内側及び外側の二つの層で構成されることができる。
側面下地層１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃのうち内側の側面下地層１６１ｂ、１６２ｂは、Ｃｒ及びＴｉのいずれか一つ以上を含み、スパッタ（Ｓｐｕｔｔｅｒ）工法によって形成されることができ、下面下地層１６１ａ、１６２ａと連結されることができる。
側面下地層１６１ｂ、１６１ｃ、１６２ｂ、１６２ｃのうち外側の側面下地層１６１ｃ、１６２ｃは、Ｃｕを含むことができ、スパッタ（Ｓｐｕｔｔｅｒ）工法によって形成されることができる。
図５は図２のＢ方向から内部を投影して示す上部平面図である。
図５を参照すると、タンタルキャパシタ１２０のタンタルワイヤー１２１は、モールディング部１５０の長さ方向の第１側面に露出して陽極端子１６１と電気的に連結されることができ、陽極端子１６１と積層セラミックキャパシタ１１０の第１外部電極１３１は連結導体部のうち一つである連結導体部１４１を通じて連結されることができる。
また、タンタルキャパシタの本体部１２２は、モールディング部１５０の長さ方向の第２側面に配置された陰極端子１６２と電気的に連結されることができ、陰極端子１６２と積層セラミックキャパシタ１１０の第２外部電極１３２は上記連結導体部のうち他の一つである連結導体部１４２を通じて連結されることができる。
陽極端子１６１及び陰極端子１６２は、それぞれ信号の入力端子及び接地端子として機能することができるが、これに制限されない。
図６は連結導体部の一実施例を示す平面図である。
図６を参照すると、連結導体部１４２は、絶縁シート１４０の一端に露出する引出部１４２ａ、及び引出部１４２ａから第１方向に延長されて形成される第１延長部１４２ｂ及び第２延長部１４２ｃを含むことができる。
第１延長部１４２ｂにはタンタルキャパシタ１２０が配置されることができ、第２延長部１４２ｃには積層セラミックキャパシタ１１０が配置されることができる。
図面に示されてはいないが、積層セラミックキャパシタ１１０の外部電極間の電気的なショートを防止するために、第２延長部１４２ｃは、第１延長部１４２ｂより短く形成されることができる。
また、第２延長部１４２ｃが形成されなくてもよく、積層セラミックキャパシタ１１０の第２外部電極１３２は引出部１４２ａに配置されてもよい。
これに制限されないが、第１延長部１４２ｂとタンタルキャパシタ１２０、及び第２延長部１４２ｃまたは引出部１４２ａと積層セラミックキャパシタ１１０の第２外部電極１３２は伝導性ペーストによって接着されることができる。
上記伝導性ペーストは、連結導体部とタンタルキャパシタ、及び連結導体部と積層セラミックキャパシタの電気的連結を確保し、タンタルキャパシタ及び積層セラミックキャパシタが絶縁シートに装着されるように接着（ボンディング）する役割を行うことができる。
また、上記伝導性ペーストによって連結導体部とタンタルキャパシタ、及び連結導体部と積層セラミックキャパシタが堅固に密着されて接着抵抗が減少することができる。これにより、積層セラミックキャパシタの低いＥＳＲ特性を効率的に具現することができる。
連結導体部１４２の第２延長部１４２ｃまたは引出部１４２ａは積層セラミックキャパシタ１１０の外部電極のうち第２外部電極１３２と連結されることができる。
連結導体部１４２の引出部１４２ａは、モールディング部１５０の長さ方向の第２側面に引出されて、モールディング部１５０の長さ方向の第２側面に形成される陰極端子１６２と連結されることができる。
タンタルキャパシタ１２０のタンタルワイヤー１２１は直接モールディング部１５０の長さ方向の第１側面に引出されることができ、積層セラミックキャパシタ１１０の第１外部電極１３１は伝導性ペーストを通じてモールディング部１５０の長さ方向の第１側面に引出されてモールディング部１５０の長さ方向の第１側面に形成される陽極端子１６１と連結されることができる。
本実施形態によると、第１延長部１４２ｂと第２延長部１４２ｃは互いに離れてタンタルキャパシタと積層セラミックキャパシタのショートを防止することができる。
図７は連結導体部の他の実施例を示す平面図である。
図７を参照すると、連結導体部１４１、１４２は、絶縁シート１４０の一端に露出し、タンタルキャパシタ１２０が配置される第１連結導体部１４２ｄ、及び絶縁シート１４０の両端にそれぞれ露出し、互いに離れて配置され、積層セラミックキャパシタ１１０が配置される一対の第２連結導体部１４１ｅ、１４２ｅを含むことができる。
タンタルキャパシタ１２０の本体部１２２は第１連結導体部１４２ｄと連結され、積層セラミックキャパシタ１１０の第１外部電極１３１及び第２外部電極１３２は一対の第２連結導体部１４１ｅ、１４２ｅとそれぞれ連結されることができる。
タンタルキャパシタ１２０の本体部１２２、及び積層セラミックキャパシタ１１０の第１外部電極１３１及び第２外部電極１３２は、連結導体部１４１、１４２と直接連結されることができるが、伝導性ペーストによって連結されることもできる。
第１連結導体部１４２ｄ及び一対の第２連結導体部１４１ｅ、１４２ｅは、モールディング部１５０の長さ方向の側面に露出し、陽極端子１６１または陰極端子１６２と連結されることができる。
また、タンタルキャパシタ１２０の本体部１２２及び積層セラミックキャパシタ１１０の第１外部電極１３１及び第２外部電極１３２は、モールディング部１５０の長さ方向の側面に露出する伝導性ペーストと連結されることができる。
本実施例によると、第１連結導体部１４２ｄと一対の第２連結導体部１４１ｅ、１４２ｅを分離して形成することにより、タンタルキャパシタと積層セラミックキャパシタのショートを防止することができる。
上述の実施例によると、タンタルキャパシタと積層セラミックキャパシタが独立的に並列連結されることができる。
タンタルキャパシタと積層セラミックキャパシタの連結は、電極部分を化学的にエッチングした後、伝導性ペーストによって行われることができる。
図８は本発明の第２実施形態による複合電子部品を概略的に示す斜視図である。
図８を参照すると、本発明の第２実施形態による複合電子部品において、積層セラミックキャパシタ２１０はタンタルキャパシタ２２０の上部に結合されることができる。
即ち、絶縁シート２４０の上部に、タンタルキャパシタ２２０と、その上部に配置される積層セラミックキャパシタ２１０と、が結合した複合体２３０を配置させることができる。
積層セラミックキャパシタ２１０がタンタルキャパシタ２２０の上部に結合されることにより、上記複合電子部品を基板に実装する際、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果により優れる。
タンタルキャパシタ２２０は、特に制限されないが、例えば、内部リードフレームがない構造のタンタルキャパシタが用いられることができる。
また、内部リードフレームがない構造でありながら、タンタル表面に陽極酸化法を用いて酸化タンタル（Ｔａ２Ｏ５）を形成し、この酸化タンタルを誘電体にしてその上に伝導性高分子層を配置させた構造を有するタンタルキャパシタ２２０が用いられることができる。
積層セラミックキャパシタ１１０とタンタルキャパシタ１２０は並列連結される。
本発明の第２実施形態による複合電子部品は、複合体２３０を覆うように配置されたモールディング部２５０を含む。
図９は本発明の第３実施形態による複合電子部品を概略的に示す斜視図である。
図９を参照すると、本発明の第３実施形態による複合電子部品において、積層セラミックキャパシタ３１０はタンタルキャパシタ３２０の下部に結合されることができる。
即ち、絶縁シート３４０の上部に、積層セラミックキャパシタ３１０と、その上部にタンタルキャパシタ３２０と、が結合した複合体３３０を配置させることができる。
積層セラミックキャパシタ３１０がタンタルキャパシタ３２０の下部に結合されることにより、上記複合電子部品を基板に実装する際、電流ループがより短くなるため、上記複合電子部品のＥＳＬをさらに減少させることができる。
タンタルキャパシタ３２０は、特に制限されないが、例えば、内部リードフレームがない構造のタンタルキャパシタが用いられることができる。
また、内部リードフレームがない構造でありながら、タンタル表面に陽極酸化法を用いて酸化タンタル（Ｔａ２Ｏ５）を形成し、この酸化タンタルを誘電体にしてその上に伝導性高分子層を配置させた構造を有するタンタルキャパシタ３２０が用いられることもできる。
積層セラミックキャパシタ３１０とタンタルキャパシタ３２０は並列連結される。
本発明の第３実施形態による複合電子部品は、複合体３３０を覆うように配置されたモールディング部３５０を含む。
図１０は本発明の実施例及び比較例による時間に対する出力電圧（Ｏｕｔｐｕｔ Ｖｏｌｔａｇｅ）を示すグラフである。
図１０を参照すると、本発明の実施例の場合、電圧リップル（Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ）がタンタルキャパシタのみを適用した比較例に比べて大きく減少し、積層セラミックキャパシタのみを用いた場合の比較例とほぼ類似することが分かる。
図１１は本発明の一実施形態による複合電子部品において、積層セラミックキャパシタ及びタンタルキャパシタの体積比によるＥＳＲに対する電圧リップル（Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ、ΔＶ）を示すグラフである。
図１１を参照すると、本発明の実施例において、上記タンタルキャパシタと積層セラミックキャパシタの結合体積比が５：５〜７：３である場合、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）及び電圧リップル（ΔＶ、Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ）の値が低く、高容量電子部品を具現できることが分かる。
即ち、タンタルキャパシタのみを適用した比較例の場合は電圧リップル（Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ）が３４ｍＶであるのに対し、本発明の実施例の場合は積層セラミックキャパシタのみを用いた場合の比較例（電圧リップルが７ｍＶ）と類似した９ｍＶに減少することが分かる。
本発明の他の実施形態によると、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとを含むことで上記電源を安定化させる電源安定化部と、上記電源のリップル（Ｒｉｐｐｌｅ）をバイパスする接地端子と、を含み、上記電源安定化部は上記供給される電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品が提供される。
本発明の他の実施形態による複合電子部品とは、電力管理部（ＰＭＩＣ、Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）と接続されて電源を安定化させる複数個のインダクタ及びキャパシタのうち一部の部品であるキャパシタの代わりに用いることができる積層セラミックキャパシタとタンタルキャパシタを一つの部品に複合した電子部品を意味することができる。
本発明の他の実施形態によると、上記複合電子部品は、上記電力管理部（ＰＭＩＣ、Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）によって変換された電源の供給を受けて安定化させる電源安定化部のうちキャパシタを一つの複合部品として形成したが、これに制限されない。
上記複合電子部品は、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとを含むことで上記電源を安定化させる電源安定化部と、上記電源のリップル（Ｒｉｐｐｌｅ）をバイパスする接地端子と、を含む。
図１２は駆動電源が必要な所定の端子にバッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示す図面である。
図１２を参照すると、上記駆動電源供給システムは、バッテリー４００、第１電源安定化部５００、電力管理部６００、及び第２電源安定化部７００を含むことができる。
バッテリー４００は電力管理部６００に電源を供給することができる。ここで、バッテリー４００が電力管理部６００に供給する電源を第１電源と定義する。
第１電源安定化部５００は、第１電源Ｖ１を安定化させ、安定化された第１電源を電力管理部に供給することができる。具体的には、第１電源安定化部５００は、バッテリー４００及び電力管理部６００の連結端子と接地との間に形成されたキャパシタＣ１を含むことができる。キャパシタＣ１は第１電源に含まれたリップルを減少させることができる。
また、キャパシタＣ１は電荷を充電することができる。なお、電力管理部６００が瞬間的に大きな電流を消費する場合、キャパシタＣ１は、充電された電荷を放電させることにより、電力管理部６００の電圧変動を抑制することができる。
本発明の一実施形態によると、キャパシタＣ１の代わりに積層セラミックキャパシタ１１０とタンタルキャパシタ１２０とが結合された複合体１３０を含む複合電子部品が用いられることができる。
電力管理部６００は、電子機器に提供される電力をその電子機器に適するように変換させ、電力を分配、充電及び制御する役割を行う。これにより、電力管理部６００は、一般的にＤＣ／ＤＣコンバーターを備えることができる。
また、電力管理部６００は、電力管理回路（ＰＭＩＣ、Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で具現されることができる。
電力管理部６００は、第１電源Ｖ１を第２電源Ｖ２に変換することができる。
第２電源安定化部７００は、第２電源Ｖ２を安定化させ、安定化された第２電源を出力端Ｖｄｄに伝達することができる。出力端Ｖｄｄには、電力管理部６００から駆動電源の供給を受けるＩＣなどのアクティブ素子が連結されることができる。
具体的には、第２電源安定化部７００は、電力管理部６００及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタＣ２を含むことができる。
第２電源安定化部７００は、第２電源Ｖ２に含まれたリップルを減少させることができる。
また、第２電源安定化部７００は、電源を出力端Ｖｄｄに安定的に供給することができる。
本発明の一実施形態によると、キャパシタＣ２の代わりに積層セラミックキャパシタ１１０とタンタルキャパシタ１２０とが結合した複合体１３０を含む複合電子部品が用いられることができる。
下表１は複合電子部品におけるタンタルキャパシタと積層セラミックキャパシタの体積比（タンタルキャパシタの体積：積層セラミックキャパシタの体積）による静電容量、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）、及び電圧リップル（Ｖｏｌｔａｇｅ Ｒｉｐｐｌｅ、ΔＶ）の特性を判定した結果を示す。
Figure 2016025347
上記表１を参照すると、サンプル１及び２は、複合電子部品の結合体積比において、上記タンタルキャパシタが９を超過する場合で、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が上昇することを確認できる。
電源端に用いられるキャパシタの場合、等価直列抵抗（ＥＳＲ）の値が３０ｍΩを超過する場合、電圧リップル及び放射ノイズが増加し、電源効率が低下するという問題が発生する可能性がある。
サンプル１１及び１２は、結合体積比において、タンタルキャパシタが２未満である場合で、アコースティックノイズの減少効果が大きく現れないことを確認できる。
サンプル３から１０は、本発明の実施例であり、上記タンタルキャパシタと積層セラミックキャパシタの結合体積比が９：１〜２：８である場合で、等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の値が低く、アコースティックノイズの改善効果に優れた複合電子部品を具現することができる。
＜複合電子部品の実装基板＞
図１３は図２の複合電子部品が印刷回路基板に実装された形状を示す斜視図である。
図１３を参照すると、本発明のさらに他の実施形態による複合電子部品の実装基板８００は、上部に電極パッド８２１、８２２を有する印刷回路基板８１０、印刷回路基板８１０上に設置された複合電子部品１００、及び電極パッド８２１、８２２と複合電子部品１００を連結するはんだ８３０を含む。
本実施形態による複合電子部品の実装基板８００は、複合電子部品１００が実装される印刷回路基板８１０、及び印刷回路基板８１０の上面に形成された２つ以上の電極パッド８２１、８２２を含む。
電極パッド８２１、８２２は、上記複合電子部品の陽極端子１６１及び陰極端子１６２とそれぞれ連結される第１電極パッド８２１及び第２電極パッド８２２を含む。
このとき、複合電子部品の陽極端子１６１及び陰極端子１６２は、それぞれ第１電極パッド８２１及び第２電極パッド８２２上に接触されるように位置した状態で、はんだ８３０によって印刷回路基板８１０と電気的に連結されることができる。
＜電源安定化ユニット＞
図１４は本発明の一実施例による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示す図面である。
本発明の他の実施形態によると、バッテリー４００、バッテリー４００から供給された電源を安定化させる第１電源安定化部５００、第１電源安定化部５００から提供された電源をスイッチング動作を通じて変換する電力管理部６００、及び電力管理部６００から提供された電源を安定化させる第２電源安定化部７００を含み、第１電源安定化部５００または第２電源安定化部７００は、複数の誘電体層、及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとが結合した複合電子部品を含み、上記複合電子部品は、上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品を含む電源安定化ユニットが提供される。
図１４を参照すると、上記電源安定化ユニットは、バッテリー４００、バッテリー４００から供給された電源を安定化させる第１電源安定化部５００、第１電源安定化部５００から提供された電源をスイッチング動作を通じて変換する電力管理部６００、及び電力管理部６００から提供された電源を安定化させる第２電源安定化部７００を含むことができる。
このとき、電力管理部６００は、１次側及び２次側が互いに絶縁されるトランスフォーマ、上記トランスフォーマの１次側に位置し、上記第１電源安定化部から提供された電源をスイッチングするスイッチ部、上記スイッチ部のスイッチング動作を制御するＰＷＭ ＩＣ、及び上記トランスフォーマの２次側に位置し、上記変換された電源を整流する整流部を含むことができる。
即ち、電力管理部６００は、第１電源安定化部５００から提供された電源、例えば、第１電圧Ｖ１をスイッチ部のスイッチング動作を通じて第２電圧Ｖ２に変換することができる。このとき、電力管理部６００の構成のうちＰＷＭ ＩＣは、第１電圧Ｖ１を第２電圧Ｖ２に変換することができるように、上記スイッチ部のスイッチング動作を制御することができる。
その後、第２電圧Ｖ２は、上記整流部、例えば、ダイオード素子Ｄ１を通じて整流されて第２電源安定化部７００に提供されることができる。
一方、第１電源安定化部５００または第２電源安定化部７００は、複数の誘電体層及び上記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含むタンタルキャパシタとが結合した複合体を含む複合電子部品であることができる。また、上記複合電子部品は、上記供給された第２電圧Ｖ２のリップルを減少させることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１００ 複合電子部品
１１０、２１０、３１０ 積層セラミックキャパシタ
１２０、２２０、３２０ タンタルキャパシタ
１３０、２３０、３３０ 複合体
１１１ セラミック本体
１２１ タンタルワイヤー
１２２ タンタルキャパシタの本体部
１３１ 第１外部電極
１３２ 第２外部電極
１４０、２４０、３４０ 絶縁シート
１４１、１４２ 連結導体部
１５０、２５０、３５０ モールディング部
１６１ 陽極端子
１６２ 陰極端子
１７０ 絶縁層
４００ バッテリー
５００ 第１電源安定化部
６００ 電力管理部
７００ 第２電源安定化部
８００ 実装基板
８１０ 印刷回路基板
８２１、８２２ 電極パッド
８３０ はんだ

Claims (37)

  1. 積層セラミックキャパシタとタンタルキャパシタとが結合した複合体を含み、入力される入力信号の周波数に対する等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）のグラフにおいて、自己共振周波数（ＳＲＦ、Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ）を基準に以前または以後の周波数領域のうち少なくとも一つの領域において等価直列抵抗（ＥＳＲ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）の変曲点が発生する、複合電子部品。
  2. 前記複合体は、上面及び下面のいずれか一つ以上に配置された連結導体部を含む絶縁シートの上面に配置され、
    前記積層セラミックキャパシタは、複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び前記セラミック本体の外周面に配置された第１及び第２外部電極を含み、
    前記タンタルキャパシタは、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含み、
    前記複合体を覆うように配置されたモールディング部と、前記モールディング部の長さ方向の第１側面及び下面に配置され、前記タンタルワイヤー及び前記第１外部電極と連結された陽極端子と、前記モールディング部の長さ方向の第２側面及び下面に配置され、前記タンタルキャパシタの本体部及び前記第２外部電極と連結された陰極端子と、をさらに含む、請求項１に記載の複合電子部品。
  3. 前記タンタルワイヤーは、前記モールディング部の長さ方向の第１側面に露出する、請求項２に記載の複合電子部品。
  4. 前記連結導体部は、前記モールディング部の長さ方向の第１側面に露出する、請求項２または３に記載の複合電子部品。
  5. 前記連結導体部は、前記第１及び第２外部電極とそれぞれ連結される、請求項２から４のいずれか１項に記載の複合電子部品。
  6. 前記陽極端子と前記第１外部電極は前記連結導体部を通じて連結される、請求項２から５のいずれか１項に記載の複合電子部品。
  7. 前記陰極端子と前記第２外部電極は前記連結導体部を通じて連結される、請求項２から６のいずれか１項に記載の複合電子部品。
  8. 前記連結導体部は、前記モールディング部の長さ方向の第２側面に露出する引出部と、前記引出部から第１方向に延長されて配置された第１延長部及び第２延長部と、を含む、請求項２から７のいずれか１項に記載の複合電子部品。
  9. 前記第２延長部は、前記第１延長部より短く形成される、請求項８に記載の複合電子部品。
  10. 前記連結導体部は、前記モールディング部の長さ方向の第２側面に露出する第１連結導体部と、前記モールディング部の長さ方向の第１側面及び第２側面にそれぞれ露出する第２連結導体部と、を含む、請求項２から９のいずれか１項に記載の複合電子部品。
  11. 前記連結導体部と前記タンタルキャパシタ、及び前記連結導体部と前記積層セラミックキャパシタは、導電性ペーストで連結される、請求項２から１０のいずれか１項に記載の複合電子部品。
  12. 前記陽極端子及び前記陰極端子は、下面下地層と、前記下面下地層と連結された側面下地層と、前記下面下地層及び側面下地層を覆うように配置されためっき層と、を含む、請求項２から１１のいずれか１項に記載の複合電子部品。
  13. 前記下面下地層はエッチングによって形成される、請求項１２に記載の複合電子部品。
  14. 前記側面下地層は蒸着によって形成される、請求項１２または１３に記載の複合電子部品。
  15. 前記積層セラミックキャパシタは、前記タンタルキャパシタの側面、上面及び下面のいずれか一つ以上に結合される、請求項１から１４のいずれか１項に記載の複合電子部品。
  16. 前記積層セラミックキャパシタと前記タンタルキャパシタの間には絶縁層が配置される、請求項１から１５のいずれか１項に記載の複合電子部品。
  17. 前記タンタルキャパシタと前記積層セラミックキャパシタの結合体積比（タンタルキャパシタ：積層セラミックキャパシタ）は２：８〜９：１である、請求項１から１６のいずれか１項に記載の複合電子部品。
  18. 絶縁シートと、
    前記絶縁シートの上面及び下面のいずれか一つ以上に配置された連結導体部と、
    前記絶縁シートの上面に配置され、複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体、及び前記セラミック本体の外周面に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが配置された本体部を含むタンタルキャパシタとが結合した複合体と、
    前記複合体を覆うように配置されたモールディング部と、
    前記モールディング部の長さ方向の第１側面及び下面に配置され、前記タンタルワイヤー及び前記第１外部電極と連結された陽極端子と、
    前記モールディング部の長さ方向の第２側面及び下面に配置され、前記タンタルキャパシタの本体部及び前記第２外部電極と連結された陰極端子と、を含む、複合電子部品。
  19. 前記タンタルワイヤーは、前記モールディング部の長さ方向の第１側面に露出する、請求項１８に記載の複合電子部品。
  20. 前記連結導体部は、前記モールディング部の長さ方向の第１側面に露出する、請求項１８または１９に記載の複合電子部品。
  21. 前記連結導体部は、前記第１及び第２外部電極とそれぞれ連結される、請求項１８から２０のいずれか１項に記載の複合電子部品。
  22. 前記陽極端子と前記第１外部電極は前記連結導体部を通じて連結される、請求項１８から２１のいずれか１項に記載の複合電子部品。
  23. 前記陰極端子と前記第２外部電極は前記連結導体部を通じて連結される、請求項１８から２２のいずれか１項に記載の複合電子部品。
  24. 前記連結導体部は、前記モールディング部の長さ方向の第２側面に露出する引出部と、前記引出部から第１方向に延長されて配置された第１延長部及び第２延長部と、を含む、請求項１８から２３のいずれか１項に記載の複合電子部品。
  25. 前記第２延長部は、前記第１延長部より短く形成される、請求項２４に記載の複合電子部品。
  26. 前記連結導体部は、前記モールディング部の長さ方向の第２側面に露出する第１連結導体部と、前記モールディング部の長さ方向の第１側面及び第２側面にそれぞれ露出する第２連結導体部と、を含む、請求項１８から２５のいずれか１項に記載の複合電子部品。
  27. 前記連結導体部と前記タンタルキャパシタ、及び前記連結導体部と前記積層セラミックキャパシタは導電性ペーストで連結される、請求項１８から２６のいずれか１項に記載の複合電子部品。
  28. 前記陽極端子及び前記陰極端子は、下面下地層と、前記下面下地層と連結された側面下地層と、前記下面下地層及び側面下地層を覆うように配置されためっき層と、を含む、請求項１８から２７のいずれか１項に記載の複合電子部品。
  29. 前記下面下地層はエッチングによって形成される、請求項２８に記載の複合電子部品。
  30. 前記側面下地層は蒸着によって形成される、請求項２８または２９に記載の複合電子部品。
  31. 前記積層セラミックキャパシタは、前記タンタルキャパシタの側面、上面及び下面のいずれか一つ以上に結合する、請求項１８から３０のいずれか１項に記載の複合電子部品。
  32. 前記積層セラミックキャパシタと前記タンタルキャパシタの間には絶縁層が配置される、請求項１８から３１のいずれか１項に記載の複合電子部品。
  33. 前記タンタルキャパシタと前記積層セラミックキャパシタの結合体積比（タンタルキャパシタ：積層セラミックキャパシタ）は２：８〜９：１である、請求項１８から３２のいずれか１項に記載の複合電子部品。
  34. 電力管理部によって変換された電源の供給を受ける入力端子と、
    複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体部からなるタンタルキャパシタとを含むことで前記電源を安定化させる電源安定化部と、
    前記電源のリップル（Ｒｉｐｐｌｅ）をバイパスする接地端子と、を含み、
    前記電源安定化部は、前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる、複合電子部品。
  35. 上部に電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された請求項１から３４のいずれか１項に記載の複合電子部品と、
    前記電極パッドと前記複合電子部品を連結するはんだと、を含む、複合電子部品の実装基板。
  36. バッテリーと、
    前記バッテリーから供給された電源を安定化させる第１電源安定化部と、
    前記第１電源安定化部から提供された電源をスイッチング動作を通じて変換する電力管理部と、
    前記電力管理部から提供された電源を安定化させる第２電源安定化部と、を含み、
    前記第１電源安定化部または前記第２電源安定化部は、複数の誘電体層及び前記複数の誘電体層の各々の誘電体層を介して対向配置される内部電極が積層されたセラミック本体からなる積層セラミックキャパシタと、タンタル粉末を含み、一端部側にタンタルワイヤーが形成された本体からなるタンタルキャパシタとが結合した複合電子部品を含み、前記複合電子部品は、前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる、電源安定化ユニット。
  37. 前記電力管理部は、
    １次側及び２次側が互いに絶縁されるトランスフォーマと、
    前記トランスフォーマの１次側に位置し、前記第１電源安定化部から提供された電源をスイッチングするスイッチ部と、
    前記スイッチ部のスイッチング動作を制御するＰＷＭ ＩＣと、
    前記トランスフォーマの２次側に位置し、前記変換された電源を整流する整流部と、を含む、請求項３６に記載の電源安定化ユニット。
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