KR100910777B1 - 적응성 연산 집적 회로 및 적응성 연산 방법 - Google Patents

Abstract

본 발명은 적응성/재설정식 연산을 위한 새로운 방법 및 집적 회로의 새로운 카테고리에 관한 것이다. 선호되는 집적 회로 실시예는 상호연결 네트워크에 연결된 다수의 이종 연산 요소들을 포함한다. 다수의 이종 연산 요소는 메모리, 덧셈, 곱셈, 복소 곱셈, 뺄셈, 설정, 재설정, 제어, 입력, 출력, 그리고 필드 프로그램 기능같은 여러 다른 기능들에 대한 고정식 구조처럼, 여러 다른 고정식 구조를 가지는 해당 연산 요소들을 포함한다. 설정 정보에 따라, 상호연결 네트워크는 선형 알고리즘 연산, 비선형 알고리즘 연산, 한정 상태 머신 연산, 메모리 연산, 그리고 비트-레벨 조작을 포함하는 다수의 서로 다른 기능 모드 에 대하여 다수의 이종 연산 요소들을 설정 및 재설정하도록 실시간으로 동작한다. 다양한 고정식 구조들을 휴대용 및 배터리 전원식 연산 장치에 특히 적절한, 적응성 연산 집적 회로의 성능을 증가시키고 전력 소모를 최소화시키도록 선택된다.

Description

적응성 연산 집적 회로 및 적응성 연산 방법{ADAPTIVE INTEGRATED CIRCUITRY WITH HETEROGENEOUS AND RECONFIGURABLE MATRICES OF DIVERSE AND ADAPTIVE COMPUTATIONAL UNITS HAVING FIXED, APPLICATION SPECIFIC COMPUTATIONAL ELEMENTS}

본 발명은 집적 회로 분야에 관한 것으로서, 특히, 고정식 전용 연산 요소를 가지는 다양한 적응성 연산 유닛의, 이종의(heterogeneous) 재설정가능한 매트릭스를 가진 적응성 집적 회로에 관한 것이다.

집적 회로 설계 및 개발에서의 진보는 여러 다른 성질 및 기능을 가진 여러 다른 종류나 범주의 집적 회로들을 생산해내고 있다. 가령, 마이크로프로세서 및 디지털 신호 프로세서(DSP)를 포함한 범용 튜링머신(universal Turing machine), 전용 집적 회로(ASIC), 필드 프로그램식 게이트 어레이(FPGA) 등을 예로들 수 있다. 이 여러 다른 종류의 IC들 및 그 해당 설계 방법은 독자적인 장점 및 단점들을 가진다.

마이크로프로세서 및 DSP는 다양한 작업의 구현을 위해 유연한 소프트웨어 프로그램식 해법을 제공한다. 다양한 기술 표준이 전개됨에 따라, 마이크로프로세서 및 DSP는 정도를 달리하면서 여러 새롭고 수정된 기능이나 동작을 수행하도록 재프로그래밍될 수 있다. 그러나, 여러 작업이나 알고리즘이 버스 폭이나 하드웨어 가용성처럼 프로세서의 물리적 제한에 부합하도록 나누어져 제약될 수 있다. 추가적으로, 프로세서들이 명령 실행을 위해 설계됨에 따라, 집적 회로의 많은 부분이 명령 처리에 할당되며, 그 결과, 프로세서들이 실제 알고리즘 연산의 실행 및 처리에 있어 비교적 비효율적이며, 이 연산 중 몇퍼센트만이 주어진 클럭 사이클동안 실행될 뿐이다. 더욱이 마이크로프로세서와 DSP는 어떤 주어진 시간에 알고리즘 연산에 맞물린 트랜지스터의 대략 5%만을 가지는 것처럼 비교적 제약된 활동 팩터를 가진다. 이때, 대부분의 트랜지스터는 명령 처리에 할당된다. 그 결과, 어떤 주어진 알고리즘 연산의 처리에 있어, 프로세서는 충분히 많은 집적 회로(또는 실리콘) 영역을 소모하며, ASIC같은 다른 종류의 집적 회로에 비해 훨씬 더 큰 전력을 소비한다.

전력 소모 및 크기 측면에서 비교적 장점을 가지는 ASIC는 고도의 전문적 작업이나 고도의 전문적 작업 그룹의 처리를 위해 트랜지스터를 고정식의 견고한 "하드-와이어(hard-wired)" 배선으로 구현한다. ASIC는 이 작업들을 상당히 효율적으로 수행하며, 어떤 주어진 시간에서의 스위칭에 맞물린 트랜지스터의 25~30%에 이르는 비교적 높은 활동 팩터를 가진다. 그러나 에칭될 때, ASIC는 쉽게 변경되지 않으며, 이에 대한 수정은 시간소요가 크고 비싸며, 새로운 마스크 및 새로운 제작을 필요로한다. 더욱이, ASIC 설계는 항상 노화 수준을 가지며, 그 설계 사이클은 품목 구현을 위한 전개 표준에 뒤처진다. 예를 들어, 이동통신용 GSM이나 CDMA 표준을 구현하기 위해 설계된 ASIC는 3G같은 새로운 표준의 출현시 비교적 구형이 된다.

FPGA는 일부 설계 및 프로그래밍 유연성을 제공하도록 전개되고 있으며, 어느 정도의 제작후 수정이 가능하다. FPGA는 수많은 레벨의 프로그램식 상호연결에 의해 둘러싸이는 프로그램식 로직(로직 게이트)의 작은 동일한 섹션, 또는 "섬(island)"으로 구성되며, 메모리 요소들을 포함할 수 있다. FPGA는 균일하며, 이때, 집적 회로는 동일한 그룹의 논리 게이트, 메모리, 프로그램식 상호연결들의 반복 배열로 구성된다. 특정 순서 및 배열로 여러 로직 게이트를 연결하도록 상호연결부를 설정(재설정)함으로서 특정 기능이 구현될 수 있다. FPGA의 가장 부각되는 장점은 제작 후 재설정 기능으로서, 규약이나 표준을 변경하거나 전개하는 구현에 있어 어느 정도의 유연성을 제공할 수 있다. 그러나 FPGA의 재설정 처리는 비교적 느리며, 따라서, 실시간적인 응용프로그램에 일반적으로 부적절하다.

FPGA의 이러한 제작후 유연성이 상당한 장점을 제공하지만 상응하는 내재적 단점도 물론 가지고 있다. ASIC에 비해, FPGA는 매우 비싸고 특정 기능 수행에 매우 비효율적이며, "연쇄 파괴(combinatorial explosion)" 문제에 빠지는 결점이 있다. 특히, FPGA 구현에 있어, 특정 알고리즘 연산이 기존의 균일한 FPGA 물질 로직 게이트의 균일한 섬들에 잘 들어맞지 않을 때 특히, 알고리즘 연산은 IC 면적이 커야하고 시간 및 전력 소모가 큰 문제가 있다. 추가적으로, 재설정 유연성을 제공할 수 있을만큼 충분히 풍부하고 가용할 수 있어야 하는 프로그램식 상호연결부는 이에 따라 큰 용량을 가지며, 결과적으로, 동작 속도가 저하되고 전력 소모가 커지는 문제가 있다. 예를 들어, ASIC에 비해, 멀티플라이어같은 비교적 간단한 기능의 FPGA 구현은 상당한 집적 회로 영역을 소비하며, 상당양의 전력을 소모한다. 또한, 성능이 저하된다. 추가적으로, FPGA 루팅에는 혼돈적 요소가 존재하며, 따라서 FPGA에 예측불가한 루팅 지연 및 로직 리소스 낭비를 일으킬 수 있다. 루팅 리소스 및 루팅 알고리즘의 제한으로 인해 이론적으로 가용한 게이트의 반 이상이 사용불가 상태로 남을 수 있다.

이러한 여러 프로세서, ASIC 및 FPGA 구조를 조합하려는 여러 기존의 시도들이 일부 제한된 영역에서는 유용하지만, 저전력, 고효율 실시간 영역에서는 유용성이나 성공적인 측면을 보여주지 못하고 있다. 일반적으로, 이 기존의 시도들은 프로세서나 ASIC 기능에 대한 보조기능으로서, 제한된 상호작용성(interoperability)을 가지면서 프로세서나 ASIC에 인접한 공지 FPGA 물질 영역을 단일 칩 상에 단순하게 제공하고 있다. 예를 들어, 1998년 4월 7일 Trimberger에게 허여된 미국특허 5,737,631 호, "Reprogrammble Instruction Set Accelerator"는 범용 프로세서에 대한 명령 가속을 제공하도록 설계되며, 공지 FPGA 물질에 병렬로 조합되는 기본형 마이크로프로세서로 구성되는 호스트 CPU를 공개한다. 이러한 재프로그램식 명령 세트 가속기는 일부 제작후 재설정 유연성 및 프로세서 가속을 가능하게 하면서, 전통적인 프로세서 및 전통적인 FPGA 물질의 여러 단점에 빠지지 않는다. 즉, 비교적 저속으로서, 저효율이고 활동 팩터가 적고, 또한 전력 소모가 크고 용량을 많이 차지하는 단점에 빠지지 않는다.

2000년 7월 25일 허여된 Tavana의 미국 특허 6,094,065 호, "Integrated Circuit with Field Programmable and Application Specific Logic Areas"는 설계나 그 외 다른 레이아웃 결함 교정처럼 ASIC의 제작후 수정이 가능하도록 설계되며, 마스크에 의해 형성되는 전용 로직 영역(즉, ASIC 물질)과 병렬 조합한 필드 프로그램식 게이트 어레이의 이용을 공개한다. 또한, 풍부한 프로그램식 상호연결부 내의 동일한 로직 게이트들의 반복 어레이로 구성되는 공지된 FPGA 물질은, 동일한 실리콘 칩 내에 ASIC 물질에 단지 인접하게 위치한다. "버그 제거(bug fixes)" 및 그 외 다른 오류 교정을 위한 제작후 수단을 잠재적으로 제공하면서, 종래의 집적 회로는 전통적인 ASIC 및 전통적인 FPGA 물질의 여러 단점들에 빠지지 않는다. 가령, ASIC의 경우에 재프로그램 성질이 크게 제한되거나, FPGA의 경우, 높은 전력 소모, 비교적 낮은 속도, 낮은 효율, 그리고 낮은 활동 팩터 등의 단점에 빠지지 않는다.

그 결과, 프로세서, ASIC 및 FPGA의 여러 장점을 최대화하고 이 장점을 효과적/효율적으로 조합한 새로운 형태나 종류의 집적 회로가 필요하다. 이 새로운 집적 회로는 물론 잠재적인 단점들을 최소화해야 한다. 이러한 새로운 형태나 종류의 집적 회로는, 가령, 프로세서의 프로그래밍 유연성, FPGA의 제작후 유연성, 그리고 ASIC의 높은 속도 및 높은 활동 팩터를 포함하여야 할 것이다. 이러한 집적 회로는 실시간으로 쉽게 재설정할 수 있어야 하며, 다수의 해당 동작 모드를 가질 수 있어야 한다. 추가적으로, 이러한 집적 회로는 전력 소모를 최소화하여야 할 것이며, 휴대용 및 그 외 다른 배터리 사용 장치에서 이용하는 등의 경우처럼 저전력 장치에 적합하여야 할 것이다.

본 발명은 잠재적 단점을 최소화하면서, 프로세서, ASIC, 그리고 FPGA의 여러 장점을 효율적/효과적으로 조합하고 최대화시키는 새로운 형태나 종류의 집적 회로를 제공한다. 발명에 따르면, 적응성 연산 엔진(ACE)에 관련된 이러한 새로운 형태나 종류의 집적 회로가 프로세서의 프로그래밍 유연성, FPGA의 제작후 유연성, 그리고 ASIC의 높은 속도 및 높은 활동 팩터를 제공하는 것으로 공개된다. 본 발명의 적응성 연산 엔진(ACE) 집적 회로는 실시간으로 쉽게 재설정될 수 있으며, 해당하는 다수의 동작 모드를 가질 수 있다. 또한, 휴대용 장치 및 그 외 다른 배터리 이용 장치에 사용하는 등의 경우처럼 저전력 장치에 특히 적합하도록 성능 증가와 함께 전력 소모를 최소화시킨다.

적응성/재설정형 연산을 위한 본 발명의 적응성 연산 엔진 구조는 FPGA의 균일한 유닛보다는 상호연결 네트워크에 연결되는 다수의 이종의(heterogeneous) 연산 요소를 포함한다. 다수의 이종 연산 요소는 메모리, 덧셈, 곱셈, 복소 곱셈, 뺄셈, 설정(configuration), 제어, 입력, 출력, 그리고 필드 프로그램성같은 여러 다른 기능에 대한 고정된 구조처럼, 여러 다른 고정 구조를 가지는 해당 연산 요소들을 포함한다. 설정 정보에 따라, 상호연결 네트워크가 실시간으로 동작하여, 가령, 선형 알고리즘 연산, 비선형 알고리즘 연산, 한정 상태 머신 동작, 메모리 동작, 그리고 비트-레벨 조작을 포함한, 다수의 서로 다른 기능 모드에 대해 다수의 이종 연산 요소를 설정 및 재설정하게 한다.

아래 설명되는 바와 같이, 본 발명의 적응성 연산 엔진은 다양한 작업을 실행함에 있어 이러한 고정된 전용 연산 요소를 이용하여 실시간으로 설정 및 재설정될 수 있는 단일 집적 회로를 제공한다. 예를 들어, 동일 세트의 이종 연산 요소들의 시간에 따라 달라지는 설정을 이용하면, 적응성 연산 엔진 구조는 한정 임펄스 반응 필터링, 고속 퓨리에 변환, 디스크리트 코사인 변환같은 기능들을 구현할 수 있고, 다른 종류의 연산 요소들과 함께, 진보된 통신 및 연산을 위한 다른 수많은 하이레벨 처리 기능을 구현할 수 있다.

도 1은 발명에 따른 선호되는 장치 실시예의 블록도표.

도 2는 본 발명에 따른 데이터 흐름 그래프의 블록도표.

도 3은 본 발명에 따른 재설정식 매트릭스, 다수의 연산 유닛, 그리고 다수의 연산 요소를 포함하는 블록도표.

도 4는 본 발명에 따른 재설정식 매트릭스의 연산 유닛 블록도표.

도 5A-5E는 본 발명에 따른, 연산 유닛을 형성하는, 고정식 전용 연산 요소들의 상세 블록도표.

도 6은 본 발명에 따른, 다수의 서로 다른 고정 연산 요소를 가지는, 선호되는 다기능 적응성 연상 유닛의 상세 블록도표.

도 7은 본 발명에 따른, 다수의 고정 연산 요소를 가지는 선호되는 적응성 로직 프로세서 연산 유닛의 블록도표.

도 8은 본 발명에 따른, 고정 연산 요소를 가지는 적응성 로직 프로세서 연산 유닛의 선호되는 코어 셀 블록도표.

도 9는 본 발명에 따른, 적응성 로직 프로세서 연산 유닛의 코어 셀의 선호 되는 고정 연산 요소의 블록도표.

상술한 바와 같이, 잠재적인 단점들을 최소화시키면서 프로세서, ASIC, FPGA의 여러 장점을 효과적/효율적으로 조합하고 최대화시키는 새로운 형태나 종류의 집적 회로가 필요하다. 본 발명에 따르면 적응성 연산 엔진(ACE)이라 불리는 새로운 형태나 종류의 집적 회로가 공개되어, 프로세서의 프로그래밍 유연성, FPGA의 제작후 유연성, 그리고 ASIC의 높은 속도 및 높은 활용 팩터를 제공한다. 본 발명의 적응성 연산 엔진 집적 회로는 실시간으로 쉽게 재설정될 수 있고, 해당하는 다수의 동작 모드를 가질 수 있으며, 저전력 장치의 특히 적합하도록 성능 증가와 함께 전력 소모를 최소화한다.

도 1은 본 발명에 따른 선호되는 장치(100) 실시예의 블록도표이다. 적응성 연산 엔진(100)이라 불리는 이 장치(100)는 집적 회로로 구체화되는 것이 선호되며, 또는, 다른 추가적 구성요소를 지닌 집적 회로의 일부분으로 구체화된다. 선호되는 실시예에서, 적응성 연산 엔진(100)은 매트릭스(150A~150N)같은 한개 이상의 재설정석 매트릭스(150)와, 매트릭스 상호연결 네트워크(110)를 포함한다. 또한 선호되는 실시예에서, 매트릭스(150A, 150B)같은 한개 이상의 매트릭스(150)가 콘트롤러(120)의 기능으로 설정되며, 매트릭스(150C, 150D)같은 다른 매트릭스는 메모리(140)같은 기능으로 설정된다. 여러 매트릭스(150) 및 매트릭스 상호연결 네트워크(110)는 몇 노드로부터 몇천 노드까지 확장될 수 있는 분할 서브유닛(fractal subunits)으로 함께 구현될 수도 있다.

공지 기술로부터 상당히 벗어나, 적응성 연산 엔진(100)은 재설정식 매트릭스(150), 콘트롤러, 메모리(140)간의 신호전송 및 그 외 다른 전송을 위해, 또는 그 외 다른 입력/출력 기능을 위해 종래의(그리고 통상적으로 분리된) 데이터, 직접 메모리 접근(DMA), 임의 접근, 설정 및 명령 버스를 이용하지 않는다. 데이터, 제어, 설정 정보는 이 매트릭스(150) 요소들 사이에서 매트릭스 상호연결 네트워크(110)를 이용하여 전송된다. 상기 네트워크(110)는 콘트롤러(120)와 메모리(140)로 설정되는 매트릭스(150)를 포함하는, 재설정식 매트릭스(150) 사이에서 어떤 주어진 연결을 제공하도록 실시간으로 설정되고 재설정될 수 있다.

메모리(140)로 기능하도록 설정된 매트릭스(150)는 고정식 메모리 요소의 연산 요소를 이용하여, 선호되는 방식으로 구현될 수 있으며, 적응성 연산 엔진(100) 내에 포함될 수도 있고, 또는 또다른 집적 회로나 집적 회로의 일부에 통합될 수도 있다. 선호되는 실시예에서, 메모리(140)는 적응성 연산 엔진(100) 내에 포함되며, 저전력 소모 임의 접근 메모리(RAM)인 연산 요소들로 구성되는 것이 바람직하다. 그러나, 플래시, DRAM, SRAM, MRAM, ROM, EPROM, EEPROM같은 다른 형태 메모리의 연산 요소들로 구성될 수도 있다. 선호되는 실시예에서, 메모리(140)는 직접 메모리 액세스(DMA) 엔진을 포함하는 것이 선호되지만 별도로 도시되지는 않는다.

콘트롤러(120)는 적응성 한정 상태 머신으로 설정되는 매트릭스(150A, 150B)를 이용하여, 아래 설명되는 두 종류의 기능을 실행할 수 있는, 축소 명령 세트(RISC) 프로세서, 콘트롤러, 또는 그 외 다른 장치나 집적 회로로 구현될 수 있다. 대안으로, 이 기능들이 종래의 RISC나 그 외 다른 프로세서를 이용하여 구현될 수도 있다. "커널(kernal)" 제어라 불리는 제 1 제어 기능이 매트릭스(150A)의 커널 콘트롤러(KARC)로 도시되며, "매트릭스" 제어라 부리는 제 2 제어 기능이 매트릭스(150B)의 매트릭스 콘트롤러(MARC)로 도시된다. 콘트롤러(120)의 커널 및 매트릭스 제어 기능들은 아래에서 상세하게 설명되며, 이때, 여러 매트릭스(105)의 설정성 및 재설정성을 참고하여, 그리고 "실버웨어(silverware)" 모듈로 불리는, 선호되는 형태의 데이터, 설정, 및 제어 정보를 참고하여 설명된다.

전체적으로 상호연결부, 또는 상호연결 네트워크라고 불리는, 도 1의 매트릭스 상호연결 네트워크(110)와 도 3 및 4에 도시되는 서브세트 상호연결 네트워크(불린 상호연결 네트워크(210), 데이터 상호연결 네트워크(240), 상호연결부(220))는 보다 변형된 방식에도 불구하고, FPGA 상호연결 네트워크나 스위칭 구조를 이용하는 등, 당 분야에 공지된 일반적인 방식으로 구현될 수 있다. 선호되는 실시예에서, 여러 다양한 상호연결 네트워크는 가령, 미국특허 5,218,240 호, 5,336,950 호, 5,245,227호, 5,144,166 호에서 설명된 바와 같이, 그리고 도 7, 8, 9를 참고하여 아래에서 설명되는 방식으로 구현된다. 이러한 다양한 상호연결 네트워크는 콘트롤러(120), 메모리(140), 여러 매트릭스(150), 그리고 아래 설명되는 연산 유닛(200) 및 연산 요소(250)간에 선택적(또는 스위칭식) 연결을 제공하여, "설정 정보"라 불리는 설정 신호처리의 제어에 따라 설정 및 재설정에 대한 물리적 기반을 제공한다. 추가적으로, 여러 상호연결 네트워크(110, 210, 240, 220)는 전통적인 또는 별개의 입/출력 버스, 데이터 버스, DMA, RAM, 설정 및 명령 버스 대신에, 콘트롤러(120), 메모리(140), 여러 매트릭스(150), 그리고 연산 유닛(200) 및 연산 요소(250) 사이에서 선택적/스위칭식 데이터, 입력, 출력, 제어, 그리고 설정 경로를 제공한다.

그러나, 여러 상호연결 네트워크(110, 210, 240, 220)의, 또는 이 네트워크 내의 어떤 주어진 스위칭이나 선택 동작이 당 분야에 공지된 방식으로 구현될 수 있지만, 본 발명에 따른 여러 상호연결 네트워크(110, 210, 240, 220)의 설계 및 배치는 새롭고 신규한 것으로서, 그 세부사항이 아래에 상세하게 설명된다. 예를 들어, 가변적인 레벨의 매트릭스(150), 연산 유닛(200), 그리고 연산 요소(250)에 해당하는 가변적인 레벨의 상호연결부가 제공된다. 매트릭스(150) 레벨에서, 공지 기술의 FPGA 상호연결부에 비해, 매트릭스 상호연결 네트워크(110)는 보다 제한적이며 "풍부"하지 아니하며, 또한 주어진 영역에서 연결 기능이 적어서, 동작 용량을 줄이고 속도를 증가시킨다. 그러나 특정 매트릭스(150)나 연산 유닛(200) 내에서, 상호연결 네트워크(210, 220, 240)는 보다 치밀하고 풍부하여, 폭좁은 국부적 기준 내에서 적응성을 높이고 재설정 기능을 증대시킬 수 있다.

여러 매트릭스나 노드(150)가 재설정식이고 이종(heterogeneous)이다. 즉, 요망 설정에 따라, 재설정식 매트릭스(150A)가 재설정식 매트릭스(150B~150N)과 일반적으로 다르다. 재설정식 매트릭스(150c)는 재설정식 매트릭스(150A, 150B, 150D~N)와 일반적으로 다르다. 다양한 재설정식 매트릭스(150) 각각은 적응식 및 재설정식 연산 유닛(200)의 여러 다른, 또는 변형 믹스를 일반적으로 가진다. 즉, 연산 유닛(200)은 도 3과 4를 참고하여 아래에서 설명되는 전용 연산 요소(250)의 한가지 다른/변형 믹스를 포함한다. 이는 적응성으로 연결되고 다양한 방식으로 설정되며 재설정될 수 있어서, 다양한 연결 네트워크를 통해 가변적 기능을 수행할 수 있다. 가변적 내부 설정 및 재설정에 추가하여, 다양한 매트릭스(150)들이 매트릭스 상호연결 네트워크(110)를 통해 나머지 매트릭스(150) 각각에 대해, 높은 수준으로 연결, 설정, 그리고 재설정될 수 있다. 이 역시 아래에서 상세하게 설명된다.

본 발명의 적응성 연산 엔진(100) 내에 여러 다양한 신규한 개념들이 포함되며, 적응성 연산 엔진(100)의 실시간 동작 및 그 내재적 장점에 대한 유용한 설명 기반을 제공한다.

본 발명의 첫 번째 신규한 개념은, 해당하는 곱셈, 복소 곱셈, 그리고 가산 기능의 최적 실행을 위해 각각 설계된 다수의 멀티플라이어(multiplier), 복소 멀티플라이어(complex multiplier), 그리고 애더(adder)처럼, 매트릭스(150)의 연산 유닛(200)(도 3) 내에서 이같은 전용 고정식 하드웨어 유닛(연산 요소(250)) 내에 포함되도록, 특정 가속 기능의 선택 및 전용 고정식 하드웨어 유닛(연산 유닛(250))의 적응성 및 재설정식 이용에 관련된다. 적응성 연산 엔진(100)이 최적화된다고 가정할 때, 선호되는 실시예에서, 저전력 소모를 위해, 저전력 소모를 바탕으로 가속 기능이 선택된다. 예를 들어, 이동통신같은 장치의 경우, 해당 C(C+, 또는 C++) 코드나 그 외 다른 코드가 전력 소모에 대하여 분석될 수 있다. 이러한 실험적 분석은 실행될 때 이러한 코드의 일부분, 가령, 10%가 동작 전력의 90%를 실제 소모하는 것을 밝혀낼 수 있다. 본 발명에 따르면, 이러한 전력 이용에 입각하여, 이 작은 부분의 코드가 어떤 종류의 재설정식 매트릭스(150) 내에서 가속용 으로 선택되며, 나머지 코드는 콘트롤러(120)로 설정되는 매트릭스(150) 내에서 구동되도록 적응될 수 있다. 가속용으로 추가 코드가 선택될 수도 있으며, 결과적으로, 설계나 동작 복잡도로부터 생기는 잠재적 중도취합점까지 적응성 연산 엔진(100)에 의해 전력 소모를 최적화시킬 수 있다. 추가적으로, 도 3을 참고하여 설명한 바와 같이, 제어 코드같은 다른 기능도 한정 상태 머신으로 설정될 때 매트릭스(150) 내에서 가속될 수 있다.

그 다음, 가속용으로 선택된 알고리즘이나 그 외 다른 기능들이 "데이터 흐름 그래프(DFG)"라 불리는 형태로 변환된다. 발명에 따른 데이터 흐름 그래프의 도식적 전개가 도 2에 도시된다. 도 2에 도시되는 바와 같이, CDMA 음성 코딩에 유용한 알고리즘이나 기능이 네 개의 멀티플라이어(190)와 네 개의 애더(195)를 이용하여 구현된다. 가변 레벨의 상호연결부를 통해, 이 데이터 흐름 그래프의 알고리즘들은 고정식 연산 요소(250)의 설정 및 재설정을 통해 어떤 주어진 시간에도 구현된다. 즉, 최적화되어 효율용으로 설정된 하드웨어 내에서 구현된다. 즉, "기계"는 특정 알고리즘 수행에 최적화되어 실시간으로 설정된다. 상기 예의 DFG와 도 2에서 계속하여, 연산 요소(250)로 네 개의 고정식/전용 멀티플라이어(multiplier)와 여러 다른 연산 요소(250)로 네 개의 고정식/전용 애더(adder)가 상호연결부를 통해 실시간으로 설정되어, 특정 DFG의 기능이나 알고리즘을 수행하게 한다.

본 발명의 세 번째 개념인 가장 중요한 개념은 상술한 여러 선택적 알고리즘을 구현하는 데 사용되는 재설정식 "이종 (heterogeneity)" 개념이다. 상술한 바와 같이, 종래 기술의 재설정성은 균일한 FPGA에 전적으로 의존하고 있으며, 이 경우에, 동일한 로직 게이트 블록들이 풍부한 프로그램식 상호연결부 내에 한개의 어레이로 반복되며, 이때, 상호연결부는 특정 기능 구현을 위해 동일한 게이트들간 연결을 제공하도록 이어서 설정된다. 이 경우에 비효율적이고 루팅 및 조합 문제점들이 자주 발생한다. 이와는 대조적으로, 발명에 따르면, 연산 유닛(200) 내에 여러 다른 연산 요소(250)들이 전용 멀티플라이어, 복소 멀티플라이어(complex multiplier), 애더(adder)같이 여러 다른 고정식/전용 하드웨어로 직접 구현된다. 상호연결부(210, 220)를 이용하여, 이 서로 다른 이종의 연산 요소(250)들은 이동 통신에 자주 사용되는 디스크리트 코사인 변환 실행같은 선택된 알고리즘 수행을 위해 실시간으로 그리고 적응식으로 설정될 수 있다. 도 2의 데이터 흐름 그래프 예에서, 네 개의 멀티플라이어와 네 개의 애더가 설정될 것이다. 즉, 특정 알고리즘 수행을 위해 실시간으로 연결될 것이다. 그 결과, 발명에 따르면, 서로 다른(이종의) 연산 요소(250)들이, 어떤 주어진 시간에, 주어진 알고리즘이나 그 외 다른 기능을 최적으로 수행할 수 있도록 설정되고 재설정된다. 추가적으로, 반복적 기능의 경우, 연산 요소들의 설정이나 주어진 실증이 이러한 반복 연산 과정 전체에서 시간에 따라 그대로 유지될 수 있다. 즉, 불변으로 유지될 수 있다.

적응성 연산 엔진(100) 구조의 일시적 속성에 또한 주목하여야 한다. 어떤 주어진 시간에서, 여러 다른 레벨의 상호연결부(110, 210, 240, 220)를 이용할 때, 주어진 기능을 수행하거나 특정 알고리즘을 구현하도록 최적화된 적응성 연산 엔진(100) 내에 특정 설정이 존재할 수 있다. 또다른 순간에, 다른 연산 요소(250)를 상호연결시키도록, 또는 또다른 기능이나 알고리즘 수행을 위해 동일한 연산 요 소(250)를 달리 연결하도록 설정이 변경될 수 있다. 두가지 중요한 특징이 이 일시적 재설정성으로부터 발생한다. 먼저, 알고리즘이 가령, 새로운 시간 표준 구현을 위해 시간에 따라 변할 수 있기 때문에, 적응성 연산 엔진(100)은 새 알고리즘 구현을 위해 함께 전개되고 재설정될 수 있다. 단순화된 예의 경우에, 제 5 멀티플라이어와 제 5 애더가 도 2의 DFG에 통합되어 해당 새 알고리즘을 실행할 수 있고, 이때, 추가적인 버스 기능 구현을 위해 추가 상호연결부가 또한 이용될 수 있다. 두 번째로, 연산 요소들이, 주어진 알고리즘 실증으로, 어떤 한 순간에 상호연결되고, 또다른 알고리즘 수행을 위해 또다른 순간에 재설정되기 때문에, 게이트(트랜지스텨) 이용이 최대화되고, 따라서, 그 활동 팩터에 비해 보다 효율적인 ASIC보다 훨씬 좋은 성능을 제공할 수 있다.

여러 다른 알고리즘 수행을 위한 연산 요소(250)들의 이러한 일시적 재설정성은 한편으로, 설정 및 재설정 기능 사이에서 개념적인 차이를 보여주며, 다른 한편으로, 프로그램이나 재프로그램 기능 사이에서 개념적인 차이를 보여준다. 전형적인 프로그램 기능(programmability)은 특정 알고리즘 구현을 위해 시간에 따라 여러 순서로 호출될 수 있는 기존 기능 그룹이나 세트를 이용한다. 이와는 대조적으로, 설정 및 재설정 기능은 이전에 가용하지 않았거나 존재하지 않았던 새로운 기능을 추가하거나 생성하는 추가적 기능을 포함한다.

그후, 본 발명은 한개의 효율적으로 연속적인 정보 스트림 내에서, 데이터 및 설정 정보의 긴말한 결합(또는 interdigitation)을 또한 이용한다. "실버웨어 모듈"이라 불리는 데이터 및 설정 정보의 이러한 결합이나 혼합은 별개의 관련 특허 출원의 주제이다. 그러나 본 발명의 목적을 위해, 데이터 및 설정 정보를 한 정보 스트림에 이렇게 결합시키는 것은 공지기술의 하드웨어 상호연결의 다수의 오버레이 네트워크에 대한 필요없이, 적응성 연산 엔진(100)의 실시간 재프로그램 기능을 구현하는 것을 도우며, 이를 주목하는 것만으로 충분하다. 예를 들어, 분석을 위해, 제 1 시간 주기 중이나 후에 해당 알고리즘의 실행 하드웨어로 제 1 시간 주기에서의 연산 요소의 제 1 설정은 동일 알고리즘을 실행할 수 있는 소프트웨어로 된 "호출" 서브루틴의 하드웨어 아날로그로 나타나고 개념화될 수 있다. 그 결과, 연산 요소(250)의 설정이 발생하면, 설정 정보에 의해 나타나는 바와 같이, 알고리즘용 데이터가 즉시 실버웨어 모듈의 일부분으로 가용해진다. 동일한 연산 요소들이 즉시 가용한 데이터를 역시 이용하여 첫 번째와는 다른 제 2 알고리즘의 실행을 위해, 제 2 설정 정보에 의해 지시되는 바와 같이, 제 2 시간 주기동안 재설정될 수 있다. 설정된 연산 요소(250)의 이용을 위한 데이터의 긴급성은, 메모리 어드레스를 결정하고 어드레싱된 레지스터로부터 저장된 데이터를 페치(fetch)하는 다수의 별도 소프트웨어 단계들에 하나나 두 클럭 사이클의 하드웨어 아날로그를 제공한다. 이는, 설정된 연산 요소들이, 호출시 종래의 마이크로프로세서나 DSP의 서브루틴으로 실행하기 위해 더 많은 클럭 사이클들을 요구할 수 있는 알고리즘을 비교적 적은 클럭 사이클로 실행할 수 있는, 추가적인 효율을 가져올 수 있다.

적응성의 이종 연산 유닛(200) 및 매트릭스(150) 형성을 위해 다수의 이종 및 고정식 연산 요소(250)의 실시간 재설정성에 연계하여, 데이터 및 설정 정보의 혼합으로 실버웨어 모듈을 이같이 이용함으로서, 적응성 연산 엔진(100) 구조가 더 많은 서로 다른 동작 모드를 가질 수 있다. 예를 들어, 휴대용 장치 내에 포함될 때, 해당 실버웨어 모듈이 주어지면, 적응성 연산 엔진(100)은 셀 전화나 이동 전호, 음악 재생장치, 페이저, PDA, 그리고 그 외 다른 기능으로 여러 다양한 동작 모드를 가질 수 있다. 추가적으로, 이 동작 모드들은 장치의 물리적 위치를 바탕으로 변경될 수 있다. 가령, 미국에서 사용시 CDMA 이동 전화로 설정될 때, 적응성 연산 엔진(100)은 유럽에서 사용시 GSM 이동 전화로 재설정될 수 있다.

다시 도 1에서, 콘트롤러(120)의 기능들은 실버웨어 모듈을 참고하여(1) 설명될 수 있다. 즉, 도 3에 도시되는 재설정식 연산 유닛(200) 및 연산 요소(150)를 참고하여(2), 그리고 재설정식 매트릭스(150)를 참고하여(3), 그리고 여러 잠재적 동작 모드를 참고하여(4), 단일 정보 스트림 내에서 데이터 및 설정 정보의 긴밀한 결합이 설명될 수 있다. 상술한 바와 같이, 실버웨어 모듈을 통해, 적응성 연산 엔진(100)은 이동 전화 장치에 음악 기능을 추가하는 것처럼, 완전히 새로운 기능의 추가나 새로운 기술 표준으로의 업그레이드처럼 새롭고 추가적인 기능을 수행하도록 설정되거나 재설정될 수 있다. 이러한 실버웨어 모듈은 메모리(140)의 매트릭스(150)에 저장될 수 있고, 또는 매트릭스 상호연결 네트워크(110) 등을 통해 외부 소스로부터 입력받을 수도 있다. 선호되는 실시예에서, 다수의 매트릭스(150) 중 하나는 이러한 모듈을 해역하도록 설정되며, 보안용도로 그 유효성을 확인한다. 그후, 현재의 적응성 연산 엔진(100) 리소스의 설정이나 재설정 이전에, 콘트롤러(120)는 매트릭스(KARC)(150A)를 통해, 이 설정이나 재설정이 어떤 기존의 기능에 악영향없이 발생할 수 있음을 확인한다. 가령, 음악 기능 추가가 기 존의 이동 통신 기능에 악영향을 미치지 않는 지를 확인한다. 선호되는 실시예에서, 이러한 설정이나 재설정의 시스템 요건은 이 평가 기능 실행을 위한 매트릭스(150A)에 의한 이용을 위해, 실버웨어 모듈 내에 포함된다. 설정이나 재설정이 악영향없이 발생될 수 있을 경우, 실버웨어 모듈은 메모리(140)의 매트릭스(150) 내로 로딩되며, 이때, 매트릭스(KARC)(150A)는 메모리(140)의 매트릭스(150C, 150D) 내에 DMA 엔진(또는 기존 메모리의 그 외 다른 독립형 DMA 엔진)을 세팅한다. 설정이나 재설정이 이러한 악영향을 가질 수 있을 경우, 매트릭스(150A)는 적응성 연산 엔진(100) 내에 새 모듈을 포함시킬 수 없다.

도 1에서, 매트릭스(MARC)(150B)는 여러 연산 요소(250) 및 연산 유닛(200)의 설정이나 재설정을 해당 입력 데이터 및 출력 데이터와 동기화시키기 위해, 해당 데이터의 매트릭스(150) 리소스 및 타이밍의 시간편성(scheduling)을 관리한다. 선호되는 실시예에서, 실버 웨어 모듈에 타이밍 정보가 또한 포함되어, 해당 데이터가 여러 재설정된 연산 유닛(200)의 입력부에 나타나기 전에 재설정이 발생하도록, 매트릭스(MARC)(150B)가 여러 상호연결 네트워크를 통해 여러 매트릭스(150)의 재설정을 시간 내에, 또는 정확하게 그 시간에 보내게 할 수 있다. 추가적으로, 매트릭스(MARC)(150B)는 여러 매트릭스(150) 내에서 가속되지 않은 어떤 잔류 처리를 실행할 수도 있다. 그 결과, 매트릭스(MARC)(150B)는, 이러한 다양한 재설정식 하드웨어 유닛에 의해 이용될 어떤 해당 데이터와 동기화되는 매트릭스(150), 연산 유닛(200), 연산 요소(250)의 설정 및 재설정을 실시간으로 호출하는 제어 유닛으로 비추어질 수 있다. 또한 어떤 잔여 처리나 그 외 다른 제어 처리를 실행하는 제 어 유닛으로 비추어질 수 있다. 다른 매트릭스(150)들은 이러한 제어 기능을 또한 포함할 수 있고, 이때 어떤 주어진 매트릭스(150)가 다른 매트릭스(150)의 설정 및 재설정을 호출하고 제어할 수 있다.

도 3은 다수의 연산 유닛(200)(연산 유닛(200A~200N))과 다수의 연산 요소(250)(연산 요소(250A~250N))를 가진 재설정식 매트릭스(150)를 도시하는 블록도표로서, 발명의 유용한 요약과 선호되는 종류의 연산 요소(250)의 추가적 도해를 제공한다. 도 3에 도시되는 바와 같이, 매트릭스(150)는 매트릭스 콘트롤러(230), 다수의 연산 유닛(200)을 포함하며, 매트릭스 상호연결 네트워크(100)의 논리적/개념적 서브세트로서 데이터 상호연결 네트워크(240)와 불린 상호연결 네트워크(210)를 포함한다. 상술한 바와 같이, 선호되는 실시예에서, 적응성 연산 엔진(100) 구조 내 깊이가 증가할 때, 상호연결 네트워크는 적응성 및 재설정성 측면에서 점차 풍부해진다. 불린 상호연결 네트워크(210)는 여러 연산 유닛(200)간 재설정 및 데이터 상호연결 기능을 제공하며, 작은 것(즉, 몇비트 폭)이 선호된다. 이때, 데이터 상호연결 네트워크(240)는 여러 연산 유닛(200)간 데이터 입/출력을 위한 재설정 및 데이터 상호연결 기능을 제공하며 비교적 큰 것(즉, 많은 비트 수 폭)이 선호된다. 그러나, 재설정 및 데이터 기능으로 분할될 때, 매트릭스 재설정 네트워크(110)의 어떤 물리적 일부분은, 어떤 주어진 시간에, 불린 상호연결 네트워크(210), 데이터 상호연결 네트워크(240), 최조 레벨 상호연결부(220), 또는 그 외 다른 입력/출력, 또는 연결 기능 중 하나로 동작 중일 수 있다.

도 3에서, 연산 유닛(200) 내에는 연산 요소(250A~250Z)로 도시되는 다수의 연산 요소(250)와 추가적인 상호연결부(220)가 포함된다. 상호연결부(220)는 다양한 연산 요소(250) 사이에 재설정식 상호연결 기능과 입/출력 경로를 제공한다. 상술한 바와 같이, 다양한 연산 요소(250)들 각각은 주어진 작업이나 작업 범위를 실행하도록 설계되는 전용 하드웨어로 구성되어, 다수의 여러 다른 고정식 연산 요소(250)를 야기한다. 상호연결부(220)를 이용하여, 고정식 연산 요소들(250)은 적응성의 가변 연산 유닛(200)으로 함께 재설정가능하게 연결될 수 있고, 상호연결부(220), 불린 네트워크(210), 그리고 매트릭스 상호연결 네트워크(110)를 이용하여, 도 2의 DFG의 쿼드러플 곱셈 및 덧셈처럼, 어느 주어진 시간에 알고리즘이나 그 외 다른 기능을 실행하도록 재설정되고 상호연결될 수 있다.

선호되는 실시예에서, 다양한 연산 요소들(250)이 다양한 적응성 및 재설정식 연산 유닛(200)들로 그룹지어지도록 설계된다(도 5a~9 참조). 곱셈이나 덧셈처럼 특정 알고리즘이나 기능을 실행하도록 설계된 연산 요소(250)들에 추가하여, 다른 종류의 연산 요소들(250)이 선호되는 실시예에 또한 사용된다. 도 3에 도시되는 바와 같이, 연산 요소(250A~250N)들은 어떤 주어진 연산이나 처리 기능을 위한 국부적 메모리 요소들을 제공하기 위한 메모리를 구현한다. 추가적으로, 연산 요소들(250I, 250J, 250K, 250L)은 (원격 메모리(140)에 비교하여) 한정 상태 머신을 구현하도록 설정되어(가령, 도 7, 8, 9에 도시되는 연산 요소들을 이용), 세분화된 제어 처리에 특히 적절한 국부적 처리 기능을 (원격 매트릭스(150B)에 비교) 제공한다.

가용한, 다양한 종류의 서로 다른 연산 요소(250)들을 이용하여, 적응성 연산 엔진(100)의 요망 기능에 따라, 연산 유닛(200)들이 느슨하게 분류될 수 있다. 제 1 연산 유닛(200) 카테고리는 곱셈, 덧셈, 한정 임펄스 응답 필터링, 등같은 선형 연산을 실행하는 연산 요소들(250)을 포함한다. 제 2 연산 유닛 카테고리(200)는 디스크리트 코사인 변환, 삼각함수 연산, 그리고 복소 곱셈같은 비선형 연산을 실행하는 연산 요소들(250)을 포함한다. 제 3 연산 유닛(200) 카테고리는 도 3에 도시되는 연산 유닛(200C)같은 한정 상태 머신을 구현하며, 이는 세밀한 제어 시퀀스, 동적 시간편성, 그리고 입/출력 관리에 특히 유용하다. 또한 제 4 카테고리는 도 3의 연산 유닛(200A)같은 메모리 및 메모리 관리를 구현할 수 있다. 마지막으로, 제 5 카테고리는 암호화, 해역, 채널 코딩, 비테르비(Viterbi) 해역, 패킷 및 프로토콜 처리(가령, 인터넷 프로토콜 처리)같은 비트-레벨 조작을 실행하도록 포함될 수 있다.

선호되는 실시예에서, 다른 매트릭스나 노드(150)으로부터의 제어에 추가하여, 매트릭스 콘트롤러(230)는 어떤 주어진 매트릭스(150) 내에 포함될 수도 있다. 그래서, 어떤 재설정 처리 및 어떤 해당 데이터 조작의 기준 및 제어의 국부성을 제공한다. 예를 들어, 연산 요소들(250)의 재설정이 어떤 주어진 연산 유닛(200) 내에서 발생될 때, 매트릭스 콘트롤러(230)는 상기 특정 실증(또는 설정)이 주어진 응용에 대한 반복적 데이터 처리를 계속하기 위해 어떤 주어진 시간동안 원상태로 유지되는 것을 지시할 수 있다.

도 4는 본 발명에 따른, 재설정식 매트릭스(150)의 연산 유닛(200)의 일례의 블록도표이다. 도 4에 도시되는 바와 같이, 연산 유닛(200)은 다수의 메모리 연산 요소(250A, 250B)같은 다수의 이종의 고정식 연산 요소(250)들을 포함하고, 연산 유닛 코어(260)와 다수의 알고리즘식/한정 상태 머신 연산 요소들(250C~250K)를 포함한다. 상술한 바와 같이, 다수의 다양한 연산 요소(250)의 각각의 연산 요소(250)는 덧셈이나 곱셈처럼 특정 기능이나 알고리즘 수행을 위해 해당 로직 게이트를 가지도록 설계되는 전용/고정식 회로이다. 추가적으로, 여러 메모리 연산 요소들(250A~250b)이 RAM으로, 또는 레지스터처럼 다양한 비트 깊이로 구현될 수 있다.

개념적 데이터 및 불린 상호연결 네트워크(각각 240, 210)를 형성할 때, 일례의 연산 유닛(200)은 다수의 입력 멀티플렉서(280), 다수의 입력 라인(281)을 또한 포함하고, 연산 유닛 코어(260)의 출력을 위해, 다수의 출력 디멀티플렉서(285, 290) 및 다수의 출력 라인(또는 배선)(291)을 포함한다. 입력 멀티플렉서(280)를 통해, 적절한 입력 라인(281)이 데이터 전송의 입력용으로, 그리고 설정 및 상호연결 처리용으로, 선택될 수 있고, 또한, 출력 디멀티플렉서(285, 290)를 통해, 추가적인 데이터 변환 및 설정 및 상호연결 처리용으로 선택된 출력 라인(291)에 한개나 다수의 출력이 위치할 수 있다.

선호되는 실시예에서, 여러 입력 및 출력 라인(281, 291)의 선택과, 상호연결부(210, 220, 240)를 통한 다양한 연결들의 생성은 아래 설명되는 연산 유닛 콘트롤러(255)로부터의 제어 비트(265)의 제어 하에 있다. 이 제어 비트를 바탕으로, 다양한 입력 가능(251), 입력 선택(252), 출력 선택(253), MUX 선택(254), DEMUX 가능(256), DEMUX 선택(257), 그리고 DEMUX 출력 선택(258)이 활성화되거나 중지될 수 있다.

일례의 연산 유닛(200)은 제어 비트(265)를 통해 제어를 제공하는 연산 유닛 콘트롤러(255)를 포함한다. 이에 대하여, 각각의 연산 요소(250), 상호연결부(210, 220, 240), 그리고 그 외 다른 요소들이 모든 클럭 사이클로 동작한다. 상호연결부(210, 220, 240)를 통해, 다양한 제어 비트(265)가 다양한 입력 가능(251), 입력 선택(252), 출력 선택(253), MUX 선택(254), DEMUX 가능(256), DEMUX 선택(257), 그리고 DEMUX 출력 선택(258)가은 연산 유닛(200)의 여러 다양한 부분들에게 분배된다. 중앙 유닛 콘트롤러(255)는 제어 정보 수신 및 상태 정보 전송을 위해 한개 이상의 라인(295)을 또한 포함한다.

상술한 바와 같이, 상호연결부는 가변적인 비트 폭의 불린 상호연결 네트워크(210)와 데이터 상호연결 네트워크(240)로의 개념적 분할을 포함할 수 있다. 일반적으로, (폭이 넓은) 데이터 상호연결 네트워크(240)는 데이터 및 설정 정보의 해당 루팅을 위해 설정식 및 재설정식 연결을 생성하는 데 사용된다. (폭이 좁은) 불린 상호연결 네트워크(210)는 설정식 및 재설정식 연결 생성에 또한 사용되는 것으로서, 여러 데이터 흐름 그래프의 논리 결정 제어에, DFG처럼 결정 노드 발생에, 그리고 이러한 DFG 내 데이터 루팅에 사용될 수도 있다.

도 5A~5E는 고정식 전용 연산 요소들의 블록도표로서, 본 발명에 따라 연산 유닛들을 형성한다. 서로 다른 알고리즘들의 성능을 위해, 설정을 달리하면서, 동일한 고정식 연산 요소들이 다수 사용된다.

도 5A는 4점식 비대칭 한정 임펄스 응답(FIR) 필터 연산 유닛(300)을 도시하는 블록도표이다. 도시되는 바와 같이, 이 연산 유닛(300)은 계수 메모리(305), 데이터 메모리(310), 레지스터(315, 320, 325)를 포함하는 다수의 고정식 연산 요소들의 제 1 설정을 포함하고, 이때, 멀티플렉서(MUX)(360, 365)와 함께 상호연결 네트워크(210, 220, 240)의 일부분을 형성한다.

도 5B는 2점식 대칭 한정 임펄스 응답(FIR) 필터 연산 유닛(370)을 도시하는 블록도표이다. 이 연산 유닛(370)은 계수 메모리(305), 데이터 메모리(310), 레지스터(315, 320, 325), 멀티플라이어(330), 애더(335), 제 2 애더(375), 그리고 누산기 레지스터(340, 345)를 포함하는 다수의 고정식 연산 요소들의 제 2 설정을 포함하며, 또한 멀티플렉서(360, 365)와 함께 상호연결 네트워크(210, 220, 240)의 일부분을 형성한다.

도 5C는 고속 퓨리에 변환(FFT) 연산 유닛(400)에 대한 서브유닛을 도시하는 블록도표이다. 도시되는 바와 같이, 연산 유닛(400)은 계수 메모리(305), 데이터 메모리(310), 레지스터(315, 320, 325, 385), 멀티플라이어(330), 애더(335), 애더/섭트랙터(380)를 포함하는 다수의 고정식 연산 요소들의 제 3 설정을 포함하며, 또한 멀티플렉서(360, 365, 390, 395, 405)와 함께 상호연결 네트워크(210, 220, 240)의 일부분을 형성한다.

도 5D는 복소 한정 임펄스 응답(FIR) 필터 연산 유닛(440)을 도시하는 블록도표다. 도시되는 바와 같이, 본 일례의 연산 유닛(440)은 메모리(410), 레지스터(315, 320), 멀티플라이어(330), 애더/섭트랙터(380), 실수 및 허수 누산기 레지스터(415, 420)를 포함하는 다수의 고정식 연산 요소의 제 4 설정을 포함하며, 이때, 멀티플렉서(360, 365)와 함께 상호연결 네트워크(210, 220, 240)의 일부분을 형성한다.

도 5E는 해당 데이터 흐름 그래프(460)를 가진 4차 무한 임펄스 응답(IIR) 필터 연산 유닛(450)을 도시하는 블록도표다. 도시되는 바와 같이, 본 일례의 연산 유닛(450)은 계수 메모리(305), 입력 메모리(490), 레지스터(470, 475, 480, 485), 멀티플라이어(330), 애더(335)를 포함하는 다수의 고정식 연산 요소의 제 5 설정을 포함하며, 이때, 멀티플렉서(360, 365, 390, 395)와 함께 상호연결 네트워크(210, 220, 240)의 일부분을 형성한다.

도 6은 본 발명에 따른, 다수의 서로 다른 고정식 연산 요소들을 가지는 선호되는 다기능 적응성 연산 유닛(500)의 블록도표다. 이에 따라 설정될 때, 적응성 연산 유닛(500)은 도 5A~5E를 참고하여 앞서 설명된 다양한 기능 각각을 실행할 뿐 아니라, 디스크리트 코사인 변환같은 다른 기능들도 실행한다. 도시되는 바와 같이, 이 다기능 적응성 연산 유닛(500)은 입력 메모리(520), 데이터 메모리(525), 레지스터(530), 멀티플라이어(540), 애더(545), 제 1 산술 로직 유닛(ALU)(550), 제 2 산술 로직 유닛(ALU)(555), 그리고 파이프라인 레지스터(560)를 포함하는 다수의 고정식 연산 요소들로 구성되는 다수의 설정에 대한 기능을 포함하며, 이때, 입력부(505), 라인(515), 출력부(570), 그리고 멀티플렉서(510)는 상호연결 네트워크(210, 220, 240)를 형성한다. 디스크리트 코사인 변환의 2개의 근 연산에 특히 유용한 병렬 덧셈 및 뺄셈 연산을 위해 두개의 서로 다른 ALU(550, 555)가 이용되는 것이 바람직하다.

도 7은 본 발명에 따른, 다수의 고정식 연산 요소를 가지는 선호되는 적응성 로직 프로세서(ALP) 연산 유닛(600)의 블록도표이다. ALP(600)는 적응성이 높으며, 입/출력 설정, 한정 상태 머신 구현, 일반 필드 프로그램 기능, 그리고 비트 조작에 사용되는 것이 바람직하다. ALP(600)의 고정식 연산 요소는 도 9에 도시되는 바와 같이 다수의 적응성 코어 셀(CC)(610)(도 8) 각각의 일부분(650)이다. 다수의 수직 입력(VI)(615), 수직 리피터(VR)(620), 수직 출력(VO)(625), 수평 리피터(FR)(630), 수평 터미네이터(HT)(635), 그리고 수평 콘트롤러(HC)(640)의 조합 및 순열로부터 상호연결 네트워크(210, 220, 240)가 형성된다.

도 8은 본 발명에 따른 고정식 연산 요소(650)을 가진 적응성 로직 프로세서 연산 유닛(600)의 선호되는 코어 셀(610) 블록도표이다. 고정식 연산 요소는 도 9에 도시되는 3 입력 - 2 출력 기능 제너레이터(550)이다. 선호되는 코어 셀(610)은 제어 로직(655), 제어 입력(665), 제어 출력(670), 출력(675), 입력(660)을 또한 포함한다.

도 9는 발명에 따른 적응성 로직 프로세서 연산 유닛(600)의 코어 셀(610)의 선호되는 고정식 연산 요소(650)의 블록도표이다. 고정식 연산 요소(650)는 다수의 배타적 NOR(XNOR) 게이트(680), NOR 게이트(685), NAND 게이트(690), 배타적 OR(XOR) 게이트(695)의 고정식 레이아웃으로서, 세 개의 입력(720) 및 두개의 출력(710)을 가진다. 설정 및 상호연결이 MUX(705)와 상호연결 입력(730)을 통해 제공된다.
상술한 내용으로부터 알 수 있는 바와 같이, 이종 연산 유닛(200)을 형성하도록 설정 및 재설정될 수 있고, 가변 레벨의 상호연결부(110, 210, 240, 220)를 통해, 이종 매트릭스(150)를 형성하도록 설정 및 재설정될 수도 있는, 다수의 고정식 이종(heterogeneous) 연산 요소(250)를 이같이 이용함으로서, 집적 회로의 완전히 새로운 클래스나 카테고리를 생성할 수 있으며, 이는 적응성 연산 구조로 불리기도 한다. 본 발명의 적응성 연산 구조는 FPGA, ASCI, 또는 프로세서의 카테고리 내에서 개념적 또는 명칭적 측면으로부터 적절한 특성을 발견할 수 없다. 예를 들어, 적응성 연산 구조의 비-FPGA 특성은, 적응성 연산 구조가 동일한 논리 유닛, 또는 보다 간단하고 어떤 종류의 반복 어레이를 가지지 않기 때문에, 즉각적으로 명백하다. 또하나의 예로서, 적응성 연산 구조가 전용인 특성이 없지만 다수의 기능 모드를 제공하고 실시간으로 재설정될 수 있기 때문에 적응성 연산 구조의 비-ASIC 특성이 역시 즉각적으로 명백하다. 계속되는 예로서, 적응성 연산 구조가 부산물로 발생하는 데이터 조작과 함께 실행 명령에 따라 포커싱되는 것보다는 데이터에 대해 직접 동작하도록 설정되기 때문에 적응성 연산 구조의 비-프로세서 특징이 또한 명백하다.

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본 발명의 다른 장점은 당 분야의 통상의 지식을 가진 자에게 쉽게 드러난다. 이동 통신의 경우, 한개나 두개의 알고리즘 요소들에 대한 하드웨어 가속이 여러 채널(통상적으로 64개 이상)을 취급하는 인프라스트럭처 기지국에 한정되어 있다. 이러한 가속은 비용 측면에서 정당화될 수 있다. 왜냐하면, 다중 채널 상에서 실행되는 성능 향상 및 채널 당 전력 절감으로 인해, 성능 향상 및 전력 절감이 이루어지기 때문이다. 이러한 다중 채널 성능 및 전력 절감은 단일 동작 채널의 이동 단말기에서의 기존의 하드웨어 가속으로는 실현될 수 없다. 이와는 대조적으로, 보 발명을 이용함으로서, 주어진 성능 증가 및 전력 절감 하에서, 비용 정당화가 역시 이루어질 수 있다. 왜냐하면, 동일한 집적 회로 면적이 다중 산술 작업을 가속시키도록 설정 및 재설정될 수 있어서, 다음 알고리즘 요소에 대한 새로운 하드웨어 가속기를 효과적으로 만들어낼 수 있기 때문이다.

발명의 또다른 장점 역시 당 분야에서 쉽게 알아낼 수 있다. 본 발명의 적응성 연산 엔진(100) 구조는 잠재적 단점을 최소화시키면서 프로세서, ASIC, FPGA의 다양한 장점들을 효과적/효율적으로 취합하고 최대화시킨다. 적응성 연산 엔진(100)은 프로세서의 프로그래밍 유연성, FPGA의 제작후 유연성, 그리고 ASIC의 고속 및 고활용 팩터를 포함한다. 적응성 연산 엔진(100)은 실시간으로 쉽게 재설정될 수 있고, 해당하는 다수의 동작 모드를 가질 수 있다. 추가적으로, 재설정식 가속의 특정 기능들을 선택함으로서, 적응성 연산 엔진(100)은 전력 소모를 최소화시키며, 휴대용 및 그 외 다른 배터리 내장형 장치에 적절하다.

Claims (74)

1. - 다수의 제 1 이종 연산 요소(heterogeneous computational elements)와, 상기 다수의 제 1 이종 연산 요소에 연결된 상호연결 네트워크를 포함하고, 상기 다수의 제 1 이종 연산 요소 중 제 1 연산 요소는 제 1 연산 구조를, 상기 다수의 제 1 이종 연산 요소 중 제 2 연산 요소는 제 2 연산 구조를 가지며, 상기 제 1 연산 구조가 상기 제 2 연산 구조와 다른 것이 특징인 연산 유닛 그리고

   - 다수의 제 2 이종 연산 요소와, 상기 다수의 제 2 이종 연산 요소에 연결된 디지털 신호 프로세싱 상호연결 네트워크를 포함하는 디지털 신호 프로세싱 연산 유닛을 포함하되,

   상기 상호연결 네트워크와 상기 디지털 신호 프로세싱 상호연결 네트워크는 제 1 설정 정보에 응답하여, 상기 다수의 제 1 및 제 2 이종 연산 요소 각각의 이종 연산 요소 사이의 연결을 변경함으로써 제 1 기능 모드를 위해 연산 유닛과 디지털 신호 프로세싱 연산 유닛을 설정하며, 그리고 제 2 설정 정보에 응답하여, 상기 제 1 및 제 2 이종 연산 요소 각각의 이종 연산 요소 사이의 연결의 일부를 변경함으로써 제 2 기능 모드를 위해 상기 연산 유닛과 상기 디지털 신호 프로세싱 연산 유닛을 추가로 재설정하며,

   상기 제 1 기능성 모드는 상기 제 2 기능성 모드와 다른 것을 특징으로 하는 적응성 연산 집적 회로.
2. 제 1 항에 있어서, 상기 제 1 연산 구조와 상기 제 2 연산 구조가 다수의 특정 구조로부터 선택되고, 이때, 상기 다수의 특정 구조는 메모리, 덧셈, 곱셈, 복소 곱셈, 뺄셈, 설정, 재설정, 제어, 입력, 출력, 그리고 필드 프로그램 기능에 대한 기능들 중 둘 이상을 포함하는 것을 특징으로 하는 적응성 연산 집적 회로.
3. 제 1 항에 있어서, 상기 제 1 및 제 2 기능 모드는 선형 알고리즘 연산, 비선형 알고리즘 연산, 한정 상태 머신 연산, 메모리 연산, 그리고 비트-레벨 조작을 포함하는 기능 모드들 중 두가지 이상을 포함하는 것을 특징으로 하는 적응성 연산 집적 회로.
4. 제 1 항에 있어서, 상기 상호연결 네트워크는 다수의 이종 연산 요소 사이에서 데이터 및 제어 정보를 재설정가능하게 라우팅(routing)시키는 것을 특징으로 하는 적응성 연산 집적 회로.
5. 제 1 항에 있어서, 상기 적응성 연산 집적 회로는,

   - 상기 다수의 이종 연산 요소와 상기 상호연결 네트워크에 연결되는 콘트롤러

   를 추가로 포함하고, 이때, 상기 콘트롤러는 상기 제 1 기능 모드에 대해 다수의 이종 연산 요소들의 설정을 지시하고 편성할 수 있고, 상기 제 2 기능 모드에 대해 다수의 이종 연산 요소들의 재설정을 지시 및 편성할 수 있는 것을 특징으로 하는 적응성 연산 집적 회로.
6. 제 5 항에 있어서, 상기 콘트롤러는 해당 데이터와 함께 다수의 이종 연산 요소의 설정 및 재설정을 시간편성할 수 있는 것을 특징으로 하는 적응성 연산 집적 회로.
7. 제 1 항에 있어서, 상기 적응성 연산 집적 회로는,

   - 상기 다수의 이종 연산 요소와 상기 상호연결 네트워크에 연결되는 메모리

   를 추가로 포함하고, 이때, 상기 메모리는 제 1 설정 정보 및 제 2 설정 정보를 저장할 수 있는 것을 특징으로 하는 적응성 연산 집적 회로.
8. 다수의 이종 연산 요소로서, 상기 다수의 이종 연산 요소 중 제 1 연산 요소는 제 1 고정식 구조를 가지고, 상기 다수의 이종 연산 요소 중 제 2 연산 요소는 제 2 고정식 구조를 가지며, 상기 제 1 고정식 구조는 상기 제 2 고정식 구조와 다른 것이 특징인 다수의 이종 연산 요소, 그리고

   상기 다수의 이종 연산 요소에 연결된 상호연결 네트워크로서, 상기 상호연결 네트워크는 제 1 설정 정보에 응답하여 다수의 기능 모드 중 제 1 기능 모드에 대한 다수의 이종 연산 요소를 설정하고, 그리고 추가로 제 2 설정 정보에 응답하여 상기 다수의 기능 모드 중 제 2 기능 모드에 다수의 이종 연산 요소를 재설정하는 것이 특징인 상호연결 네트워크를 포함하되,

   상기 제 1 기능 모드는 상기 제 2 기능 모드와 다르고,

   상기 다수의 이종 연산 요소들이 다수의 적응성 및 이종 연산 유닛들을 형성하도록 설정되고, 이때, 다수의 이종 연산 유닛 중 각각의 연산 유닛들은,

   - 상기 다수의 이종 연산 요소에 연결되는 연산 유닛 콘트롤러로서, 다수의 설정 정보에 따라 다수의 제어 비트를 발생시키는 연산 유닛 콘트롤러,

   - 다수의 제어 비트에 따라, 입력 정보 수신을 위해 상호연결 네트워크로부터 입력 라인을 선택하는 다수의 입력 멀티플렉서, 그리고

   - 다수의 제어 비트에 따라, 출력 정보 전달을 위해 상호연결 네트워크로부터의 다수의 출력 라인을 선택하는 다수의 출력 디멀티플렉서

   를 추가로 포함하는 것을 특징으로 하는 적응성 연산 집적 회로.
9. 제 1 항에 있어서, 상기 적응성 연산 집적 회로가 다수의 동작 모드를 지닌 이동식 단말기 내에서 실현되며, 이때, 이동식 단말기의 상기 다수의 동작 모드는 이동 통신 모드, PDA 모드, 멀티미디어 수신 모드, 이동 패킷-기반 통신 모드, 그리고 페이저 모드 중 두가지 이상을 포함하는 것을 특징으로 하는 적응성 연산 집적 회로.
10. 제 1 항에 따른 장치를 동작하는 방법에 있어서, 상기 동작 방법은,

    - 제 1 설정 정보에 응답하여, 상기 제 1 기능 모드에 대해 상기 다수의 이종 연산 요소(heterogeneous computation elements)들을 상기 상호연결 네트워크를 통해 설정하는 단계로서, 상기 다수의 이종 연산 요소는 제 1 구조를 가진 제 1 연산 요소와, 제 2 구조를 가진 제 2 연산 요소를 포함하며, 상기 제 1 구조가 상기 제 2 구조와 다른 것이 특징인 설정 단계, 그리고

    - 제 2 설정 정보에 따라, 제 2 기능 모드에 대해 다수의 이종 연산 요소들을 상호연결 네트워크를 통해 재설정하는 단계로서, 이때, 상기 제 1 기능 모드가 상기 제 2 기능 모드와 다른 것이 특징인 재설정 단계,

    를 포함하는 것을 특징으로 하는, 제 1 항에 따른 장치의 동작 방법.
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15. 설정 가능한 디지털 신호 프로세싱 연산 유닛으로서, 상기 디지털 신호 프로세싱 연산 유닛은:

    - 다수의 제 1 이종 연산 요소(heterogeneous computational elements)로서, 상기 다수의 제 1 이종 연산 요소 중 제 1 연산 요소는 제 1 연산 구조를, 다수의 제 1 이종 연산 요소 중 제 2 연산 요소는 제 2 연산 구조를 가지고, 상기 제 1 연산 구조는 상기 제 2 연산 구조와 다르며, 또한, 상기 제 1 및 제 2 연산 구조는 메모리, 덧셈, 곱셈, 복소 곱셈, 뺄셈, 설정, 재설정, 제어, 입력, 출력, 그리고 필드 프로그램 기능에 대한 기능들 중 둘 이상을 포함하는 것이 특징인 다수의 제 1 이종 연산 요소; 그리고

    - 상기 다수의 제 1 이종 연산 요소에 연결된 디지털 신호 프로세싱 상호연결 네트워크

    를 포함하는 것이 특징인 디지털 신호 프로세싱 연산 유닛, 그리고

    다수의 제 2 이종 연산 요소와 상기 다수의 제 2 이종 연산 요소에 연결된 상호연결 네트워크를 포함하는 설정가능한 연산 로직 유닛을 포함하되,

    상기 상호연결 네트워크 및 상기 디지털 신호 프로세싱 상호연결 네트워크는, 제 1 설정 정보에 응답하여 상기 제 1 및 제 2 다수의 이종 연산 요소 각각의 이종 연산 요소 사이의 연결을 변경함으로써, 제 1 기능 모드에 대해 상기 제 1 및 제 2 다수의 이종 연산 요소를 설정하고, 그리고

    상기 상호연결 네트워크 및 상기 디지털 신호 프로세싱 상호연결 네트워크는 추가로, 제 2 설정 정보에 응답하여, 상기 다수의 제 1 및 제 2 이종 연산 요소 각각의 이종 연산 요소 사이의 연결의 일부를 변경함으로써, 제 2 기능 모드에 대해 상기 다수의 이종 연산 요소를 재설정하며,

    상기 제 1 기능 모드는 상기 제 2 기능 모드와 다른 것을 특징으로 하는 적응성 연산 집적 회로.
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