JP3033575B1 - 画像処理装置 - Google Patents
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Abstract
理装置を提供する。 【解決手段】 フィールドプログラマブルゲートアレイ
106に第1の内部論理記述を書き込んだ状態で有効画
素期間のディジタル画像処理を行う。次に、前記有効画
素期間以外の無効画素期間においてフィールドプログラ
マブルゲートアレイ106の前記第1の内部論理記述を
第2の内部論理記述に書き換えた状態でディジタル制御
処理を行った後に、再びフィールドプログラマブルゲー
トアレイ106の前記第2の内部論理記述を前記第1の
内部論理記述に書き変えた状態でディジタル画像処理を
行う。
Description
する画像処理装置に関する。
カメラでは、撮像素子からの出力信号をディジタル変換
した後に、汎用CPUやワイヤードロジック処理装置を
用いて色分離処理や画像圧縮処理などの画像処理を行っ
ている。多くのディジタルスチルカメラでは、画像の処
理方式を容易に変更できるように汎用CPUを用いてデ
ィジタル画像処理を行っている。一方のビデオカメラで
は高速な動画像処理装置が必要になる。ビデオカメラに
おいては、動画像処理を行うためには汎用CPUでは処
理能力が不足する場合が多いため、専用のワイヤードロ
ジック処理装置を用いて処理を行うものも多い。また、
これら汎用CPUとワイヤードロジック処理装置を組み
合わせた画像処理装置が文献(岡田他: ”DSCにおけ
るリアルタイム信号処理システムの開発”, 1998年
映像情報メディア学会年次大会講演予稿集26−2,J
ul,1998)に開示されている。
理装置においては、次のような解決すべきいくつかの問
題がある。汎用のCPUで画像信号を処理するディジタ
ルスチルカメラでは、シャッターを押してから処理が終
了するまでに銀塩カメラに比べて長い時間を要するとい
う問題がある。これを解決するため、従来の画像処理装
置において、フレームメモリを複数搭載してシャッター
時間を短くするものもあるが、メモリ使用量が増大する
という別の問題が発生する。
PUの動作周波数を上げて処理が高速になり処理時間が
短縮されても、より処理の並列性が高い専用ワイヤード
ロジック処理装置に比べて画素当たりの消費電力が大き
いという課題が残る。その理由は、汎用CPUでは命令
に従って処理を進めることができるという汎用性が与え
られている代わりに、演算回路を同時に並列に動かすこ
とが困難であることから、ワイヤードロジック処理装置
に比べてエネルギー効率が悪くなってしまうためであ
る。例えば汎用CPUでは、基本的に1クロック当たり
用意された演算回路数以上の演算はできないが、ワイヤ
ードロジック処理装置ならばパイプライン処理すること
で何命令でも同時実行することができる。
ワイヤードロジック装置の設計は、汎用CPUのプログ
ラム開発期間よりも長くなることが問題である。その理
由は、専用ワイヤードロジック処理装置では設計や製造
に要する期間は、汎用CPUのプログラム開発のコンパ
イルやシミュレーション期間に比べて長いためである。
また、ビデオカメラでは、動作を停止できるデバッグ環
境が整っている汎用CPUに比べて、専用ワイヤードロ
ジック処理装置では動作を停止させることが困難である
ため処理上の問題を発見することが難しいという問題が
ある。
つ、消費電力が少ない画像処理装置を提供することにあ
る。
に、請求項1記載の発明は、動作中に動作を規定する内
部論理記述を変更できるフィールドプログラマブルゲー
トアレイを備えた画像処理装置において、フィールドプ
ログラマブルゲートアレイに第1の内部論理記述を書き
込んだ状態で有効画素期間のディジタル画像処理を行
い、有効画素期間以外の無効画素期間においてフィール
ドプログラマブルゲートアレイの第1の内部論理記述を
第2の内部論理記述に書き換えた状態でディジタル制御
処理を行った後に、再びフィールドプログラマブルゲー
トアレイの第2の内部論理記述を第1の内部論理記述に
書き変えた状態でディジタル画像処理を行うことを特徴
とする。
明において、撮像素子を備え、撮像素子により撮像した
画像の色信号処理を有効画素期間に行い、無効画素期間
において色信号処理に関わるディジタル制御処理を行う
ことを特徴とする。
明において、無効画素期間とは、垂直ブランキング期間
であることを特徴とする。
明において、無効画素期間とは、水平ブランキング期間
であることを特徴とする。
明において、有効画素期間において画像の圧縮処理を行
い、無効画素期間において画像の圧縮処理に関わるディ
ジタル制御処理を行うことを特徴とする。
明において、ディジタル制御処理とは、符号量制御処理
であることを特徴とする。
明において、無効画素期間とは、撮像素子の光学的黒画
素の期間であることを特徴とする。
明において、ディジタル制御処理とは、自動白バランス
制御処理であることを特徴とする。
明において、ディジタル制御処理とは、自動焦点制御処
理であることを特徴とする。
発明において、ディジタル制御処理とは、自動明度制御
処理であることを特徴とする。
を図面に基づいて詳細に説明する。図1に示すように、
本発明の1つの実施形態としての画像処理装置は、レン
ズ100と制御回路101と固体撮像素子102と駆動
回路103と増幅器104とAD変換回路105とフィ
ールドプログラマブルゲートアレイ{FPGA(Fie
ld Programmable Gate Arra
y)}106と表示装置107とEEPROMなどの記
憶装置108とRAM109と外部機器110とを有し
ている。
102において光電変換される。レンズ100は、制御
回路101により制御される。固体撮像素子102は、
駆動回路103により駆動される。固体撮像素子102
のアナログ映像出力信号は、増幅器104において利得
を制御する。増幅器104の映像出力信号はAD変換回
路105によってディジタル信号へ変換する。FPGA
106は、AD変換回路105のディジタル映像信号を
受けて画像処理を行う。FPGA106の出力は表示装
置107に表示することにより、撮像者は被写体を確認
できる。FPGA106の動作は内部論理記述により規
定される。FPGA106の内部論理記述は、記憶装置
108から書き込まれる。外部機器110により記憶装
置108のデータやFPGA106の内部論理記述を書
き換えることができる。RAM109は、FPGA10
6で行われる画像処理の結果、途中演算の結果および制
御値を一時的に保存するために用いる。ただし、このR
AM109は、FPGA106の内部に設けることもで
きる。
メラをこの画像処理装置で実現する場合を例として説明
する。FPGA106の内部論理記述は、記憶装置10
8やFPGA106の内部に設けた記憶装置から動作中
に転送して使用する。画像撮像中は撮像モードとなり、
有効画素期間では色分離処理を行い、有効画素期間以外
の無効画素期間では、カメラの制御用の内部論理記述に
FPGA106の内部論理記述を書き換え、自動白バラ
ンス、自動焦点および自動明度などの自動制御を行った
後に、再び色分離処理用の内部論理記述にFPGA10
6の内部論理記述を書き換える。有効画素期間以外の無
効画素期間とは、図2に示すような水平ブランキング期
間、垂直ブランキング期間および光学的黒画素期間など
の撮像素子の有効画素以外の走査期間を指すものとす
る。ここで、シャッターが押された場合や録画時には、
画像圧縮処理用の内部論理記述にFPGA106の内部
論理記述を書き換える。外部機器110が接続されて、
画像を転送するという指示が与えられた時には転送モー
ドとなる。また、外部機器110が接続されて内部論理
記述を更新するという指示が与えられた時には更新モー
ドになる。図3に各モードの状態を示す。
6に書き込まれる内部論理記述の構成の一例を記す。な
お、内部論理記述の処理において、FPGA106のゲ
ート規模が小さく全てを一度に書き込めない場合には、
処理内容に応じて内部論理記述を分割する必要がある。
逆に、FPGA106のゲート規模が十分大きい場合に
は、FPGA106の一部のみを書き換えることによっ
て処理が実現できる。また、処理モードを切り替える間
は、画像や制御値は一時的にRAM109に書き込み、
必要時に応じて読み出すものとする。
た場合の構成の一例を示すブロック図である。AD変換
回路105のディジタル信号は、黒バランス回路400
に入力して黒レベルを調節する。次に、内挿補間回路4
01は、黒バランス回路400からのディジタル信号に
ついて撮像素子に形成された色フィルタに従った画素補
間を行う。さらに、ディジタル信号について、色空間変
換回路402、白バランス回路404、ガンマ補正回路
405およびクリッピング回路408で撮像環境や画像
表示環境に適したカラー処理を行う。また、ディジタル
信号について、必要に応じて高域強調回路403で高域
強調処理を行う。後述する自動白バランス制御のため
に、積分回路406は白バランス回路404の出力信号
の積分演算を行う。同様に、積分回路407は高域強調
回路403の出力信号の積分演算を行う。
用いた場合の構成の一例を示すブロック図である。積分
回路406の出力値は、自動白バランス制御回路500
および自動明度制御回路501に入力する。自動白バラ
ンス制御回路500の出力値は、白バランス回路404
の制御値となる。また、自動明度制御回路501におい
ては、積分回路406の出力値を受けてシャッター時
間、レンズアイリスおよびゲインの制御値が決定され
る。それぞれの制御値は、シャッター時間制御回路50
3、レンズアイリス制御回路504、ゲイン制御回路5
05を介して、それぞれ制御回路101、駆動回路10
3および増幅器104を制御する。自動焦点制御回路5
02は、積分回路407の出力値を使って焦点の制御を
行い、制御回路101を介してレンズ100の位置を制
御する。
いた場合の構成の一例を示すブロック図である。動き推
定回路600は、クリッピング回路408からの色分離
処理された画像信号を受けて画像の動作を推定する。次
に、離散コサイン変換回路(DCT)601は動き推定
回路600からの画像信号について周波数変換し、量子
化回路603は画像信号を量子化する。画像信号の量子
化による誤差の蓄積を防ぐために、量子化回路603の
出力を逆量子化回路604および逆離散コサイン変換
(IDCT)602という手順で画像信号に戻して元の
画像信号から差し引く。量子化回路603の出力は、可
変長符号化回路(VLD)605によって圧縮して動き
推定回路600の出力と共に多重化回路606で多重化
する。
用いた場合の構成の一例を示すブロック図である。符号
量制御回路700は、多重化回路606から出力された
符号量を元にして量子化回路603を制御する。図8は
FPGA106を画像転送処理に用いた場合の構成を示
すブロック図である。多重化回路606からの色分離処
理された非圧縮画像や圧縮された画像は、外部機器11
0との伝送に適した外部インタフェース回路800へ入
力される。次に、FPGA106は、接続された外部機
器110に画像を転送する。
新する場合の構成の一例を示すブロック図である。外部
機器110から転送された新しい内部論理記述は、外部
インタフェース回路900を介して記憶装置108に転
送する。また、外部機器110から転送された新しい内
部論理記述は、直接にFPGA106の内部論理記述を
書き換えることもできる。
れに応じた演算を行う汎用のCPUでは、内臓される演
算回路数、パイプライン数、命令、分岐予測などに演算
の並列性は依存している。このため、あらかじめ埋め込
まれた規定の処理をパイプライン処理できるワイヤード
ロジック処理装置に比べてCPUでは並列性が低くな
る。FPGA106は内部論理記述によって論理動作を
変更することができるゲートアレイである。FPGA1
06では内部論理記述が書き込まれた状態においてワイ
ヤードロジック処理装置と同程度の並列演算性能があ
る。従って、CPUとは異なりワイヤードロジック処理
装置やFPGA106では、処理内容を並列に記述して
いくことでゲート規模は大きくなるが処理能力を高める
ことができる。また、特にSRAMに内部論理記述を保
存するタイプのFPGA106では、書き換えができる
記憶領域から内部論理記述を読み込むことで処理内容を
変更することができる。さらに、動作中に内部論理記述
を書き換えることができるFPGA106では、論理回
路を時分割して更新することによって、論理ゲート数以
上の処理が実現できる。
ビデオカメラなどの画像処理装置において、FPGA1
06の内部論理記述を動的に書き換えて、有効画素期間
では色分離処理を行い、水平および垂直ブランキング期
間などの無効画素期間で自動白バランス、自動焦点およ
び自動明度などの自動制御処理を行うことにより、FP
GA106の論理ゲートを有効に活用することができ
る。従来において自動制御のための別に設けいたCPU
は必要なくなる。また、画像処理にFPGA106を用
いることで処理内容に問題が生じた時には、内部論理記
述を変更できるためメンテナンス性が向上する。
6を用いることで、ワイヤードロジック処理装置と同様
に予め埋め込まれた規定のディジタル画像処理を並列演
算処理することで処理能力を高めることができるため、
画像処理に汎用CPUを用いた画像処理装置に比べて処
理時間を短縮できる。例えば、汎用CPUのクロック周
波数が200MHzで同時発行命令数が2命令であり、
FPGA106は20MHzで動作し並列演算数100
(CPU命令相当)とすると、1クロックあたり処理で
きる演算回数はFPGA106の方が5倍多くなる。実
際にはCPUの同時発行命令数の2命令を常時実現する
ようにプログラミングすることは困難であるため、CP
Uの処理能力はさらに低下する可能性がある。
イヤードロジック処理装置を用いた画像処理装置に比べ
て開発期間短縮やメンテナンス性を向上させることがで
きる。その理由は、内部論理記述の書き換えが可能なF
PGAを用いることで処理内容が容易に変更できるた
め、汎用CPUと同様に問題が生じたときに内部論理記
述の変更のみで対処できるためである。特に、外部から
内部論理記述が変更できるような手段を設けておけば、
汎用CPUのソフトウェアのように処理内容を更新でき
る。
ップ数やゲート数を少なくして消費電力を削減すること
ができる。その理由は、動作中に内部論理記述を書き換
えることによってFPGAの論理ゲート数以上の処理が
実現できるため、従来複数のチップに分けて処理してい
た色信号処理、画像圧縮処理および制御処理といった処
理を1つのチップで実現できるためである。例えば、撮
像素子をもつディジタルスチルカメラやビデオカメラな
どの画像処理装置において、有効画素期間では色分離処
理を行い、ブランキング期間などの無効画素期間で自動
白バランス、自動焦点および自動明度などの制御処理を
行うことでFPGAの論理ゲートを有効に活用すること
ができ、制御のためのCPUを別に設ける必要がなくな
る。
処理装置の汎用性や再利用性を向上させることができ
る。その理由は、FPGAの内部論理記述は書き換えが
できる記憶領域から読み込み処理の内容が変更できるた
め、装置の汎用性が向上し再利用が可能になるためであ
る。
を用いた画像処理装置に比べて処理時間を短縮できる。
また、本発明によれば、専用ワイヤードロジック処理装
置を用いた画像処理装置に比べて開発期間短縮やメンテ
ナンス性を向上させることができる。
ート数を少なくして消費電力を削減でき、かつ、画像処
理装置の汎用性や再利用性を向上させることができる。
を示すブロック図である。
ング期間を説明するための図である。
理記述の書き換え手順の一例を説明するための図であ
る。
処理に用いた場合の構成の一例を示すブロック図であ
る。
制御処理に用いた場合の構成の一例を示すブロック図で
ある。
縮処理に用いた場合の構成の一例を示すブロック図であ
る。
制御処理に用いた場合の構成の一例を示すブロック図で
ある。
送処理に用いた場合の構成を示すブロック図である。
理記述を更新する場合の構成の一例を示すブロック図で
ある。
Claims (10)
- 【請求項1】 動作中に動作を規定する内部論理記述を
変更できるフィールドプログラマブルゲートアレイを備
えた画像処理装置において、 前記フィールドプログラマブルゲートアレイに第1の内
部論理記述を書き込んだ状態で有効画素期間のディジタ
ル画像処理を行い、前記有効画素期間以外の無効画素期
間において前記フィールドプログラマブルゲートアレイ
の前記第1の内部論理記述を第2の内部論理記述に書き
換えた状態でディジタル制御処理を行った後に、再び前
記フィールドプログラマブルゲートアレイの前記第2の
内部論理記述を前記第1の内部論理記述に書き変えた状
態でディジタル画像処理を行うことを特徴とする画像処
理装置。 - 【請求項2】 請求項1に記載の画像処理装置におい
て、 撮像素子を備え、該撮像素子により撮像した画像の色信
号処理を前記有効画素期間に行い、前記無効画素期間に
おいて前記色信号処理に関わる前記ディジタル制御処理
を行うことを特徴とする画像処理装置。 - 【請求項3】 請求項1に記載の画像処理装置におい
て、 前記無効画素期間とは、垂直ブランキング期間であるこ
とを特徴とする画像処理装置。 - 【請求項4】 請求項1に記載の画像処理装置におい
て、 前記無効画素期間とは、水平ブランキング期間であるこ
とを特徴とする画像処理装置。 - 【請求項5】 請求項1に記載の画像処理装置におい
て、 前記有効画素期間において画像の圧縮処理を行い、前記
無効画素期間において前記画像の圧縮処理に関わるディ
ジタル制御処理を行うことを特徴とする画像処理装置。 - 【請求項6】 請求項1に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、符号量制御処理であるこ
とを特徴とする画像処理装置。 - 【請求項7】 請求項2に記載の画像処理装置におい
て、 前記無効画素期間とは、前記撮像素子の光学的黒画素の
期間であることを特徴とする画像処理装置。 - 【請求項8】 請求項2に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、自動白バランス制御処理
であることを特徴とする画像処理装置。 - 【請求項9】 請求項2に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、自動焦点制御処理である
ことを特徴とする画像処理装置。 - 【請求項10】 請求項2に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、自動明度制御処理である
ことを特徴とする画像処理装置。
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