JP3033575B1 - 画像処理装置 - Google Patents
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- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/134—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or criterion affecting or controlling the adaptive coding
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- H04N19/152—Data rate or code amount at the encoder output by measuring the fullness of the transmission buffer
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- Image Processing (AREA)
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Input (AREA)
- Television Receiver Circuits (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
【要約】
【課題】 回路規模が小さく、消費電力が少ない画像処
理装置を提供する。 【解決手段】 フィールドプログラマブルゲートアレイ
１０６に第１の内部論理記述を書き込んだ状態で有効画
素期間のディジタル画像処理を行う。次に、前記有効画
素期間以外の無効画素期間においてフィールドプログラ
マブルゲートアレイ１０６の前記第１の内部論理記述を
第２の内部論理記述に書き換えた状態でディジタル制御
処理を行った後に、再びフィールドプログラマブルゲー
トアレイ１０６の前記第２の内部論理記述を前記第１の
内部論理記述に書き変えた状態でディジタル画像処理を
行う。
理装置を提供する。 【解決手段】 フィールドプログラマブルゲートアレイ
１０６に第１の内部論理記述を書き込んだ状態で有効画
素期間のディジタル画像処理を行う。次に、前記有効画
素期間以外の無効画素期間においてフィールドプログラ
マブルゲートアレイ１０６の前記第１の内部論理記述を
第２の内部論理記述に書き換えた状態でディジタル制御
処理を行った後に、再びフィールドプログラマブルゲー
トアレイ１０６の前記第２の内部論理記述を前記第１の
内部論理記述に書き変えた状態でディジタル画像処理を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データを処理
する画像処理装置に関する。
する画像処理装置に関する。
【０００２】
【従来の技術】従来のディジタルスチルカメラやビデオ
カメラでは、撮像素子からの出力信号をディジタル変換
した後に、汎用ＣＰＵやワイヤードロジック処理装置を
用いて色分離処理や画像圧縮処理などの画像処理を行っ
ている。多くのディジタルスチルカメラでは、画像の処
理方式を容易に変更できるように汎用ＣＰＵを用いてデ
ィジタル画像処理を行っている。一方のビデオカメラで
は高速な動画像処理装置が必要になる。ビデオカメラに
おいては、動画像処理を行うためには汎用ＣＰＵでは処
理能力が不足する場合が多いため、専用のワイヤードロ
ジック処理装置を用いて処理を行うものも多い。また、
これら汎用ＣＰＵとワイヤードロジック処理装置を組み
合わせた画像処理装置が文献（岡田他: ”ＤＳＣにおけ
るリアルタイム信号処理システムの開発”, １９９８年
映像情報メディア学会年次大会講演予稿集２６−２，Ｊ
ｕｌ，１９９８）に開示されている。
カメラでは、撮像素子からの出力信号をディジタル変換
した後に、汎用ＣＰＵやワイヤードロジック処理装置を
用いて色分離処理や画像圧縮処理などの画像処理を行っ
ている。多くのディジタルスチルカメラでは、画像の処
理方式を容易に変更できるように汎用ＣＰＵを用いてデ
ィジタル画像処理を行っている。一方のビデオカメラで
は高速な動画像処理装置が必要になる。ビデオカメラに
おいては、動画像処理を行うためには汎用ＣＰＵでは処
理能力が不足する場合が多いため、専用のワイヤードロ
ジック処理装置を用いて処理を行うものも多い。また、
これら汎用ＣＰＵとワイヤードロジック処理装置を組み
合わせた画像処理装置が文献（岡田他: ”ＤＳＣにおけ
るリアルタイム信号処理システムの開発”, １９９８年
映像情報メディア学会年次大会講演予稿集２６−２，Ｊ
ｕｌ，１９９８）に開示されている。
【０００３】
【発明が解決しようとする課題】しかし、従来の画像処
理装置においては、次のような解決すべきいくつかの問
題がある。汎用のＣＰＵで画像信号を処理するディジタ
ルスチルカメラでは、シャッターを押してから処理が終
了するまでに銀塩カメラに比べて長い時間を要するとい
う問題がある。これを解決するため、従来の画像処理装
置において、フレームメモリを複数搭載してシャッター
時間を短くするものもあるが、メモリ使用量が増大する
という別の問題が発生する。
理装置においては、次のような解決すべきいくつかの問
題がある。汎用のＣＰＵで画像信号を処理するディジタ
ルスチルカメラでは、シャッターを押してから処理が終
了するまでに銀塩カメラに比べて長い時間を要するとい
う問題がある。これを解決するため、従来の画像処理装
置において、フレームメモリを複数搭載してシャッター
時間を短くするものもあるが、メモリ使用量が増大する
という別の問題が発生する。
【０００４】また、従来の画像処理装置においては、Ｃ
ＰＵの動作周波数を上げて処理が高速になり処理時間が
短縮されても、より処理の並列性が高い専用ワイヤード
ロジック処理装置に比べて画素当たりの消費電力が大き
いという課題が残る。その理由は、汎用ＣＰＵでは命令
に従って処理を進めることができるという汎用性が与え
られている代わりに、演算回路を同時に並列に動かすこ
とが困難であることから、ワイヤードロジック処理装置
に比べてエネルギー効率が悪くなってしまうためであ
る。例えば汎用ＣＰＵでは、基本的に１クロック当たり
用意された演算回路数以上の演算はできないが、ワイヤ
ードロジック処理装置ならばパイプライン処理すること
で何命令でも同時実行することができる。
ＰＵの動作周波数を上げて処理が高速になり処理時間が
短縮されても、より処理の並列性が高い専用ワイヤード
ロジック処理装置に比べて画素当たりの消費電力が大き
いという課題が残る。その理由は、汎用ＣＰＵでは命令
に従って処理を進めることができるという汎用性が与え
られている代わりに、演算回路を同時に並列に動かすこ
とが困難であることから、ワイヤードロジック処理装置
に比べてエネルギー効率が悪くなってしまうためであ
る。例えば汎用ＣＰＵでは、基本的に１クロック当たり
用意された演算回路数以上の演算はできないが、ワイヤ
ードロジック処理装置ならばパイプライン処理すること
で何命令でも同時実行することができる。
【０００５】一方ビデオカメラでは、動画像処理の専用
ワイヤードロジック装置の設計は、汎用ＣＰＵのプログ
ラム開発期間よりも長くなることが問題である。その理
由は、専用ワイヤードロジック処理装置では設計や製造
に要する期間は、汎用ＣＰＵのプログラム開発のコンパ
イルやシミュレーション期間に比べて長いためである。
また、ビデオカメラでは、動作を停止できるデバッグ環
境が整っている汎用ＣＰＵに比べて、専用ワイヤードロ
ジック処理装置では動作を停止させることが困難である
ため処理上の問題を発見することが難しいという問題が
ある。
ワイヤードロジック装置の設計は、汎用ＣＰＵのプログ
ラム開発期間よりも長くなることが問題である。その理
由は、専用ワイヤードロジック処理装置では設計や製造
に要する期間は、汎用ＣＰＵのプログラム開発のコンパ
イルやシミュレーション期間に比べて長いためである。
また、ビデオカメラでは、動作を停止できるデバッグ環
境が整っている汎用ＣＰＵに比べて、専用ワイヤードロ
ジック処理装置では動作を停止させることが困難である
ため処理上の問題を発見することが難しいという問題が
ある。
【０００６】本発明の目的は、回路規模が小さく、か
つ、消費電力が少ない画像処理装置を提供することにあ
る。
つ、消費電力が少ない画像処理装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、動作中に動作を規定する内
部論理記述を変更できるフィールドプログラマブルゲー
トアレイを備えた画像処理装置において、フィールドプ
ログラマブルゲートアレイに第１の内部論理記述を書き
込んだ状態で有効画素期間のディジタル画像処理を行
い、有効画素期間以外の無効画素期間においてフィール
ドプログラマブルゲートアレイの第１の内部論理記述を
第２の内部論理記述に書き換えた状態でディジタル制御
処理を行った後に、再びフィールドプログラマブルゲー
トアレイの第２の内部論理記述を第１の内部論理記述に
書き変えた状態でディジタル画像処理を行うことを特徴
とする。
に、請求項１記載の発明は、動作中に動作を規定する内
部論理記述を変更できるフィールドプログラマブルゲー
トアレイを備えた画像処理装置において、フィールドプ
ログラマブルゲートアレイに第１の内部論理記述を書き
込んだ状態で有効画素期間のディジタル画像処理を行
い、有効画素期間以外の無効画素期間においてフィール
ドプログラマブルゲートアレイの第１の内部論理記述を
第２の内部論理記述に書き換えた状態でディジタル制御
処理を行った後に、再びフィールドプログラマブルゲー
トアレイの第２の内部論理記述を第１の内部論理記述に
書き変えた状態でディジタル画像処理を行うことを特徴
とする。
【０００８】請求項２記載の発明は、請求項１記載の発
明において、撮像素子を備え、撮像素子により撮像した
画像の色信号処理を有効画素期間に行い、無効画素期間
において色信号処理に関わるディジタル制御処理を行う
ことを特徴とする。
明において、撮像素子を備え、撮像素子により撮像した
画像の色信号処理を有効画素期間に行い、無効画素期間
において色信号処理に関わるディジタル制御処理を行う
ことを特徴とする。
【０００９】請求項３記載の発明は、請求項１記載の発
明において、無効画素期間とは、垂直ブランキング期間
であることを特徴とする。
明において、無効画素期間とは、垂直ブランキング期間
であることを特徴とする。
【００１０】請求項４記載の発明は、請求項１記載の発
明において、無効画素期間とは、水平ブランキング期間
であることを特徴とする。
明において、無効画素期間とは、水平ブランキング期間
であることを特徴とする。
【００１１】請求項５記載の発明は、請求項１記載の発
明において、有効画素期間において画像の圧縮処理を行
い、無効画素期間において画像の圧縮処理に関わるディ
ジタル制御処理を行うことを特徴とする。
明において、有効画素期間において画像の圧縮処理を行
い、無効画素期間において画像の圧縮処理に関わるディ
ジタル制御処理を行うことを特徴とする。
【００１２】請求項６記載の発明は、請求項１記載の発
明において、ディジタル制御処理とは、符号量制御処理
であることを特徴とする。
明において、ディジタル制御処理とは、符号量制御処理
であることを特徴とする。
【００１３】請求項７記載の発明は、請求項２記載の発
明において、無効画素期間とは、撮像素子の光学的黒画
素の期間であることを特徴とする。
明において、無効画素期間とは、撮像素子の光学的黒画
素の期間であることを特徴とする。
【００１４】請求項８記載の発明は、請求項２記載の発
明において、ディジタル制御処理とは、自動白バランス
制御処理であることを特徴とする。
明において、ディジタル制御処理とは、自動白バランス
制御処理であることを特徴とする。
【００１５】請求項９記載の発明は、請求項２記載の発
明において、ディジタル制御処理とは、自動焦点制御処
理であることを特徴とする。
明において、ディジタル制御処理とは、自動焦点制御処
理であることを特徴とする。
【００１６】請求項１０記載の発明は、請求項２記載の
発明において、ディジタル制御処理とは、自動明度制御
処理であることを特徴とする。
発明において、ディジタル制御処理とは、自動明度制御
処理であることを特徴とする。
【００１７】
【発明の実施の形態】次に、本発明の１つの実施の形態
を図面に基づいて詳細に説明する。図１に示すように、
本発明の１つの実施形態としての画像処理装置は、レン
ズ１００と制御回路１０１と固体撮像素子１０２と駆動
回路１０３と増幅器１０４とＡＤ変換回路１０５とフィ
ールドプログラマブルゲートアレイ｛ＦＰＧＡ（Ｆｉｅ
ｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ）｝１０６と表示装置１０７とＥＥＰＲＯＭなどの記
憶装置１０８とＲＡＭ１０９と外部機器１１０とを有し
ている。
を図面に基づいて詳細に説明する。図１に示すように、
本発明の１つの実施形態としての画像処理装置は、レン
ズ１００と制御回路１０１と固体撮像素子１０２と駆動
回路１０３と増幅器１０４とＡＤ変換回路１０５とフィ
ールドプログラマブルゲートアレイ｛ＦＰＧＡ（Ｆｉｅ
ｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａ
ｙ）｝１０６と表示装置１０７とＥＥＰＲＯＭなどの記
憶装置１０８とＲＡＭ１０９と外部機器１１０とを有し
ている。
【００１８】レンズ１００を透過した光は固体撮像素子
１０２において光電変換される。レンズ１００は、制御
回路１０１により制御される。固体撮像素子１０２は、
駆動回路１０３により駆動される。固体撮像素子１０２
のアナログ映像出力信号は、増幅器１０４において利得
を制御する。増幅器１０４の映像出力信号はＡＤ変換回
路１０５によってディジタル信号へ変換する。ＦＰＧＡ
１０６は、ＡＤ変換回路１０５のディジタル映像信号を
受けて画像処理を行う。ＦＰＧＡ１０６の出力は表示装
置１０７に表示することにより、撮像者は被写体を確認
できる。ＦＰＧＡ１０６の動作は内部論理記述により規
定される。ＦＰＧＡ１０６の内部論理記述は、記憶装置
１０８から書き込まれる。外部機器１１０により記憶装
置１０８のデータやＦＰＧＡ１０６の内部論理記述を書
き換えることができる。ＲＡＭ１０９は、ＦＰＧＡ１０
６で行われる画像処理の結果、途中演算の結果および制
御値を一時的に保存するために用いる。ただし、このＲ
ＡＭ１０９は、ＦＰＧＡ１０６の内部に設けることもで
きる。
１０２において光電変換される。レンズ１００は、制御
回路１０１により制御される。固体撮像素子１０２は、
駆動回路１０３により駆動される。固体撮像素子１０２
のアナログ映像出力信号は、増幅器１０４において利得
を制御する。増幅器１０４の映像出力信号はＡＤ変換回
路１０５によってディジタル信号へ変換する。ＦＰＧＡ
１０６は、ＡＤ変換回路１０５のディジタル映像信号を
受けて画像処理を行う。ＦＰＧＡ１０６の出力は表示装
置１０７に表示することにより、撮像者は被写体を確認
できる。ＦＰＧＡ１０６の動作は内部論理記述により規
定される。ＦＰＧＡ１０６の内部論理記述は、記憶装置
１０８から書き込まれる。外部機器１１０により記憶装
置１０８のデータやＦＰＧＡ１０６の内部論理記述を書
き換えることができる。ＲＡＭ１０９は、ＦＰＧＡ１０
６で行われる画像処理の結果、途中演算の結果および制
御値を一時的に保存するために用いる。ただし、このＲ
ＡＭ１０９は、ＦＰＧＡ１０６の内部に設けることもで
きる。
【００１９】次に、画像圧縮機能を有したディジタルカ
メラをこの画像処理装置で実現する場合を例として説明
する。ＦＰＧＡ１０６の内部論理記述は、記憶装置１０
８やＦＰＧＡ１０６の内部に設けた記憶装置から動作中
に転送して使用する。画像撮像中は撮像モードとなり、
有効画素期間では色分離処理を行い、有効画素期間以外
の無効画素期間では、カメラの制御用の内部論理記述に
ＦＰＧＡ１０６の内部論理記述を書き換え、自動白バラ
ンス、自動焦点および自動明度などの自動制御を行った
後に、再び色分離処理用の内部論理記述にＦＰＧＡ１０
６の内部論理記述を書き換える。有効画素期間以外の無
効画素期間とは、図２に示すような水平ブランキング期
間、垂直ブランキング期間および光学的黒画素期間など
の撮像素子の有効画素以外の走査期間を指すものとす
る。ここで、シャッターが押された場合や録画時には、
画像圧縮処理用の内部論理記述にＦＰＧＡ１０６の内部
論理記述を書き換える。外部機器１１０が接続されて、
画像を転送するという指示が与えられた時には転送モー
ドとなる。また、外部機器１１０が接続されて内部論理
記述を更新するという指示が与えられた時には更新モー
ドになる。図３に各モードの状態を示す。
メラをこの画像処理装置で実現する場合を例として説明
する。ＦＰＧＡ１０６の内部論理記述は、記憶装置１０
８やＦＰＧＡ１０６の内部に設けた記憶装置から動作中
に転送して使用する。画像撮像中は撮像モードとなり、
有効画素期間では色分離処理を行い、有効画素期間以外
の無効画素期間では、カメラの制御用の内部論理記述に
ＦＰＧＡ１０６の内部論理記述を書き換え、自動白バラ
ンス、自動焦点および自動明度などの自動制御を行った
後に、再び色分離処理用の内部論理記述にＦＰＧＡ１０
６の内部論理記述を書き換える。有効画素期間以外の無
効画素期間とは、図２に示すような水平ブランキング期
間、垂直ブランキング期間および光学的黒画素期間など
の撮像素子の有効画素以外の走査期間を指すものとす
る。ここで、シャッターが押された場合や録画時には、
画像圧縮処理用の内部論理記述にＦＰＧＡ１０６の内部
論理記述を書き換える。外部機器１１０が接続されて、
画像を転送するという指示が与えられた時には転送モー
ドとなる。また、外部機器１１０が接続されて内部論理
記述を更新するという指示が与えられた時には更新モー
ドになる。図３に各モードの状態を示す。
【００２０】次に、それぞれのモード時にＦＰＧＡ１０
６に書き込まれる内部論理記述の構成の一例を記す。な
お、内部論理記述の処理において、ＦＰＧＡ１０６のゲ
ート規模が小さく全てを一度に書き込めない場合には、
処理内容に応じて内部論理記述を分割する必要がある。
逆に、ＦＰＧＡ１０６のゲート規模が十分大きい場合に
は、ＦＰＧＡ１０６の一部のみを書き換えることによっ
て処理が実現できる。また、処理モードを切り替える間
は、画像や制御値は一時的にＲＡＭ１０９に書き込み、
必要時に応じて読み出すものとする。
６に書き込まれる内部論理記述の構成の一例を記す。な
お、内部論理記述の処理において、ＦＰＧＡ１０６のゲ
ート規模が小さく全てを一度に書き込めない場合には、
処理内容に応じて内部論理記述を分割する必要がある。
逆に、ＦＰＧＡ１０６のゲート規模が十分大きい場合に
は、ＦＰＧＡ１０６の一部のみを書き換えることによっ
て処理が実現できる。また、処理モードを切り替える間
は、画像や制御値は一時的にＲＡＭ１０９に書き込み、
必要時に応じて読み出すものとする。
【００２１】図４はＦＰＧＡ１０６を色分離処理に用い
た場合の構成の一例を示すブロック図である。ＡＤ変換
回路１０５のディジタル信号は、黒バランス回路４００
に入力して黒レベルを調節する。次に、内挿補間回路４
０１は、黒バランス回路４００からのディジタル信号に
ついて撮像素子に形成された色フィルタに従った画素補
間を行う。さらに、ディジタル信号について、色空間変
換回路４０２、白バランス回路４０４、ガンマ補正回路
４０５およびクリッピング回路４０８で撮像環境や画像
表示環境に適したカラー処理を行う。また、ディジタル
信号について、必要に応じて高域強調回路４０３で高域
強調処理を行う。後述する自動白バランス制御のため
に、積分回路４０６は白バランス回路４０４の出力信号
の積分演算を行う。同様に、積分回路４０７は高域強調
回路４０３の出力信号の積分演算を行う。
た場合の構成の一例を示すブロック図である。ＡＤ変換
回路１０５のディジタル信号は、黒バランス回路４００
に入力して黒レベルを調節する。次に、内挿補間回路４
０１は、黒バランス回路４００からのディジタル信号に
ついて撮像素子に形成された色フィルタに従った画素補
間を行う。さらに、ディジタル信号について、色空間変
換回路４０２、白バランス回路４０４、ガンマ補正回路
４０５およびクリッピング回路４０８で撮像環境や画像
表示環境に適したカラー処理を行う。また、ディジタル
信号について、必要に応じて高域強調回路４０３で高域
強調処理を行う。後述する自動白バランス制御のため
に、積分回路４０６は白バランス回路４０４の出力信号
の積分演算を行う。同様に、積分回路４０７は高域強調
回路４０３の出力信号の積分演算を行う。
【００２２】図５はＦＰＧＡ１０６をカメラ制御処理に
用いた場合の構成の一例を示すブロック図である。積分
回路４０６の出力値は、自動白バランス制御回路５００
および自動明度制御回路５０１に入力する。自動白バラ
ンス制御回路５００の出力値は、白バランス回路４０４
の制御値となる。また、自動明度制御回路５０１におい
ては、積分回路４０６の出力値を受けてシャッター時
間、レンズアイリスおよびゲインの制御値が決定され
る。それぞれの制御値は、シャッター時間制御回路５０
３、レンズアイリス制御回路５０４、ゲイン制御回路５
０５を介して、それぞれ制御回路１０１、駆動回路１０
３および増幅器１０４を制御する。自動焦点制御回路５
０２は、積分回路４０７の出力値を使って焦点の制御を
行い、制御回路１０１を介してレンズ１００の位置を制
御する。
用いた場合の構成の一例を示すブロック図である。積分
回路４０６の出力値は、自動白バランス制御回路５００
および自動明度制御回路５０１に入力する。自動白バラ
ンス制御回路５００の出力値は、白バランス回路４０４
の制御値となる。また、自動明度制御回路５０１におい
ては、積分回路４０６の出力値を受けてシャッター時
間、レンズアイリスおよびゲインの制御値が決定され
る。それぞれの制御値は、シャッター時間制御回路５０
３、レンズアイリス制御回路５０４、ゲイン制御回路５
０５を介して、それぞれ制御回路１０１、駆動回路１０
３および増幅器１０４を制御する。自動焦点制御回路５
０２は、積分回路４０７の出力値を使って焦点の制御を
行い、制御回路１０１を介してレンズ１００の位置を制
御する。
【００２３】図６はＦＰＧＡ１０６を画像圧縮処理に用
いた場合の構成の一例を示すブロック図である。動き推
定回路６００は、クリッピング回路４０８からの色分離
処理された画像信号を受けて画像の動作を推定する。次
に、離散コサイン変換回路（ＤＣＴ）６０１は動き推定
回路６００からの画像信号について周波数変換し、量子
化回路６０３は画像信号を量子化する。画像信号の量子
化による誤差の蓄積を防ぐために、量子化回路６０３の
出力を逆量子化回路６０４および逆離散コサイン変換
（ＩＤＣＴ）６０２という手順で画像信号に戻して元の
画像信号から差し引く。量子化回路６０３の出力は、可
変長符号化回路（ＶＬＤ）６０５によって圧縮して動き
推定回路６００の出力と共に多重化回路６０６で多重化
する。
いた場合の構成の一例を示すブロック図である。動き推
定回路６００は、クリッピング回路４０８からの色分離
処理された画像信号を受けて画像の動作を推定する。次
に、離散コサイン変換回路（ＤＣＴ）６０１は動き推定
回路６００からの画像信号について周波数変換し、量子
化回路６０３は画像信号を量子化する。画像信号の量子
化による誤差の蓄積を防ぐために、量子化回路６０３の
出力を逆量子化回路６０４および逆離散コサイン変換
（ＩＤＣＴ）６０２という手順で画像信号に戻して元の
画像信号から差し引く。量子化回路６０３の出力は、可
変長符号化回路（ＶＬＤ）６０５によって圧縮して動き
推定回路６００の出力と共に多重化回路６０６で多重化
する。
【００２４】図７はＦＰＧＡ１０６を符号量制御処理に
用いた場合の構成の一例を示すブロック図である。符号
量制御回路７００は、多重化回路６０６から出力された
符号量を元にして量子化回路６０３を制御する。図８は
ＦＰＧＡ１０６を画像転送処理に用いた場合の構成を示
すブロック図である。多重化回路６０６からの色分離処
理された非圧縮画像や圧縮された画像は、外部機器１１
０との伝送に適した外部インタフェース回路８００へ入
力される。次に、ＦＰＧＡ１０６は、接続された外部機
器１１０に画像を転送する。
用いた場合の構成の一例を示すブロック図である。符号
量制御回路７００は、多重化回路６０６から出力された
符号量を元にして量子化回路６０３を制御する。図８は
ＦＰＧＡ１０６を画像転送処理に用いた場合の構成を示
すブロック図である。多重化回路６０６からの色分離処
理された非圧縮画像や圧縮された画像は、外部機器１１
０との伝送に適した外部インタフェース回路８００へ入
力される。次に、ＦＰＧＡ１０６は、接続された外部機
器１１０に画像を転送する。
【００２５】図９はＦＰＧＡ１０６の内部論理記述を更
新する場合の構成の一例を示すブロック図である。外部
機器１１０から転送された新しい内部論理記述は、外部
インタフェース回路９００を介して記憶装置１０８に転
送する。また、外部機器１１０から転送された新しい内
部論理記述は、直接にＦＰＧＡ１０６の内部論理記述を
書き換えることもできる。
新する場合の構成の一例を示すブロック図である。外部
機器１１０から転送された新しい内部論理記述は、外部
インタフェース回路９００を介して記憶装置１０８に転
送する。また、外部機器１１０から転送された新しい内
部論理記述は、直接にＦＰＧＡ１０６の内部論理記述を
書き換えることもできる。
【００２６】画像処理装置において、命令を解釈してこ
れに応じた演算を行う汎用のＣＰＵでは、内臓される演
算回路数、パイプライン数、命令、分岐予測などに演算
の並列性は依存している。このため、あらかじめ埋め込
まれた規定の処理をパイプライン処理できるワイヤード
ロジック処理装置に比べてＣＰＵでは並列性が低くな
る。ＦＰＧＡ１０６は内部論理記述によって論理動作を
変更することができるゲートアレイである。ＦＰＧＡ１
０６では内部論理記述が書き込まれた状態においてワイ
ヤードロジック処理装置と同程度の並列演算性能があ
る。従って、ＣＰＵとは異なりワイヤードロジック処理
装置やＦＰＧＡ１０６では、処理内容を並列に記述して
いくことでゲート規模は大きくなるが処理能力を高める
ことができる。また、特にＳＲＡＭに内部論理記述を保
存するタイプのＦＰＧＡ１０６では、書き換えができる
記憶領域から内部論理記述を読み込むことで処理内容を
変更することができる。さらに、動作中に内部論理記述
を書き換えることができるＦＰＧＡ１０６では、論理回
路を時分割して更新することによって、論理ゲート数以
上の処理が実現できる。
れに応じた演算を行う汎用のＣＰＵでは、内臓される演
算回路数、パイプライン数、命令、分岐予測などに演算
の並列性は依存している。このため、あらかじめ埋め込
まれた規定の処理をパイプライン処理できるワイヤード
ロジック処理装置に比べてＣＰＵでは並列性が低くな
る。ＦＰＧＡ１０６は内部論理記述によって論理動作を
変更することができるゲートアレイである。ＦＰＧＡ１
０６では内部論理記述が書き込まれた状態においてワイ
ヤードロジック処理装置と同程度の並列演算性能があ
る。従って、ＣＰＵとは異なりワイヤードロジック処理
装置やＦＰＧＡ１０６では、処理内容を並列に記述して
いくことでゲート規模は大きくなるが処理能力を高める
ことができる。また、特にＳＲＡＭに内部論理記述を保
存するタイプのＦＰＧＡ１０６では、書き換えができる
記憶領域から内部論理記述を読み込むことで処理内容を
変更することができる。さらに、動作中に内部論理記述
を書き換えることができるＦＰＧＡ１０６では、論理回
路を時分割して更新することによって、論理ゲート数以
上の処理が実現できる。
【００２７】撮像素子をもつディジタルスチルカメラや
ビデオカメラなどの画像処理装置において、ＦＰＧＡ１
０６の内部論理記述を動的に書き換えて、有効画素期間
では色分離処理を行い、水平および垂直ブランキング期
間などの無効画素期間で自動白バランス、自動焦点およ
び自動明度などの自動制御処理を行うことにより、ＦＰ
ＧＡ１０６の論理ゲートを有効に活用することができ
る。従来において自動制御のための別に設けいたＣＰＵ
は必要なくなる。また、画像処理にＦＰＧＡ１０６を用
いることで処理内容に問題が生じた時には、内部論理記
述を変更できるためメンテナンス性が向上する。
ビデオカメラなどの画像処理装置において、ＦＰＧＡ１
０６の内部論理記述を動的に書き換えて、有効画素期間
では色分離処理を行い、水平および垂直ブランキング期
間などの無効画素期間で自動白バランス、自動焦点およ
び自動明度などの自動制御処理を行うことにより、ＦＰ
ＧＡ１０６の論理ゲートを有効に活用することができ
る。従来において自動制御のための別に設けいたＣＰＵ
は必要なくなる。また、画像処理にＦＰＧＡ１０６を用
いることで処理内容に問題が生じた時には、内部論理記
述を変更できるためメンテナンス性が向上する。
【００２８】本発明の実施形態によれば、ＦＰＧＡ１０
６を用いることで、ワイヤードロジック処理装置と同様
に予め埋め込まれた規定のディジタル画像処理を並列演
算処理することで処理能力を高めることができるため、
画像処理に汎用ＣＰＵを用いた画像処理装置に比べて処
理時間を短縮できる。例えば、汎用ＣＰＵのクロック周
波数が２００ＭＨｚで同時発行命令数が２命令であり、
ＦＰＧＡ１０６は２０ＭＨｚで動作し並列演算数１００
（ＣＰＵ命令相当）とすると、１クロックあたり処理で
きる演算回数はＦＰＧＡ１０６の方が５倍多くなる。実
際にはＣＰＵの同時発行命令数の２命令を常時実現する
ようにプログラミングすることは困難であるため、ＣＰ
Ｕの処理能力はさらに低下する可能性がある。
６を用いることで、ワイヤードロジック処理装置と同様
に予め埋め込まれた規定のディジタル画像処理を並列演
算処理することで処理能力を高めることができるため、
画像処理に汎用ＣＰＵを用いた画像処理装置に比べて処
理時間を短縮できる。例えば、汎用ＣＰＵのクロック周
波数が２００ＭＨｚで同時発行命令数が２命令であり、
ＦＰＧＡ１０６は２０ＭＨｚで動作し並列演算数１００
（ＣＰＵ命令相当）とすると、１クロックあたり処理で
きる演算回数はＦＰＧＡ１０６の方が５倍多くなる。実
際にはＣＰＵの同時発行命令数の２命令を常時実現する
ようにプログラミングすることは困難であるため、ＣＰ
Ｕの処理能力はさらに低下する可能性がある。
【００２９】また、本発明の実施形態によれば、専用ワ
イヤードロジック処理装置を用いた画像処理装置に比べ
て開発期間短縮やメンテナンス性を向上させることがで
きる。その理由は、内部論理記述の書き換えが可能なＦ
ＰＧＡを用いることで処理内容が容易に変更できるた
め、汎用ＣＰＵと同様に問題が生じたときに内部論理記
述の変更のみで対処できるためである。特に、外部から
内部論理記述が変更できるような手段を設けておけば、
汎用ＣＰＵのソフトウェアのように処理内容を更新でき
る。
イヤードロジック処理装置を用いた画像処理装置に比べ
て開発期間短縮やメンテナンス性を向上させることがで
きる。その理由は、内部論理記述の書き換えが可能なＦ
ＰＧＡを用いることで処理内容が容易に変更できるた
め、汎用ＣＰＵと同様に問題が生じたときに内部論理記
述の変更のみで対処できるためである。特に、外部から
内部論理記述が変更できるような手段を設けておけば、
汎用ＣＰＵのソフトウェアのように処理内容を更新でき
る。
【００３０】また、本発明の実施形態によれば、使用チ
ップ数やゲート数を少なくして消費電力を削減すること
ができる。その理由は、動作中に内部論理記述を書き換
えることによってＦＰＧＡの論理ゲート数以上の処理が
実現できるため、従来複数のチップに分けて処理してい
た色信号処理、画像圧縮処理および制御処理といった処
理を１つのチップで実現できるためである。例えば、撮
像素子をもつディジタルスチルカメラやビデオカメラな
どの画像処理装置において、有効画素期間では色分離処
理を行い、ブランキング期間などの無効画素期間で自動
白バランス、自動焦点および自動明度などの制御処理を
行うことでＦＰＧＡの論理ゲートを有効に活用すること
ができ、制御のためのＣＰＵを別に設ける必要がなくな
る。
ップ数やゲート数を少なくして消費電力を削減すること
ができる。その理由は、動作中に内部論理記述を書き換
えることによってＦＰＧＡの論理ゲート数以上の処理が
実現できるため、従来複数のチップに分けて処理してい
た色信号処理、画像圧縮処理および制御処理といった処
理を１つのチップで実現できるためである。例えば、撮
像素子をもつディジタルスチルカメラやビデオカメラな
どの画像処理装置において、有効画素期間では色分離処
理を行い、ブランキング期間などの無効画素期間で自動
白バランス、自動焦点および自動明度などの制御処理を
行うことでＦＰＧＡの論理ゲートを有効に活用すること
ができ、制御のためのＣＰＵを別に設ける必要がなくな
る。
【００３１】さらに、本発明の実施形態によれば、画像
処理装置の汎用性や再利用性を向上させることができ
る。その理由は、ＦＰＧＡの内部論理記述は書き換えが
できる記憶領域から読み込み処理の内容が変更できるた
め、装置の汎用性が向上し再利用が可能になるためであ
る。
処理装置の汎用性や再利用性を向上させることができ
る。その理由は、ＦＰＧＡの内部論理記述は書き換えが
できる記憶領域から読み込み処理の内容が変更できるた
め、装置の汎用性が向上し再利用が可能になるためであ
る。
【００３２】
【発明の効果】本発明によれば、画像処理に汎用ＣＰＵ
を用いた画像処理装置に比べて処理時間を短縮できる。
また、本発明によれば、専用ワイヤードロジック処理装
置を用いた画像処理装置に比べて開発期間短縮やメンテ
ナンス性を向上させることができる。
を用いた画像処理装置に比べて処理時間を短縮できる。
また、本発明によれば、専用ワイヤードロジック処理装
置を用いた画像処理装置に比べて開発期間短縮やメンテ
ナンス性を向上させることができる。
【００３３】また、本発明によれば、使用チップ数やゲ
ート数を少なくして消費電力を削減でき、かつ、画像処
理装置の汎用性や再利用性を向上させることができる。
ート数を少なくして消費電力を削減でき、かつ、画像処
理装置の汎用性や再利用性を向上させることができる。
【図１】本発明の第１の実施形態としての画像処理装置
を示すブロック図である。
を示すブロック図である。
【図２】図１の画像処理装置の有効画素期間とブランキ
ング期間を説明するための図である。
ング期間を説明するための図である。
【図３】図１の画像処理装置におけるＦＰＧＡの内部論
理記述の書き換え手順の一例を説明するための図であ
る。
理記述の書き換え手順の一例を説明するための図であ
る。
【図４】図１の画像処理装置におけるＦＰＧＡを色分離
処理に用いた場合の構成の一例を示すブロック図であ
る。
処理に用いた場合の構成の一例を示すブロック図であ
る。
【図５】図１の画像処理装置におけるＦＰＧＡをカメラ
制御処理に用いた場合の構成の一例を示すブロック図で
ある。
制御処理に用いた場合の構成の一例を示すブロック図で
ある。
【図６】図１の画像処理装置におけるＦＰＧＡを画像圧
縮処理に用いた場合の構成の一例を示すブロック図であ
る。
縮処理に用いた場合の構成の一例を示すブロック図であ
る。
【図７】図１の画像処理装置におけるＦＰＧＡを符号量
制御処理に用いた場合の構成の一例を示すブロック図で
ある。
制御処理に用いた場合の構成の一例を示すブロック図で
ある。
【図８】図１の画像処理装置におけるＦＰＧＡを画像転
送処理に用いた場合の構成を示すブロック図である。
送処理に用いた場合の構成を示すブロック図である。
【図９】図１の画像処理装置におけるＦＰＧＡの内部論
理記述を更新する場合の構成の一例を示すブロック図で
ある。
理記述を更新する場合の構成の一例を示すブロック図で
ある。
１００ レンズ １０１ 制御回路 １０２ 固体撮像素子 １０３ 駆動回路 １０４ 増幅器 １０５ ＡＤ変換回路 １０６ ＦＰＧＡ １０７ 表示装置 １０８ 記憶装置 １０９ ＲＡＭ １１０ 外部機器 ４００ 黒バランス回路 ４０１ 内挿補間回路 ４０２ 色空間変換回路 ４０３ 高域強調回路 ４０４ 白バランス回路 ４０５ ガンマ補正回路 ４０６ 積分回路 ４０７ 積分回路 ４０８ クリッピング回路 ５００ 自動白バランス制御回路 ５０１ 自動明度制御回路 ５０２ 自動焦点制御回路 ５０３ シャッター時間制御回路 ５０４ レンズアイリス制御回路 ５０５ ゲイン制御回路 ６００ 動き推定回路 ６０１ 離散コサイン変換回路（ＤＣＴ） ６０２ 逆離散コサイン変換回路（ＩＤＣＴ） ６０３ 量子化回路 ６０４ 逆量子化回路 ６０５ 可変長符号化回路（ＶＬＣ） ６０６ 多重化回路 ７００ 符号量制御回路 ８００ 外部インタフェース
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 9/73 Ｇ０６Ｆ 15/64 ３２５Ａ Ｈ０４Ｎ 7/13 Ｚ (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/00 H04N 5/14 H04N 5/232 - 5/243 H04N 7/24 H04N 9/73
Claims (10)
- 【請求項１】 動作中に動作を規定する内部論理記述を
変更できるフィールドプログラマブルゲートアレイを備
えた画像処理装置において、 前記フィールドプログラマブルゲートアレイに第１の内
部論理記述を書き込んだ状態で有効画素期間のディジタ
ル画像処理を行い、前記有効画素期間以外の無効画素期
間において前記フィールドプログラマブルゲートアレイ
の前記第１の内部論理記述を第２の内部論理記述に書き
換えた状態でディジタル制御処理を行った後に、再び前
記フィールドプログラマブルゲートアレイの前記第２の
内部論理記述を前記第１の内部論理記述に書き変えた状
態でディジタル画像処理を行うことを特徴とする画像処
理装置。 - 【請求項２】 請求項１に記載の画像処理装置におい
て、 撮像素子を備え、該撮像素子により撮像した画像の色信
号処理を前記有効画素期間に行い、前記無効画素期間に
おいて前記色信号処理に関わる前記ディジタル制御処理
を行うことを特徴とする画像処理装置。 - 【請求項３】 請求項１に記載の画像処理装置におい
て、 前記無効画素期間とは、垂直ブランキング期間であるこ
とを特徴とする画像処理装置。 - 【請求項４】 請求項１に記載の画像処理装置におい
て、 前記無効画素期間とは、水平ブランキング期間であるこ
とを特徴とする画像処理装置。 - 【請求項５】 請求項１に記載の画像処理装置におい
て、 前記有効画素期間において画像の圧縮処理を行い、前記
無効画素期間において前記画像の圧縮処理に関わるディ
ジタル制御処理を行うことを特徴とする画像処理装置。 - 【請求項６】 請求項１に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、符号量制御処理であるこ
とを特徴とする画像処理装置。 - 【請求項７】 請求項２に記載の画像処理装置におい
て、 前記無効画素期間とは、前記撮像素子の光学的黒画素の
期間であることを特徴とする画像処理装置。 - 【請求項８】 請求項２に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、自動白バランス制御処理
であることを特徴とする画像処理装置。 - 【請求項９】 請求項２に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、自動焦点制御処理である
ことを特徴とする画像処理装置。 - 【請求項１０】 請求項２に記載の画像処理装置におい
て、 前記ディジタル制御処理とは、自動明度制御処理である
ことを特徴とする画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3897099A JP3033575B1 (ja) | 1999-02-17 | 1999-02-17 | 画像処理装置 |
| US09/505,429 US7142731B1 (en) | 1999-02-17 | 2000-02-16 | Image processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3897099A JP3033575B1 (ja) | 1999-02-17 | 1999-02-17 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3033575B1 true JP3033575B1 (ja) | 2000-04-17 |
| JP2000235644A JP2000235644A (ja) | 2000-08-29 |
Family
ID=12540026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3897099A Expired - Fee Related JP3033575B1 (ja) | 1999-02-17 | 1999-02-17 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7142731B1 (ja) |
| JP (1) | JP3033575B1 (ja) |
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| US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US7653710B2 (en) | 2002-06-25 | 2010-01-26 | Qst Holdings, Llc. | Hardware task manager |
| US20040133745A1 (en) | 2002-10-28 | 2004-07-08 | Quicksilver Technology, Inc. | Adaptable datapath for a digital processing system |
| US7752419B1 (en) | 2001-03-22 | 2010-07-06 | Qst Holdings, Llc | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
| US6577678B2 (en) | 2001-05-08 | 2003-06-10 | Quicksilver Technology | Method and system for reconfigurable channel coding |
| US7046635B2 (en) | 2001-11-28 | 2006-05-16 | Quicksilver Technology, Inc. | System for authorizing functionality in adaptable hardware devices |
| US6986021B2 (en) | 2001-11-30 | 2006-01-10 | Quick Silver Technology, Inc. | Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements |
| US8412915B2 (en) | 2001-11-30 | 2013-04-02 | Altera Corporation | Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements |
| US7215701B2 (en) | 2001-12-12 | 2007-05-08 | Sharad Sambhwani | Low I/O bandwidth method and system for implementing detection and identification of scrambling codes |
| US7403981B2 (en) * | 2002-01-04 | 2008-07-22 | Quicksilver Technology, Inc. | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
| US8284844B2 (en) | 2002-04-01 | 2012-10-09 | Broadcom Corporation | Video decoding system supporting multiple standards |
| US7327396B2 (en) * | 2002-04-10 | 2008-02-05 | National Instruments Corporation | Smart camera with a plurality of slots for modular expansion capability through a variety of function modules connected to the smart camera |
| US7328414B1 (en) | 2003-05-13 | 2008-02-05 | Qst Holdings, Llc | Method and system for creating and programming an adaptive computing engine |
| US7660984B1 (en) | 2003-05-13 | 2010-02-09 | Quicksilver Technology | Method and system for achieving individualized protected space in an operating system |
| US8108656B2 (en) | 2002-08-29 | 2012-01-31 | Qst Holdings, Llc | Task definition for specifying resource requirements |
| US7937591B1 (en) | 2002-10-25 | 2011-05-03 | Qst Holdings, Llc | Method and system for providing a device which can be adapted on an ongoing basis |
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| US7630576B2 (en) | 2004-02-19 | 2009-12-08 | Sony Corporation | Signal processing apparatus and method, and command-sequence data structure |
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1999
- 1999-02-17 JP JP3897099A patent/JP3033575B1/ja not_active Expired - Fee Related
-
2000
- 2000-02-16 US US09/505,429 patent/US7142731B1/en not_active Expired - Fee Related
Also Published As
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|---|---|
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