JP6355489B2

JP6355489B2 - 撮像装置

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Publication number: JP6355489B2
Application number: JP2014177391A
Authority: JP
Inventors: 秀太西沢
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2014-09-01
Filing date: 2014-09-01
Publication date: 2018-07-11
Anticipated expiration: 2034-09-01
Also published as: JP2016052057A

Description

本発明は、撮像装置に関する。

最近の撮像装置は、静止画用に全画素を読み出すモードと、動画像用やライブビュー（以下、ＬＶという）用に所定画素を加算・間引きして読み出すモードなどの複数の駆動モードを有する。各モードに対して、必要となる処理を全て包含しようとすると、システム・回路が肥大化し、コストが高くなってしまう。そのため、ＦＰＧＡなどのプログラマブル回路を利用して、モードによって回路を切り替えることで、コストを低減しつつ多機能化を実現する方法が知られている（特許文献１参照）。

プログラマブル回路を利用して、モード毎に回路を切り替える場合、プログラマブル回路に回路を実装するコンフィグレーションを実施し、その後、次のモードに必要な準備動作を行った後、次のモードの撮像動作に入ることになる。

特開２００７−１７９３５８号公報

撮影モード毎にプログラマブル回路の変更処理を行うと、モード切り替えに時間を要し、静止画要求があってから実際に蓄積期間に入るまでのレリーズタイムラグが長くなり、ユーザーの意図したタイミングで画像が取得できないおそれがある。

本発明の目的は、レリーズタイムラグを短縮することができる撮像装置を提供することである。

本発明の撮像装置は、光電変換素子を含む複数の画素が配置されている撮像素子と、前記撮像素子の出力データを基に補正値を生成し、前記補正値を用いて前記撮像素子の出力データを補正する補正回路と、前記補正値を記憶させるための記憶部と、コンフィグレーションにより回路構成が変更され、前記補正回路の出力データを処理するプログラマブル回路とを有し、撮影モードの切り替えが指示されると、前記補正回路は、前記補正値を生成して前記記憶部に記憶させ、それに並行して、前記プログラマブル回路は、前記コンフィグレーションを行うことを特徴とする。

本発明によれば、レリーズタイムラグを短縮することができる。

撮像装置の構成例を示すブロック図である。撮像素子の構成例を示す図である。プログラマブル回路の説明図である。列オフセットとオフセット補正の説明図である。補正値取得とプログラマブル回路変更の並行処理の説明図である。撮像装置の駆動方法を示すフローチャートである。撮像装置のステート遷移図である。撮像装置の駆動方法を示すフローチャートである。

図１は、本発明の実施形態による撮像装置の構成例を示すブロック図である。撮像装置は、画像処理装置１００及びレンズユニット１０１を有する。記録媒体２００は、例えばメモリーカードやハードディスク等である。レンズユニット１０１及び画像処理装置１００は、レンズマウント３１６，１０６及びコネクタコネクタ３２２、１２２を介して、相互に接続される。

まず、レンズユニット１０１の内部について説明する。コネクタ３２２は、レンズユニット１０１を撮像装置１００と電気的に接続するためのコネクタである。レンズ制御部３２０は、コネクタ３２２及び１２２を介して、画像処理装置１００に対して信号を入出力し、撮像レンズ３３０の光軸上での位置を変更し、フォーカスを制御する。また、レンズ制御部３２０は、画像処理装置１００からの信号を入力し、絞り３１２の口径の大きさを制御する。

次に、画像処理装置１００の内部について説明する。インターフェース１２０は、レンズユニット１０１に対して電気信号で通信するためのインターフェースである。光学ファインダ１０４は、レンズユニット１０１からの光を、ミラー１３０及び１３１を介して入射し、ユーザーが撮影する静止画の構図を確認することができる。

シャッター１２は、撮像素子１４００に入射する光量を制御する。撮像素子１４００は、例えばＣＭＯＳイメージセンサであり、光学像を電気信号に変換する。アナログフロントエンド回路（以下、ＡＦＥという）１７００は、撮像素子１４００から出力されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換器を内蔵する。デジタルフロントエンド回路（以下、ＤＦＥという）２０００は、列オフセット補正回路２００１及び記憶部２００２を有し、デジタルに変換されたデータを処理する。列オフセット補正回路２００１は、撮像素子１４００の遮光されたオプティカルブラック（以下、ＯＢという）画素のデータ（補正値）を基に列オフセット補正をする。記憶部２００２は、列オフセット補正回路２００１で生成された補正値を記憶する。タイミングジェネレータ１８００は、撮像素子１４００及びＡＦＥ１７００内のアナログ／デジタル変換器にクロック信号及び制御信号を供給する。

プログラマブル回路１９００は、撮影モードに応じて、コンフィグレーションにより内部回路構成が変更可能であり、ＤＥＦ２０００の出力データを処理する。不揮発性メモリ１９０１は、プログラマブル回路１９００に書き込むための回路データを記憶する。回路データが不揮発性メモリ１９０１からプログラマブル回路１９００に出力され、プログラマブル回路１９００の回路が構成されることをコンフィグレーションと呼ぶ。

自動露出（ＡＥ）センサー２１００は、サブミラー１３２からの反射光を受光する。システム制御回路（以下、ＣＰＵという）５０は、ＡＥセンサー２１００の出力信号を基に、自動で最適な露出を決める。ＡＥセンサー２１００は、プログラマブル回路１９００に接続されている。液晶モニター１２００は、ＣＰＵ５０に接続され、ライブビュー（ＬＶ）画像（動画）の表示や、撮影した静止画を表示することができる。ＣＰＵ５０は、画像処理装置１００全体を制御する。

シャッタースイッチ６１は、２段階になっており、ユーザーが1段目まで浅く押すことを半押しといい、２段目まで深く押すことを全押しという。ＣＰＵ５０は、シャッタースイッチ６１の半押しを検知すると、自動焦点調節や、撮影前の状態における自動露出機構によるシャッター速度と絞り数値の設定を行う。また、ＣＰＵ５０は、シャッタースイッチ６１の全押しを検知すると、シャッター１２を動作させて撮影動作を行う。

スイッチ６２は、ライブビュー（ＬＶ）動作のスタート・ストップスイッチである。ＣＰＵ５０は、スイッチ６２によりユーザーからスタートが指示されると、連続してＬＶ動作を行う。スイッチ６３は、ＩＳＯ感度設定スイッチである。ＣＰＵ５０は、スイッチ６３のユーザーの指示に従い、画像処理装置１００の光の量に対する感度を設定する。スイッチ６４は、ダイヤル型スイッチである。ＣＰＵ５０は、スイッチ６４のユーザーの指示に従い、シャッター１２が開いている期間、つまり撮像素子１４００が画像の電荷を蓄積する期間を設定する。スイッチ６５は、電源スイッチである。ＣＰＵ５０は、スイッチ６５のユーザーの指示に従い、画像処理装置１００の電源オン／電源オフの切り替えを行う。また、ＣＰＵ５０は、スイッチ６５のユーザーの指示に従い、画像処理装置１００に接続されたレンズユニット１０１、外部ストロボ、記録媒体２００等の各種付属装置の電源オン／電源オフの設定も合わせて切り替え設定可能である。

揮発性メモリ（ＲＡＭ）７０は、ＡＦＥ１７００でデジタルデータに変換され且つＤＦＥ２０００で補正された画像データを一時的に記録し、ＣＰＵ５０のワークメモリとしての機能ももつ。不揮発性メモリ（ＲＯＭ）７１は、ＣＰＵ５０が動作を行うためのプログラムを格納している。画像処理部７２は、静止画の補正・圧縮等の処理を行う。

電源制御部８０は、電池検出回路、ＤＣ−ＤＣコンバータ、通電するブロックを切り替えるスイッチ回路等を有する。電源制御部８０は、電池の装着の有無、電池の種類、電池残量の検出を行い、その検出結果及びＣＰＵ５０の指示に基づいて、ＤＣ−ＤＣコンバータを制御し、必要な電圧を必要な期間、記録媒体を含む各部に供給する。電源部８６は、アルカリ電池やリチウム電池等の一次電池、リチウムイオン電池などの二次電池、ＡＣアダプタ等を有し、コネクタ８２及び８４を介して電源制御部８０に接続される。

インターフェース９０は、メモリーカードやハードディスク等の記録媒体２００に対するインターフェースである。コネクタ９２は、メモリーカードやハードディスク等の記録媒体２００との接続を行うためのコネクタである。記録媒体２００は、メモリーカードやハードディスク等の記録媒体であり、半導体メモリや磁気ディスク等から構成される記録部１０２、及び画像処理装置１００とのインターフェース１０３を有する。

図２は、撮像素子１４００の構成例を示す図である。撮像素子１４００は、２次元行列状に配置された複数の画素２０３を有する。各画素２０３は、光を電荷に変換する光電変換素子を含み、画素信号を出力する。複数の画素２０３は、垂直方向の並びが「列」であり、水平方向の並びが「行」である。画素群２０６は、列及び行のすべての画素２０３を有する。垂直走査回路２０２は、画素信号を読み出す特定行の画素２０３の行選択と各行の画素２０３の画素信号の読み出しに必要な制御信号を、各画素２０３に出力する。選択された行の画素２０３の画素信号は、各列の垂直出力線２０７を介して、列ゲイン回路２０４、列回路２０５及び水平出力線２０１に出力される。水平出力線２０１は、１行分の画素信号を水平方向に順次出力する。

図３（ａ）〜（ｃ）は、プログラマブル回路１９００の説明図である。図３（ａ）は、一つの枠が一つのモードを示し、横軸方向に時間の経緯を示し、内部回路の変更時のステート遷移図を示している。例えば、ＬＶ用動作（動画撮影）ステート３００において、途中でシャッタースイッチ６１が全押しされ、静止画撮影要求があった場合は、静止画回路へのコンフィグレーションステート３０１になる。

図３（ｂ）は、静止画回路の適用時のプログラマブル回路１９００と不揮発性メモリ１９０１を示している。静止画回路へのコンフィグレーションステート３０１では、ＣＰＵ５０の指示により、不揮発性メモリ１９０１に記憶されている静止画用回路データ３０６がプログラマブル回路１９００に出力される。プログラマブル回路１９００は、静止画処理のためのコンフィグレーションを行う。コンフィグレーションされた結果、プログラマブル回路１９００には、静止画を処理するための静止画データ処理部３０５と自動露出制御処理（自動露出処理）のためのＡＥ用処理回路３１０が内部に構成され、静止画撮影用ステート３０２になる。静止画撮影用ステート３０２では、静止画データ処理部３０５は静止画データを処理し、処理された静止画データをＣＰＵ５０に出力する。ＡＥデータ処理回路３１０はＡＥデータを処理し、処理されたＡＥデータをＣＰＵ５０に出力する。ＣＰＵ５０は、受け取ったＡＤデータを適宜静止画撮影時の露出設定に反映させる。静止画撮影が終わり、再びＬＶ動作に戻るときは、ＬＶ動作へのコンフィグレーションステート３０３に進む。

図３（ｃ）は、ＬＶ用回路の適用時のプログラマブル回路１９００と不揮発性メモリ１９０１を示している。ＬＶ動作へのコンフィグレーションステート３０３では、ＣＰＵ５０の指示により、不揮発性メモリ１９０１に記憶されているＬＶ用回路データ３０７がプログラマブル回路１９００に出力される。プログラマブル回路１９００は、ＬＶ動作（動画処理）のためのコンフィグレーションを行う。コンフィグレーションされた結果、プログラマブル回路１９００には、動画を処理するためのＬＶデータ処理部３０９と自動焦点検出処理（自動焦点処理）のための撮像面ＡＦ演算処理回路３０８が内部に構成され、ＬＶ用動作ステート３０４になる。ＬＶ用動作ステート３０４では、ＬＶ用動作ステート３００と同じく、ＬＶデータ処理部３０９は動画データを処理し、並行して、撮像面ＡＦ演算処理回路（自動焦点演算処理回路）３０８は撮像面ＡＦデータを処理する。撮像装置は、撮像面ＡＦ演算処理回路３０８の演算結果を基に、随時適切なフォーカスで撮影することが可能になる。ＬＶデータ処理部３０９は、静止画データ処理部３０６よりもＬＶ用に最適化し、撮像面ＡＦ演算処理回路３０８との併用を可能にしている。

図４（ａ）〜（ｃ）は、列オフセットとその補正方法を説明するための図である。横軸が画素２０３の列を示し、縦軸が画素２０３の出力レベルを示す。複数の画素２０３の出力信号は、図２に示した通り、列毎に異なる列回路２０５を通るため、列毎に異なるオフセット成分を持つ。そのため、列毎のオフセット補正値取得を読み出し前に行う。図４（ａ）は、各列の画素２０３の出力信号のオフセット成分を示している。図４（ｂ）は、そのオフセット成分を補正するための補正値を示し、撮像素子１４００内のＯＢ画素のデータである。列オフセット補正回路２００１（図１）は、図４（ｂ）の撮像素子１４００内の各列のＯＢ画素のデータを各列の補正値として記憶部２００２（図１）に記憶させる。そして、列オフセット補正回路２００１は、図４（ａ）に示すような各列の画素２０３の出力データから図４（ｂ）に示すような記憶部２００２に記憶されている補正データを減算することにより、図４（ｃ）に示すような補正後のデータを出力する。これにより、列オフセット補正を実現する。

図５（ａ）〜（ｃ）は、本実施形態による補正値取得の説明図である。図５（ａ）は、ＬＶ動作中に静止画撮影要求があったときのカメラステート、補正回路ステート、プログラマブル回路ステートを示す。カメラステートは撮像装置のステートであり、補正回路ステートは列オフセット補正回路２００１のステートであり、プログラマブル回路ステートはプログラマブル回路１９００のステートである。カメラステートがＬＶ動作ステート５００であるとき、補正回路ステートはＬＶ補正ステート５０３になり、プログラマブル回路ステートはＬＶ用動作ステート５０７になる。

図５（ｂ）は、ＬＶ動作ステート５００における画像処理装置１００内のデータフローを示している。データフローは太い矢印、制御線は細い矢印で示している。撮像素子１４００の出力データは、ＡＦＥ１７００で処理された後、ＤＦＥ２０００に出力される。ＤＦＥ２０００内の列オフセット補正回路２００１は、補正値を用いて動画データの列オフセット補正を行い、プログラマブル回路１９００に出力する。プログラマブル回路１９００内の処理回路は、動画データを処理し、ＣＰＵ５０に出力する。

次に、ＣＰＵ５０は、シャッタースイッチ６１が全押しされ、静止画撮影要求を入力する。すると、カメラステートは静止画への移行ステート５０１になり、補正回路ステートは静止画補正値取得ステート５０４になり、プログラマブル回路ステートは静止画用回路をコンフィグレーションする静止画用回路コンフィグレーションステート５０８になる。列オフセット補正回路２００１は静止画補正値取得ステート５０４の処理を行い、それに並行して、プログラマブル回路１９００は静止画用回路コンフィグレーションステート５０８の処理を行う。

図５（ｃ）は、静止画への移行ステート５０１におけるデータフローを示す。静止画用の補正値取得ステート５０４では、ＣＰＵ５０の指示により、ＡＦＥ１７００は、撮像素子１４００の出力データを処理し、ＤＦＥ２０００内の列オフセット補正回路２００１はＯＢ画素のデータを基に補正値を生成し、記憶部２００２に記憶させる。補正値を生成する際は、ＤＦＥ２０００より後段にデータを流す必要がないため、ＤＦＥ２０００はデータを出力しない。プログラマブル回路１９００は、静止画処理のためのコンフィグレーションにより、図３（ｂ）の静止画を処理するための静止画データ処理部３０５及び自動露出制御用処理回路３１０が構成される。列オフセット補正回路２００１の補正値生成が終わり、プログラマブル回路１９００がコンフィグレーションの書き換え途中である場合は、静止画用の補正値取得ステート５０４から補正回路スタンバイステート５０５に移行する。なお、図５（ａ）とは異なり、プログラマブル回路１９００のコンフィグレーションステート５０８が列オフセット補正回路２００１の静止画補正値取得ステート５０４より早く終わる場合がある。その場合は、列オフセット補正回路２００１の補正値生成が終わるまで、プログラマブル回路１９００をスタンバイステートにしてもよい。

静止画回路のコンフィグレーションステート５０８が終わったら、カメラステートは静止画撮影ステート５０２になる。補正回路ステートは静止画補正ステート５０６になり、列オフセット補正回路２００１は、記憶部２００２の静止画補正値を用いて、ＡＦＥ１７００の出力データを補正する。プログラマブル回路ステートは静止画撮影用ステート５０９になり、プログラマブル回路１９００は、図３（ｂ）の静止画データ処理部３０５及び自動露出制御用処理回路３１０により、列オフセット補正回路２００１の出力データを処理する。

図６は、図５（ａ）〜（ｃ）に対応する撮像装置の駆動方法を示すフローチャートである。ステップｓ６００では、ＬＶ動作中にシャッタースイッチ６１が全押しされると、ＣＰＵ５０は、ＬＶ動作モード（動画撮影モード）から静止画撮影モードへの切り替えを指示し、ステップｓ６０１及びｓ６０２に進む。

ステップｓ６０１では、プログラマブル回路１９００は、ＣＰＵ５０の制御により、図３（ｂ）の静止画データ処理部３０５及びＡＥ用処理回路３１０を構成するためのコンフィグレーションを行う。その後、ステップｓ６０３に進む。

ステップｓ６０１に並行して、ステップｓ６０２では、列オフセット補正回路２００１は、ＣＰＵ５０の制御により、静止画補正値を取得（生成）して記憶部２００２に記憶させる。その後、ステップｓ６０３に進む。

ステップｓ６０３では、ＣＰＵ５０は、ステップｓ６０１のコンフィグレーションとステップｓ６０２の補正値取得の両方が終了するまで待機し、両方が終了するとステップｓ６０４に進む。

ステップｓ６０４では、撮像装置は、静止画撮影を実施する。列オフセット補正回路２００１は、記憶部２００２の静止画補正値を用いて、ＡＦＥ１７００の出力データを補正する。プログラマブル回路１９００は、図３（ｂ）の静止画データ処理部３０５及び自動露出用処理回路３１０により、列オフセット補正回路２００１の出力データを処理する。撮像装置は、静止画撮影終了後、ＬＶ動作を再開する。

以上では、ＬＶ動作から静止画撮影にモードを変更する動作を説明した。モード変更時は、プログラマブル回路１９００を変更すると共に、並行して、列オフセット補正回路２００１が補正値を取得する。このようにすれば、静止画撮影指示から露光開始までのレリーズタイムラグを大幅に短縮することができる。

図７は、静止画撮影からＬＶ動作に戻るときのステート遷移図である。図７では、図５（ａ）のカメラステート、補正回路ステート、プログラマブル回路ステートに対して、撮像素子ステートが追加されている。撮像素子ステートは、撮像素子１４００のステートである。

カメラステートが静止画撮影ステート７００であるときは、補正回路ステートは静止画補正ステート７０３であり、プログラマブル回路ステートは静止画撮影用動作ステート７０７である。撮像素子ステートは静止画のリセット・蓄積・読み出しステート７１０である。

ステート７１０において、静止画の読み出しが終わると、静止画撮影モードからＬＶ動作モード（動画撮影モード）へ切り替えるため、ＣＰＵ５０は、カメラステートをＬＶ動作への移行ステート７０１にする。補正回路ステートは、ＬＶ補正値取得ステート７０４になり、列オフセット補正回路２００１は、動画のためのＶＬ補正値を取得（生成）して記憶部２００２に記憶させる。そのとき、撮像素子ステートは、ＬＶ補正値取得用読み出しステート７１１になる。それに並行して、プログラマブル回路ステートは、ＬＶ用コンフィグレーションステート７０８になる。プログラマブル回路１９００は、図３（ｃ）のＬＶデータ処理部（動画データ処理部）３０９及び撮像面ＡＦ演算処理回路（自動焦点検出演算処理回路）３０８を構成するためのコンフィグレーションを行う。

列オフセット回路２００１のＬＶ補正値取得ステート７０４が終了し、プログラマブル回路１９００がコンフィグレーションステート７０９の途中である場合は、列オフセット回路２００１はスタンバイステート７０５になる。撮像素子１４００は、ＬＶリセットステート７１２になり、動画撮影のためのリセットを行う。

プログラマブル回路１９００は、ＬＶ用コンフィグレーションステート７０８が終わると、カメラステートはＬＶ動作ステート７０２になる。補正回路ステートはＬＶ補正ステート７０６になり、列オフセット補正回路２００１は、記憶部２００２のＬＶ補正値を用いて、ＡＦＥ１７００の出力データを補正する。プログラマブル回路ステートはＬＶ用動作ステート７０９になる。プログラマブル回路１９００は、図３（ｃ）のＬＶデータ処理部（動画データ処理部）３０９及び撮像面ＡＦ演算処理回路（自動焦点検出演算処理回路）３０８により、列オフセット補正回路２００１の出力データを処理する。撮像素子ステートは、ＬＶ読み出しステート７１３になる。

図８は、図７に対応する撮像装置の駆動方法を示すフローチャートである。静止画撮影が終了し、ＣＰＵ５０が静止画撮影モードからＬＶ動作モード（動画撮影モード）への切り替えを指示すると、ステップｓ８０１及びｓ８０２に進む。ステップｓ８０１では、プログラマブル回路１９００は、ＣＰＵ５０の制御により、図３（ｃ）のＬＶデータ処理部（動画データ処理部）３０９及び撮像面ＡＦ演算処理回路（自動焦点検出演算処理回路）３０８を構成するためのコンフィグレーションを行う。その後、ステップｓ８０４に進む。

ステップｓ８０２では、ステップｓ８０１と並行して、列オフセット回路２００１は、ＣＰＵ５０の制御により、動画のためのＬＶ補正値を取得（生成）して記憶部２００２に記憶させる。次に、ステップｓ８０３では、撮像素子１４００は、ＣＰＵ５０の制御により、ＬＶ用撮像素子リセット走査を行う。その後、ステップｓ８０４に進む。

ステップｓ８０４では、ＣＰＵ５０は、ステップｓ８０１のコンフィグレーションとステップｓ８０３のリセット走査の両方が終了するまで待機し、両方が終了すると、ステップｓ８０５に進む。ステップｓ８０５では、ＣＰＵ５０は、撮像素子１４００にＬＶ読み出しを開始させ、ＬＶ動作を再開させる。列オフセット補正回路２００１は、記憶部２００２のＬＶ補正値を用いて、ＡＦＥ１７００の出力データを補正する。プログラマブル回路１９００は、図３（ｃ）のＬＶデータ処理部（動画データ処理部）３０９及び撮像面ＡＦ演算処理回路（自動焦点検出演算処理回路）３０８により、列オフセット補正回路２００１の出力データを処理する。

以上では、静止画撮影からＬＶ動作へのモード変更について説明した。モード変更時は、プログラマブル回路１９００のコンフィグレーションを行うと共に、それに並行して、列オフセット回路２００１の補正値取得と撮像素子１４００のＬＶ用リセット走査を行う。このようにすれば、静止画撮影の終了からＬＶ再開までのタイムラグを大幅に短縮することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１４００撮像素子、１９００プログラマブル回路、２００１列オフセット補正回路、２００２記憶部

Claims

光電変換素子を含む複数の画素が配置されている撮像素子と、
前記撮像素子の出力データを基に補正値を生成し、前記補正値を用いて前記撮像素子の出力データを補正する補正回路と、
前記補正値を記憶させるための記憶部と、
コンフィグレーションにより回路構成が変更され、前記補正回路の出力データを処理するプログラマブル回路とを有し、
撮影モードの切り替えが指示されると、前記補正回路は、前記補正値を生成して前記記憶部に記憶させ、それに並行して、前記プログラマブル回路は、前記コンフィグレーションを行うことを特徴とする撮像装置。
前記補正回路の前記補正値の記憶及び前記プログラマブル回路の前記コンフィグレーションの両方が終了すると、前記補正回路は、前記記憶部の補正値を用いて、前記撮像素子の出力データを補正し、前記プログラマブル回路は、前記切り替え後の撮影モードに応じて、前記補正回路の出力データを処理することを特徴とする請求項１記載の撮像装置。
動画撮影モードから静止画撮影モードへの切り替えが指示されると、前記補正回路は、静止画のための補正値を生成して前記記憶部に記憶させ、それに並行して、前記プログラマブル回路は、静止画処理のためのコンフィグレーションを行うことを特徴とする請求項１又は２記載の撮像装置。
前記プログラマブル回路は、前記静止画処理のためのコンフィグレーションにより、静止画を処理するための静止画データ処理部及び自動露出処理のための自動露出用処理回路が構成されることを特徴とする請求項３記載の撮像装置。
静止画撮影モードから動画撮影モードへの切り替えが指示されると、前記補正回路は、動画のための補正値を生成して前記記憶部に記憶させ、それに並行して、前記プログラマブル回路は、動画処理のためのコンフィグレーションを行うことを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
前記プログラマブル回路は、前記動画処理のためのコンフィグレーションにより、動画を処理するための動画データ処理部及び自動焦点処理のための自動焦点演算処理回路が構成されることを特徴とする請求項５記載の撮像装置。
静止画撮影モードから動画撮影モードへの切り替えが指示されると、前記補正回路は、動画のための補正値を生成して前記記憶部に記憶させ、前記補正回路の前記補正値の記憶が終了すると、前記撮像素子は、リセットを行うことを特徴とする請求項５又は６記載の撮像装置。