JP2022108140A - 着脱可能デバイスおよびその制御方法 - Google Patents

Abstract

【課題】着脱可能デバイスにおいて再コンフィグレーションが行われる際にも、演算装置のＩ／Ｆを適切な状態に設定する。【解決手段】演算装置を有する、電子機器に着脱可能な着脱可能デバイスは、前記電子機器から再コンフィグレーションの指示を取得する。着脱可能デバイスは、再コンフィグレーションが実行される前に、電子機器からの信号を受け取るための演算装置のインタフェースの状態を表す状態情報を記憶部に保存し、所定の待機時間の後に、その状態情報を用いて上記インタフェースの状態を設定する。【選択図】 図４

Description

本発明は、着脱可能デバイスおよびその制御手法に関する。

監視カメラに接続されたＰＣやサーバなどの高性能な演算装置が、監視カメラにより撮像された画像から物体の検出や属性の推定などを行う画像解析が行われている。近年、モバイル用演算装置の処理能力の向上に伴い、そのような画像解析を監視カメラ側で行うシステムが提案されている。この場合の実装形態として、監視カメラ本体に演算装置を配置する他に、監視カメラに装着された、ＦＰＧＡなどのプログラマブルな演算装置を有する着脱可能デバイスが、画像解析の少なくとも一部を実行する形態が提案されている。ＦＰＧＡは、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙの略である。ＦＰＧＡなどの演算装置は、回路構成の設定を行うために、コンフィグレーションデータを用いたコンフィグレーションを実施する必要がある。着脱可能デバイスには、このようなコンフィグレーションデータを格納する記憶部が設けられており、着脱可能デバイスに電源が投入された際に、記憶部に格納されたコンフィグレーションデータを用いて演算装置のコンフィグレーションが行われる。

記憶部に格納されたコンフィグレーションデータは、アプリケーションの変更時や演算装置の更新に伴って更新される必要がある。この場合、監視カメラは、演算装置を経由して記憶部に格納されたコンフィグレーションデータを書き換え、演算装置にコンフィグレーションを実行させる（以後、再コンフィグレーションと呼ぶ）。例えば、監視カメラと着脱可能デバイスの通信がＳＤカード規格の通信プロトコルで行われる場合、監視カメラの電源投入時には、監視カメラから演算装置に初期化シーケンスが送信される。なお、初期化シーケンスは、ＳＤカード規格で規定された所定のタイミング（演算装置のコンフィグレーションの完了を見込んだタイミング）で、且つ、所定のインターフェース（Ｉ／Ｆ）の状態（電圧や周波数）で送信される。演算装置は、この初期化シーケンスに従って監視カメラとの間のＩ／Ｆの状態（電圧や周波数）を設定する。一方、再コンフィグレーションは、起動までの処理負荷を軽減したり起動時間を短縮したりするために、電源が投入されたまま実行される。この場合、監視カメラから初期化シーケンスは送信されない。そのため、コンフィグレーション前の状態を維持する術の無いＦＰＧＡなどの演算装置は、どのようなＩ／Ｆの状態で起動すればよいのかわからず、演算可能な状態に移行できなくなってしまう。

特許文献１には、コンフィグレーション後にもカメラの状態を引き継ぐ方法が記載されている。具体的には、撮影モードの切り替えを行う場合、カメラの現在の補正値を記憶部に格納させてから、カメラ内に設けられた演算装置のコンフィグレーションを行い、コンフィグレーション後に記憶部に格納された補正値を読み出して設定する。

特開２０１６－５２０５７号公報

しかしながら、特許文献１は、カメラ内に演算装置を有する場合の解決方法であり、カメラに着脱可能に装着されるようなデバイスに適用することはできない。その主な理由は、次の２つの課題に対する解決方法が存在しないためである。第一に、再コンフィグレーションの際にカメラから初期化シーケンスが送信されない場合、演算装置から初期化シーケンスを要求することができないので、Ｉ／Ｆの状態（電圧や周波数）を演算装置が判断して設定する必要がある。第二に、再コンフィグレーションの際にカメラから初期化シーケンスが送信されるように構成された場合、演算装置はその送信のタイミングがわからない。そのため、演算装置がＩ／Ｆ電圧や周波数を判断して設定した後に初期化シーケンスが送信される可能性がある。この時、設定後の演算装置のＩ／Ｆの状態と、カメラが初期化シーケンスを送信する際のカメラのＩ／Ｆの状態に相違があると、演算装置は初期化シーケンスを受け付けることができず、演算可能な状態に移行できない。

本発明の一態様では、着脱可能デバイスにおいて再コンフィグレーションが行われる際にも、演算装置のＩ／Ｆを適切な状態に設定することを可能とする技術が提供される。

本発明の一態様による着脱可能デバイスは、以下の構成を備える。すなわち、
演算装置を有する、電子機器に着脱可能な着脱可能デバイスであって、
前記電子機器から再コンフィグレーションの指示を取得する取得手段と、
前記再コンフィグレーションが実行される前に、前記電子機器からの信号を受け取るための前記演算装置のインタフェースの状態を表す状態情報を記憶部に保存する保存手段と、
所定の待機時間の後に前記状態情報を用いて前記インタフェースの状態を設定する設定手段と、を備える。

本発明によれば、着脱可能デバイスにおいて再コンフィグレーションが行われる際にも、演算装置のＩ／Ｆを適切な状態に設定することが可能となる。

システム構成の一例を示す図。 撮像装置のハードウェア構成例を示す図。 撮像装置の機能構成例を示す図。 着脱可能デバイスのハードウェア構成例を示す図。 着脱可能デバイスの機能構成例を示す図。 入出力装置のハードウェア構成例を示す図。 入出力装置の機能構成例を示す図。 システムで実行される処理の流れの例を示す図。 着脱可能デバイスの再コンフィグレーションフローを示す図。 着脱可能デバイスのＩ／Ｆ制御部における端子の構成の一例を示す図。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

＜システム構成＞
図１に、本実施形態の画像解析システムの構成例を示す。以下では、一例として、このシステムが特定人物追跡システムである場合について説明する。ただし、これに限られず、画像を解析して所定の情報出力を行う任意のシステムに、以下の議論を適用することができる。本システムは、撮像装置１１０ａ～１１０ｄと、ネットワーク１２０と、入出力装置１３０とを含んで構成される。なお、撮像装置１１０ａ～１１０ｄは、それぞれ、例えば撮像した画像を記録可能なデバイスを着脱可能なスロットを有し、そのスロットに着脱可能デバイス１００ａ～１００ｄが挿入されることにより、着脱可能デバイス１００ａ～１００ｄと接続される。なお、以下では、着脱可能デバイス１００ａ～１００ｄを「着脱可能デバイス１００」と表記し、撮像装置１１０ａ～１１０ｄを「撮像装置１１０」と表記する。撮像装置１１０は、演算装置を有する着脱可能デバイスを装着可能な電子機器の一例である。

着脱可能デバイス１００は、撮像装置１１０に対して着脱可能な演算デバイスである。着脱可能デバイス１００は、一例として、ＳＤカードに、演算装置としての所定の処理回路を搭載したデバイスである。着脱可能デバイス１００は、例えば、ＳＤカードの態様によって、撮像装置１１０にその全体が挿入可能に構成され、これにより、撮像装置１１０から突出する部分がない状態で撮像装置１１０と接続可能に構成することができる。これにより、着脱可能デバイス１００が配線等の障害物と干渉することを防ぐことができ、デバイスの利用時の利便性を高めることができる。また、多くの既存のネットワークカメラなどの撮像装置１１０には、ＳＤカードスロットが用意されているため、既存の撮像装置１１０に対して、着脱可能デバイス１００により拡張機能を提供することができる。なお、着脱可能デバイス１００は、ＳＤカードの態様以外に、少なくともその撮像装置１１０で撮影された画像を記憶可能な記憶装置が装着される際に使用される任意のインタフェースで、撮像装置１１０に装着されるように構成されてもよい。例えば、着脱可能デバイス１００は、ＵＳＢ（ユニバーサリシリアルバス）インタフェースを有し、撮像装置１１０のＵＳＢソケットに装着されるように構成されてもよい。また、演算装置は、例えば、所定の処理を実行するようにプログラムされたＦＰＧＡによって実装されるが、それ以外の形式（例えば、他のプログラマブルロジックデバイス（ＰＬＤ））で実装されてもよい。ＦＰＧＡは、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙの略である。

撮像装置１１０は、ネットワークカメラ等の撮像装置である。本実施形態では、撮像装置１１０は、映像を処理することのできる演算装置を内蔵するものとするが、これに限られない。例えば、撮像装置１１０に接続されたＰＣ（パーソナルコンピュータ）等の外部コンピュータが存在してもよく、これらの組み合わせを、撮像装置１１０として扱ってもよい。また、本実施形態では、全ての撮像装置１１０に、着脱可能デバイス１００が装着されているものとする。なお、図１では、４つの撮像装置１１０と、それぞれに装着された着脱可能デバイスとが示されているが、これらの装置の組み合わせの数は３つ以下であってもよいし、５つ以上であってもよい。撮像装置１１０に、画像解析処理機能を有する着脱可能デバイス１００が装着されることにより、撮像装置１１０が画像解析処理機能を有しなくても、撮像装置１１０側で映像処理を実行することが可能となる。また、本実施形態のように撮像装置１１０に映像処理用の演算装置が配置された形態では、演算装置が配置された着脱可能デバイス１００が撮像装置１１０に装着されることにより、撮像装置１１０側で実行可能な画像処理を多様化・高度化することができる。

入出力装置１３０は、ユーザからの入力の受け付けや、ユーザへの情報の出力（例えば情報の表示）を行う装置である。本実施形態では、例えば入出力装置１３０は、ＰＣ等のコンピュータであり、そのコンピュータにインストールされたブラウザやネイティブアプリケーションによって、情報の入出力が行われる。

撮像装置１１０と入出力装置１３０は、ネットワーク１２０を介して通信可能に接続される。ネットワーク１２０は、例えばＥｔｈｅｒｎｅｔ（登録商標）等の通信規格を満たす複数のルータ、スイッチ、ケーブル等を含んで構成される。本実施形態では、ネットワーク１２０は、撮像装置１１０と入出力装置１３０との間の通信を可能とする任意のネットワークであってよく、任意の規模や構成、準拠する通信規格によって構築されうる。例えば、ネットワーク１２０は、インターネットや有線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、無線ＬＡＮ、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）等でありうる。また、ネットワーク１２０は、例えば、ＯＮＶＩＦ（Ｏｐｅｎ Ｎｅｔｗｏｒｋ Ｖｉｄｅｏ Ｉｎｔｅｒｆａｃｅ Ｆｏｒｕｍ）規格に準拠した通信プロトコルでの通信が可能なように構成されうる。ただし、これに限られず、ネットワーク１２０は、例えば、独自の通信プロトコル等の他の通信プロトコルでの通信が可能なように構成されてもよい。

＜装置構成＞
（撮像装置の構成）
続いて、撮像装置１１０の構成について説明する。図２は、撮像装置１１０のハードウェア構成例を示す図である。撮像装置１１０は、そのハードウェア構成として、例えば、撮像部２０１、画像処理部２０２、演算処理部２０３、配信部２０４、ＳＤ Ｉ／Ｆ部２０５を含む。なお、Ｉ／Ｆは、インタフェースの略語である。

撮像部２０１は、光を結像するためのレンズ部と、結像された光に応じたアナログ信号変換する撮像素子とを含んで構成される。レンズ部は、画角を調整するズーム機能や、光量の調整を行う絞り機能などを有する。撮像素子は、光をアナログ信号に変換する際の感度調整を行うゲイン機能を有する。これらの機能は、画像処理部２０２から通知された設定値に基づいて調整される。撮像部２０１によって取得されたアナログ信号は、アナログ－デジタル変換回路によってデジタル信号に変換され、画像信号として画像処理部２０２へ転送される。

画像処理部２０２は、画像処理エンジンと、その周辺デバイス等を含んで構成される。周辺デバイスは、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、各Ｉ／Ｆのドライバ等を含む。画像処理部２０２では、撮像部２０１から取得した画像信号に対して、例えば、現像処理、フィルタ処理、センサ補正、ノイズ除去等の、画像処理を施して画像データを生成する。また、画像処理部２０２は、レンズ部や撮像素子へ設定値を送信し、適切露出画像を取得できるように、露出調整を実行しうる。画像処理部２０２において生成された画像データは、演算処理部２０３へ転送される。

演算処理部２０３は、ＣＰＵやＭＰＵ等の１つ以上のプロセッサ、ＲＡＭやＲＯＭ等のメモリ、各Ｉ／Ｆのドライバなどから構成される。なお、ＣＰＵはＣｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔの、ＭＰＵはＭｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔの、ＲＡＭはＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙの、ＲＯＭはＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙの、頭字語である。演算処理部２０３では、一例において、上述のシステムにおいて実行されるべき処理の各部分を撮像装置１１０と着脱可能デバイス１００とのいずれが実行するかの分担を決定し、その決定した分担に対応する処理を実行しうる。この処理内容や処理の分担の詳細に関しては後述する。画像処理部２０２から受け取った画像は、配信部２０４、又は、ＳＤ Ｉ／Ｆ部２０５へ転送される。また、処理結果のデータも配信部２０４へ転送される。

配信部２０４は、ネットワーク配信エンジンと、例えば、ＲＡＭやＥＴＨ ＰＨＹモジュールなどの周辺デバイス等を含んで構成される。ＥＴＨ ＰＨＹモジュールは、Ｅｔｈｅｒｎｅｔの物理（ＰＨＹ）レイヤの処理を実行するモジュールである。配信部２０４は、演算処理部２０３から取得した画像データや処理結果のデータを、ネットワーク１２０へ配信可能な形式に変換して、変換後のデータをネットワーク１２０へ出力する。ＳＤ Ｉ／Ｆ部２０５は、着脱可能デバイス１００と接続するためのインタフェース部分で、例えば、電源と、着脱可能デバイス１００を着脱するための、着脱ソケット等の装着機構を含んで構成される。ここでは、ＳＤ Ｉ／Ｆ部２０５が、ＳＤ Ａｓｓｏｃｉａｔｉｏｎにより策定されたＳＤカード規格に従って構成されるものとする。演算処理部２０３から取得された画像の着脱可能デバイス１００への転送や、着脱可能デバイス１００からのデータの取得等の、着脱可能デバイス１００と撮像装置１１０との間での通信は、ＳＤ Ｉ／Ｆ部２０５を通じて行われる。

図３に、撮像装置１１０の機能構成例を示す。撮像装置１１０は、その機能として、例えば、撮像制御部３０１、信号処理部３０２、記憶部３０３、制御部３０４、解析部３０５、デバイス通信部３０６、及び、ネットワーク通信部３０７を含む。

撮像制御部３０１は、撮像部２０１を介して周囲の環境を撮影するようにする制御を実行する。信号処理部３０２は、撮像制御部３０１によって撮影された画像に対して所定の処理を施して、撮影画像のデータを生成する。以下では、この撮影画像のデータを単に「撮影画像」と呼ぶ。信号処理部３０２は、例えば、撮像制御部３０１によって撮影された画像を符号化する。信号処理部３０２は、静止画像に対して、例えば、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）等の符号化方式を用いて符号化を行う。また、信号処理部３０２は、動画像に対して、Ｈ．２６４／ＭＰＥＧ－４ ＡＶＣ（以下では「Ｈ．２６４」と呼ぶ。）、ＨＥＶＣ（Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）等の符号化方式を用いて符号化を行う。また、信号処理部３０２は、予め設定された複数の符号化方式の中から、例えば撮像装置１１０の不図示の操作部を介して、ユーザにより選択された符号化方式を用いて、画像を符号化してもよい。

記憶部３０３は、解析部３０５において実行可能な解析処理のリスト（以下では「第１処理リスト」と呼ぶ。）と、解析処理の結果に対する後処理のリストとを記憶する。また、記憶部３０３は、後述する解析処理の結果を記憶する。なお、本実施形態では、実行される処理が解析処理であるが、任意の処理が実行されてもよく、記憶部３０３は、その実行される処理に関連する処理について、第１処理リストと後処理のリストとを記憶するようにしうる。制御部３０４は、信号処理部３０２、記憶部３０３、解析部３０５、デバイス通信部３０６、ネットワーク通信部３０７を、それぞれが所定の処理を実行するように、制御する。

解析部３０５は、撮影画像に対して、後述する解析前処理、解析処理、解析後処理の少なくともいずれかを選択的に実行する。解析前処理は、後述の解析処理を実行する前に、撮影画像に対して実行する処理である。本実施形態の解析前処理では、一例として、撮影画像を分割して分割画像を作成する処理が実行されるものとする。解析処理は、入力された画像を解析して得られる情報を出力する処理である。本実施形態の解析処理では、一例として、解析前処理によって得られた分割画像を入力として、人体検出処理、顔検出処理、車両検出処理の少なくともいずれかを実行し、解析処理結果を出力する処理が実行されるものとする。解析処理は、例えば非特許文献１の技術によって、画像に含まれるオブジェクトを検出できるように学習が行われた機械学習モデルを用いて、分割画像中のオブジェクトの位置を出力するように構成された処理でありうる。解析後処理は、解析処理が実行された後に実行される処理である。本実施形態の解析後処理では、一例として、各分割画像に対する解析処理結果に基づいて、各分割画像において検出されたオブジェクトの数を合計した値を処理結果として出力する処理が実行されるものとする。なお、解析処理は、パターンマッチングを行って画像中のオブジェクトを検出し、その位置を出力する処理であってもよい。

デバイス通信部３０６は、着脱可能デバイス１００との通信を行う。デバイス通信部３０６は、入力されたデータを着脱可能デバイス１００が処理可能な形式に変換し、その変換によって得られたデータを着脱可能デバイス１００に送信する。また、デバイス通信部３０６は、着脱可能デバイス１００からデータを受信し、受信したデータを撮像装置１１０が処理可能な形式に変換する。本実施形態では、デバイス通信部３０６は、変換処理として、小数を浮動小数点形式と固定小数点形式との間で変換する処理を実行するものとするが、これに限られず、他の処理がデバイス通信部３０６によって実行されてもよい。また、本実施形態では、デバイス通信部３０６は、着脱可能デバイス１００に対してＳＤカード規格の範囲内で事前に定められたコマンドシーケンスを送信し、着脱可能デバイス１００からの応答を受信することで着脱可能デバイス１００との通信を行う。ネットワーク通信部３０７は、ネットワーク１２０を介して、入出力装置１３０との通信を行う。

（着脱可能デバイスの構成）
着脱可能デバイス１００は、ＦＰＧＡなどで構成される演算装置を有する。図４に、着脱可能デバイス１００のハードウェア構成例を示す。着脱可能デバイス１００は、一例として、Ｉ／Ｆ部４０１、ＦＰＧＡ４０２、及び、記憶部４０４を含んで構成される。着脱可能デバイス１００は、撮像装置１１０が有するＳＤ Ｉ／Ｆ部２０５の着脱ソケットに挿抜できる形状で、すなわちＳＤカード規格に則った形状で成形されるものとする。

Ｉ／Ｆ部４０１は、撮像装置１１０等の装置と着脱可能デバイス１００とを接続するためのインタフェース部分である。Ｉ／Ｆ部４０１は、例えば、撮像装置１１０から電源の供給を受け、着脱可能デバイス１００内で使用する電源を生成し分配する、電気的な接点端子等を含んで構成される。Ｉ／Ｆ部４０１は、撮像装置１１０のＳＤ Ｉ／Ｆ部２０５と同様に、ＳＤカード規格内で定義（準拠）されている項目に関しては、それに従うものとする。撮像装置１１０からの画像や設定データの受け取り、ＦＰＧＡ４０２から撮像装置１１０へのデータの送信は、Ｉ／Ｆ部４０１を介して実行される。

ＦＰＧＡ４０２は、入出力制御部４１０、処理切替部４１１、演算処理部４１２、記憶部Ｉ／Ｆ４１３、処理部４１４、Ｉ／Ｆ制御部４１５、リロードピン４１６、及びリロード用回路４１７を含んで構成される。ＦＰＧＡ４０２は、内部の論理回路構造を繰り返し再構成できる半導体デバイスの一種である。ＦＰＧＡ４０２が実現する処理により、着脱可能デバイス１００が装着された装置に、処理機能を追加（提供）することができる。また、ＦＰＧＡ４０２の再構成機能により、後から論理回路構造を変更することができるため、例えば技術の進歩の早い分野の装置に着脱可能デバイス１００を装着することにより、その装置において適時に適切な処理を実行することが可能となる。なお、本実施形態では、ＦＰＧＡが用いられる例について説明するが、後述する処理を実現可能である限りにおいて、例えば、汎用のＡＳＩＣや専用のＬＳＩが用いられてもよい。ＦＰＧＡ４０２は、生成される論理回路構造の情報を含んだ設定データ（すなわち、コンフィグレーションデータ）が専用のＩ／Ｆから書き込まれることにより、又は、その設定データがその専用のＩ／Ｆから読み出されることによって、起動される。本実施形態では、この設定データが記憶部４０４に保持されているものとする。ＦＰＧＡ４０２は、電源が投入されると、記憶部Ｉ／Ｆ４１３を介して記憶部４０４から設定データを読み出し、論理回路を生成して起動する。ただし、これに限られず、例えば、着脱可能デバイス内に専用の回路を実装することにより、Ｉ／Ｆ部４０１を介して、撮像装置１１０がＦＰＧＡ４０２に設定データを書き込んでもよい。

入出力制御部４１０は、撮像装置１１０との間で画像を送受信するための回路、撮像装置１１０から受信したコマンドを解析する回路、解析した結果に基づいて制御を行う回路、等を含んで構成される。ここでのコマンドは、ＳＤカード規格に定義されているものであり、入出力制御部４１０は、それらのうちのいくつかを検出することができる。機能の詳細に関しては後述する。入出力制御部４１０は、画像解析処理の場合は演算処理部４１２へ画像を送信し、撮像装置から初期化シーケンス及び再コンフィグレーション命令を受け取った場合は処理部４１４に初期化シーケンス及び再コンフィグレーション命令を送信する。さらに、入出力制御部４１０は、処理の切り替えの設定データを受け取った場合は、処理切替部４１１へ設定データを送信する。

処理切替部４１１は、撮像装置１１０から受け取った設定データに基づいて、記憶部４０４から画像解析処理機能の情報を取得し、演算処理部４１２に書き込むための回路を含んで構成される。画像解析処理機能の情報は、例えば、演算処理部４１２内で処理される演算の順序や種類、演算の係数などを示す設定パラメータである。

演算処理部４１２は、画像解析処理機能を実行するために必要な複数の演算回路を含んで構成される。演算処理部４１２は、処理切替部４１１から受け取った画像解析処理機能の情報に基づいて、各演算処理を実行して、その処理結果を撮像装置１１０へ送信し、及び／又は、その処理結果を記憶部４０４に記録する。

このように、ＦＰＧＡ４０２は、事前に保持された複数の処理機能に対応する設定データに含まれる、実行対象の処理機能の設定データを抽出して、その抽出した設定データに基づいて演算処理部４１２によって実行される処理内容を書き換える。これにより、着脱可能デバイス１００が、その複数の処理機能のうちの少なくともいずれかを選択的に実行することができる。また、新規に追加する処理の設定データを随時追加することにより、撮像装置１１０側で最新の処理を実行させることができる。なお、以下では、複数の処理機能のそれぞれに対応する複数の設定データを有していることを、複数の処理機能を有すると表現する。すなわち、着脱可能デバイス１００のＦＰＧＡ４０２が１つの処理機能を実行するように構成されている状態であっても、他の処理機能のための設定データにより演算処理部４１２の処理内容を変更することができる場合、複数の処理機能を有する、と表現する。

記憶部Ｉ／Ｆ４１３は、それぞれの構成部から受け取ったデータの形式を、記憶部４０４に適したプロトコルに変換してデータを送受信する回路を含んで構成される。記憶部Ｉ／Ｆ４１３は各メモリの規格に対応したコマンドうちのいくつかに対応し、各構成部と記憶部４０４間のデータ送受信を行う。

記憶部４０４はフラッシュメモリ、あるいはＤＲＡＭといったメモリを指し、不揮発性・揮発性は問わない。記憶部４０４は、撮像装置１１０から書き込まれた記憶データ、演算処理部４１２に書き込まれる画像解析処理機能の情報、ＦＰＧＡ４０２の設定データ（コンフィグレーションデータ）等の各種情報を記憶する。また、記憶部４０４には、再コンフィグレーションの指示の発生時のＩ／Ｆの状態（電圧や周波数）を示す状態情報と、再コンフィグレーションの指示が発生したことまたは状態情報が保存されたことを示す再コンフィグレーションフラグが保存される。これらの情報は以降の説明により明らかとなる。

処理部４１４は、入出力制御部４１０より初期化シーケンスを受け取った場合にはＩ／Ｆ制御部４１５にＩ／Ｆの状態情報（以下、Ｉ／Ｆ情報ともいう）を送信する。また、処理部４１４は、再コンフィグレーション命令を受け取った場合には再コンフィグレーションフラグを発行し、Ｉ／Ｆ情報と待機時間を併せて記憶部Ｉ／Ｆ４１３に送信し、記憶部４０４の所定のアドレスに格納する。ここで待機時間とは、再コンフィグレーションの際にＦＰＧＡ４０２が初期化シーケンスを待つ時間を指す。この待機時間は、ＳＤカード規格で規定された初期化シーケンスの送信に関わる時間の値から十分余裕がある値をあらかじめ不揮発性のメモリに格納しておくとよい。また、着脱可能デバイス１００の処理部４１４或いは他の構成が演算装置のＰｏｗｅｒ Ｏｎ Ｒｅｓｅｔ（ＰＯＲ）の解除から撮像装置１１０より初期化シーケンスを受信するまでの時間を計測することにより得られた時間が待機時間として用いられてもよい。例えば、処理部４１４が着脱可能デバイス１００に電源が投入された時にＦＰＧＡ４０２のＰＯＲが解除（Ｓ９０２）されてから初期化シーケンスを受けとる（Ｓ９０５）までのクロック数をカウントすることにより待機時間を算出するようにしてもよい。さらに処理部４１４は、再コンフィグレーション命令を受け取りＩ／Ｆ情報を記憶部４０４に送信した後に、リロードピン４１６を制御する信号をリロード用回路４１７に送信する。

Ｉ／Ｆ制御部４１５は、処理部４１４より受け取ったＩ／Ｆ情報に基づいて、ＦＰＧＡ４０２のＩ／Ｆ状態（電圧や周波数）を制御する。Ｉ／Ｆ電圧の変更は、ＦＰＧＡ４０２のバンクに供給される電圧を切り替えることで行われてもよいし、異なる電圧の供給されたバンクを選択することで行われてもよい。また周波数の変更は、撮像装置１１０から着脱可能デバイス１００に供給するクロックの周波数を変更することによって行われ得る。

リロード用回路４１７は、ＦＰＧＡ４０２の外部にリロード用にディスクリートで構成された回路を有する。ＦＰＧＡ４０２が自らリロードを行う場合にはリロード用回路４１７が必要である。リロード用回路４１７は、処理部４１４からリロードピン４１６の制御信号を受け取り、リロードピン４１６に制御信号を送信する。ここで、コンフィグレーション移行後はＦＰＧＡ４０２の信号ピンはすべてオープンドレインモードとなり、リロード用回路４１７はリロードピン４１６をプルアップしてＨＩＧＨに制御する。

リロードピン４１６は、ＦＰＧＡ４０２のデバイスごとに用意されているピンであり、リロード用回路４１７から送信される制御信号によってＦＰＧＡ４０２の再コンフィグレーションを指示するための制御ピンとして構成される。処理部４１４の指示に応じてリロード用回路４１７がリロードピン４１６をＬＯＷに制御すると、ＦＰＧＡ４０２はコンフィグレーションステートに移行する。その後、リロードピン４１６はリロード用回路４１７によってＨＩＧＨに制御される。コンフィグレーションが完了すると、ＦＰＧＡ４０２は、リロードピン４１６をＨＩＧＨにする信号をリロード用回路４１７に出力させる。

図５に、着脱可能デバイス１００の機能構成例を示す。着脱可能デバイス１００は、その機能構成として、例えば、解析部５０１及び通信部５０２を含む。解析部５０１は、画像に対する解析処理を実行する。解析部５０１は、例えば、解析処理設定要求を入力された場合に、入力された解析処理を実行可能な状態にするための設定を実行する。また、解析部５０１は、画像が入力された場合、その入力された画像に対して、実行可能な状態に設定された解析処理を実行する。本実施形態では、実行可能な解析処理は、人体検出処理と顔検出処理であるものとするが、これらに限られない。例えば、事前に記憶された人物が画像に含まれるか否かを判定する処理（後述する顔認証処理）であってもよい。例えば、事前に記憶された人物の画像特徴量と、入力された画像から検出された人物の画像特徴量との一致度合いを算出し、一致度合いが閾値以上の場合に事前に記憶された人物であると判定する。また、プライバシー保護を目的として。入力された画像から検出された人物に対して、所定のマスク画像を重畳したり、モザイク処理を施したりする処理であってもよい。また、人物の特定の行動を機械学習によって学習した学習モデルを用いて、画像中の人物が特定の行動を行っているかを検出する処理であってもよい。さらには、画像中の領域がどのような領域なのかを判定する処理であってもよい。例えば、建物や道路、人物、空等を機械学習によって学習した学習モデルを用いて、画像中の領域がどのような領域なのかを判定する処理であってもよい。以上のように、実行可能な解析処理は、機械学習を用いた画像解析処理にも、機械学習を用いない画像解析処理にも応用可能である。また、上記の各解析処理は、着脱可能デバイス１００が単独で行うのではなく、撮像装置１１０と協働して実行してもよい。通信部５０２は、Ｉ／Ｆ部４０１を介して、撮像装置１１０との通信を行う。

（入出力装置の構成）
図６に、入出力装置１３０のハードウェア構成例を示す。入出力装置１３０は、一般的なＰＣ等のコンピュータとして構成され、例えば、図６に示すように、ＣＰＵ等のプロセッサ６０１、ＲＡＭ６０２やＲＯＭ６０３等のメモリ、ＨＤＤ６０４等の記憶装置、及び、通信Ｉ／Ｆ６０５を含んで構成される。入出力装置１３０は、プロセッサ６０１が、メモリや記憶装置に格納されたプログラムを実行することにより、各種機能を実行することができる。

図７に、本実施形態に係る入出力装置１３０の機能構成例を示す。入出力装置１３０は、その機能構成として、例えば、ネットワーク通信部７０１、制御部７０２、表示部７０３、及び操作部７０４を含む。ネットワーク通信部７０１は、例えばネットワーク１２０に接続し、ネットワーク１２０を介して撮像装置１１０等の外部装置との通信を実行する。なお、これは一例に過ぎず、例えば、ネットワーク通信部７０１は、撮像装置１１０と直接接続を確立して、ネットワーク１２０や他の装置を介さずに、撮像装置１１０と通信するように構成されてもよい。制御部７０２は、ネットワーク通信部７０１と表示部７０３と操作部７０４とがそれぞれの処理を実行するように、制御する。表示部７０３は、例えばディスプレイを介してユーザに情報を提示する。本実施形態では、ブラウザがレンダリングした結果をディスプレイに表示することによって、情報がユーザに提示される。なお、音声や振動等の画面表示以外の方法で情報が提示されてもよい。操作部７０４は、ユーザからの操作を受け付ける。本実施形態では、操作部７０４がマウスやキーボードであり、ユーザがこれらを操作して、ブラウザにユーザ操作を入力するものとする。ただし、これに限られず、操作部７０４は、例えば、タッチパネルやマイクなど、他のユーザの意図を検出することができる任意のデバイスであってもよい。

＜処理の流れ＞
続いて、システム内で実行される処理の流れの例について説明する。なお、以下の各処理のうち撮像装置１１０が実行する処理は、例えば、演算処理部２０３内のプロセッサがメモリ等に記憶されたプログラムを実行することによって実現される。ただし、これは一例に過ぎず、後述の処理の一部又は全部が、専用のハードウェアによって実現されてもよい。また、着脱可能デバイス１００や入出力装置１３０が実行する処理についても、各装置におけるプロセッサがメモリ等に記憶されたプログラムを実行することによって実現されてもよいし、処理の一部又は全部を、専用のハードウェアによって実現してもよい。

（全体の流れ）
図８に、システムで実行される画像解析処理の一連の流れを概略的に示す。本処理では、まず、ユーザによって、撮像装置１１０に着脱可能デバイス１００が装着される（Ｓ８０１）。撮像装置１１０は、着脱可能デバイス１００の初期化シーケンスを実行する（Ｓ８０２）。この初期化シーケンスでは、撮像装置１１０と着脱可能デバイス１００との間で所定のコマンドが送受信されることにより、撮像装置１１０が、着脱可能デバイス１００を使用可能な状態となる。その後、撮像装置１１０は、着脱可能デバイス１００が実行可能な処理を把握し、ローカルで実行可能な（撮像装置１１０単体で又は撮像装置１１０と着脱可能デバイス１００の組み合わせで実行可能な）処理を把握する（Ｓ８０３）。なお、着脱可能デバイス１００は、任意の処理を実行可能なように構成されうるが、撮像装置１１０側で実行されるべき処理と無関係な処理については考慮されなくてもよい。一例において、撮像装置１１０は、例えば入出力装置１３０から事前に取得した実行されうる処理のリストを保持しておいてもよい。この場合、撮像装置１１０は、着脱可能デバイス１００が実行可能な処理を示す情報を着脱可能デバイス１００から取得した際に、その処理がリストに含まれているか否かによって、実行されうる処理のみを把握することができる。続いて、撮像装置１１０は、実行する処理を決定し、必要に応じて着脱可能デバイス１００の設定を実行する（Ｓ８０４）。すなわち、実行対象として決定された処理の少なくとも一部が着脱可能デバイス１００によって実行される場合に、その処理のための着脱可能デバイス１００の設定が実行される。この設定においては、例えば、実行対象の処理に対応する設定データを用いたＦＰＧＡ４０２の再構成が行われうる。そして、撮像装置１１０または着脱可能デバイス１００が、解析処理を実行する（Ｓ８０５）。その後、撮像装置１１０は、後処理を実行する（Ｓ８０６）。なお、Ｓ８０５とＳ８０６の処理は繰り返し実行される。図８の処理は、例えば、撮像装置１１０に電源が投入された際、および、着脱可能デバイス１００が装着された際に実行される。また、例えば着脱可能デバイス１００が取り外された際にも、Ｓ８０３の処理が再度実行されるようにするなど、図８の処理の少なくとも一部が繰り返し実行されてもよい。

（着脱可能デバイスにおけるコンフィグレーションの処理の流れ）
図９は、本実施形態による画像解析システムを実現するための、ＦＰＧＡ４０２による処理フローを示している。図９を用いて、着脱可能デバイス１００に初めて電源が投入された場合のフロー及び再コンフィグレーションを行う場合の処理フローを説明する。まず、Ｓ９０１～Ｓ９０８を参照して、着脱可能デバイス１００に初めて電源が投入された場合のフローを説明する。

撮像装置１１０は、着脱可能デバイス１００が装着されたことを検出すると、着脱可能デバイス１００に電源を投入する（Ｓ９０１）。着脱可能デバイス１００が装着されたことの検出は、例えば、撮像装置１１０が有するコネクタに着脱可能デバイス１００が挿されるとコネクタ内の機械的なスイッチが押されて通電することで行われる。着脱可能デバイス１００に電源が投入されると、ＦＰＧＡ４０２に合わせて構成された電源が順に立ち上がる。必要な電源がすべてＦＰＧＡ４０２に供給されると、ＦＰＧＡ４０２はパワーオンリセット（ＰＯＲ）を解除する（Ｓ９０２）。

ＰＯＲが解除されると、ＦＰＧＡ４０２はコンフィグレーションステートに移行し、記憶部４０４に保存されたコンフィグレーションデータを用いてコンフィグレーションを実行する（Ｓ９０３）。ＦＰＧＡ４０２のコンフィグレーションが終了すると、処理部４１４は、記憶部Ｉ／Ｆ４１３を経由して、記憶部４０４の所定のアドレスに格納されている再コンフィグレーションフラグを読み出す（Ｓ９０４）。着脱可能デバイスに電源が投入された場合、すなわち再コンフィグレーションではない場合には、再コンフィグレーションフラグがＯＦＦとなっている。再コンフィグレーションフラグ＝ＯＦＦ（例えば、値"０"）が読み出されると（Ｓ９０４でＮＯ）、処理はＳ９０５に進む。

着脱可能デバイス１００に電源が投入された場合、撮像装置１１０から初期化シーケンスが送信されるので、ＦＰＧＡ４０２の入出力制御部４１０はＩ／Ｆ部４０１を介してこの初期化シーケンスを受け取る（Ｓ９０５）。ＦＰＧＡ４０２の入出力制御部４１０は、受け取った情報が初期化シーケンスであると判定すると、これを処理部４１４に送信する。処理部４１４は受け取った初期化シーケンスからＩ／Ｆ情報を抽出し、Ｉ／Ｆ制御部４１５に送信する（Ｓ９０６）。Ｉ／Ｆ制御部４１５は受け取ったＩ／Ｆ情報に応じて、ＦＰＧＡ４０２のＩ／Ｆ状態を制御する（Ｓ９０７）。Ｉ／Ｆ情報に従ってＩ／Ｆ状態が制御されることで、ＦＰＧＡ４０２は、撮像装置１１０から送信されるデータに対して演算処理が可能な状態（以下、演算可能状態）に移行する（Ｓ９０８）。

以上の手順によって、着脱可能デバイス１００に電源が投入された際、ＦＰＧＡ４０２は演算可能状態に移行する。続いて、Ｓ９３０からＳ９３２において、着脱可能デバイス１００のＦＰＧＡ４０２が演算可能状態にあるときに撮像装置１１０から再コンフィグレーション命令が送信された場合の処理を説明する。

Ｓ９０８にてＦＰＧＡ４０２が演算可能状態に移行した後、処理部４１４は、撮像装置１１０から再コンフィグレーション命令を受け取ったか否かを判定する（Ｓ９３０）。再コンフィグレーション命令を受け取っていなければ、演算可能状態が継続する（Ｓ９３０でＮＯ）。なお、再コンフィグレーション命令は、着脱可能デバイス１００のＩ／Ｆ部４０１、ＦＰＧＡ４０２の入出力制御部４１０を経由して処理部４１４に送信される。この再コンフィグレーション命令の発行は、記憶部４０４に格納する深層学習モデル（ＤＬモデル）を変更する際にニューラルネットワークの層構成を変更する場合、温度に応じてＦＰＧＡ４０２の動作周波数を変更する場合などに行われる。ここでニューラルネットワークの層構成とは、Ｍｏｂｉｌｅｎｅｔ、ＶＧＧ８及びＲｅｓｎｅｔなどを指す。再コンフィグレーション命令は、撮像装置１１０によって自動で送信してもよいし、入出力装置１３０を操作するユーザからの指示操作によって送信されてもよい。

処理部４１４は、再コンフィグレーション命令を受け取ると（Ｓ９３０でＹＥＳ）、待機時間とＯＮ状態の再コンフィグレーションフラグと現在のＩ／Ｆ情報とを、記憶部Ｉ／Ｆ４１３を介して記憶部４０４の所定のアドレスにそれぞれ格納する（Ｓ９３１）。なお、不揮発性メモリの所定のアドレスに待機時間が格納されている場合、待機時間を記憶部４０４の所定のアドレスに格納することは必須ではない。処理部４１４が、その不揮発性メモリの所定のアドレスから待機時間を取得できるからである。ただし、待機時間を計測していた場合は、ＳＤカード規格で規定された待機時間よりも構成に適した時間となるため、更新したほうが好ましい。処理部４１４は、記憶部４０４に再コンフィグレーションフラグとＩ／Ｆ情報を格納した後、リロードピン４１６をＬＯＷに制御する制御信号を、リロード用回路４１７を経由して送信する（Ｓ９３２）。これにより、リロードピン４１６がＬＯＷに制御される。その後、処理はＳ９０３に移行する。以降、Ｓ９０３、Ｓ９０４、Ｓ９１０からＳ９２１において実行される再コンフィグレーションの処理について説明する。

リロードピン４１６をＬＯＷに制御した後、ＦＰＧＡ４０２はコンフィグレーションステートに移行する（Ｓ９０３）。リロードピン４１６はオープンドレインモードになるが、リロード用回路４１７によってプルアップされているため、コンフィグレーションステートに移行後はＨＩＧＨに制御される。コンフィグレーションステートに移行後、処理部４１４は記憶部Ｉ／Ｆ４１３を経由して、記憶部４０４の所定のアドレスに格納されている再コンフィグレーションフラグを読みだす（Ｓ９０４）。再コンフィグレーション命令によりコンフィグレーションが実行されている場合、Ｓ９３１で再コンフィグレーションフラグがＯＮにセットされているため、処理はＳ９１０に移行する（Ｓ９０４でＹＥＳ）。

ＯＮ状態の再コンフィグレーションフラグが読み出された場合、処理部４１４は、記憶部４０４に格納されている待機時間を読み出し、待機を開始し、待機時間の経過の監視を開始する（Ｓ９１０）。この待機時間は、例えば、ＳＤカードの規格で規定された初期化シーケンスの送信に関わる時間の値から十分余裕がある値をあらかじめ記憶部４０４に格納しておくことで得られる。もちろん、これに限られるものではなく、例えば、ＦＰＧＡ４０２が算出した待機時間を記憶部４０４に格納してもよい。ここで、待機時間の算出は、着脱可能デバイス１００に電源が投入された時に、Ｓ９０２でＦＰＧＡ４０２のＰＯＲが解除されてからＳ９０５で初期化シーケンスを受け取るまでのクロック数をカウントすることで得られる。さらに、算出したクロック数にクロックの周波数を乗算することで、実時間で表された待機時間が算出されてもよい。

入出力制御部４１０にて初期化シーケンスを受け取ったことが検出された場合（Ｓ９１１でＹＥＳ）、処理はＳ９１２へ移行し、検出されない場合（Ｓ９１１でＮＯ）、処理はＳ９２０に移行する。処理部４１４は、待機時間が経過したか否かを判断し、待機時間が経過していなければ処理をＳ９１１に戻す（Ｓ９２０でＮＯ）。これにより、Ｓ９１０で開始された待機の待機時間が経過するまでの間、処理部４１４は撮像装置１１０からの初期化シーケンスの受信を待つことになる。処理部４１４は、待機時間が経過する前に初期化シーケンスを受け取った場合（Ｓ９１１でＹＥＳ）、受け取った初期化シーケンスからＩ／Ｆ情報を抽出し、Ｉ／Ｆ制御部４１５に送信する（Ｓ９１２）。Ｉ／Ｆ制御部４１５は、処理部４１４から受け取ったＩ／Ｆ情報に応じてＦＰＧＡ４０２のＩ／Ｆ状態を制御する（Ｓ９１３）。Ｉ／Ｆ状態が制御された後、処理部４１４は、記憶部４０４に格納していた再コンフィグレーションフラグを消去する（Ｓ９１４）ことにより、記憶部４０４に保存されたＩ／Ｆ情報を無効にした後、演算可能状態に移行する（Ｓ９０８）。この際、Ｉ／Ｆ情報そのものも消去されるようにしてよい。尚、コンフィグレーションが完了すると、リロード用回路４１７は、リロードピン４１６を制御する信号がＨＩＧＨを維持するように制御される。

他方、待機時間が経過するまでの間に処理部４１４が撮像装置１１０から初期化シーケンスを受け取らなかった場合（Ｓ９２０でＹＥＳ）、処理はＳ９２１へ進む。例えば、処理部４１４は、待機の開始からクロック数をカウントし、初期化シーケンスを受け取る前にカウントしているクロック数が待機時間以上になった場合、処理部４１４は撮像装置１１０から初期化シーケンスが送信されないと判断する。この場合、処理部４１４はＳ９３１において格納されたＩ／Ｆ情報を記憶部４０４から読み出し、Ｉ／Ｆ制御部４１５に送信する（Ｓ９２１）。その後、処理はＳ９１３へ進む。Ｓ９１３以降の処理については、上述したとおりである。

＜記憶部４０４に関するバリエーション＞
記憶部４０４の再コンフィグレーションフラグがＯＮにセットされた状態で着脱可能デバイス１００を撮像装置１１０から取り出し、次に異なる撮像装置に差し込まれたと仮定する。記憶部４０４が不揮発性メモリである場合、再コンフィグレーションフラグのＯＮ状態が維持される。そのため、ＦＰＧＡ４０２は、再コンフィグレーション指示によるコンフィグレーションであると判断し、初期化の動作が正しく行われない可能性がある。したがって、図９の処理では、再コンフィグレーションの終了後に再コンフィグレーションフラグを消去する（Ｓ９１４）ことで、状態情報を無効化している。但し、この無効化のタイミング、すなわち、再コンフィグレーションフラグを消去する（ＯＦＦ状態にする）タイミングは、着脱可能デバイス１００の電源が切られる前であればよい。例えば、着脱可能デバイス１００のアンバインド（接続の切断）が指示された際に再コンフィグレーションフラグが消去されるようにしてもよい。或いは、例えば、再コンフィグレーションフラグがＯＮ状態であると判断された直後（例えば、Ｓ９０４とＳ９１０の間）に、再コンフィグレーションフラグが消去されるようにしてもよい。一方、再コンフィグレーションフラグの保存に揮発性メモリが使用される場合は、電源が落とされるとデータが消去されるため、再コンフィグレーションフラグを消去する処理は省略可能である。

＜Ｉ／Ｆ電圧の制御に関するバリエーション＞
Ｉ／Ｆ電圧の制御は、記憶部４０４にＩ／Ｆ電圧情報を格納せず、再コンフィグレーションフラグあることと撮像装置１１０とつながる信号線の電圧が３．３Ｖを印加するバンクの閾値電圧を超えるかで判断することもできる。この場合閾値を超えないときに、１．８Ｖを選択する。この方法にすることで、記憶部４０４に格納する情報を減らすことができる。

＜Ｉ／Ｆ制御部４１５の構成のバリエーション＞
ＵＨＳ－Ｉ以上のＳＤカード規格に対応する場合、ＳＤカードのＩ／Ｆ電圧は３．３Ｖから変更する必要がある。図１０にはＩ／Ｆ制御部４１５における端子の構成の一例を示す。着脱可能デバイス１００をＵＨＳ－Ｉなどに対応させる場合、ＦＰＧＡ４０２の端子電圧を動的に切り替えることが難しいため、２つのバンクを使用し、１つのバンクにＶα、もう一方にはＶβを接続してスタブ配線する。ここでＶα、Ｖβは異電圧である。Ｉ／Ｆ制御部４１５は初期化シーケンスのＩ／Ｆ電圧情報に基づいて、使用しないバンクにマスクすることで、使用する電圧の切り替えを行う。

以上に述べたように、上記実施形態によれば、着脱可能デバイスにおいて再コンフィグレーションする際でも、演算装置のＩ/Ｆ状態を適切に設定することが可能となる。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。

１００ａ～１００ｄ：着脱可能デバイス、４０１：Ｉ／Ｆ部、４０２：ＦＰＧＡ、４０４：記憶部、４１０入出力制御部、４１１：処理切替部、４１２：演算処理部、４１３：記憶部Ｉ／Ｆ、４１４：処理部、４１５：Ｉ／Ｆ制御部、４１６：リロードピン、４１７：リロード用回路

Claims (15)

1. 演算装置を有する、電子機器に着脱可能な着脱可能デバイスであって、
   前記電子機器から再コンフィグレーションの指示を取得する取得手段と、
   前記再コンフィグレーションが実行される前に、前記電子機器からの信号を受け取るための前記演算装置のインタフェースの状態を表す状態情報を記憶部に保存する保存手段と、
   所定の待機時間の後に前記状態情報を用いて前記インタフェースの状態を設定する設定手段と、を備えることを特徴とする着脱可能デバイス。
2. 前記設定手段は、前記状態情報が前記記憶部に保存されていない場合、前記電子機器からの初期化シーケンスに基づいて前記インタフェースを設定することを特徴とする請求項１に記載の着脱可能デバイス。
3. 前記保存手段は、前記状態情報を保存する際に、前記再コンフィグレーションが指示されたことを示すフラグを設定し、
   前記設定手段は、前記フラグが設定されている場合に、前記状態情報が前記記憶部に保存されていると判断することを特徴とする請求項１または２に記載の着脱可能デバイス。
4. 前記設定手段は、前記記憶部から前記状態情報を取得した後、前記記憶部に保存された前記状態情報を無効にすることを特徴とする請求項１乃至３のいずれか１項に記載の着脱可能デバイス。
5. 前記設定手段は、前記記憶部に前記状態情報が保存されていると判断した場合に、前記記憶部に保存された前記状態情報を無効にすることを特徴とする請求項１乃至３のいずれか１項に記載の着脱可能デバイス。
6. 前記設定手段は、前記電子機器との接続の切断が指示された場合に、前記記憶部に保存された前記状態情報を無効にすることを特徴とする請求項１乃至３のいずれか１項に記載の着脱可能デバイス。
7. 前記記憶部は不揮発性メモリであることを特徴とする請求項４乃至６のいずれか１項に記載の着脱可能デバイス。
8. 前記設定手段は、前記所定の待機時間が経過する前に前記電子機器から初期化シーケンスを受信した場合は、前記初期化シーケンスに基づいて前記インタフェースの状態を設定することを特徴とする請求項１乃至７のいずれか１項に記載の着脱可能デバイス。
9. 前記演算装置のＰｏｗｅｒ Ｏｎ Ｒｅｓｅｔ（ＰＯＲ）の解除から前記電子機器より初期化シーケンスを受信するまでの時間を計測する計測手段をさらに備え、
   前記計測手段により計測された時間が前記所定の待機時間として用いられることを特徴とする請求項８に記載の着脱可能デバイス。
10. 前記所定の待機時間は、初期化シーケンスの受信に関してＳＤカード規格により規定された時間であることを特徴とする請求項８に記載の着脱可能デバイス。
11. 前記状態情報は、前記着脱可能デバイスと前記電子機器との間の通信に用いられる電圧および周波数を含むことを特徴とする請求項１乃至１０のいずれか１項に記載の着脱可能デバイス。
12. 前記設定手段は、前記記憶部に前記状態情報が保存されている場合に、前記電子機器とつながる信号線の電圧に基づいて前記インタフェースの電圧を設定することを特徴とする請求項１乃至１０のいずれか１項に記載の着脱可能デバイス。
13. 前記再コンフィグレーションとは、電源を投入したまま前記演算装置のコンフィグレーションデータを書き換えることを特徴とする請求項１乃至１２のいずれか１項に記載の着脱可能デバイス。
14. 前記演算装置は、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙを備えることを特徴とする請求項１乃至１３のいずれか1項に記載の着脱可能デバイス。
15. 演算装置を有する、電子機器に着脱可能な着脱可能デバイスの制御方法であって、
    前記電子機器から再コンフィグレーションの指示を取得する取得工程と、
    前記再コンフィグレーションが実行される前に、前記電子機器からの信号を受け取るための前記演算装置のインタフェースの状態を表す状態情報を記憶部に保存する保存工程と、
    所定の待機時間の後に前記状態情報を用いて前記インタフェースの状態を設定する設定工程と、を備えることを特徴とする着脱可能デバイスの制御方法。

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