JP4946327B2 - 撮像装置及びタイミング制御プログラム - Google Patents

Description

本発明は、撮像装置及びタイミング制御プログラムに関する。

特許文献１などに記載されているように、ディジタルカメラの内部には撮像素子から読み出される画像信号へリアルタイム処理を施す回路（アンプ、Ａ／Ｄ変換器、信号補正回路など）が搭載される。この回路の起動タイミングは撮像素子の起動タイミングと共に制御され、ディジタルカメラの電源がオンされると消費電流の低い待機状態となり、その後ユーザからレリーズの指示があると起動し、消費電流の高い状態へと移行する。
特開平６−９８２５１号公報

撮像素子の中には、高速撮影のため読み出しチャンネルが複数化されたものがあり、この撮像素子をディジタルカメラへ搭載する際には、前述した回路もそのチャンネル数と同じ数だけ搭載される。特に、高機種のディジタルカメラなどではチャンネル数及び回路数は増大する傾向にある。
この場合、レリーズの直後に回路へ流れる突入電流は、図７（Ａ）に示すように過大になる。過大な突入電流は回路のグランドレベルを図７（Ｂ）に示すとおり大きく振動させるので、その振幅が許容範囲内に収まるまでの期間（不安定期間）も長くなる。

この不安定期間には、撮像素子から読み出される画像信号の波形が図８（Ａ）に示すとおり振幅方向に変動する可能性がある（なお、図８では或る１つの画素の信号波形のみを示した。）。また、不安定期間には、信号経路にクロストークなどの異常が生じ、画像信号の波形が図８（Ｂ）に示すとおり時間方向に変動する可能性もある。また、不安定期間には、Ａ／Ｄ変換器の基準電圧レベルに変動が生じる可能性もある。

したがって、不安定期間には回路による信号の検出精度や補正精度、すなわち回路の性能が悪くなる。その結果、図９に示すとおり、不安定期間に撮像素子から読み出されたライン（点線部）は、異常ラインとなる可能性が高い。なお、図９ではチャンネル数を２とし、その一方の第１チャンネルからは画像の上半分のライン１−Ａ，１−Ｂ，１−Ｃ，・・・が順に読み出され、他方の第２チャンネルからは画像の下半分のライン２−Ａ，２−Ｂ，２−Ｃ，…が順に読み出される場合を想定した。

本発明の目的は、突入電流が原因の画像異常を抑えることのできる撮像装置及びタイミング制御プログラムを提供することにある。

請求項１に記載の撮像装置は、第１チャンネル及び第２チャンネルを有する撮像素子と、前記第１チャンネルを介して前記撮像素子から読み出した第１画像信号にリアルタイム処理を施す第１リアルタイム処理回路と、前記第２チャンネルを介して前記撮像素子から読み出した第２画像信号にリアルタイム処理を施す第２リアルタイム処理回路と、前記第１画像信号を読み出す第１読み出し開始タイミングに対する前記第２画像信号を読み出す第２読み出し開始タイミングを、前記第１画像信号及び前記第２画像信号を読み出す読み出し期間の最小単位の整数倍の時間遅らせることで、前記第１リアルタイム処理回路によるリアルタイム処理の開始タイミングと前記第２リアルタイム処理回路によるリアルタイム処理の開始タイミングとを異ならせるように制御する制御部とを備えることを特徴とする。

請求項２に記載の撮像装置は、第１チャンネル及び第２チャンネルを有する撮像素子と、前記第１チャンネルを介して前記撮像素子から読み出した第１画像信号にリアルタイム処理を施す第１リアルタイム処理回路と、前記第２チャンネルを介して前記撮像素子から読み出した第２画像信号にリアルタイム処理を施す第２リアルタイム処理回路と、前記第１リアルタイム処理回路によるリアルタイム処理の開始タイミングに対する前記第２リアルタイム処理回路によるリアルタイム処理の開始タイミングを、前記第１画像信号及び前記第２画像信号を読み出す読み出し期間の最小単位の整数倍の時間遅らせるように制御する制御部とを備えることを特徴とする。

請求項４に記載のタイミング制御プログラムは、撮像素子の第１チャンネルを介して第１画像信号を読み出す第１読み出し開始タイミングに対する前記撮像素子の第２チャンネルを介して第２画像信号を読み出す第２読み出し開始タイミングを、前記第１画像信号及び前記第２画像信号を読み出す読み出し期間の最小単位の整数倍の時間遅らせることで、前記第１リアルタイム処理回路によるリアルタイム処理の開始タイミングと前記第２リアルタイム処理回路によるリアルタイム処理の開始タイミングとを異ならせるように制御する制御ステップをコンピュータに実行させることを特徴とする。

請求項５に記載のタイミング制御プログラムは、第１リアルタイム処理回路によるリアルタイム処理の開始タイミングに対する第２リアルタイム処理回路によるリアルタイム処理の開始タイミングを、撮像素子の第１チャンネルを介して読み出す第１画像信号及び前記撮像素子の第２チャンネルを介して読み出す第２画像信号の読み出し期間の最小単位の整数倍の時間遅らせるように制御する制御ステップをコンピュータに実行させることを特徴とする。

本発明によれば、突入電流が原因の画像異常を抑えることができる。

［第１実施形態］
以下、本発明の第１実施形態を説明する。本実施形態は、ディジタルスチルカメラシステムの実施形態である。
先ず、本システムの構成を説明する。
図１は、本システムの機能ブロック図である。図１に示すとおり、本システムは、ディジタルスチルカメラ本体１００と、ディジタルスチルカメラ本体１００に装着された撮影レンズ２００とからなる。

ディジタルスチルカメラ本体１００には、カードメモリなどの可搬の記憶媒体３００が装着されると共に、操作釦１１、複数の読み出しチャンネルを有した撮像素子（多チャンネル読み出し可能なＣＣＤ，ＣＯＭＳなど）１３、アンプ１４、Ａ／Ｄ変換器１５、信号補正回路（ＤＦＥ）１６、フレームメモリ１７、タイミングジェネレータ（ＴＧ）１９、画像処理部２１、記録部２２、ＣＰＵ２４、電源部２５などが備えられる。

フレームメモリ１７、画像処理部２１、記録部２２、ＣＰＵ２４は、システムバスを介して互いに接続されている。ユーザが操作釦１１を操作して本システムへ各種の指示を入力すると、ＣＰＵ２４は、その指示に従いタイミングジェネレータ１９、フレームメモリ１７、画像処理部２１、記録部２２、電源部２５などを制御して本システムを動作させる。

次に、本システムの基本動作を説明する。
ユーザから電源オンの指示が入力されると、電源部２５が各部への電力供給を開始し、各部は待機状態となる。その後、レリーズ指示（撮影指示）が入力されると、ＣＰＵ２４は不図示のクイックリターンミラー及びシャッタを駆動し、撮像素子１３の露光を開始する。その後、予め決められたシャッタ時間が経過すると、ＣＰＵ２４はシャッタ及びクイックリターンミラーを駆動して露光を終了すると共に、タイミングジェネレータ１９へタイミング信号の生成開始を指示する。その指示を受けたタイミングジェネレータ１９は、撮像素子１３、アンプ１４、Ａ／Ｄ変換器１５、信号補正回路１６の各々へタイミング信号を与え始める。

タイミング信号が撮像素子１３に与えられると、画像信号の読み出しが開始される。本実施形態では、撮像素子１３の各チャンネルへ個別に水平走査信号が与えられる。個々の水平走査信号は、画像信号を１水平ラインずつ読み出し、１ラインの読み出しが終了した時点で次のラインの読み出しを開始するための波形を持つ。
撮像素子１３の各チャンネルから読み出される画像信号は、互いに並列の関係でアンプ１４、Ａ／Ｄ変換器１５、信号補正回路１６を順に経由し、フレームメモリ１７へ格納される。

このとき、アンプ１４、Ａ／Ｄ変換器１５、信号補正回路１６の各々にも、タイミングジェネレータ１９から水平走査信号が与えられる。その水平走査信号に応じて、アンプ１４，Ａ／Ｄ変換器１５，信号補正回路１６の各々は、各チャンネルの画像信号に対し各処理を施す。これらの各処理は何れもリアルタイム処理であり、撮像素子１３の各チャンネルが全てのラインの読み出しを終えると、１フレーム分の画像信号がフレームメモリ１７に蓄積される。これによって１回の撮影が完了である。

撮影後、フレームメモリ１７に蓄積された１フレーム分の画像信号は、画像処理部２１によって画像ファイルとして纏められた後、記録部２２を介して記憶媒体３００へと書き込まれる。これによって画像の保存が完了である。
次に、撮像素子１３を少し詳しく説明する。
図２は、本システムで撮影される画像の概念図である。ここでは、撮像素子１３のチャンネル数を４とし、図２に示すとおり第１チャンネルには画像の上１／４の領域Ａ１が割り当てられ、第２チャンネルにはその下の１／４の領域Ａ２が割り当てられ、第３チャンネルには画像の下１／４の領域Ａ３が割り当てられ、第４チャンネルにはその上の１／４の領域Ａ４が割り当てられるものとする。

撮像素子１３の第１チャンネルからは、領域Ａ１のライン１−Ａ，１−Ｂ，１−Ｃ，・・・が順に読み出され、第２チャンネルからは、領域Ａ２のライン２−Ａ，２−Ｂ，２−Ｃ，・・・が順に読み出され、第３チャンネルからは、領域Ａ３のライン３−Ａ，３−Ｂ，３−Ｃ，・・・が順に読み出され、第４チャンネルからは、領域Ａ４のライン４−Ａ，４−Ｂ，４−Ｃ，・・・が順に読み出される。

次に、撮像素子１３から信号補正回路１６までの回路を詳しく説明する。
図３は、撮像素子１３から信号補正回路１６までの回路の機能ブロック図である。図３に示すとおり撮像素子１３には、画像信号を出力する出力ポートとタイミング信号（水平走査信号）を入力する入力ポートとが、チャンネル毎に設けられている。
アンプ１４は、第１チャンネルからの画像信号を処理するアンプ（第１チャンネルのアンプ）１４−１と、第２チャンネルからの画像信号を処理するアンプ（第２チャンネルのアンプ）１４−２と、第３チャンネルからの画像信号を処理するアンプ（第３チャンネルのアンプ）１４−３と、第４チャンネルからの画像信号を処理するアンプ（第４チャンネルのアンプ）１４−４とからなる。第１チャンネルのアンプ１４−１，第２チャンネルのアンプ１４−２，第３チャンネルのアンプ１４−３，第４チャンネルのアンプ１４−４は、互いに同じ特性を持つ。

また、Ａ／Ｄ変換器１５は、第１チャンネルからの画像信号を処理するＡ／Ｄ変換器（第１チャンネルのＡ／Ｄ変換器）１５−１と、第２チャンネルからの画像信号を処理するＡ／Ｄ変換器（第２チャンネルのＡ／Ｄ変換器）１５−２と、第３チャンネルからの画像信号を処理するＡ／Ｄ変換器（第３チャンネルのＡ／Ｄ変換器）１５−３と、第４チャンネルからの画像信号を処理するＡ／Ｄ変換器（第４チャンネルのＡ／Ｄ変換器）１５−４とからなる。第１チャンネルのＡ／Ｄ変換器１５−１，第２チャンネルのＡ／Ｄ変換器１５−２，第３チャンネルのＡ／Ｄ変換器１５−３，第４チャンネルのＡ／Ｄ変換器１５−４は互いに同じ特性を持つ。

また、信号補正回路１６は、第１チャンネルからの画像信号を処理する信号補正回路（第１チャンネルの信号補正回路）１６−１と、第２チャンネルからの画像信号を処理する信号補正回路（第２チャンネルの信号補正回路）１６−２と、第３チャンネルからの画像信号を処理する信号補正回路（第３チャンネルの信号補正回路）１６−３と、第４チャンネルからの画像信号を処理する信号補正回路（第４チャンネルの信号補正回路）１６−４とからなる。第１チャンネルの信号補正回路１６−１，第２チャンネルの信号補正回路１６−２，第３チャンネルの信号補正回路１６−３，第４チャンネルの信号補正回路１６−４は互いに同じ特性を持つ。

なお、第１チャンネルの信号補正回路１６−１，第２チャンネルの信号補正回路１６−２，第３チャンネルの信号補正回路１６−３，第４チャンネルの信号補正回路１６−４の各々には、第１機能部と第２機能部とがこの順で直列に配置される。第１機能部には、例えば、欠陥画素を除去する欠陥画素フィルタや、オプティカルブラック量の減算をするＯＢクランプ処理部などの機能ブロックが直列に配置される。第２機能部には、例えば、暗電流による信号値の浮きを減算する暗電流補正部や、シェーディングによる色ムラを補正するシェーディング補正部や、信号値の大きさを調整するゲイン調整部などが直列に配置される。

このうち、第１チャンネルに関する回路、すなわち撮像素子１３の第１チャンネル、第１チャンネルのアンプ１４−１、第１チャンネルのＡ／Ｄ変換器１５−１、第１チャンネルの信号補正回路１６−１には、共通の水平走査信号Ｓ１が与えられる。
また、第２チャンネルに関する回路、すなわち撮像素子１３の第２チャンネル、第２チャンネルのアンプ１４−２、第２チャンネルのＡ／Ｄ変換器１５−２、第２チャンネルの信号補正回路１６−２には、共通の水平走査信号Ｓ２が与えられる。

また、第３チャンネルに関する回路、すなわち撮像素子１３の第３チャンネル、第３チャンネルのアンプ１４−３、第３チャンネルのＡ／Ｄ変換器１５−３、第３チャンネルの信号補正回路１６−３には、共通の水平走査信号Ｓ３が与えられる。
また、第４チャンネルに関する回路、すなわち撮像素子１３の第４チャンネル、第４チャンネルのアンプ１４−４、第４チャンネルのＡ／Ｄ変換器１５−４、第４チャンネルの信号補正回路１６−４には、共通の水平走査信号Ｓ４が与えられる。

但し、撮像素子１３の第１チャンネルから有るラインが読み出されるタイミングと、同じラインが第１チャンネルのアンプ１４−１、第１チャンネルのＡ／Ｄ変換器１５−１、第１チャンネルの信号補正回路１６−１の各々に到達するタイミングとには微小なズレがあるので、撮像素子１３の第１チャンネルに与えられる水平走査信号Ｓ１と、第１チャンネルのアンプ１４−１に与えられる水平走査信号Ｓ１と、第１チャンネルのＡ／Ｄ変換器１５−１に与えられる水平走査信号Ｓ１と、第１チャンネルの信号補正回路１６−１に与えられる水平走査信号Ｓ１との間には遅延期間が設けられる。

同様に、撮像素子１３の第２チャンネルに与えられる水平走査信号Ｓ２と、第２チャンネルのアンプ１４−２に与えられる水平走査信号Ｓ２と、第２チャンネルのＡ／Ｄ変換器１５−２に与えられる水平走査信号Ｓ２と、第２チャンネルの信号補正回路１６−２に与えられる水平走査信号Ｓ２との間には遅延期間が設けられる。
同様に、撮像素子１３の第３チャンネルに与えられる水平走査信号Ｓ３と、第３チャンネルのアンプ１４−３に与えられる水平走査信号Ｓ３と、第３チャンネルのＡ／Ｄ変換器１５−３に与えられる水平走査信号Ｓ３と、第３チャンネルの信号補正回路１６−３に与えられる水平走査信号Ｓ３との間には遅延期間が設けられる。

同様に、撮像素子１３の第４チャンネルに与えられる水平走査信号Ｓ４と、第４チャンネルのアンプ１４−４に与えられる水平走査信号Ｓ４と、第４チャンネルのＡ／Ｄ変換器１５−４に与えられる水平走査信号Ｓ４と、第４チャンネルの信号補正回路１６−４に与えられる水平走査信号Ｓ４との間には遅延期間が設けられる。
但し、これらの遅延期間は何れも１〜２クロック程度の微小期間であるので、以下の説明では簡単のため無視する。

次に、撮影時におけるタイミングジェネレータ１９の動作を説明する。
図４は、撮影時におけるタイミングジェネレータ１９の動作を説明するタイミングチャートである。タイミングジェネレータ１９の動作プログラム（タイミング制御プログラム）は、タイミングジェネレータ１９が保有するＲＯＭに予め格納されている。なお、図４に描かれた信号のパルス幅はあくまでも一例であって実際のものと同じとは限らない。

図４に示すとおり、タイミングジェネレータ１９は、水平走査信号Ｓ１の１番目のパルス（１）と第２の水平走査信号Ｓ２の１番目のパルス（２）との間、水平走査信号Ｓ２の１番目のパルス（２）と水平走査信号Ｓ３の１番目のパルス（３）との間、水平走査信号Ｓ３の１番目のパルス（３）と水平走査信号Ｓ４の１番目のパルス（４）との間の各々に、１水平周期Ｔ₀と同じの長さの遅延期間を設ける。

この場合、第１チャンネルに関する回路と、第２チャンネルに関する回路と、第３チャンネルに関する回路と、第４チャンネルに関する回路とは、１水平周期Ｔ₀ずつずれたタイミングＴ₁，Ｔ₂，Ｔ₃，Ｔ₄で順に起動される。
すなわち、第１チャンネルに関する回路は、タイミングＴ₁以降にライン１−Ａ，１−Ｂ，１−Ｃ，１−Ｄ，…を順に読み出してリアルタイム処理を施す。

また、第２チャンネルに関する回路は、タイミングＴ₂以降にライン２−Ａ，２−Ｂ，２−Ｃ，２−Ｄ，…を順に読み出してリアルタイム処理を施す。
また、第３チャンネルに関する回路は、タイミングＴ₃以降にライン３−Ａ，３−Ｂ，３−Ｃ，３−Ｄ，…を順に読み出してリアルタイム処理を施す。
また、第４チャンネルに関する回路は、タイミングＴ₄以降にライン４−Ａ，４−Ｂ，４−Ｃ，４−Ｄ，…を順に読み出してリアルタイム処理を施す。

したがって、フレームメモリ１７には、第１チャンネルに割り当てられた領域Ａ１（図２参照）の各ライン１−Ａ，１−Ｂ，１−Ｃ，…と、第２チャンネルに割り当てられた領域Ａ２（図２参照）の各ライン２−Ａ，２−Ｂ，２−Ｃ，…と、第３チャンネルに割り当てられた領域Ａ３（図２参照）の各ライン３−Ａ，３−Ｂ，３−Ｃ，…と、第４チャンネルに割り当てられた領域Ａ４（図２参照）の各ライン４−Ａ，４−Ｂ，４−Ｃ，…とが１水平周期Ｔ₀ずつずれたタイミングで格納され始める。よって、タイミングをずらさなかった場合と比較すると、画像がフレームメモリ１７に格納されるまでに３水平周期（３×Ｔ₀）だけ多く時間が掛かる。

次に、本システムの効果を説明する。
図５（Ａ）は、撮影開始直後に撮像素子１３から信号補正回路１６までの回路全体が消費する電流の時間変化を示す図である。比較のため、従来例のカーブを点線で示した。図５（Ａ）に示すとおり、従来例では過大な突入電流が１回だけ発生していたが、本システムではチャンネル毎に起動タイミングがずれるので、小さな突入電流が複数回に分散して発生する。

これら小さな突入電流の発生タイミングは、第１チャンネルの起動タイミングＴ₁、第２チャンネルの起動タイミングＴ₂、第３チャンネルの起動タイミングＴ₃、第４チャンネルの起動タイミングＴ₄に対応する。
図５（Ｂ）は、撮影開始直後に撮像素子１３から信号補正回路１６までの回路全体に生じるグランドレベルの時間変化を示す図である。本システムでは、小さな突入電流が複数回に分散して発生するので、図５（Ｂ）に示すとおりグランドレベルの振動の振幅は小さい。よって、グランドレベルの振動は、回路全体の起動タイミングＴ₄の直後に収まり、不安定期間は従来例のそれ（図７（Ｂ））よりも短縮される。

その結果、本システムでは、撮影が完了するまでに３水平周期（３×Ｔ₀）だけ多く時間がかかるものの、異常ラインの発生は、確実に抑えられる。
［第２実施形態］
以下、本発明の第２実施形態を説明する。本実施形態もディジタルスチルカメラシステムの実施形態である。ここでは、第１実施形態との相違点を説明する。相違点は、アンプ１４の構成と、撮影時におけるタイミングジェネレータ１９の動作内容とにある。

図６は、撮像素子１３から信号補正回路１６までの回路の機能ブロック図である。図６において、第２チャンネルのアンプ１４−２’は、少なくとも１ライン分のバッファリング機能を有したアンプである。また、第３チャンネルのアンプ１４−３’は、少なくとも２ライン分のバッファリング機能を有したアンプである。また、第４チャンネルのアンプ１４−４’は、少なくとも３ライン分のバッファリング機能を有したアンプである。

また、撮像素子１３の第２チャンネル、第３チャンネル、第４チャンネルに与えられる水平走査信号は、第１チャンネルに与えられるのと同じ水平走査信号Ｓ１である。この場合、撮像素子１３の各チャンネルは同時に起動され、互いに同じタイミングＴ₁で画像信号の読み出しを開始する。
一方、アンプ１４以降の回路は、第１実施形態と同様、第１チャンネルに関する回路、第２チャンネルに関する回路、第３チャンネルに関する回路、第４チャンネルに関する回路が１水平周期ずつずれたタイミングＴ₁，Ｔ₂，Ｔ₃，Ｔ₄で順に起動される。

したがって、第２チャンネルに関するアンプ以降の回路は、第２チャンネルから２番目のライン２−Ｂが読み出されるタイミングＴ₂で処理を開始する。しかし、この回路の先頭に配置されたアンプ１４−２’は１ライン分のバッファリング機能を有しているので、この回路は、１ライン遅れではあるものの、第２チャンネルから読み出された全てのライン２−Ａ，２−Ｂ，２−Ｃ，…を処理することができる。

また、第３チャンネルに関するアンプ以降の回路は、第３チャンネルから３番目のライン３−Ｃが読み出されるタイミングＴ₃で処理を開始する。しかし、この回路の先頭に配置されたアンプ１４−３’は２ライン分のバッファリング機能を有しているので、この回路は、２ライン遅れではあるものの、第３チャンネルから読み出された全てのライン３−Ａ，３−Ｂ，３−Ｃ，…を処理することができる。

また、第４チャンネルに関するアンプ以降の回路は、第４チャンネルから４番目のライン４−Ｄが読み出されるタイミングＴ₄で処理を開始する。しかし、この回路の先頭に配置されたアンプ１４−４’は３ライン分のバッファリング機能を有しているので、この回路は、３ライン遅れではあるものの、第４チャンネルから読み出された全てのライン４−Ａ，４−Ｂ，４−Ｃ，…を処理することができる。

以上、本実施形態では、起動タイミングの遅延箇所がアンプ以降の回路のみに制限されている。このように、遅延箇所を限定すると、第１実施形態よりも効果は低くなるものの、異常ラインを低減できるという一定の効果は得られる。
なお、本実施形態では、起動タイミングの遅延箇所をアンプ以降の回路のみに制限したが、第２機能部以降の回路のみに制限してもよい。但しその場合、本実施形態においてアンプにバッファリング機能が搭載されたのと同様に、第２機能部の第１段目の機能ブロックにバッファリング機能が搭載される必要がある。

［実施形態の補足］
なお、上述した実施形態では、撮像素子１３の各画素の各チャンネルへの割り当て方及び読み出しの順序を図２に示すとおりに設定したが、割り当て方及び読み出しの順序は、様々に変更可能である。
また、上述した実施形態では、図４に示したとおり、水平走査信号Ｓ１のパルス（１）と水平走査信号Ｓ２のパルス（２）との間の遅延期間の長さが１水平周期（１×Ｔ₀）に設定されたが、その遅延期間の長さを複数水平周期（ｎ×Ｔ₀）（但し、ｎ：２以上の整数）に設定してもよい。また、その遅延期間の長さをゼロとしてもよい。

また、上述した実施形態では、図４に示したとおり、水平走査信号Ｓ２のパルス（２）と水平走査信号Ｓ３のパルス（３）との間の遅延期間の長さが１水平周期（１×Ｔ₀）に設定されたが、その遅延期間の長さを複数水平周期（ｎ×Ｔ₀）（但し、ｎ：２以上の整数）に設定してもよい。また、その遅延期間の長さをゼロとしてもよい。
また、上述した実施形態では、図４に示したとおり、水平走査信号Ｓ３のパルス（３）と水平走査信号Ｓ４のパルス（４）との間の遅延期間の長さが１水平周期（１×Ｔ₀）に設定されたが、その遅延期間の長さを複数水平周期（ｎ×Ｔ₀）（但し、ｎ：２以上の整数）に設定してもよい。また、その遅延期間の長さをゼロとしてもよい。

また、上述した実施形態では、起動順序を、第１チャンネル、第２チャンネル、第３チャンネル、第４チャンネルの順序としたが、その順序を変更しても全く同じ効果が得られる。
また、上述した実施形態では、起動タイミングの遅延箇所を、全てのチャンネルの間としたが、一部のチャンネルの間のみに限定してもよい。

また、上述した実施形態では、撮像素子１３のチャンネル数を４としたが、２，３，５以上、の何れかに変更してもよい。
また、上述した実施形態では、起動タイミングの遅延箇所を、チャンネル間のみとしたが、チャンネル間とブロック間（直列的に配置された２つの回路間）との双方としてもよい。例えば、第１実施形態において、撮像素子１３−１の起動タイミングとアンプ１４−１の起動タイミングとに、ｎ×Ｔ₀（ｎ：整数）だけ遅延期間を設けてもよい。その場合、１番目のライン１−Ａに対し処理が施されないのでライン１−Ａの使用を諦めるか、アンプ１４−１にバッファリング機能を搭載してライン１−Ａへの処理を可能とする必要がある。

また、上述した実施形態では、一眼レフレックスタイプのディジタルスチルカメラを説明したが、コンパクトタイプのディジタルスチルカメラにも本発明は適用可能である。
因みに、コンパクトタイプのディジタルカメラには通常、不図示のモニタへ被写界のスルー画像を表示する機能が搭載されている。スルー画像を撮影するとき、タイミングジェネレータ１９は、前述した回路を連続的に駆動することになる。その駆動開始当初における２以上の回路の起動タイミングを上述した実施形態と同様にずらせば、スルー画像の表示当初に発生する異常ラインを抑えることができる。

また、上述した実施形態では、ディジタルスチルカメラを説明したが、ディジタルビデオカメラにも本発明は適用可能である。

本システムの機能ブロック図である。 本システムで撮影される画像の概念図である。 撮像素子１３から信号補正回路１６までの回路の機能ブロック図である。 第１実施形態の撮影時におけるタイミングジェネレータ１９の動作を説明するタイミングチャートである。 （Ａ）は撮影開始直後に撮像素子１３から信号補正回路１６までの回路全体が消費する電流の時間変化を示す図である。（Ｂ）は撮影開始直後に撮像素子１３から信号補正回路１６までの回路全体に生じるグランドレベルの時間変化を示す図である。 第２実施形態の撮像素子１３から信号補正回路１６までの機能ブロック図である。 （Ａ）は、従来例において撮影開始直後に撮像素子及びその後段の回路全体が消費する電流の時間変化を示す図である。（Ｂ）は、従来例において撮影開始直後に撮像素子及びその後段の回路全体に生じるグランドレベルの時間変化を示す図である。 従来例のアナログ画素信号に生じる不具合を説明する図である。 従来例で撮影される画像の概念図である。

符号の説明

１００…ディジタルスチルカメラ本体，２００…撮影レンズ，２００…記憶媒体，１１…操作釦，１３…撮像素子，１４…アンプ，１５…Ａ／Ｄ変換器，１６…信号補正回路，１７…フレームメモリ，１９…タイミングジェネレータ，２５…電源部，２４…ＣＰＵ

Claims (5)

1. 第１チャンネル及び第２チャンネルを有する撮像素子と、
   前記第１チャンネルを介して前記撮像素子から読み出した第１画像信号にリアルタイム処理を施す第１リアルタイム処理回路と、
   前記第２チャンネルを介して前記撮像素子から読み出した第２画像信号にリアルタイム処理を施す第２リアルタイム処理回路と、
   前記第１画像信号を読み出す第１読み出し開始タイミングに対する前記第２画像信号を読み出す第２読み出し開始タイミングを、前記第１画像信号及び前記第２画像信号を読み出す読み出し期間の最小単位の整数倍の時間遅らせることで、前記第１リアルタイム処理回路によるリアルタイム処理の開始タイミングと前記第２リアルタイム処理回路によるリアルタイム処理の開始タイミングとを異ならせるように制御する制御部と
   を備えることを特徴とする撮像装置。
2. 第１チャンネル及び第２チャンネルを有する撮像素子と、
   前記第１チャンネルを介して前記撮像素子から読み出した第１画像信号にリアルタイム処理を施す第１リアルタイム処理回路と、
   前記第２チャンネルを介して前記撮像素子から読み出した第２画像信号にリアルタイム処理を施す第２リアルタイム処理回路と、
   前記第１リアルタイム処理回路によるリアルタイム処理の開始タイミングに対する前記第２リアルタイム処理回路によるリアルタイム処理の開始タイミングを、前記第１画像信号及び前記第２画像信号を読み出す読み出し期間の最小単位の整数倍の時間遅らせるように制御する制御部と
   を備えることを特徴とする撮像装置。
3. 請求項２に記載の撮像装置において、
   前記第２リアルタイム処理回路は、リアルタイム処理を開始するまでの間に読み出した前記第２画像信号をバッファリングするバッファリング部を有する
   ことを特徴とする撮像装置。
4. 撮像素子の第１チャンネルを介して第１画像信号を読み出す第１読み出し開始タイミングに対する前記撮像素子の第２チャンネルを介して第２画像信号を読み出す第２読み出し開始タイミングを、前記第１画像信号及び前記第２画像信号を読み出す読み出し期間の最小単位の整数倍の時間遅らせることで、前記第１リアルタイム処理回路によるリアルタイム処理の開始タイミングと前記第２リアルタイム処理回路によるリアルタイム処理の開始タイミングとを異ならせるように制御する制御ステップをコンピュータに実行させる
   ことを特徴とするタイミング制御プログラム。
5. 第１リアルタイム処理回路によるリアルタイム処理の開始タイミングに対する第２リアルタイム処理回路によるリアルタイム処理の開始タイミングを、撮像素子の第１チャンネルを介して読み出す第１画像信号及び前記撮像素子の第２チャンネルを介して読み出す第２画像信号の読み出し期間の最小単位の整数倍の時間遅らせるように制御する制御ステップをコンピュータに実行させる
   ことを特徴とするタイミング制御プログラム。

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