JP4452027B2 - 高精細度テレビジョン（ｈｄｔｖ）映像を処理するためのシステムおよび方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、高精細度テレビジョン（ＨＤＴＶ；High DefinitionTelevision）映像を処理するためのシステムおよび方法に関する。より詳細には、本発明は、ＨＤＴＶ映像を処理するためのＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のエンコーダを提供する。
【０００２】
【従来の技術】
高精細度テレビジョン（ＨＤＴＶ）標準の出現、およびＨＤＴＶ形式の映像に対してＭＰＥＧ（Moving Pictures Experts Group）ビデオ圧縮を行う必要性により、ＭＰＥＧ−２エンコーダ特定用途向け集積回路（ＡＳＩＣ；ApplicationSpecific Integrated Circuit）に対するかなりのビデオ・データ処理要求が生じている。具体的には、標準精細度（ＳＤ；StandardDefinition）形式のビデオ・データを圧縮するエンコーダは、通常、毎秒３０フレームの入力速度のために、１３．５ＭＨｚピクセル・クロック速度で７２０のアクティブな輝度ピクセルおよびクロミナンス・ピクセル（すなわち、合計８５８のうち）から成る４８０のアクティブなビデオ・ライン（すなわち、ビデオ・フレーム当り合計で５２５のラインのうち）を処理する。これに対して、ＭＰＥＧ−２エンコーダは、通常、毎秒３０フレームの同じ入力速度をもたらすのに５〜６倍速く入力のＨＤＴＶピクセル・データ（例えば、１輝度ピクセルおよび１クロミナンス・ピクセルのデータ・バイト）を処理しなければならない。つまり、ライン当り１９２０のアクティブな輝度ピクセルおよびクロミナンス・ピクセル（すなわち、合計２２００のなかの）から成る１０８０または１０８８のアクティブなビデオ・ライン（すなわち、ビデオ・フレーム当り合計１１２５ラインのうち）を７４．２５ＭＨｚのピクセル・クロック速度で走査してエンコーダに取り込む。
【０００３】
現在の技術では、単一のＭＰＥＧ−２エンコーダが、最高解像度（すなわち、標準精細度より５〜６倍速く）でＨＤＴＶ映像を処理／圧縮することは、一般に、実現可能でない。したがって、複数のエンコーダを利用して最高解像度で単一のＨＤＴＶ映像を処理するＨＤＴＶ ＭＰＥＧ−２ビデオ・アーキテクチャを有することが必要である。そのようなアーキテクチャでは、映像を水平または垂直に分割してエンコーダが処理するための複数の部分にしなければならない。ＨＤＴＶ映像を分割する際、エンコーダ外部で大量の論理およびメモリが必要とされることで問題が生じる。具体的には、ＨＤＴＶ映像をバッファに入れ、より小さい部分に分割する外部論理を提供しなければならない。この外部論理は、ＨＤＴＶ映像の特定の部分をエンコーダのそれぞれに送る。
【０００４】
しばしば直面するさらなる問題は、多くのエンコーダが、１３．５ＭＨｚの標準精細度ピクセル・クロック速度でだけピクセル・データを受け入れるのが可能なことである。前述したとおり、ＨＤＴＶピクセル・クロック速度は、およそ７４．２５ＭＨｚである。したがって、７４．２５ＭＨｚでデータを受け入れるが、１３．５ＭＨｚでそのデータをエンコーダに伝送するように外部論理に強制することができる。この能力を提供することは、外部制御論理をさらに複雑にし、また外部メモリ・バッファを相当により大きくする。したがって、外部のスプリッタ論理および制御論理（まとめて、グルー論理と呼ぶ）を含めるシステム設計者の要求は、全体的なシステムの費用および複雑度を相当に高めることになる。
【０００５】
以上のことに鑑みて、ＨＤＴＶ映像を処理するためのシステムおよび方法の必要性が存在する。さらに、複数のビデオ・エンコーダをＨＤＴＶビデオ源に直接に取り付けて外部のスプリッタ論理および制御論理を必要としないようにするためのシステムおよび方法の必要性が存在する。さらに、エンコーダをプログラマブルにして、各エンコーダが、ＨＤＴＶビデオ源からＨＤＴＶ映像全体を受け取るが、そのＨＤＴＶ映像の一部分だけを処理する必要性が存在する。
【０００６】
【発明が解決しようとする課題】
本発明は、ＨＤＴＶ映像を処理するためのシステムおよび方法を提供する。具体的には、本発明は、ＨＤＴＶビデオ源にパラレル接続され、直接に（グルーなしに）取り付けられた複数のビデオ・エンコーダを提供する。エンコーダのそれぞれは、ＨＤＴＶビデオ源から映像全体を受け取るが、プログラミングを介して、その映像の一部分だけを処理する。このアーキテクチャにより、エンコーダとＨＤＴＶビデオ源の間でスプリッタ論理および制御論理の必要性が回避される。また、これにより、エンコーダが、７４．２５ＭＨｚのＨＤＴＶ速度で映像を受け取ることも可能になる。
【０００７】
【課題を解決するための手段】
本発明の第１の態様によれば、高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムが提供される。このシステムは、（１）パラレル接続された複数のビデオ・エンコーダを含み、（２）エンコーダのそれぞれが、ＨＤＴＶビデオ源から映像全体を受け取り、またそれぞれが、その映像全体の一部分だけを処理するためにプログラミング可能である。
【０００８】
本発明の第２の態様によれば、高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムが提供される。このシステムは、（１）ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを含み、（２）エンコーダのそれぞれが、ＨＤＴＶビデオ源から映像全体を受け取り、またエンコーダのそれぞれが、その映像全体の一部分だけを処理するためにプログラミング可能である。
【０００９】
本発明の第３の態様によれば、高精細度テレビジョン（ＨＤＴＶ）映像を処理するための方法が提供される。この方法は、（１）ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを提供すること、および（２）ＨＤＴＶビデオ源から受け取った映像全体の一部分だけを処理するようにエンコーダのそれぞれをプログラミングすることを含む。
【００１０】
したがって、本発明は、ＨＤＴＶ映像を処理するためのシステムおよび方法を提供する。
【００１１】
本発明の以上の特徴およびその他の特徴は、添付の図面と関連する本発明の様々な態様の以下の詳細な説明からより容易に理解されるであろう。
【００１２】
図面は、単に概略図であり、本発明の特定のパラメータを描くことを意図するものではない。図面は、本発明の通常の実施形態だけを描くことを意図するものであり、したがって、本発明の範囲を制限するものと見なすべきではない。図面では、同様の符号が同様の要素を表している。
【００１３】
【発明の実施の形態】
一般に、本発明は、複数のエンコーダがＨＤＴＶビデオ源に直接に／グルーなしに取り付けられた高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムおよび方法を提供する。前述したとおり、単一のエンコーダでは、映像全体を処理することができないため、ＨＤＴＶ映像を処理するのに、一般に、複数のＭＰＥＧ−２エンコーダが必要とされる。さらに、ほとんどのＭＰＥＧ−２エンコーダは、７４．２５ＭＨｚのＨＤＴＶ速度でＨＤＴＶデータ信号を受け取ることができない。むしろ、ほとんどのエンコーダは、１３．５ＭＨｚの標準精細度（ＳＤ）速度でＨＤＴＶデータ信号を受け取らなければならない。したがって、既存のアーキテクチャは、一般に、複雑なスプリッタ論理および制御論理が、エンコーダとＨＤＴＶデータ源の間に配置されることを必要とする。スプリッタ論理は、各ＨＤＴＶ映像を部分に区分化し、各エンコーダに単一の部分を送り込む。制御論理は、ＨＤＴＶデータ信号を１３．５ＭＨｚのＳＤ速度まで減速させて、エンコーダが、信号の中の映像を正確に処理することができるようにする。ただし、前述したとおり、そのようなアーキテクチャは費用が高く、また複雑でもある。
【００１４】
次に図１を参照すると、関連技術のアーキテクチャ１０が示されている。描かれるとおり、アーキテクチャ１０は、エンコーダ２６Ａ〜ＦおよびＨＤＴＶビデオ源１２を含む。ＨＤＴＶビデオ源１２からのデータ信号２８の中のＨＤＴＶ映像は、エンコーダ２６Ａ〜Ｆによって処理されるには、まず、バッファ１８Ａ〜Ｂ、入力先入れ先出し（ＦＩＦＯ）２２Ａ〜Ｆ、およびピクセルＣＭＯＳプログラマブル論理デバイス（ＣＰＬＤ）２４Ａ〜Ｆによって処理されなければならない。具体的には、図示するとおり、データ信号２８およびピクセル・クロック信号３０（まとめてＨＤＴＶインターフェース１４と呼ぶ）が、ＨＤＴＶビデオ源１２からＨＤスプリッタ・カード１６において受け取られる。スプリッタ・カード１６は、データ信号２８およびピクセル・クロック信号３０を送出して入力ＦＩＦＯ２２Ａ〜Ｆへの書込みを可能にする。この限りで、スプリッタ・カード１６は、３２ビットのＨＤＴＶビデオ・データ信号３２を適切な入力ＦＩＦＯ２２Ａ〜Ｆ（バッファ１８Ａ〜Ｂを介して）に、また１組の制御信号３４をスプリッタ・コントロールＣＰＬＤ２０に出力する。具体的には、スプリッタ・カード１６は、入力のＨＤＴＶビデオ・データ信号２８（例えば、ＨＤＴＶ映像を有する）をより小さい個々の部分に分割し、出力のＨＤＴＶビデオ・データ信号３２をバッファ１８Ａ〜Ｂに送り込む。バッファ１８Ａは、ビデオ・データ信号３２を入力ＦＩＦＯ２２Ａ〜Ｃに転送し、バッファ１８Ｂは、ビデオ・データ信号３２を入力ＦＩＦＯ２２Ｄ〜Ｆに転送する。
【００１５】
入力ＦＩＦＯ２２Ａ〜Ｆは、１回に１６ビット読み取られ、ビデオ・データ信号３２が、圧縮のためにエンコーダ２６Ａ〜Ｆに入力される。入力ＦＩＦＯ２２Ａ〜Ｆの読取りは、スプリッタ・カード１６またはピクセルＣＰＬＤ２４Ａ〜Ｆ（すなわち、図では、エンコーダ２６Ａ〜Ｆと入力ＦＩＦＯ２２Ａ〜Ｆの間に置かれている）によって駆動されることが可能である。ピクセルＣＰＬＤ２４Ａ〜Ｆの別の機能は、ビデオ・データ信号３２からビデオ同期信号を取り出して、その同期信号をエンコーダ２６Ａ〜Ｆに供給することである。
【００１６】
図１で示すとおり、「グルー」論理のいくつかの介在する部分（すなわち、スプリッタ１６、バッファ１８Ａ〜Ｂ、スプリッタ・コントロールＣＰＬＤ２０、入力ＦＩＦＯ２２Ａ〜Ｆ、およびピクセルＣＰＬＤ２４Ａ〜Ｆ）が、ＨＤＴＶデータ信号を処理するのに必要とされる。そのような論理により、各エンコーダ２６Ａ〜Ｆが処理される（例えば、圧縮される）べきＨＤＴＶ映像の部分だけを受け取ること、およびその映像部分が、１３．５ＭＨｚのＳＤクロック速度で受け取られることの両方が確実にされる。例えば、ＨＤＴＶビデオ源１２からの映像が、９００ラインのサイズおよび７４．２５ＭＨｚのクロック速度を有する場合、図１で示した論理は、およそ１５０ラインのサイズをそれぞれが有する６つの別個の部分（すなわち、各エンコーダ２６Ａ〜Ｆに対して１つの部分）に映像を分割する。次に各エンコーダ２６Ａ〜Ｆは、１３．５ＭＨｚのクロック速度で相異なる１５０ラインの部分（重なり合いが存在しないものと想定して）を受け取る。
【００１７】
次に図２を参照すると、本発明による例としてのアーキテクチャ５０が示されている。図２で示すアーキテクチャにより、エンコーダ５６Ａ〜Ｆは、７４．２５ＭＨｚのＨＤＴＶクロック速度でＨＤＴＶ映像全体を受け取ることができる。したがって、介在するグルー論理（例えば、スプリッタ論理および制御論理）の必要性が回避される。
【００１８】
図示したように、ＭＰＥＧ−２エンコーダ５６Ａ〜Ｆは、ＨＤＴＶビデオ源５２にパラレル接続され、直接に（グルーなしに）取り付けられる。本発明では、各エンコーダ５６Ａ〜Ｆは、ＨＤＴＶビデオ源５２から直接にＨＤＴＶのビデオ・データ信号６４およびピクセル・クロック信号６６（まとめて、Society of Moving Pictures and Television Engineers（ＳＭＰＴＥ）２７４−Ｍ ＨＤＴＶインターフェース５４と呼ぶ）を受け取る。したがって、ＨＤＴＶ映像の一部分だけを受け取る（関連技術におけるように）代わりに、本発明のエンコーダ５６Ａ〜Ｆは、ＨＤＴＶ映像全体を受け取る。このため、通常、各エンコーダ５６Ａ〜Ｆは、ライン当り１９２０のアクティブな輝度ピクセルおよびクロミナンス・ピクセル（合計２２００のなかの）を有する１０８０または１０８８のアクティブなビデオ・ライン（すなわち、ビデオ・フレーム当り合計１１２５ラインのなかの）から成る、毎秒３０フレームのＨＤＴＶデータ（例えば、ＨＤＴＶ映像を含む）を受け取る。
【００１９】
各エンコーダ５６Ａ〜Ｆは、ＨＤＴＶ映像全体を受け取るが、前に説明したように、どの単一のエンコーダも、映像全体を処理することはできない。したがって、処理は、エンコーダ５６Ａ〜Ｆの間で分割されなければならない。処理システム６０が、この機能を提供する。具体的には、各エンコーダ５６Ａ〜Ｆが、処理システム６０を含むデジタル・ビデオ入力インターフェース５８を含み、処理システム６０は、１つまたは複数のプログラマブル・レジスタ６２を含む。通常の実施形態では、レジスタ６２は、（１）構成の中のエンコーダ５６Ａ〜Ｆの数量、（２）構成内における各エンコーダの互いに対する相対位置、（３）ＨＤＴＶ映像が水平に処理されるか、または垂直に処理されるか、（４）隣接する部分が重なり合うべきピクセルまたはラインの数量、および（５）処理の向きに基づくピクセルまたはラインの全体的な映像サイズなどの処理情報でプログラミングされる。したがって、図２で示した例としてのアーキテクチャ５０の場合、エンコーダ５６Ａの５つのレジスタ６２は、次のようにプログラミングされることができる。すなわち、（１）６、（２）第１番、（３）垂直式、（４）１６ピクセル、および（５）１９２０ピクセル。レジスタ６２がプログラミングされると、エンコーダ５６Ａ〜Ｆの中の内部マイクロ・プログラミングが、プログラミングされた情報によって誘導されて、各エンコーダ５６Ａ〜Ｆに適合された内部レジスタ設定がもたらされる。最終結果は、各エンコーダ５６Ａ〜Ｆが、ＨＤＴＶ映像全体の異なるセクションを処理することである。別々のレジスタは、例としての目的でだけ示しており、その他の変形形態を実施することも可能であることを理解されたい。
【００２０】
次に図３を参照すると、本発明において処理される例としてのＨＤＴＶ映像１００が示されている。映像１００は、１９２０ピクセルのＨＤＴＶ映像を表すことを意図している。レジスタ６２が、垂直処理方向および１６ピクセルの重なり合いでプログラミングされている場合、各エンコーダ５６Ａ〜Ｆは、以下のプログラミングを有する。
【表１】
【００２１】
一般に、映像１００は、６の部分１０２Ａ〜Ｆ（すなわち、各エンコーダ５６Ａ〜Ｆに対して１つの部分）に分割される。これらの部分は、一般に、相等しく、何らかのプログラミングされた重なり合いだけが例外である。部分１０２Ａは、エンコーダ５６Ａによって処理され、一方、部分１０２Ｂ〜Ｆはそれぞれ、エンコーダ５６Ｂ〜Ｆによって処理される。図３でさらに示すように、部分１０２Ａ〜Ｆは、重なり合いを有している。具体的には、前掲のテーブルで示されるように、エンコーダ５６Ａおよび５６Ｆに関して１６ピクセルの重なり合いがプログラミングされており、一方、エンコーダ５６Ｂ〜Ｅに関して３２ピクセルの重なり合いがプログラミングされている。重なり合いとは、ある映像部分が、隣接する映像部分と重なり合う量を指す。例えば、部分１０２Ｂは、３２ピクセルの重なり合いでプログラミングされている。したがって、部分１０２Ｂは、１６ピクセルだけ部分１０２Ａと重なり合い、また１６ピクセルだけ部分１０２Ｃと重なり合う（合計で３２ピクセルの重なり合いになる）。部分１０２Ａおよび１０２Ｆは、映像１００の端にあるので、１つの別の部分（すなわち、それぞれ１０２Ｂおよび１０２Ｅ）とだけ重なり合う。したがって、部分１０２Ａおよび１０２Ｆは、合計で１６ピクセルだけの重なり合いを有する。この限りで、ある特定のエンコーダのその他のエンコーダに対する相対位置（例えば、第１番、第２番等）は、重なり合いを決定する際に重要である。
【００２２】
重なり合いは、ＨＤＴＶ映像１００の隣接する部分からの「最もよくマッチする」マクロ・ブロックに基づく動きベクトルを生成できる（すなわち、ＨＤＴＶ映像処理における動き推定の重なり合い）ことを確実にするのに役立つ。本明細書で説明する重なり合いは、オプションであり、映像処理は、重なり合いを全く有さないことが可能であることを理解されたい。そのようなケースでは、部分１０２Ａ〜Ｆは、連続的である。さらに、本明細書では、映像１００を例としての目的だけで垂直に処理されるものと説明しており、同一の概念を映像１００の水平処理にも適用するのが可能であることを理解されたい。
【００２３】
次に図４を参照すると、本発明による例としての方法の流れ図２００が示されている。第１のステップ２０２は、ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のエンコーダを提供することである。次のステップ２０４は、各エンコーダ５６Ａ〜Ｆをプログラミングすることである（すなわち、前述したとおり）。プログラミングされると、ＨＤＴＶ映像全体が、ステップ２０６において、７４．２５ＭＨｚでＨＤＴＶビデオ源５２から各エンコーダ５６Ａ〜Ｆによって受け取られる。プログラミングに基づいて、各エンコーダ５６Ａ〜Ｆは、映像全体２０８の一部分だけを処理する。前述のように、特定のエンコーダによって処理されるべき部分は、構成の中のエンコーダの数量、特定のエンコーダの相対位置、何らかの所望される重なり合い、合計映像サイズ、および映像が水平に処理されるか、または垂直に処理されるかに依存する。
【００２４】
本発明は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組合せで実施するのが可能であるものと理解される。具体的には、本発明のエンコーダ５６Ａ〜Ｆは、コンピュータ・ベースのシステム（図示せず）を介してプログラミングされることができることを理解されたい。ハードウェアとソフトウェアの通常の組合せは、コンピュータ・プログラムがロードされて実行されたとき、コンピュータ・システムを制御して、そのコンピュータ・システムが本明細書で説明する方法を行うようにする汎用（コンピュータ）システムとなることが可能である。あるいは、本発明の機能タスクの１つまたは複数を行うための専用ハードウェアを含む特殊用途コンピュータ・システムを利用することが可能である。また、本発明は、本明細書で説明する方法の実施を可能にするすべての特徴を含み、また、（コンピュータ）システムにロードされたとき、それらの方法を行うことができるコンピュータ・プログラム製品に組み込むこともできる。このコンテキストにおけるコンピュータ・プログラム、ソフトウェア・プログラム、プログラム、またはソフトウェアとは、情報処理能力を有するシステムが、特定の機能を直接にか、または（ａ）別の言語、コード、または表記への変換、および／または（ｂ）異なる具体的な形態における再現のどちらか、または両方の後、行うようにさせることを目的とする１組の命令の任意の言語、コード、または表記における任意の表現を意味する。
【００２５】
本発明の以上の説明は、例示と説明の目的で提示してきた。これは、すべてを網羅すること、または開示した形態そのものに本発明を限定するものではなく、明らかに、多くの変更形態および変形形態が可能である。そのような変更形態および変形形態は、当分野の技術者には明白であり、頭記の特許請求の範囲によって定義される本発明の範囲のなかに含まれるものとする。
【００２６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２７】
（１）高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムであって、
パラレル接続された複数のビデオ・エンコーダを含み、
前記エンコーダのそれぞれが、ＨＤＴＶビデオ源から映像全体を受け取り、
前記エンコーダのそれぞれが、前記映像全体の一部分だけを処理するためにプログラミング可能である、
システム。
（２）前記エンコーダが、前記ＨＤＴＶビデオ源に直接に取り付けられる上記（１）に記載のシステム。
（３）前記エンコーダが、ＭＰＥＧ−２エンコーダである上記（１）に記載のシステム。
（４）前記エンコーダのそれぞれが、
前記ＨＤＴＶビデオ源から直接にＨＤＴＶ映像を受け取るためのデジタル・ビデオ入力インターフェースと、
前記エンコーダのそれぞれによって処理されるべき前記映像全体の前記一部分を決定するために前記エンコーダのそれぞれをプログラミングするプログラミング・システムと
を含む上記（１）に記載のシステム。
（５）前記プログラミング・システムが、
エンコーダの数量を示すための数量システムと、
相対的エンコーダ位置を示すための位置システムと、
処理の向きを示すための処理システムと、
映像部分間の重なり合いを示すための重なり合いシステムと、
映像サイズを示すためのサイズ・システムと
を含む上記（４）に記載のシステム。
（６）前記プログラミング・システムが、複数のプログラマブル・レジスタを含む上記（４）に記載のシステム。
（７）前記エンコーダが、７４．２５ＭＨｚのピクセル・クロック速度で前記映像を受け取る上記（１）に記載のシステム。
（８）前記エンコーダが、毎秒３０フレームのフレーム速度で前記映像を受け取る上記（１）に記載のシステム。
（９）高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムであって、
ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを含み、
前記エンコーダのそれぞれが、前記ＨＤＴＶビデオ源から映像全体を受け取り、
前記エンコーダのそれぞれが、前記映像全体の一部分だけを処理するためにプログラミング可能である
システム。
（１０）前記ＨＤＴＶビデオ源から直接に前記ＨＤＴＶ映像を受け取るためのデジタル・ビデオ入力インターフェースと、
前記エンコーダのそれぞれによって処理されるべき前記映像全体の前記一部分を決定するために前記エンコーダのそれぞれをプログラミングするプログラミング・システムと
を含む上記（９）に記載のシステム。
（１１）前記プログラミング・システムが、複数のプログラマブル・レジスタを含む上記（１０）に記載のシステム。
（１２）前記複数のプログラマブル・レジスタが、
エンコーダの数量を示すための数量レジスタと、
相対的エンコーダ位置を示すための位置レジスタと、
処理の向きを示すための処理レジスタと、
映像部分間の重なり合いを示すための重なり合いレジスタと、
映像サイズを示すためのサイズ・レジスタと
を含む上記（１１）に記載のシステム。
（１３）前記エンコーダが、７４．２５ＭＨｚのピクセル・クロック速度で前記映像を受け取る上記（９）に記載のシステム。
（１４）前記エンコーダが、毎秒３０フレームのフレーム速度で前記映像を受け取る上記（９）に記載のシステム。
（１５）前記エンコーダが、ＭＰＥＧ−２エンコーダである上記（９）に記載のシステム。
（１６）高精細度テレビジョン（ＨＤＴＶ）映像を処理するための方法であって、
ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを提供するステップと、
前記ＨＤＴＶビデオ源から受け取った映像全体の一部分だけを処理するように前記エンコーダのそれぞれをプログラミングするステップと
を含む方法。
（１７）前記エンコーダのそれぞれが、前記プログラミングするステップに基づき、前記ＨＤＴＶビデオ源から映像全体を受け取るステップをさらに含むが、前記映像全体の一部分だけを処理するステップである
上記（１６）に記載の方法。
（１８）前記プログラミングするステップが、
エンコーダの数量を示すステップと、
エンコーダの位置を示すステップと、
処理の向きを示すステップと、
映像部分間の重なり合いを示すステップと、
映像サイズを示すステップと
を含む上記（１６）に記載の方法。
（１９）前記映像サイズを示すステップが、最高で、およそビデオ・フレーム当り１１２５ラインの映像サイズを示すステップとを含む上記（１８）に記載の方法。
（２０）前記受け取るステップが、前記エンコーダのそれぞれが７４．２５ＭＨｚのピクセル・クロック速度で前記ＨＤＴＶビデオ源から前記映像全体を受け取るステップとを含む上記（１６）に記載の方法。
【図面の簡単な説明】
【図１】関連技術のアーキテクチャを表す図である。
【図２】本発明によりＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のエンコーダを表す図である。
【図３】本発明により処理される例としての映像を表す図である。
【図４】本発明による例としての方法を表す流れ図である。
【符号の説明】
５０ アーキテクチャ
５２ ＨＤＴＶビデオ源
５４ ＨＤＴＶインターフェース
５６Ａ、５６Ｂ、５６Ｃ、５６Ｄ、５６Ｅ、５６Ｆ エンコーダ
５８ デジタル・ビデオ入力インターフェース
６０ 処理システム
６２ レジスタ
６４ ビデオ・データ信号
６６ ピクセル・クロック信号
【発明の属する技術分野】
本発明は、一般に、高精細度テレビジョン（ＨＤＴＶ；High DefinitionTelevision）映像を処理するためのシステムおよび方法に関する。より詳細には、本発明は、ＨＤＴＶ映像を処理するためのＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のエンコーダを提供する。
【０００２】
【従来の技術】
高精細度テレビジョン（ＨＤＴＶ）標準の出現、およびＨＤＴＶ形式の映像に対してＭＰＥＧ（Moving Pictures Experts Group）ビデオ圧縮を行う必要性により、ＭＰＥＧ−２エンコーダ特定用途向け集積回路（ＡＳＩＣ；ApplicationSpecific Integrated Circuit）に対するかなりのビデオ・データ処理要求が生じている。具体的には、標準精細度（ＳＤ；StandardDefinition）形式のビデオ・データを圧縮するエンコーダは、通常、毎秒３０フレームの入力速度のために、１３．５ＭＨｚピクセル・クロック速度で７２０のアクティブな輝度ピクセルおよびクロミナンス・ピクセル（すなわち、合計８５８のうち）から成る４８０のアクティブなビデオ・ライン（すなわち、ビデオ・フレーム当り合計で５２５のラインのうち）を処理する。これに対して、ＭＰＥＧ−２エンコーダは、通常、毎秒３０フレームの同じ入力速度をもたらすのに５〜６倍速く入力のＨＤＴＶピクセル・データ（例えば、１輝度ピクセルおよび１クロミナンス・ピクセルのデータ・バイト）を処理しなければならない。つまり、ライン当り１９２０のアクティブな輝度ピクセルおよびクロミナンス・ピクセル（すなわち、合計２２００のなかの）から成る１０８０または１０８８のアクティブなビデオ・ライン（すなわち、ビデオ・フレーム当り合計１１２５ラインのうち）を７４．２５ＭＨｚのピクセル・クロック速度で走査してエンコーダに取り込む。
【０００３】
現在の技術では、単一のＭＰＥＧ−２エンコーダが、最高解像度（すなわち、標準精細度より５〜６倍速く）でＨＤＴＶ映像を処理／圧縮することは、一般に、実現可能でない。したがって、複数のエンコーダを利用して最高解像度で単一のＨＤＴＶ映像を処理するＨＤＴＶ ＭＰＥＧ−２ビデオ・アーキテクチャを有することが必要である。そのようなアーキテクチャでは、映像を水平または垂直に分割してエンコーダが処理するための複数の部分にしなければならない。ＨＤＴＶ映像を分割する際、エンコーダ外部で大量の論理およびメモリが必要とされることで問題が生じる。具体的には、ＨＤＴＶ映像をバッファに入れ、より小さい部分に分割する外部論理を提供しなければならない。この外部論理は、ＨＤＴＶ映像の特定の部分をエンコーダのそれぞれに送る。
【０００４】
しばしば直面するさらなる問題は、多くのエンコーダが、１３．５ＭＨｚの標準精細度ピクセル・クロック速度でだけピクセル・データを受け入れるのが可能なことである。前述したとおり、ＨＤＴＶピクセル・クロック速度は、およそ７４．２５ＭＨｚである。したがって、７４．２５ＭＨｚでデータを受け入れるが、１３．５ＭＨｚでそのデータをエンコーダに伝送するように外部論理に強制することができる。この能力を提供することは、外部制御論理をさらに複雑にし、また外部メモリ・バッファを相当により大きくする。したがって、外部のスプリッタ論理および制御論理（まとめて、グルー論理と呼ぶ）を含めるシステム設計者の要求は、全体的なシステムの費用および複雑度を相当に高めることになる。
【０００５】
以上のことに鑑みて、ＨＤＴＶ映像を処理するためのシステムおよび方法の必要性が存在する。さらに、複数のビデオ・エンコーダをＨＤＴＶビデオ源に直接に取り付けて外部のスプリッタ論理および制御論理を必要としないようにするためのシステムおよび方法の必要性が存在する。さらに、エンコーダをプログラマブルにして、各エンコーダが、ＨＤＴＶビデオ源からＨＤＴＶ映像全体を受け取るが、そのＨＤＴＶ映像の一部分だけを処理する必要性が存在する。
【０００６】
【発明が解決しようとする課題】
本発明は、ＨＤＴＶ映像を処理するためのシステムおよび方法を提供する。具体的には、本発明は、ＨＤＴＶビデオ源にパラレル接続され、直接に（グルーなしに）取り付けられた複数のビデオ・エンコーダを提供する。エンコーダのそれぞれは、ＨＤＴＶビデオ源から映像全体を受け取るが、プログラミングを介して、その映像の一部分だけを処理する。このアーキテクチャにより、エンコーダとＨＤＴＶビデオ源の間でスプリッタ論理および制御論理の必要性が回避される。また、これにより、エンコーダが、７４．２５ＭＨｚのＨＤＴＶ速度で映像を受け取ることも可能になる。
【０００７】
【課題を解決するための手段】
本発明の第１の態様によれば、高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムが提供される。このシステムは、（１）パラレル接続された複数のビデオ・エンコーダを含み、（２）エンコーダのそれぞれが、ＨＤＴＶビデオ源から映像全体を受け取り、またそれぞれが、その映像全体の一部分だけを処理するためにプログラミング可能である。
【０００８】
本発明の第２の態様によれば、高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムが提供される。このシステムは、（１）ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを含み、（２）エンコーダのそれぞれが、ＨＤＴＶビデオ源から映像全体を受け取り、またエンコーダのそれぞれが、その映像全体の一部分だけを処理するためにプログラミング可能である。
【０００９】
本発明の第３の態様によれば、高精細度テレビジョン（ＨＤＴＶ）映像を処理するための方法が提供される。この方法は、（１）ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを提供すること、および（２）ＨＤＴＶビデオ源から受け取った映像全体の一部分だけを処理するようにエンコーダのそれぞれをプログラミングすることを含む。
【００１０】
したがって、本発明は、ＨＤＴＶ映像を処理するためのシステムおよび方法を提供する。
【００１１】
本発明の以上の特徴およびその他の特徴は、添付の図面と関連する本発明の様々な態様の以下の詳細な説明からより容易に理解されるであろう。
【００１２】
図面は、単に概略図であり、本発明の特定のパラメータを描くことを意図するものではない。図面は、本発明の通常の実施形態だけを描くことを意図するものであり、したがって、本発明の範囲を制限するものと見なすべきではない。図面では、同様の符号が同様の要素を表している。
【００１３】
【発明の実施の形態】
一般に、本発明は、複数のエンコーダがＨＤＴＶビデオ源に直接に／グルーなしに取り付けられた高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムおよび方法を提供する。前述したとおり、単一のエンコーダでは、映像全体を処理することができないため、ＨＤＴＶ映像を処理するのに、一般に、複数のＭＰＥＧ−２エンコーダが必要とされる。さらに、ほとんどのＭＰＥＧ−２エンコーダは、７４．２５ＭＨｚのＨＤＴＶ速度でＨＤＴＶデータ信号を受け取ることができない。むしろ、ほとんどのエンコーダは、１３．５ＭＨｚの標準精細度（ＳＤ）速度でＨＤＴＶデータ信号を受け取らなければならない。したがって、既存のアーキテクチャは、一般に、複雑なスプリッタ論理および制御論理が、エンコーダとＨＤＴＶデータ源の間に配置されることを必要とする。スプリッタ論理は、各ＨＤＴＶ映像を部分に区分化し、各エンコーダに単一の部分を送り込む。制御論理は、ＨＤＴＶデータ信号を１３．５ＭＨｚのＳＤ速度まで減速させて、エンコーダが、信号の中の映像を正確に処理することができるようにする。ただし、前述したとおり、そのようなアーキテクチャは費用が高く、また複雑でもある。
【００１４】
次に図１を参照すると、関連技術のアーキテクチャ１０が示されている。描かれるとおり、アーキテクチャ１０は、エンコーダ２６Ａ〜ＦおよびＨＤＴＶビデオ源１２を含む。ＨＤＴＶビデオ源１２からのデータ信号２８の中のＨＤＴＶ映像は、エンコーダ２６Ａ〜Ｆによって処理されるには、まず、バッファ１８Ａ〜Ｂ、入力先入れ先出し（ＦＩＦＯ）２２Ａ〜Ｆ、およびピクセルＣＭＯＳプログラマブル論理デバイス（ＣＰＬＤ）２４Ａ〜Ｆによって処理されなければならない。具体的には、図示するとおり、データ信号２８およびピクセル・クロック信号３０（まとめてＨＤＴＶインターフェース１４と呼ぶ）が、ＨＤＴＶビデオ源１２からＨＤスプリッタ・カード１６において受け取られる。スプリッタ・カード１６は、データ信号２８およびピクセル・クロック信号３０を送出して入力ＦＩＦＯ２２Ａ〜Ｆへの書込みを可能にする。この限りで、スプリッタ・カード１６は、３２ビットのＨＤＴＶビデオ・データ信号３２を適切な入力ＦＩＦＯ２２Ａ〜Ｆ（バッファ１８Ａ〜Ｂを介して）に、また１組の制御信号３４をスプリッタ・コントロールＣＰＬＤ２０に出力する。具体的には、スプリッタ・カード１６は、入力のＨＤＴＶビデオ・データ信号２８（例えば、ＨＤＴＶ映像を有する）をより小さい個々の部分に分割し、出力のＨＤＴＶビデオ・データ信号３２をバッファ１８Ａ〜Ｂに送り込む。バッファ１８Ａは、ビデオ・データ信号３２を入力ＦＩＦＯ２２Ａ〜Ｃに転送し、バッファ１８Ｂは、ビデオ・データ信号３２を入力ＦＩＦＯ２２Ｄ〜Ｆに転送する。
【００１５】
入力ＦＩＦＯ２２Ａ〜Ｆは、１回に１６ビット読み取られ、ビデオ・データ信号３２が、圧縮のためにエンコーダ２６Ａ〜Ｆに入力される。入力ＦＩＦＯ２２Ａ〜Ｆの読取りは、スプリッタ・カード１６またはピクセルＣＰＬＤ２４Ａ〜Ｆ（すなわち、図では、エンコーダ２６Ａ〜Ｆと入力ＦＩＦＯ２２Ａ〜Ｆの間に置かれている）によって駆動されることが可能である。ピクセルＣＰＬＤ２４Ａ〜Ｆの別の機能は、ビデオ・データ信号３２からビデオ同期信号を取り出して、その同期信号をエンコーダ２６Ａ〜Ｆに供給することである。
【００１６】
図１で示すとおり、「グルー」論理のいくつかの介在する部分（すなわち、スプリッタ１６、バッファ１８Ａ〜Ｂ、スプリッタ・コントロールＣＰＬＤ２０、入力ＦＩＦＯ２２Ａ〜Ｆ、およびピクセルＣＰＬＤ２４Ａ〜Ｆ）が、ＨＤＴＶデータ信号を処理するのに必要とされる。そのような論理により、各エンコーダ２６Ａ〜Ｆが処理される（例えば、圧縮される）べきＨＤＴＶ映像の部分だけを受け取ること、およびその映像部分が、１３．５ＭＨｚのＳＤクロック速度で受け取られることの両方が確実にされる。例えば、ＨＤＴＶビデオ源１２からの映像が、９００ラインのサイズおよび７４．２５ＭＨｚのクロック速度を有する場合、図１で示した論理は、およそ１５０ラインのサイズをそれぞれが有する６つの別個の部分（すなわち、各エンコーダ２６Ａ〜Ｆに対して１つの部分）に映像を分割する。次に各エンコーダ２６Ａ〜Ｆは、１３．５ＭＨｚのクロック速度で相異なる１５０ラインの部分（重なり合いが存在しないものと想定して）を受け取る。
【００１７】
次に図２を参照すると、本発明による例としてのアーキテクチャ５０が示されている。図２で示すアーキテクチャにより、エンコーダ５６Ａ〜Ｆは、７４．２５ＭＨｚのＨＤＴＶクロック速度でＨＤＴＶ映像全体を受け取ることができる。したがって、介在するグルー論理（例えば、スプリッタ論理および制御論理）の必要性が回避される。
【００１８】
図示したように、ＭＰＥＧ−２エンコーダ５６Ａ〜Ｆは、ＨＤＴＶビデオ源５２にパラレル接続され、直接に（グルーなしに）取り付けられる。本発明では、各エンコーダ５６Ａ〜Ｆは、ＨＤＴＶビデオ源５２から直接にＨＤＴＶのビデオ・データ信号６４およびピクセル・クロック信号６６（まとめて、Society of Moving Pictures and Television Engineers（ＳＭＰＴＥ）２７４−Ｍ ＨＤＴＶインターフェース５４と呼ぶ）を受け取る。したがって、ＨＤＴＶ映像の一部分だけを受け取る（関連技術におけるように）代わりに、本発明のエンコーダ５６Ａ〜Ｆは、ＨＤＴＶ映像全体を受け取る。このため、通常、各エンコーダ５６Ａ〜Ｆは、ライン当り１９２０のアクティブな輝度ピクセルおよびクロミナンス・ピクセル（合計２２００のなかの）を有する１０８０または１０８８のアクティブなビデオ・ライン（すなわち、ビデオ・フレーム当り合計１１２５ラインのなかの）から成る、毎秒３０フレームのＨＤＴＶデータ（例えば、ＨＤＴＶ映像を含む）を受け取る。
【００１９】
各エンコーダ５６Ａ〜Ｆは、ＨＤＴＶ映像全体を受け取るが、前に説明したように、どの単一のエンコーダも、映像全体を処理することはできない。したがって、処理は、エンコーダ５６Ａ〜Ｆの間で分割されなければならない。処理システム６０が、この機能を提供する。具体的には、各エンコーダ５６Ａ〜Ｆが、処理システム６０を含むデジタル・ビデオ入力インターフェース５８を含み、処理システム６０は、１つまたは複数のプログラマブル・レジスタ６２を含む。通常の実施形態では、レジスタ６２は、（１）構成の中のエンコーダ５６Ａ〜Ｆの数量、（２）構成内における各エンコーダの互いに対する相対位置、（３）ＨＤＴＶ映像が水平に処理されるか、または垂直に処理されるか、（４）隣接する部分が重なり合うべきピクセルまたはラインの数量、および（５）処理の向きに基づくピクセルまたはラインの全体的な映像サイズなどの処理情報でプログラミングされる。したがって、図２で示した例としてのアーキテクチャ５０の場合、エンコーダ５６Ａの５つのレジスタ６２は、次のようにプログラミングされることができる。すなわち、（１）６、（２）第１番、（３）垂直式、（４）１６ピクセル、および（５）１９２０ピクセル。レジスタ６２がプログラミングされると、エンコーダ５６Ａ〜Ｆの中の内部マイクロ・プログラミングが、プログラミングされた情報によって誘導されて、各エンコーダ５６Ａ〜Ｆに適合された内部レジスタ設定がもたらされる。最終結果は、各エンコーダ５６Ａ〜Ｆが、ＨＤＴＶ映像全体の異なるセクションを処理することである。別々のレジスタは、例としての目的でだけ示しており、その他の変形形態を実施することも可能であることを理解されたい。
【００２０】
次に図３を参照すると、本発明において処理される例としてのＨＤＴＶ映像１００が示されている。映像１００は、１９２０ピクセルのＨＤＴＶ映像を表すことを意図している。レジスタ６２が、垂直処理方向および１６ピクセルの重なり合いでプログラミングされている場合、各エンコーダ５６Ａ〜Ｆは、以下のプログラミングを有する。
【表１】
一般に、映像１００は、６の部分１０２Ａ〜Ｆ（すなわち、各エンコーダ５６Ａ〜Ｆに対して１つの部分）に分割される。これらの部分は、一般に、相等しく、何らかのプログラミングされた重なり合いだけが例外である。部分１０２Ａは、エンコーダ５６Ａによって処理され、一方、部分１０２Ｂ〜Ｆはそれぞれ、エンコーダ５６Ｂ〜Ｆによって処理される。図３でさらに示すように、部分１０２Ａ〜Ｆは、重なり合いを有している。具体的には、前掲のテーブルで示されるように、エンコーダ５６Ａおよび５６Ｆに関して１６ピクセルの重なり合いがプログラミングされており、一方、エンコーダ５６Ｂ〜Ｅに関して３２ピクセルの重なり合いがプログラミングされている。重なり合いとは、ある映像部分が、隣接する映像部分と重なり合う量を指す。例えば、部分１０２Ｂは、３２ピクセルの重なり合いでプログラミングされている。したがって、部分１０２Ｂは、１６ピクセルだけ部分１０２Ａと重なり合い、また１６ピクセルだけ部分１０２Ｃと重なり合う（合計で３２ピクセルの重なり合いになる）。部分１０２Ａおよび１０２Ｆは、映像１００の端にあるので、１つの別の部分（すなわち、それぞれ１０２Ｂおよび１０２Ｅ）とだけ重なり合う。したがって、部分１０２Ａおよび１０２Ｆは、合計で１６ピクセルだけの重なり合いを有する。この限りで、ある特定のエンコーダのその他のエンコーダに対する相対位置（例えば、第１番、第２番等）は、重なり合いを決定する際に重要である。
【００２２】
重なり合いは、ＨＤＴＶ映像１００の隣接する部分からの「最もよくマッチする」マクロ・ブロックに基づく動きベクトルを生成できる（すなわち、ＨＤＴＶ映像処理における動き推定の重なり合い）ことを確実にするのに役立つ。本明細書で説明する重なり合いは、オプションであり、映像処理は、重なり合いを全く有さないことが可能であることを理解されたい。そのようなケースでは、部分１０２Ａ〜Ｆは、連続的である。さらに、本明細書では、映像１００を例としての目的だけで垂直に処理されるものと説明しており、同一の概念を映像１００の水平処理にも適用するのが可能であることを理解されたい。
【００２３】
次に図４を参照すると、本発明による例としての方法の流れ図２００が示されている。第１のステップ２０２は、ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のエンコーダを提供することである。次のステップ２０４は、各エンコーダ５６Ａ〜Ｆをプログラミングすることである（すなわち、前述したとおり）。プログラミングされると、ＨＤＴＶ映像全体が、ステップ２０６において、７４．２５ＭＨｚでＨＤＴＶビデオ源５２から各エンコーダ５６Ａ〜Ｆによって受け取られる。プログラミングに基づいて、各エンコーダ５６Ａ〜Ｆは、映像全体２０８の一部分だけを処理する。前述のように、特定のエンコーダによって処理されるべき部分は、構成の中のエンコーダの数量、特定のエンコーダの相対位置、何らかの所望される重なり合い、合計映像サイズ、および映像が水平に処理されるか、または垂直に処理されるかに依存する。
【００２４】
本発明は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組合せで実施するのが可能であるものと理解される。具体的には、本発明のエンコーダ５６Ａ〜Ｆは、コンピュータ・ベースのシステム（図示せず）を介してプログラミングされることができることを理解されたい。ハードウェアとソフトウェアの通常の組合せは、コンピュータ・プログラムがロードされて実行されたとき、コンピュータ・システムを制御して、そのコンピュータ・システムが本明細書で説明する方法を行うようにする汎用（コンピュータ）システムとなることが可能である。あるいは、本発明の機能タスクの１つまたは複数を行うための専用ハードウェアを含む特殊用途コンピュータ・システムを利用することが可能である。また、本発明は、本明細書で説明する方法の実施を可能にするすべての特徴を含み、また、（コンピュータ）システムにロードされたとき、それらの方法を行うことができるコンピュータ・プログラム製品に組み込むこともできる。このコンテキストにおけるコンピュータ・プログラム、ソフトウェア・プログラム、プログラム、またはソフトウェアとは、情報処理能力を有するシステムが、特定の機能を直接にか、または（ａ）別の言語、コード、または表記への変換、および／または（ｂ）異なる具体的な形態における再現のどちらか、または両方の後、行うようにさせることを目的とする１組の命令の任意の言語、コード、または表記における任意の表現を意味する。
【００２５】
本発明の以上の説明は、例示と説明の目的で提示してきた。これは、すべてを網羅すること、または開示した形態そのものに本発明を限定するものではなく、明らかに、多くの変更形態および変形形態が可能である。そのような変更形態および変形形態は、当分野の技術者には明白であり、頭記の特許請求の範囲によって定義される本発明の範囲のなかに含まれるものとする。
【００２６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２７】
（１）高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムであって、
パラレル接続された複数のビデオ・エンコーダを含み、
前記エンコーダのそれぞれが、ＨＤＴＶビデオ源から映像全体を受け取り、
前記エンコーダのそれぞれが、前記映像全体の一部分だけを処理するためにプログラミング可能である、
システム。
（２）前記エンコーダが、前記ＨＤＴＶビデオ源に直接に取り付けられる上記（１）に記載のシステム。
（３）前記エンコーダが、ＭＰＥＧ−２エンコーダである上記（１）に記載のシステム。
（４）前記エンコーダのそれぞれが、
前記ＨＤＴＶビデオ源から直接にＨＤＴＶ映像を受け取るためのデジタル・ビデオ入力インターフェースと、
前記エンコーダのそれぞれによって処理されるべき前記映像全体の前記一部分を決定するために前記エンコーダのそれぞれをプログラミングするプログラミング・システムと
を含む上記（１）に記載のシステム。
（５）前記プログラミング・システムが、
エンコーダの数量を示すための数量システムと、
相対的エンコーダ位置を示すための位置システムと、
処理の向きを示すための処理システムと、
映像部分間の重なり合いを示すための重なり合いシステムと、
映像サイズを示すためのサイズ・システムと
を含む上記（４）に記載のシステム。
（６）前記プログラミング・システムが、複数のプログラマブル・レジスタを含む上記（４）に記載のシステム。
（７）前記エンコーダが、７４．２５ＭＨｚのピクセル・クロック速度で前記映像を受け取る上記（１）に記載のシステム。
（８）前記エンコーダが、毎秒３０フレームのフレーム速度で前記映像を受け取る上記（１）に記載のシステム。
（９）高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムであって、
ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを含み、
前記エンコーダのそれぞれが、前記ＨＤＴＶビデオ源から映像全体を受け取り、
前記エンコーダのそれぞれが、前記映像全体の一部分だけを処理するためにプログラミング可能である
システム。
（１０）前記ＨＤＴＶビデオ源から直接に前記ＨＤＴＶ映像を受け取るためのデジタル・ビデオ入力インターフェースと、
前記エンコーダのそれぞれによって処理されるべき前記映像全体の前記一部分を決定するために前記エンコーダのそれぞれをプログラミングするプログラミング・システムと
を含む上記（９）に記載のシステム。
（１１）前記プログラミング・システムが、複数のプログラマブル・レジスタを含む上記（１０）に記載のシステム。
（１２）前記複数のプログラマブル・レジスタが、
エンコーダの数量を示すための数量レジスタと、
相対的エンコーダ位置を示すための位置レジスタと、
処理の向きを示すための処理レジスタと、
映像部分間の重なり合いを示すための重なり合いレジスタと、
映像サイズを示すためのサイズ・レジスタと
を含む上記（１１）に記載のシステム。
（１３）前記エンコーダが、７４．２５ＭＨｚのピクセル・クロック速度で前記映像を受け取る上記（９）に記載のシステム。
（１４）前記エンコーダが、毎秒３０フレームのフレーム速度で前記映像を受け取る上記（９）に記載のシステム。
（１５）前記エンコーダが、ＭＰＥＧ−２エンコーダである上記（９）に記載のシステム。
（１６）高精細度テレビジョン（ＨＤＴＶ）映像を処理するための方法であって、
ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを提供するステップと、
前記ＨＤＴＶビデオ源から受け取った映像全体の一部分だけを処理するように前記エンコーダのそれぞれをプログラミングするステップと
を含む方法。
（１７）前記エンコーダのそれぞれが、前記プログラミングするステップに基づき、前記ＨＤＴＶビデオ源から映像全体を受け取るステップをさらに含むが、前記映像全体の一部分だけを処理するステップである
上記（１６）に記載の方法。
（１８）前記プログラミングするステップが、
エンコーダの数量を示すステップと、
エンコーダの位置を示すステップと、
処理の向きを示すステップと、
映像部分間の重なり合いを示すステップと、
映像サイズを示すステップと
を含む上記（１６）に記載の方法。
（１９）前記映像サイズを示すステップが、最高で、およそビデオ・フレーム当り１１２５ラインの映像サイズを示すステップとを含む上記（１８）に記載の方法。
（２０）前記受け取るステップが、前記エンコーダのそれぞれが７４．２５ＭＨｚのピクセル・クロック速度で前記ＨＤＴＶビデオ源から前記映像全体を受け取るステップとを含む上記（１６）に記載の方法。
【図面の簡単な説明】
【図１】関連技術のアーキテクチャを表す図である。
【図２】本発明によりＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のエンコーダを表す図である。
【図３】本発明により処理される例としての映像を表す図である。
【図４】本発明による例としての方法を表す流れ図である。
【符号の説明】
５０ アーキテクチャ
５２ ＨＤＴＶビデオ源
５４ ＨＤＴＶインターフェース
５６Ａ、５６Ｂ、５６Ｃ、５６Ｄ、５６Ｅ、５６Ｆ エンコーダ
５８ デジタル・ビデオ入力インターフェース
６０ 処理システム
６２ レジスタ
６４ ビデオ・データ信号
６６ ピクセル・クロック信号
Claims (14)
- 高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムであって、
パラレル接続された複数のビデオ・エンコーダを含み、
前記エンコーダのそれぞれが、ＨＤＴＶビデオ源から前記ＨＤＴＶビデオ源が映像を送り出す速度と同速度で映像全体を受け取り、
前記エンコーダのそれぞれが、前記映像全体のうち水平または垂直の一方向に分割した一部分だけを処理するためにプログラミング可能であり、
前記エンコーダのそれぞれが、
前記ＨＤＴＶビデオ源から直接にＨＤＴＶ映像を受け取るためのデジタル・ビデオ入力インターフェースと、
前記エンコーダのそれぞれによって処理されるべき前記映像全体の前記分割した一部分を決定するために前記エンコーダのそれぞれをプログラミングするプログラミング・システムと、
を含み、
前記プログラミング・システムが、
前記映像全体の分割個数である前記エンコーダの数量を示すための数量システムと、
前記映像全体に対する前記分割した一部分の映像の位置に対応した相対的エンコーダ位置を示すための位置システムと、
前記映像が処理される向きを示すための処理システムと、
前記相対的エンコーダ位置に基づいて、互いに隣接する前記一部分の映像同士の重なり合う量を示すための重なり合いシステムと、
前記映像が処理される向きに基づく全体の映像サイズを示すためのサイズ・システムと、
を含むシステム。 - 前記エンコーダが、前記ＨＤＴＶビデオ源に直接に取り付けられる請求項１に記載のシステム。
- 前記エンコーダが、ＭＰＥＧ−２エンコーダである請求項１に記載のシステム。
- 前記プログラミング・システムが、複数のプログラマブル・レジスタを含む請求項１に記載のシステム。
- 前記エンコーダが、７４．２５ＭＨｚのピクセル・クロック速度で前記映像を受け取る請求項１に記載のシステム。
- 前記エンコーダが、毎秒３０フレームのフレーム速度で前記映像を受け取る請求項１に記載のシステム。
- 高精細度テレビジョン（ＨＤＴＶ）映像を処理するためのシステムであって、
ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを含み、
前記エンコーダのそれぞれが、前記ＨＤＴＶビデオ源から前記ＨＤＴＶビデオ源が映像を送り出す速度と同速度で映像全体を受け取り、
前記エンコーダのそれぞれが、前記映像全体のうち水平または垂直の一方向に分割した一部分だけを処理するためにプログラミング可能であり、
前記システムが、前記ＨＤＴＶビデオ源から直接に前記ＨＤＴＶ映像を受け取るためのデジタル・ビデオ入力インターフェースと、
前記エンコーダのそれぞれによって処理されるべき前記映像全体の前記分割した一部分を決定するために前記エンコーダのそれぞれをプログラミングするプログラミング・システムと、
を含み、
前記プログラミング・システムが、複数のプログラマブル・レジスタを含み、
前記複数のプログラマブル・レジスタが、
前記映像全体の分割個数である前記エンコーダの数量を示すための数量レジスタと、
前記映像全体に対する前記分割した一部分の映像の位置に対応した相対的エンコーダ位置を示すための位置レジスタと、
前記映像が処理される向きを示すための処理レジスタと、
前記相対的エンコーダ位置に基づいて、互いに隣接する前記一部分の映像同士の重なり合う量を示すための重なり合いレジスタと、
前記映像が処理される向きに基づく全体の映像サイズを示すためのサイズ・レジスタと、
を含むシステム。 - 前記エンコーダが、７４．２５ＭＨｚのピクセル・クロック速度で前記映像を受け取る請求項７に記載のシステム。
- 前記エンコーダが、毎秒３０フレームのフレーム速度で前記映像を受け取る請求項７に記載のシステム。
- 前記エンコーダが、ＭＰＥＧ−２エンコーダである請求項７に記載のシステム。
- 高精細度テレビジョン（ＨＤＴＶ）映像を処理するための方法であって、
ＨＤＴＶビデオ源にパラレル接続され、直接に取り付けられた複数のビデオ・エンコーダを提供するステップと、
前記ＨＤＴＶビデオ源から前記ＨＤＴＶビデオ源が映像を送り出す速度と同速度で受け取った映像全体のうち水平または垂直の一方向に分割した一部分だけを処理するように前記エンコーダのそれぞれをプログラミングするステップと
を含み、
前記プログラミングするステップが、
前記映像全体の分割個数である前記エンコーダの数量を示すステップと、
前記映像全体に対する前記分割した一部分の映像の位置に対応した相対的エンコーダ位置を示すステップと、
前記映像が処理される向きを示すステップと、
前記相対的エンコーダ位置に基づいて、互いに隣接する前記一部分の映像同士の重なり合う量を示すステップと、
前記映像が処理される向きに基づく全体の映像サイズを示すステップと、
を含む方法。 - 前記エンコーダのそれぞれが、前記プログラミングするステップに基づき、前記ＨＤＴＶビデオ源から映像全体を受け取るが、前記映像全体の前記一部分だけを処理するステップをさらに含む、
請求項１１に記載の方法。 - 前記映像サイズを示すステップが、最高で、およそビデオ・フレーム当り１１２５ラインの映像サイズを示すステップを含む請求項１１に記載の方法。
- 前記受け取るステップが、前記エンコーダのそれぞれが７４．２５ＭＨｚのピクセル・クロック速度で前記ＨＤＴＶビデオ源から前記映像全体を受け取るステップを含む請求項１１に記載の方法。
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