JPS62249456A - 電子装置 - Google Patents

電子装置

Info

Publication number
JPS62249456A
JPS62249456A JP61092189A JP9218986A JPS62249456A JP S62249456 A JPS62249456 A JP S62249456A JP 61092189 A JP61092189 A JP 61092189A JP 9218986 A JP9218986 A JP 9218986A JP S62249456 A JPS62249456 A JP S62249456A
Authority
JP
Japan
Prior art keywords
package
conductive layer
magazine
letters
static electricity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61092189A
Other languages
English (en)
Inventor
Katsunari Marumo
丸茂　勝功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP61092189A priority Critical patent/JPS62249456A/ja
Publication of JPS62249456A publication Critical patent/JPS62249456A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路等の電子装置に関し、特に半
導体集積回路の静電破壊を低減する際に適用して有効な
技術に関ｊる。
〔従来の技術〕
Ｑ＃Ｅｌｅｃｔｒｏｎｉｃｓ）Ｊ　（１９８４，４，２
３号、発行所日経マグロウヒル社、ｐｐ１７９〜１９３
）には半導体集積回路（以下においてＩＣという）の封
止体、すなわちパッケージに帯電した静電気がＩＣを破
壊することが記載されている。その概要は、パッケージ
自身が帯電し、この帯電電荷がピンを介して放電するこ
とによって静電破壊が発生するとのことである。
本発明者は、上記ＩＣにおける静電破壊の低減について
検討した。以下は、公知された技術ではないが、本発明
者によって検討された技術であり、その概要は下記のと
おりである。
〔発明が解決しようとてる問題点〕
ＩＣのパッケージはレジン等の色である黒色になってい
ることが多（、その表面に白色等によって文字や図形の
如きＩＣを識別するものが記載されている。
上記ＩＣは当業者間でいうマガジンに収納されて運搬さ
れるが、このマガジンにはカーボン等を混合して導電可
能になされたものがある。
そして上記パッケージの黒色部分、換言すればパッケー
ジの表面と上記マガジンとの間に静電気が発生して、静
電破壊が行われることが本発明者の検討により明らかに
なった。
そして上記バクケージのマガジンと接触する部分を導電
可能に形成すれば、上記静電破壊を低減し得ることが判
明したのであるが、これと同時に文字や図形等を読み取
り可能にしなければならない。
本発明は、上記問題点を解決すべくなされたものである
。
本発明の目的は、パッケージの帯電による静電破壊を低
減するとともに、パッケージ表面の文字。
図形等を明確に示すことのできる電子装置を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書および添付図面から明らかになるであろう。
〔問題点を解決するだめの手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
丁なわち、ＩＣのパッケージの表面に例えば導電物質か
混入された塗料、導電体からなる箔膜からなる導電体層
を形成するとともに、その導電体層とコントラストのあ
る色によって文字１図形を印刷、或いは導電体層の抜取
によって形成するものである。
〔作用〕
上記した手段によれば、パッケージの表面に導電体層が
形成されているので、静電気は導電体層からマガジンに
放！され、静電破壊が低減されろと同時に、上記導電体
層とコントラストのある色彩によって文字等が記載され
るので、型番等の読み取りが容易になり、静電破壊を低
減した電子装置を得ろ、という本発明の目的を達成する
ことができる。
〔実施例〕
以下、第１図〜第３図を参照して本発明を適用した電子
装置の一実施例を説明する。なお、第１図は電子装置と
して例示すろデュアルインライン型ＩＣの斜視図、第２
図は上記ＩＣの断面図、第３図はマガジンへの収納状況
を示す断面図である。
本実施例の特徴は、ＩＣのパッケージの上面に導電体層
を形成し、ＩＣの静電破壊を低減し得るように構成した
ことにある。
先ず、第１図および第２図についてＩＣの構造を説明す
る。
１はＩＣであり、２はレジン等のパッケージであり、本
発明でいう封止体に相当てる。３は外部接続端子を示す
ものである。
上記パッケージ２の上面には、例えば白色の導電体層４
が形成されている。そして導電体層４の要部に型抜き等
により、文字５が形成されている。
上記文字５は、レジン材の黒色によって表現されるので
、導電体層４とのコントラストは明確になり、読み取り
容易になる。なお、パッケージ２内において、タブ７上
に半導体チップ８が固定され、半導体チップ８と外部接
続端子３とはワイヤーボンディングされている。
次に、第３図について静電破壊低減についてのべる。
マガジン１１は導電可能になされたものであり、工Ｃ１
を収納すると導電体層４とマガジン１１の一端とが接触
し、摩擦により静電気が発生する。
しかし、上記静電気は導電体層４からマガジン１１に放
電され、パッケージ２に帯電しなくなる。
したがって、パッケージ２から外部接続端子３等への放
電がなく、ＩＣＩの静電破壊が低減される。
本実施例は下記のような効果を有するものである。
（１）ＩＣのパッケージの表面に導電体層を形成し、パ
ッケージとマガジンとの摩擦によって発生する静電気を
上記導電体層からマガジンに放電させることにより、パ
ッケージの帯電がなく、ＩＣの静電破壊が低減される、
という効果が得られる。
（２）上記導電体層に型抜き等によりレジン材の色を利
用した文字等を形成することにより、ＩＣの型番等を明
確に読み取ることができる。
（３）上記文字等の型抜き面積は、導電体層に比較して
小面積であるので、放電作用に及ぼす影響は少な（、静
電破壊の低減が確実に行われる。
（４）パッケージ表面か熱吸収の少ない導電体層によっ
て覆われるので、赤外線リフローによる実装が可能にな
り、面実装型のＩＣへ利用することができ、ＩＣの付加
価値が向上する、という効果が得られる。
以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、導電体層
の形成位置は、パッケージの底面、丁なわち第３図に示
すマガジンとの接触面Ａに相当する位置に形成してもよ
い。更に導電体層は、薄い金属箔等であってもよい。こ
の場合、文字等はレーザーマーク等によって形成される
。
以上の説明では、主として本発明者によりてなされた発
明をその背景となった利用分野であるデエアルインライ
ン型ＩＣに適用した場合について説明したがそれに限定
されるものではなく、プラスチックパッケージの各種Ｉ
Ｃに利用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、ＩＣのパッケージの表面に導電体層を形成し
、かつ上記導電体層とコントラストのある色彩により文
字９図形等を形成することにより、パッケージに帯電す
る静電気を放電してＩＣの静電破壊を低減すると同時に
、文字２図形等の読み取りを容易にする、という効果を
得るものである。
【図面の簡単な説明】
第１図〜第３図は本発明を適用した電子装置の一実施例
を示すものであり、 第１図はＩＣの斜視図、 第２図は上記ＩＣの要部の断面図、 第３図は上記ＩＣとマガジンとの放電作用を示す断面図
である。 １・・・ＩＣ１２・・・パッケージ、３・・・外部接続
端子、４・・・導電体層、５・・・文字、１１・・・マ
ガジン。

Claims (1)

    【特許請求の範囲】
  1. １、半導体チップを封止体で封止した電子装置であって
    、上記封止体の外部接続端子が設けられていない表面に
    導電体層を形成し、上記導電体層を介して上記封止体に
    帯電される静電気を放電し得るように構成したことを特
    徴とする電子装置。
JP61092189A 1986-04-23 1986-04-23 電子装置 Pending JPS62249456A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61092189A JPS62249456A (ja) 1986-04-23 1986-04-23 電子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61092189A JPS62249456A (ja) 1986-04-23 1986-04-23 電子装置

Publications (1)

Publication Number Publication Date
JPS62249456A true JPS62249456A (ja) 1987-10-30

Family

ID=14047487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61092189A Pending JPS62249456A (ja) 1986-04-23 1986-04-23 電子装置

Country Status (1)

Country Link
JP (1) JPS62249456A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE42743E1 (en) 2001-11-28 2011-09-27 Qst Holdings, Llc System for authorizing functionality in adaptable hardware devices
US9002998B2 (en) 2002-01-04 2015-04-07 Altera Corporation Apparatus and method for adaptive multimedia reception and transmission in communication environments
US9015352B2 (en) 2001-03-22 2015-04-21 Altera Corporation Adaptable datapath for a digital processing system
US9037834B2 (en) 2001-03-22 2015-05-19 Altera Corporation Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US9164952B2 (en) 2001-03-22 2015-10-20 Altera Corporation Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US9330058B2 (en) 2001-11-30 2016-05-03 Altera Corporation Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US9594723B2 (en) 2001-11-30 2017-03-14 Altera Corporation Apparatus, system and method for configuration of adaptive integrated circuitry having fixed, application specific computational elements
US9665397B2 (en) 2001-03-22 2017-05-30 Cornami, Inc. Hardware task manager

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9015352B2 (en) 2001-03-22 2015-04-21 Altera Corporation Adaptable datapath for a digital processing system
US9037834B2 (en) 2001-03-22 2015-05-19 Altera Corporation Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US9164952B2 (en) 2001-03-22 2015-10-20 Altera Corporation Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US9396161B2 (en) 2001-03-22 2016-07-19 Altera Corporation Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US9665397B2 (en) 2001-03-22 2017-05-30 Cornami, Inc. Hardware task manager
USRE42743E1 (en) 2001-11-28 2011-09-27 Qst Holdings, Llc System for authorizing functionality in adaptable hardware devices
US9330058B2 (en) 2001-11-30 2016-05-03 Altera Corporation Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US9594723B2 (en) 2001-11-30 2017-03-14 Altera Corporation Apparatus, system and method for configuration of adaptive integrated circuitry having fixed, application specific computational elements
US9002998B2 (en) 2002-01-04 2015-04-07 Altera Corporation Apparatus and method for adaptive multimedia reception and transmission in communication environments
US10185502B2 (en) 2002-06-25 2019-01-22 Cornami, Inc. Control node for multi-core system
US10817184B2 (en) 2002-06-25 2020-10-27 Cornami, Inc. Control node for multi-core system

Similar Documents

Publication Publication Date Title
US6610923B1 (en) Multi-chip module utilizing leadframe
SG45101A1 (en) Electronic part electronic part material and method of mounting the electronic part
KR970008446A (ko) 반도체장치의 전극구조체와 그 형성방법 및 반도체장치의 실장체 및 반도체 장치
EP0755075A3 (en) A tape carrier package
US4949220A (en) Hybrid IC with heat sink
JPS62249456A (ja) 電子装置
US6184658B1 (en) Battery pack protective circuit with external terminals on opposite side of part mounting surface of circuit board
EP0623954B1 (en) Molded plastic packaging of electronic devices
US20240186226A1 (en) Semiconductor device package
JPS5779652A (en) Resin-sealed semiconductor device
KR880005685A (ko) 혼성집적회로
JPS61148852A (ja) 半導体装置
JPS62276855A (ja) 電子装置保護具、および電子装置保護具を用いた電子装置の実装方法
KR100338225B1 (ko) 반도체장치
JPH0121566Y2 (ja)
JPS6240442Y2 (ja)
KR19980050127A (ko) 반도체패키지 및 그 실장용 소켓
JPS62206868A (ja) 電子装置
JPS6151952A (ja) 半導体装置
JPH10178043A (ja) 半導体装置およびその製造方法
JPS613440A (ja) プラグインパツケ−ジ
JPH10178044A (ja) 半導体装置およびその製造方法
JPS59228739A (ja) 半導体装置
JPH08153559A (ja) コネクタ
JP2770530B2 (ja) フィルムキャリアパッケージ