KR100853136B1 - 반도체 디바이스 및 반도체 디바이스를 제조하는 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스를 제조하는 방법 Download PDF

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야스히로 스즈키
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

반도체 디바이스는 반도체 칩 및 배선 기판을 포함한다. 이러한 배선 기판은 반도체 칩에 전기적으로 접속되고, 반도체 칩이 설치되는 표면의 반대편 표면상에 배열된 복수의 단자를 갖도록 구성된다. 복수의 단자는 서로 밀접하게 배열되도록 구성되는 복수의 제 1 단자 및 복수의 제 1 단자를 둘러싸게 배열되도록 구성되는 복수의 제 2 단자를 포함한다. 복수의 제 2 단자는 반도체 칩의 단자가 복수의 제 2 단자를 통해 외부 단자에 접속되도록 제공된다. 복수의 제 1 단자 각각에는 금속 볼이 제공되지 않으며, 복수의 제 2 단자 각각에는 금속 볼이 제공된다.
반도체 디바이스, 금속 볼, 플립 칩 본딩

Description

반도체 디바이스 및 반도체 디바이스를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 는 제 1 실시형태에 따른 반도체 디바이스의 단면도.
도 1b 는 제 1 실시형태에 따른 반도체 디바이스의 저면도.
도 2a 는 제 2 실시형태에 따른 반도체 디바이스의 단면도.
도 2b 는 제 2 실시형태에 따른 반도체 디바이스의 저면도.
도 3a 는 제 3 실시형태에 따른 반도체 디바이스의 단면도.
도 3b 는 제 3 실시형태에 따른 반도체 디바이스의 저면도.
도 4a 는 제 4 실시형태에 따른 반도체 디바이스의 단면도.
도 4b 는 제 4 실시형태에 따른 반도체 디바이스의 저면도.
도 5a 는 제 5 실시형태에 따른 반도체 디바이스의 단면도.
도 5b 는 제 5 실시형태에 따른 반도체 디바이스의 저면도.
도 6a 는 제 6 실시형태에 따른 반도체 디바이스의 단면도.
도 6b 는 제 6 실시형태에 따른 반도체 디바이스의 저면도.
도 7a 는 제 7 실시형태에 따른 반도체 디바이스의 단면도.
도 7b 는 제 7 실시형태에 따른 반도체 디바이스의 저면도.
도 8a 는 제 8 실시형태에 따른 반도체 디바이스의 단면도.
도 8b 는 제 8 실시형태에 따른 반도체 디바이스의 저면도.
도 9a 는 제 8 실시형태에 따른 반도체 디바이스의 단면도의 변형예를 나타내는 도면.
도 9b 는 제 8 실시형태에 따른 반도체 디바이스의 단면도의 변형예를 나타내는 도면.
도 10a 는 제 9 실시형태에 따른 반도체 디바이스의 단면도.
도 10b 는 제 9 실시형태에 따른 반도체 디바이스의 저면도.
도 11a 는 제 9 실시형태에 따른 반도체 디바이스의 단면도의 변형예를 나타내는 도면.
도 11b 는 제 9 실시형태에 따른 반도체 디바이스의 저면도의 변형예를 나타내는 도면.
도 12a 는 제 10 실시형태에 따른 반도체 디바이스의 단면도.
도 12b 는 제 10 실시형태에 따른 반도체 디바이스의 저면도.
도 13a 는 제 10 실시형태에 따른 반도체 디바이스의 단면도의 변형예를 나타내는 도면.
도 13b 는 제 10 실시형태에 따른 반도체 디바이스의 저면도의 변형예를 나타내는 도면.
도 14a 는 단자 형태를 설명하는 단면도.
도 14b 는 단자 형태를 설명하는 저면도.
*도면의 주요부분에 대한 부호의 설명*
11, 12 : 외부 단자 13 : 배선 기판
14 : 반도체 칩 15 : 땜납 리지스트
16 : 몰드 수지 17 : 다이-본딩 재료
18 : 본딩 와이어
본 발명은 반도체 디바이스 및 반도체 디바이스를 제조하는 방법에 관한 것으로, 보다 상세하게는 그 단자 배열에 관한 것이다.
반도체 기술의 향상은 LSI (대규모 집적회로) 를 위한 고집적 및 다기능에서의 진보를 가져왔으며, 또한 신호를 입/출력하는 단자의 개수를 증가시켰다. LSI 에 통합된 복잡한 기능은 테스트에 이용되는 단자 개수의 증가와 함께 고레벨의 LSI 테스트를 요구한다. 테스트에 이용되는 단자가 사용자에 의해 사용되지 않으므로, 가능한 한 단자를 많이 감소시키는 것이 바람직하다. 다른 신호 단자들과 공유하거나 테스트 신호를 직렬화함으로써 테스트에 독점적으로 이용되는 단자의 개수를 줄이기 위한 노력이 있었음에도 불구하고, 그 개수는 여전히 증가하고 있다.
LSI 패키지에 실장될 수 있는 단자의 개수는 물리적으로 제한된다. 사용자에 의해 사용되는 단자 개수를 확보하면서 테스트 단자의 개수를 증가시키는 기술이 일본국 공개 특허 출원 제 JP-P2004-22664A 호에 개시되어 있다. 반도체 디바이스 패키지에서, 테스트 단자들은 BGA (ball grid array) 또는 CSP (chip size package) 에 격자 형상으로 배열된 외부 배선 단자들 사이에 배열된다. 그러나, 테스트 단자들이 공통 동작에 이용되는 외부 배선 단자들 사이에 위치하므로, 테스트 단자를 테스트 툴 (tool) 의 단자에 접촉하는 것이 용이하지 않다.
일본국 공개 특허출원 제 JP-P2004-342947A 호도 실장 기판에 접속된 복수의 접속 단자와 복수의 테스트 단자를 포함하는 반도체 디바이스에 대한 기술을 개시하고 있다. 이러한 반도체 디바이스에서, 접속 단자가 소정의 피치 (pitch) 에서 격자 형상으로 배열된 제 1 영역, 및 테스트 단자가 소정의 피치보다 더 좁은 피치에서 격자 형상으로 배열된 제 2 영역이 제공된다. 제 2 영역은 접속측에 위치하고, 외부 에지에서 접속측 주위에 배열되는 제 1 영역에 의해 둘러싸인다. 또한, 제 2 영역은 접속측의 주위에 배열되고, 제 1 영역은 제 2 영역을 둘러싸도록 배열된다. 이러한 접속 단자 및 테스트 단자는 땜납 볼 (solder ball) 에 의해 형성된다. 또한, 이러한 접속 단자 및 테스트 단자는 랜드 (land) 에 형성된다.
따라서, 테스트 단자 및 공통 외부 단자의 배열이 개선을 위해 개발되었다. 그러나, 테스트 단자가 외부 단자 사이에 배열되는 경우에, 테스트 단자와 테스트 툴의 단자 사이의 접촉을 갖는 것이 용이하지 않다. 또한, 테스트용으로 독점적으로 이용되는 단자를 집중화하는 배열에서, 이들이 사용자에 의해 사용되지 않는다고 하더라도 이러한 단자들은 실장 기판에 접속된다. 따라서, 테스트용으로 독점적으로 사용되는 이러한 단자를 접속하기 위해 랜드 (land) 가 실장 기판의 표면 상에 제공된다. 이는 사용자로 하여금 요구되는 배선을 위한, 실장 기판의 보다 적은 개구 영역을 갖도록 한다.
본 발명의 일 양태를 달성하기 위하여, 본 발명은 반도체 칩; 및 반도체 칩에 전기적으로 접속되고, 반도체 칩이 실장되는 표면의 반대편 표면상에 배열된 복수의 단자를 갖도록 구성되는 배선 기판을 구비하고, 복수의 단자는, 서로 밀접하게 배열되도록 구성된 복수의 제 1 단자, 및 복수의 제 1 단자를 둘러싸게 배열되도록 구성되고 반도체 칩이 복수의 제 2 단자를 통해 외부 단자에 접속되도록 제공되는 복수의 제 2 단자를 포함하고, 복수의 제 1 단자 각각에는 금속 볼이 제공되지 않는 반면, 복수의 제 2 단자 각각에는 금속 볼이 제공되는, 반도체 디바이스를 제공한다.
본 발명에서, 금속 볼을 포함하지 않는 복수의 제 1 단자가 반도체 칩이 실장되는 표면의 반대편 표면상에 서로 밀접하게 배열되고, 금속 볼을 포함하는 복수의 제 2 단자는 이러한 제 1 단자를 둘러싸도록 배열된다. 이러한 경우에, 반도체 디바이스가 실장 기판 (미도시) 에 실장되는 경우에, 제 1 단자는 외부 접속을 갖지 않으므로, 사용자는 제 1 단자가 배열되는 영역을 대하고 있는 실장 기판의 표면 상에 이전보다 더 큰 개구 영역을 획득할 수 있다. 따라서, 사용자는 제 1 단자가 배열되는 영역을 대하고 있는 실장 기판의 영역에서 원하는대로 배선을 수행할 수 있다. 또한, 제 2 단자는 반도체 칩이 실장되는 위치의 배면 상에 존재하지 않으므로, 반도체 칩의 열팽창에 의해 발생되는, 제 2 단자에 인가되는 응력 (stress) 이 실질적으로 감소될 수 있다.
본 발명에 따르면, 사용자에 의해 사용되는 단자를 확보하면서 테스트 단자를 증가시킬 수 있는 반도체 디바이스가 제공된다. 또한, 반도체 디바이스와 실장 기판을 접속시키는 단자에서 열팽창에 의해 발생되는 응력이 억제되는 반도체 디바이스를 제공할 수 있다.
전술한 본 발명의 목적과 다른 목적, 이점 및 특징은 첨부된 도면과 관련한 이하의 상세한 설명으로부터 보다 명백해질 것이다.
이하, 본 발명을 예시적인 실시형태를 참조하여 설명한다. 당업자라면 본 발명의 교시를 이용하여 많은 또 다른 실시형태가 성취될 수 있으며, 본 발명이 설명의 목적으로 예시된 실시형태에 한정되지 않음을 인식할 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 디바이스의 실시형태를 설명한다.
(제 1 실시형태)
도 1b 는 제 1 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 1a 는 제 1 실시형태에 따른 반도체 디바이스의 도 1b 의 A-A' 단면에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩 (14), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 배선의 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 인데, 여기에서 땜납 리지스트 (15) 는 배선 상에 코팅되지 않는다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착된 땜납 볼을 구비한다. 외부 단자 (12) 는 땜납 볼에 의해 실장 기판에 접속된다. 외부 단자 각각에 대한 참조 부호 (숫자) 는 도 1a 및 1b 의 각각 하나의 대표 단자만을 나타내며, 도 1b 에서 사선을 갖는 원은 외부 단자 (11) 를 나타내고, 빈 원은 외부 단자 (12) 를 나타낸다. 땜납 볼이 반드시 구형 (spherical) 일 필요는 없다. 땜납 볼은 반구형 (semispherical) 과 같은 다양한 형태를 가질 수도 있으며, 그 높이는 반구형 형태보다 더 낮을 수도 있다. 코어 (core) 가 수지 또는 구리 (Cu) 와 같은 다른 금속으로 이루어진 땜납 볼이 존재한다.
반도체 칩 (14) 이 다이-본딩 (die-bonding) 재료 (17) 에 의해 배선 기판 (13) 상의 외부 단자 (11, 12) 가 배열된 영역의 반대편 표면에 부착된다. 반도체 칩 (14) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상에 반도체 칩 (14) 및 본딩 와이어 (18) 를 커버하고 고정한다.
도 1b 에 도시한 바와 같이 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 바닥의 중앙 영역에서 격자 형태로 배열된다. 땜납 볼을 포함하는 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외부 에지를 둘러싸도록 배열된다. 이러한 경우에, 모든 외부 단자 (11) 및 외부 단자 (12) 의 일부는 배선 기판 (13) 의 일측에 배열되는 한편, 반도체 칩 (14) 은 배선 기판 (13) 의 또 다른 (반대편의) 측에 실장된다. 반도체 디바이스가 실장 기판 (미도시) 에 실장되는 경우에 외부 단자 (11) 가 외부 접속을 갖지 않으므로, 사용자는 외부 단자 (11) 가 배열된 영역을 대하고 있는 실장 기판의 영역에서 원하는대로 배선을 수행할 수 있다.
외부 단자 (11) 는 외부 단자 (12) 가 배열된 피치보다 더 좁은 피치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부로 접속되는 것이 불필요한 외부 단자 (11) 의 개수를 증가시킬 수 있다.
모든 단자가 땜납 볼을 포함하는 경우에, 이것은 단자들 사이의 피치를 좁게 하는 땜납 또는 랜드의 사이즈에 의해 제한된다. 따라서, 단자들 사이의 피치 변화에 기초한 랜드 사이즈를 변화시킴으로써 배열의 유연성 (flexibility) 이 증가된다. (땜납 볼에 부착된) 땜납을 실장하는 랜드가 사이즈의 관점에서 동등한 경우에, 단자들의 높이가 일치함으로써 단자 높이에서 스텝 (step) 을 발생시키지 않는다. 한편, 동일한 사이즈의 땜납이 다른 사이즈의 랜드 상에 실장되는 경우에, 단자의 높이가 상이함으로써 단자 높이의 스텝을 유발한다.
하나의 패키지에 실장되는, 보통 하나의 종류의 사이즈의 땜납 볼이 존재하고, 이러한 땜납 볼은 패키지의 모든 랜드에 집단으로 실장된다. 하나의 사이즈의 땜납 볼이 상이한 사이즈의 랜드에 실장되는 경우에, 단자들은 상이한 사이즈의 높이를 갖는다. 땜납 볼을 실장함으로써, 단자 높이가 동등해질 수 있도록 랜드의 사이즈 및 단자의 높이를 충족시키는 땜납 볼의 사이즈를 결정할 수 있다. 그러나, 땜납 볼의 사이즈가 일정한 스텝 사이즈로 제한되므로, 특별한 사이즈를 갖는 맞춤형 땜납 볼을 준비함으로써 최적 사이즈의 땜납 볼이 획득될 수 있다. 이것은 기술적으로는 가능하지만 높은 비용이 든다. 또한, 상이한 사이즈의 땜납 볼을 실장하기 위하여, 각각 다른 사이즈의 땜납 볼을 실장하는 프로세스가 요구되는데, 이는 제조 비용을 증가시킨다. 또한, 땜납 볼을 몇번 수행함에 있어, 이미 실장된 땜납 볼은 접속이 회피되어야 할 필요성이 있다. 따라서, 진동 등으로 인한 포지셔닝 갭 (positioning gap), 땜납 볼의 이탈 현상을 갖기 더욱 쉬운데, 이것은 더 큰 결점을 가져온다. 따라서, 하나의 반도체 디바이스에서 단자들 사이의 피치가 변하는 경우에, 땜납 볼을 갖지 않는 외부 단자 (11) 및 땜납 볼을 갖는 외부 단자 (12) 는 이러한 결점을 극복하고 상기 실시형태에서 전술한 바와 같이 배열의 유연성을 증가시키도록 배열된다.
(제 2 실시형태)
도 2b 는 제 2 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 2a 는 제 2 실시형태에 따른 반도체 디바이스인 도 2b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩 (14), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 이것은 배선의 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은 땜납 리 지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 이다. 땜납은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착된 땜납 볼을 구비한다. 외부 단자 (12) 는 땜납 볼에 의해 실장 기판에 접속된다.
반도체 칩 (14) 은 외부 단자 (11, 12) 가 배열된 영역의 반대편 표면상에 실장된다. 반도체 칩 (14) 은 땜납과 같은 범프 (bump) (21) 에 의해 배선 기판 (13) 의 배선에 전기적으로 접속되고, 언더필 (underfill) 수지 (22) 에 의해 배선 기판 (13) 에 부착된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상의 반도체 칩 (14) 및 언더필 수지 (22) 를 커버 및 고정한다.
제 2 실시형태에서의 외부 단자 (11, 12) 의 배열은 제 1 실시형태에서의 배열과 동일하다. 도 2b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 바닥의 중앙 영역에서 격자 형태로 배열된다. 땜납 볼을 포함하는 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외부 에지를 둘러싸도록 배열된다. 이러한 경우에, 모든 외부 단자 (11) 및 외부 단자 (12) 의 일부는 배선 기판 (13) 의 일측에 배열되는 한편, 반도체 칩 (14) 은 배선 기판 (13) 의 또 다른 (반대편의) 측에 실장된다. 반도체 디바이스가 실장 기판에 실장되는 경우에 외부 단자 (11) 가 외부 접속을 갖지 않으므로, 사용자는, 외부 단자 (11) 가 배열되는 영역을 대하고 있는 실장 기판의 영역에서 요구되는 배선을 수행할 수 있다.
외부 단자 (11) 는, 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적으로 접속될 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다.
(제 3 실시형태)
도 3b 는 제 3 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 3a 는 제 2 실시형태에 따른 반도체 디바이스인 도 3b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩 (14), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 포함한다. 이러한 배선 기판 (13) 은 구리와 같은 도전체에 의한 배선과 함께 제공되는데, 이것은 배선의 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는, 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착된 땜납 볼을 포함한다. 외부 단자 (12) 는 땜납 볼에 의해 실장 기판에 접속된다.
반도체 칩 (14) 은 다이-본딩 재료 (17) 에 의해 배선 기판 (13) 상의 외부 단자 (11, 12) 가 배열되는 영역의 반대편 표면상에 부착된다. 반도체 칩 (14) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상에서 반도체 칩 (14) 및 본딩 와이어 (18) 를 커버 및 고정한다.
도 3b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는, 배선 기판 (13) 의 하부 상에 격자 형태로 배열된 땜납 볼을 포함하는 외부 단자 (12) 의 내측에 일렬로 배열된다. 비록 일렬 배열이 여기에 도시되었지만, 외부 단자 (11) 는 2 열 이상으로 배열될 수도 있다. 보다 상세하게, 제 3 실시형태의 외부 단자 (11) 는 제 1 실시형태에 따른 복수의 외부 단자 (11) 의 중앙에 개구 영역을 갖는 단자이다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부 단자 (11) 에 의해 둘러싸인 영역을 대하고 있는 실장 기판의 영역 및 외부 단자 (11) 가 배열된 영역은, 사용자가 제 1 실시형태와 동일한 방식으로 이러한 영역 상에서 요구되는 배선을 수행할 수 있는 개구 영역이다.
(제 4 실시형태)
반도체 디바이스가 실장 기판에 실장되는 경우에, 접속 단자 및 테스트 단자는 실장 기판에 접속된다. 반도체 디바이스를 실장 기판에 실장함에 있어서의 열의 재흐름 (reflow), 실장 후의 주위 온도의 변화, 또는 반도체 칩의 동작에 의해 생성된 열에 의한 온도의 증가 때문에, 반도체 칩을 실장한 반도체 디바이스에서 열팽창이 발생한다. 이러한 열팽창은 반도체 디바이스를 실장한 실장 기판의 열팽창을 유발한다. 실장 기판은 12 내지 16 ppm/℃ (섭씨) 의 열팽창 계수를 갖는데, 이는 대략 3 ppm/℃ (섭씨) 인 반도체 칩의 열팽창 계수와 하나의 차수만큼 상이하다. 반도체 디바이스에서 반도체 칩이 실장되지 않은 영역은 실장 기판의 열팽창 계수와 실제로 동일한 열팽창 계수를 갖는다. 그러나, 반도체 칩이 실장된 영역은 반도체 칩 (실리콘) 의 열적 동작에 의해 영향받으며, 실리콘 의 열팽창 계수와 혼합된 열팽창 계수를 갖는 동작을 나타낸다. 특히, 반도체 디바이스는 반도체 디바이스가 실장되는 실장 기판과 동일한 레벨로 열적으로 팽창하는데, 반도체 디바이스에서 반도체 칩에 부착된 부분만이 반도체 칩과 동일한 레벨로 열적으로 팽창되도록 제한된다. 따라서, 이러한 부분에 배열된 단자는 큰 응력을 갖게 된다. 특히, 반도체 칩의 바로 아래에 위치한 땜납 볼 가운데, 최외곽 에지에서의 땜납 볼이 실장 기판의 열팽창에 대한 차이의 가장 높은 영향을 받을 것이다. 이러한 열팽창의 영향을 감소시키는 제 4 실시형태를 설명한다.
도 4b 는 제 4 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 4a 는 제 4 실시형태에 따른 반도체 디바이스인 도 4b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩 (14), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 에는 구리와 같은 도체에 의한 배선이 제공되는데, 이는 배선 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착된 땜납 볼을 포함한다. 외부 단자 (12) 는 땜납 볼에 의해 실장 기판에 접속된다.
반도체 칩 (14) 은 다이-본딩 재료 (17) 에 의해 배선 기판 (13) 상에 외부 단자 (11, 12) 가 배열되는 영역의 반대편 표면에 부착된다. 반도체 칩 (14) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상에 반도체 칩 (14) 및 본딩 와이어 (18) 를 커버 및 고정한다.
도 4b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자는, 배선 기판 (13) 의 하부 상에 격자 형태로 배열되는 땜납 볼을 포함하는 외부 단자 (12) 의 내측에 일렬로 배열된다. 비록 일렬 배열이 여기에 도시되었지만, 외부 단자 (11) 는 2 열 이상으로 배열될 수도 있다. 이러한 경우에, 외부 단자 (11) 는 반도체 칩 (14) 이 실장되는 위치의 배면 상에 배열되는데, 외부 단자 (12) 는 외부 단자 (11) 의 외측에 배열된다. 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부 단자 (11) 가 실장되는 영역 및 외부 단자 (11) 에 의해 둘러싸이는 영역은 실장 기판에 접속되지 않는다. 따라서, 사용자가 전술한 영역을 대하고 있는 실장 기판 상의 영역에 요구되는 배선을 수행할 수 있다. 또한, 외부 단자 (12) 가 반도체 칩 (14) 이 실장되는 위치의 배면에 존재하지 않으므로, 열팽창에 의해 유발되는, 외부 단자 (12) 에 인가되는 응력은 상당히 감소될 수 있다.
이 때, 외부 단자 (11) 는 외부 단자 (12) 의 피치와 동등한 피치로 배열되고, 외부 단자 (11) 의 개구 영역의 사이즈도 외부 단자 (12) 의 개구 영역의 사이즈와 동등하다. 따라서, 외부 단자 (11, 12) 가 동일한 격자 상에 배열될 수 있다.
(제 5 실시형태)
도 5b 는 제 5 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 5a 는 제 5 실시형태에 따른 반도체 디바이스인 도 5b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩들 (14-1, 14-2, 14-3), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 이는 배선의 표면상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는, 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착된 땜납 볼을 포함한다. 외부 단자 (12) 는 땜납 볼에 의해 실장 기판에 접속된다.
반도체 칩 (14-1) 은 다이-본딩 재료 (17-1) 에 의해 배선 기판 (13) 상에 외부 단자 (11, 12) 가 배열되는 영역의 반대편 측에 부착된다. 반도체 칩 (14-1) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-2) 은 다이-본딩 재료 (17-2) 에 의해 반도체 칩 (14-1) 상에 부착된다. 반도체 칩 (14-2) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-3) 은 다이-본딩 재료 (17-3) 에 의해 반도체 칩 (14-2) 에 부착된다. 반도체 칩 (14-3) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 특히, 반도체 칩들 (14-1, 14-2, 14-3) 은 배선 기판 (13) 상에 적층된다. 몰드 수지 (16) 는 보호를 위하여 본딩 와이어 (18) 에 따라 배선 기판 (13) 상에 적층된 반도체 칩들 (14-1, 14-2, 14-3) 을 커버 및 고정한다.
도 5b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 하부의 중앙 영역에서 격자 형태로 배열된다. 땜납 볼을 포함하는 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외곽 에지를 둘러싸도록 배열된다. 이러한 경우에, 모든 외부 단자 (11) 및 외부 단자 (12) 의 일부는 배선 기판 (13) 의 일측 (배면) 에 배열되는 반면, 반도체 칩 (14-1), 즉 최저 레이어는 배선 기판 (13) 의 또 다른 측에 직접 부착된다. 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부 단자 (11) 가 외부 접속을 갖지 않으므로, 사용자는, 외부 단자 (11) 가 배열된 영역을 대하고 있는 실장 기판의 영역에서 요구되는 배선을 수행할 수 있다.
외부 단자 (11) 는 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적으로 접속될 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다.
(제 6 실시형태)
도 6b 는 제 6 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 6a 는 제 6 실시형태에 따른 반도체 디바이스인 도 6b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩들 (14-1, 14-2, 14-3), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 은 구리와 같은 도전체에 의한 배선과 함께 제공되는데, 이는 배선의 표면상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는, 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착된 땜납 볼을 포함한다. 외부 단자 (12) 는 땜납 볼에 의해 실장 기판에 접속된다.
반도체 칩 (14-1) 은 언더필 수지 (22) 에 의해 배선 기판 (13) 상에서 외부 단자 (11, 12) 가 배열되는 영역의 반대편 표면에 부착된다. 반도체 칩 (14-1) 은 범프 (21) 에 의해 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-2) 은 다이-본딩 재료 (17-2) 에 의해 반도체 칩 (14-1) 상에 부착된다. 반도체 칩 (14-2) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-3) 은 다이-본딩 재료 (17-3) 에 의해 반도체 칩 (14-2) 상에 부착된다. 반도체 칩 (14-3) 은 본딩 와이어 (18) 에 의해 배선 기판 (13) 의 배선에 전기적으로 접속된다. 특히, 반도체 칩들 (14-1, 14-2, 14-3) 은 배선 기판 (13) 상에 적층된다. 몰드 수지 (16) 는 보호를 위하여 본딩 와이어 (18) 에 따라 배선 기판 (13) 상에 적층된 반도체 칩들 (14-1, 145-2, 14-3) 을 커버 및 고정한다.
도 6b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 하부의 중앙 영역에서 격자 형태로 배열된다. 땜납 볼 을 포함하는 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외곽 에지를 둘러싸도록 배열된다. 이러한 경우에, 모든 외부 단자 (11) 및 외부 단자 (12) 의 일부는 배선 기판 (13) 의 일측 (배면) 상에 배열되는 한편, 반도체 칩 (14-1), 즉 최저 레이어는 배선 기판 (13) 의 또 다른 측에 부착된다. 반도체 디바이스가 실장 기판에 실장되는 경우에 외부 단자 (11) 가 외부 접속을 갖지 않으므로, 사용자는, 외부 단자 (11) 가 배열되는 영역을 대하고 있는 실장 기판의 영역에서 요구되는 배선을 수행할 수 있다.
외부 단자 (11) 는, 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적으로 접속될 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다.
(제 7 실시형태)
도 7b 는 제 7 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 7a 는 제 7 실시형태에 따른 반도체 디바이스인 도 7b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩들 (14-4, 14-5), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 이는 배선의 표면 상에 코팅되는 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는, 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 이다. 땜납 볼은 외 부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착되고 땜납 볼에 의해 실장 기판에 접속된 땜납 볼을 포함한다.
반도체 칩 (14-4) 은 다이-본딩 재료 (17-4) 에 의해 배선 기판 (13) 상에 외부 단자 (11, 12) 가 배열되는 영역의 반대편 표면에 부착된다. 반도체 칩 (14-4) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-5) 은 반도체 칩 (14-4) 의 옆에 배열되고, 다이-본딩 재료 (17-5) 에 의해 배선 기판 (13) 상에 부착된다. 반도체 칩 (14-5) 은 본딩 와이어 (18) 에 의해 전기적으로 배선 기판 (13) 의 배선에 접속된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상에서 본딩 와이어 (18) 를 따라 반도체 칩들 (14-4, 14-5) 을 커버 및 고정한다.
도 7b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 하부의 중앙 영역에 격자 형태로 배열된다. 땜납 볼을 포함하는 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외곽 에지를 둘러싸도록 배열된다. 반도체 디바이스가 실장 기판에 실장되는 경우에 외부 단자 (11) 가 외부 접속을 갖지 않으므로, 사용자는, 외부 단자 (11) 가 배열되는 영역을 대하고 있는 실장 기판의 영역에 요구되는 배선을 수행할 수 있다.
외부 단자 (11) 는 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적 으로 접속될 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다. 이러한 신호들은 반도체 디바이스의 중앙에서 수집되기 쉬우므로, 단지 테스트용으로 컨택트를 갖도록 요구되는 반도체 칩들 (14-4, 14-5) 사이의 신호를 반도체 디바이스로부터 외부로 출력하기 위하여 이러한 설계 (layout) 를 갖는 것이 특히 효과적이다.
(제 8 실시형태)
도 8b 는 제 8 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 8a 는 제 8 실시형태에 따른 반도체 디바이스인 도 8b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩 (14), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 단자 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 이는 배선 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출된 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착되고 땜납 볼에 의해 실장 기판에 접속된 땜납 볼을 포함한다.
반도체 칩 (14) 은 다이-본딩 재료 (17) 에 의해 배선 기판 (13) 상에서 외부 단자 (11, 12) 가 배열된 영역의 반대편 표면에 부착된다. 반도체 칩 (14) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상에 본딩 와이어 (18) 를 따라 반도체 칩 (14) 을 커버 및 고정한다.
도 8b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 하부의 중앙 영역에 격자 형태로 배열된다. 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외곽 에지를 둘러싸도록 배열된다. 이러한 경우에, 외부 단자 (11) 는 반도체 칩 (14) 이 실장되는 영역의 배면인 배선 기판 (13) 의 배면 영역에 배열되는데, 여기에 외부 단자 (12) 는 배열되지 않는다. 이하, 구체적으로 설명한다. 반도체 칩 (14) 은 Cx × Cy 영역의 배면에 실장되고, 외부 단자 (11) 는 Tx × Ty 영역에 배열되고, 외부 단자 (12) 는 Bx × By 영역의 외측에 배열된다. 외부 단자 (11) 가 배열되는 Tx × Ty 영역은 외부 단자 (12) 가 배열되는 영역의 내측에 위치한다 (Bx ≥ Tx, By ≥ Ty). 반도체 칩 (14) 이 배면 상에 실장되는 Cx × Cy 영역에는 외부 단자 (12) 가 존재하지 않는다.
반도체 디바이스가 실장 기판에 실장되는 경우에, 반도체 칩 (14) 의 바로 아래에 배열되는 외부 단자 (11) 는 실장 기판에 접속되지 않는다. 외부 단자 (12) 가 배선 기판 (13) 을 실장 기판으로 실제로 동일한 열팽창 계수로 접속하므로, 외부 단자 (12) 는 열팽창에 의해 유발된 상당히 작은 응력을 갖는다.
외부 단자 (11) 가 배열된 영역에 대하고 있는 실장 기판의 영역이 반도체 디바이스에 접속되지 않으므로, 사용자는 이러한 영역에 요구되는 배선을 위치시킬 수 있다. 외부 단자 (11) 는 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피 치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적으로 접속할 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다.
도 9b 는 제 8 실시형태에 따른 반도체 디바이스의 변형예의 저면도를 도시한다. 도 9a 는 제 8 실시형태에 따른 반도체 디바이스의 변형예인 도 9b 의 단면 A-A' 에 따른 단면도를 도시한다. 도 9a 및 9b 에 도시한 바와 같이, 외부 단자 (11) 는 외부 단자 (12) 와 동일한 피치로 배열될 수도 있고, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역과 동일할 수도 있다. 이러한 경우에, 외부 단자 (11) 및 외부 단자 (12) 를 동일한 격자 상에 배열할 수 있다.
(제 9 실시형태)
도 10b 는 제 9 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 10a 는 제 9 실시형태에 따른 반도체 디바이스인 도 10b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩들 (14-1, 14-2, 14-3), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 단자 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 이는 배선 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는 땜납 리지스트 (15) 가 배선 상에 코팅되지 않은, 땜납 리지스트 (15) 의 개구 영역에 배선의 노출된 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에서 배선의 노출 부분 (랜드) 에 부착되고, 땜납 볼에 의해 실장 기판에 접속된 땜납 볼을 포함한다.
반도체 칩 (14-1) 은 다이-본딩 재료 (17-1) 에 의해 배선 기판 (13) 상에서 외부 단자 (11, 12) 가 배열되는 영역의 반대편 표면에 부착된다. 반도체 칩 (14-1) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-2) 은 다이-본딩 재료 (17-2) 에 의해 반도체 칩 (14-1) 상에 부착된다. 반도체 칩 (14-2) 은 본딩 와이어 (18) 에 의해 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-3) 은 다이-본딩 재료 (17-3) 에 의해 반도체 칩 (14-2) 상에 부착된다. 반도체 칩 (14-3) 은 본딩 와이어 (18) 에 의해 배선 기판 (13) 의 배선에 전기적으로 접속된다. 구체적으로, 반도체 칩들 (14-1, 14-2, 14-3) 은 배선 기판 (13) 상에 적층된다. 몰드 수지 (16) 는 보호를 위하여 본딩 와이어 (18) 에 따라 배선 기판 (13) 상에 적층된 반도체 칩들 (14-1, 14-2, 14-3) 을 커버 및 고정한다.
도 10b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 배선 기판 (13) 하부의 중앙 영역에 격자 형태로 배열된다. 땜납 볼을 포함하는 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외곽 에지를 둘러싸도록 배열된다. 이러한 경우에, 외부 단자 (11) 는 반도체 칩 (14-1) 이 실장되는 영역의 반대편인 배선 기판 (13) 의 배면 영역에 배열되는데, 여기에 외부 단자 (12) 는 배열되지 않는다. 이하, 구체적으로 설명한다. 최저에 위치한 반도체 칩 (14-1) 은 Cx × Cy 영역의 배면에 실장되고, 외부 단자 (11) 는 Tx × Ty 영역에 배열되고, 외부 단자 (12) 는 Bx × By 영역의 외측에 배열된다. 외부 단자 (11) 가 배열되는 Tx × Ty 영역은 외부 단자 (12) 가 배열되는 영역의 내측에 위치한다 (Bx ≥ Tx, By ≥ Ty). 반도체 칩 (14-1) 이 배면 상에 실장되는 Cx × Cy 영역에는 외부 단자 (12) 가 존재하지 않는다 (Bx ≥ Cx, By ≥ Cy).
반도체 디바이스가 실장 기판에 실장되는 경우에, 반도체 칩 (14) 바로 아래에 배열되는 외부 단자 (11) 는 실장 기판에 접속되지 않는다. 외부 단자 (12) 가 배선 기판 (13) 을 실장 기판에 실제로 동일한 열팽창 계수로 접속하므로, 외부 단자 (12) 는 열팽창에 의해 유발된 상당히 작은 응력을 갖는다.
외부 단자 (11) 가 배열되는 영역을 대하고 있는 실장 기판의 영역이 반도체 디바이스에 접속되지 않으므로, 사용자는 이러한 영역에서 요구되는 배선을 수행할 수 있다. 외부 단자 (11) 는 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피치로 배열된다. 또한, 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적으로 접속할 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다.
도 11b 는 제 9 실시형태에 따른 반도체 디바이스의 변형예의 저면도를 도시한다. 도 11a 는 제 9 실시형태에 따른 반도체 디바이스의 변형예인 도 11b 의 단면 A-A' 에 따른 단면도를 도시한다. 도 11a 및 11b 에 도시한 바와 같이, 외부 단자 (11) 는 외부 단자 (12) 와 동일한 피치로 배열될 수도 있고, 외부 단자 (11) 의 개구 영역도 외부 단자 (12) 의 개구 영역과 동일할 수도 있다. 이러한 경우에, 외부 단자 (11) 및 외부 단자 (12) 를 동일한 격자 상에 배열할 수 있 다.
(제 10 실시형태)
도 12b 는 제 10 실시형태에 따른 반도체 디바이스의 저면도를 도시한다. 도 12a 는 제 10 실시형태에 따른 반도체 디바이스인 도 12b 의 단면 A-A' 에 따른 단면도를 도시한다. 반도체 디바이스는 배선 기판 (13), 반도체 칩들 (14-4, 14-5), 몰드 수지 (16), 복수의 외부 단자 (11) 및 복수의 외부 단자 (12) 를 구비한다. 배선 기판 (13) 에는 구리와 같은 도전체에 의한 배선이 제공되는데, 이는 배선 표면 상에 코팅된 땜납 리지스트 (15) 에 의해 보호된다.
외부 단자 (11) 는 땜납 리지스트 (15) 가 배선 상에 코팅되지 않는, 땜납 리지스트 (15) 의 개구 영역에 배선의 노출된 부분 (랜드) 이다. 땜납 볼은 외부 단자 (11) 에 부착되지 않는다. 외부 단자 (12) 는 땜납 리지스트 (15) 의 개구 영역에 배선의 노출 부분 (랜드) 에 부착되고, 땜납 볼에 의해 실장 기판에 접속된 땜납 볼을 포함한다.
반도체 칩 (14-4) 은 다이-본딩 재료 (17-4) 에 의해 배선 기판 (13) 상에 외부 단자 (11, 12) 가 배열되는 영역의 반대편 측에 부착된다. 반도체 칩 (14-4) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 반도체 칩 (14-5) 은 반도체 칩 (14-4) 의 옆에 배열되고, 다이-본딩 재료 (17-5) 에 의해 배선 기판 (13) 상에 부착된다. 반도체 칩 (14-5) 은 본딩 와이어 (18) 를 이용함으로써 배선 기판 (13) 의 배선에 전기적으로 접속된다. 몰드 수지 (16) 는 보호를 위하여 배선 기판 (13) 상에서 본딩 와이어 (18) 에 따라 반도체 칩들 (14-4, 14-5) 을 커버 및 고정한다.
도 12b 에 도시한 바와 같이, 땜납 볼을 포함하지 않는 복수의 외부 단자 (11) 는 반도체 칩들 (14-4, 14-5) 의 바로 아래에 격자 형태로 배열된다. 이러한 복수의 외부 단자 (12) 는 외부 단자 (11) 의 외곽 에지를 둘러싸도록 배열된다. 이하, 구체적으로 설명한다. 반도체 칩 (14-4) 은 배선 기판 (13) 상의 Cx1 × Cy1 영역의 반대편 측에 실장되고, 반도체 칩 (14-5) 은 배선 기판 (13) 상의 Cx2 × Cy2 영역의 반대편 측에 실장된다. 반도체 칩 (14-4) 바로 아래에 위치하는 외부 단자 (11) 는 Tx1 × Ty1 영역에 배열되고, 반도체 칩 (14-5) 바로 아래에 위치하는 외부 단자 (11) 는 Tx2 × Ty2 영역에 배열된다. 외부 단자 (12) 는 Bx1 × By1 영역 및 Bx2 × By2 영역에 배열되지 않는다. 외부 단자 (11) 가 배열되는 Tx1 × Ty1 영역은 외부 단자 (12) 가 배열되지 않는 영역의 내측에 위치한다 (Bx1 ≥ Tx1, By1 ≥ Ty1). 반도체 칩 (14-4) 이 배열되는 Cx1 × Cy1 영역의 바로 아래에는 외부 단자 (12) 가 존재하지 않는다 (Bx1 ≥ Cx1, By1 ≥ Cy1). 또한, 외부 단자 (11) 가 배열되는 Tx2 × Ty2 영역은 외부 단자 (12) 가 배열되지 않는 영역의 내측에 위치한다 (Bx2 ≥ Tx2, By2 ≥ Ty2). 반도체 칩 (14-4) 이 배열되는 Cx2 × Cy2 영역의 바로 아래에는 외부 단자 (12) 가 존재하지 않는다 (Bx2 ≥ Cx2, By2 ≥ Cy2).
반도체 디바이스가 실장 기판에 실장되는 경우에, 반도체 칩들 (14-4, 14-5) 바로 아래에 배열되는 외부 단자 (11) 는 실장 기판에 접속되지 않는다. 외부 단자 (12) 가 배선 기판 (13) 을 실장 기판에 실제로 동일한 열팽창 계수로 접속하 므로, 외부 단자 (12) 는 열팽창에 의해 유발된 상당히 작은 응력을 갖는다.
외부 단자 (11) 가 배열된 영역을 대하고 있는 실장 기판의 영역이 반도체 디바이스에 접속되지 않으므로, 사용자는 이러한 영역에서 요구되는 배선을 수행할 수 있다. 외부 단자 (11) 는 외부 단자 (12) 가 배열되는 피치보다 더 좁은 피치로 배열된다. 외부 단자 (11) 의 개구 영역은 외부 단자 (12) 의 개구 영역보다 더 작다. 따라서, 반도체 디바이스가 실장 기판에 실장되는 경우에, 외부적으로 접속될 필요가 없는 외부 단자 (11) 의 개수를 증가시킬 수 있다.
도 13b 는 제 10 실시형태에 따른 반도체 디바이스의 변형예의 저면도를 도시한다. 도 13a 는 제 10 실시형태에 따른 반도체 디바이스의 변형예인 도 13b 의 단면 A-A' 에 따른 단면도를 도시한다. 도 13a 및 13b 에 도시한 바와 같이, 외부 단자 (11) 는 외부 단자 (12) 와 동일한 피치로 배열될 수도 있으며, 외부 단자 (11) 의 개구 영역도 외부 단자 (12) 의 개구 영역과 동일할 수도 있다. 이러한 경우에, 외부 단자 (11) 및 외부 단자 (12) 는 동일한 격자 상에 배열될 수 있다.
비록 외부 단자 (11) 의 형태 (개구 영역의 형태) 가 구형이라는 조건 하에서 전술한 설명에 제공되었지만, 이러한 형태는 반드시 구형일 필요는 없으며 삼각형 또는 다각형, 또는 사각형 중 하나일 수도 있다. 도 14b 는 본 발명에 따른 반도체 디바이스의 실시예의 저면도를 도시한다. 도 14a 는 본 발명에 따른 반도체 디바이스의 실시예인 도 14b 의 단면 A-A' 에 따른 설명적인 단면도를 도시한다. 도 14a 및 14b 는 외부 단자 (11) 의 사각형 형태를 도시한다. 사각형 형태의 경우에, 외부 단자 (11) 는 최광의 영역을 갖게 될 것이다.
땜납 리지스트 (15) 로부터 노출된 랜드 각각은 땜납 볼이 위치될 것인지 여부에 기초하여 외부 단자 (11) 또는 외부 단자 (12) 가 된다. 예컨대, 외부 단자 (11) 및 외부 단자 (12) 를 제조하는 방법은 플럭스 (flux) 를 외부 단자 (12) 가 될 랜드에 코팅하는 방법을 포함한다. 이러한 방법은 일종의 침 다발 (bundle of needle) 인 핀홀더 (pinholder) 형태의 툴을 이용한다. 플럭스는 침의 선단에 맞추어진다. 이러한 툴은 플럭스가 외부 단자 (12) 의 일부가 될 랜드에 부착되도록 반도체 디바이스에 대해 압박된다. 땜납은 플럭스에 의해 코팅된 랜드에 부착됨으로써 랜드가 외부 단자 (12) 가 된다. 땜납 볼이 플럭스 없이 랜드에 부착됨으로써 랜드는 외부 단자 (11) 가 된다. 또한, 땜납 볼을 흡착하는 툴을 이용함으로써 플럭스에 의해 코팅된 땜납 볼이 부착될 랜드에 대응하는 위치에 부착되는 방법이 채용될 수도 있다. 이러한 툴에서, 땜납 볼을 흡착하는 위치는 땜납 볼에 부착된 단자에 대응하는 위치에 따라 설정된다. 이러한 툴은, 플럭스에 의해 코팅된 땜납 볼이 외부 단자 (12) 가 되는 랜드에 부착되도록 반도체 디바이스에 대해 압박된다. 땜납 볼이 외부 단자 (11) 에 부착되지 않으므로, 이러한 툴은 외부 단자 (11) 의 위치에 의해 영향받지 않는다. 땜납 볼을 흡착하는 방법에서, 땜납 볼은 우선 흡착되고, 후에 플럭스에 의해 코팅될 수도 있다.
본 발명에 따른 반도체 디바이스를 제조하는 방법은 단계 (A) 내지 (C) 를 포함한다. 단계 (A) 는 반도체 칩 (14) 및 배선 기판 (13) 을 준비하는 단계이다. 배선 기판 (13) 은 반도체 칩 (14) 에 전기적으로 접속되고, 반도체 칩 (14) 이 실장되는 표면의 반대편 표면상에 배열된 복수의 외부 단자 (11, 12) 를 갖도록 구성된다. 복수의 외부 단자 (11, 12) 는 서로 밀접하게 배열되도록 구성된 복수의 (제 1) 외부 단자 (11) 및 복수의 (제 1) 외부 단자 (11) 를 둘러싸게 배열되도록 구성된 복수의 (제 2) 외부 단자 (12) 를 포함한다. 단계 (B) 는 플럭스를 이용함으로써 복수의 금속 볼을 복수의 (제 2) 외부 단자 (12) 에 부착하는 단계이다. 금속 볼은 복수의 (제 1) 외부 단자 (11) 에 부착되지 않는다. 단계 (C) 는 배선 기판 (13) 을 실장 기판 (미도시) 상에 실장하는 단계이다. 반도체 칩 (14) 의 단자는 복수의 (제 2) 외부 단자 (12) 를 통해 실장 기판의 단자 (미도시) 에 접속된다.
본 발명에 따른 반도체 디바이스를 제조하는 방법에서, 단계 (B) 는 플럭스를 복수의 (제 2) 외부 단자 (12) 상에 코팅하는 단계 (B1) 를 포함한다. 이러한 플럭스는 복수의 (제 1) 외부 단자 (11) 상에 코팅되지 않는다.
본 발명에 따른 반도체 디바이스를 제조하는 방법에서, 단계 (B) 는 플럭스를 복수의 (제 2) 외부 단자 (12) 에 부착될 복수의 금속 볼 상에 코팅하는 단계 (B2) 를 포함한다.
전술한 바와 같이, 본 발명에 따르면, 땜납 볼을 갖지 않는 외부 단자 (11) 및 땜납 볼을 갖는 외부 단자가 제공되는데, 반도체 디바이스가 실장 기판에 실장되는 경우에, 땜납 볼을 갖지 않는 외부 단자 (11) 는 실장 기판에 접속될 필요가 없는 테스트 단자를 증가시킬 수 있도록 집중화된다. 열팽창에 의해 유발된 응 력의 감소는 외부 단자 (11) 가 배열되는 영역을 반도체 칩 (14) 의 바로 아래에 설정함으로써 외부 단자 (12) 에서 달성될 수 있다.
본 발명은, 본 발명의 범위 및 사상을 벗어나지 않고 수정 및 변형될 수도 있는 전술한 실시형태에 한정되지 않는다.
전술한 바와 같은 본 발명은, 사용자에 의해 사용되는 단자를 확보하면서 테스트 단자를 증가시킬 수 있고, 반도체 디바이스와 실장 기판을 접속시키는 단자에서 열팽창에 의해 발생되는 응력을 억제할 수 있는 효과가 있다.

Claims (19)

  1. 반도체 칩; 및
    상기 반도체 칩에 전기적으로 접속되고, 상기 반도체 칩이 실장되는 표면의 반대편 표면상에 배열된 복수의 단자를 갖도록 구성되는 배선 기판을 구비하는, 반도체 디바이스로서,
    상기 복수의 단자는,
    서로 밀접하게 배열되도록 구성된 복수의 제 1 단자, 및
    상기 복수의 제 1 단자를 둘러싸게 배열되도록 구성되고, 상기 반도체 칩이 복수의 제 2 단자를 통해 외부 단자에 접속되도록 제공되는 복수의 제 2 단자를 포함하고,
    상기 복수의 제 1 단자 각각에는 금속 볼이 제공되지 않는 반면, 상기 복수의 제 2 단자 각각에는 금속 볼이 제공되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 제 2 단자 각각은, 상기 반도체 칩이 상기 배선 기판에 직접 부착되는 실장 영역에 대응하는 배면 영역의 외측에 배열되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 제 1 단자 사이의 피치는 상기 복수의 제 2 단자 사이의 피치보 다 더 좁은, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 제 1 단자 각각의 사이즈는 상기 복수의 제 2 단자 각각의 사이즈보다 더 작은, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 반도체 칩을 포함하는 복수의 반도체 칩은 상기 배선 기판 상에 실장되는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 반도체 칩은 와이어 본딩 방법에 의해 상기 배선 기판에 접속되는, 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 반도체 칩은 플립 칩 본딩 방법에 의해 상기 배선 기판에 접속되는, 반도체 디바이스.
  8. 제 5 항에 있어서,
    상기 복수의 반도체 칩은 상기 배선 기판 상에 적층되어 실장되고,
    상기 복수의 제 2 단자는, 상기 복수의 반도체 칩 중에서 상기 배선 기판에 가장 근접한 최저의 반도체 칩이 상기 배선 기판에 부착되는 실장 영역에 대응하는 배면 영역의 외측에 배열되는, 반도체 디바이스.
  9. 제 5 항에 있어서,
    상기 복수의 반도체 칩 각각은 상기 배선 기판에 직접 부착되고,
    상기 복수의 제 2 단자 각각은, 상기 복수의 반도체 칩이 상기 배선 기판에 부착되는 실장 영역에 대응하는 배면 영역의 외측에 배열되는, 반도체 디바이스.
  10. 삭제
  11. 제 5 항에 있어서,
    상기 복수의 제 1 단자 사이의 피치는 상기 복수의 제 2 단자 사이의 피치보다 더 좁은, 반도체 디바이스.
  12. 제 5 항에 있어서,
    상기 복수의 제 1 단자 각각의 사이즈는 상기 복수의 제 2 단자 각각의 사이즈보다 더 작은, 반도체 디바이스.
  13. 제 5 항에 있어서,
    상기 복수의 반도체 칩은 상기 배선 기판 상에 적층되어 실장되는, 반도체 디바이스.
  14. 제 5 항에 있어서,
    상기 복수의 반도체 칩 각각은 상기 배선 기판에 직접 부착되는, 반도체 디바이스.
  15. 제 5 항에 있어서,
    상기 복수의 반도체 칩 각각은 와이어 본딩 방법에 의해 상기 배선 기판에 접속되는, 반도체 디바이스.
  16. 제 5 항에 있어서,
    상기 복수의 반도체 칩 각각은 플립 칩 본딩 방법에 의해 상기 배선 기판에 접속되는, 반도체 디바이스.
  17. 반도체 디바이스를 제조하는 방법으로서,
    (A) 반도체 칩 및 배선 기판을 제공하는 단계로서, 상기 배선 기판은 상기 반도체 칩에 전기적으로 접속되고, 상기 반도체 칩이 실장되는 표면의 반대편 표면 상에 배열된 복수의 단자를 갖도록 구성되고,
    상기 복수의 단자는 서로 밀접하게 배열되도록 구성된 복수의 제 1 단자, 및 상기 복수의 제 1 단자를 둘러싸게 배열되도록 구성된 복수의 제 2 단자를 포함하는, 상기 반도체 칩 및 배선 기판을 제공하는 단계;
    (B) 상기 복수의 제 1 단자에 부착되지 않는 복수의 금속 볼을 플럭스를 이용함으로써 상기 복수의 제 2 단자에 부착하는 단계; 및
    (C) 상기 배선 기판을 실장 기판 상에 실장하는 단계를 포함하고,
    상기 반도체 칩의 단자는 상기 복수의 제 2 단자를 통해 상기 실장 기판의 단자에 접속되는, 반도체 디바이스 제조방법.
  18. 제 17 항에 있어서,
    상기 단계 (B) 는,
    (B1) 상기 복수의 제 1 단자에 코팅되지 않는 플럭스를 상기 복수의 제 2 단자 상에 코팅하는 단계를 포함하는, 반도체 디바이스 제조방법.
  19. 제 17 항에 있어서,
    상기 단계 (B) 는,
    (B2) 상기 복수의 제 2 단자에 부착되는 상기 복수의 금속 볼 상에 플럭스를 코팅하는 단계를 포함하는, 반도체 디바이스 제조방법.
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