CN1877829A - 半导体装置以及用于制造该半导体装置的方法 - Google Patents

半导体装置以及用于制造该半导体装置的方法 Download PDF

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Abstract

本发明涉及一种半导体装置及其制造方法。该半导体装置包括半导体芯片(14)和布线基底(13)。该布线基底(13)被配置为与该半导体芯片(14)电连接，并且具有多个端点(11，12)，这些端点(11，12)设置在与安装有该半导体芯片的表面相对的表面上。该多个端点(11，12)包括：多个第一端点(11)，其被配置为彼此接近地设置，以及多个第二端点(12)，其被配置为包围该多个第一端点(11)。提供该多个第二端点(12)，使得该半导体芯片的端点通过该多个第二端点(12)与外部端点相连。该多个第一端点(11)中的每一个都没有配置金属球，而该多个第二端点(12)中的每一个都配置有金属球。

Description

半导体装置以及用于制造该半导体装置的方法
技术领域
本发明涉及一种半导体装置，以及用于制造该半导体装置的方法，特别地涉及其端点的设置。
背景技术
半导体技术的进步已经促进了LSI(大规模集成电路)在高集成度以及多功能性方面的发展，进一步增加了用于输入/输出信号的端点数量。包含在LSI中的复杂功能需要进行高级别的LSI测试，同时用于该测试的端点数量也会增加。由于用于测试的端点并不被用户使用，因此希望尽可能地减少这样的端点。虽然已经在通过共享其他信号端点或者使测试信号串行化以减少专门用于测试的端点数量的方面作出了努力，但该数量仍旧在增加。
能够被安装在LSI封装上的端点的数量在物理上受到限制。日本特开专利申请第JP-P2004-22664A号中公开了一种增加测试端点数量，并同时保证了用户所使用的端点数量的技术。在半导体装置的封装中，测试端点设置在外部接线端点之中，其中这些外部接线端点在BGA(球栅阵列)或CSP(芯片尺寸封装)中以网格形式设置。但是，由于该测试端点位于用于公共操作的外部接线端点之间，因此不容易使测试端点与测试工具的端点相接触。
日本专利申请特开第JP-P2004-342947A号也公开了一种用于半导体装置的技术，其中该半导体装置包括与安装基底相连的多个连接端点以及多个测试端点。在该半导体装置中，提供了第一区域和第二区域，其中在该第一区域中连接端点以预定的间距按照网格的形式设置，而在第二区域中测试端点以比该预定间距窄的间距按照网格形式设置。该第二区域位于连接面的中央，并且其外边缘被第一区域所包围，该第一区域设置在连接面外围。该第二区域也设置在连接面的外围，并且该第一区域被设置为包围该第二区域。通过焊球形成这些连接端点和测试端点。这些连接端点和测试端点也都形成在一个焊接区中。
为了进行改进，已经开发出了测试端点与公共外部端点的这种设置。但是，当该测试端点布置在外部端点之中时，不容易使测试端点与测试工具的端点相接触。并且，在集中了专用于测试端点的设置中，即使这些端点没有被用户使用，它们也与安装基底相连。因此，提供了焊接区，以连接到安装基底表面上专门用于测试的这些端点上。这就导致用户在安装基底的表面上用于所需布线的开口区域减少了。
发明内容
为了实现本发明的一个方面，本发明提供了一种半导体装置，包括：半导体芯片；以及布线基底，其被配置为与半导体芯片电连接，并且具有多个端点，这些端点设置在与其上安装有该半导体芯片的表面相对的表面上，其中该多个端点包括：多个第一端点，其被配置为彼此接近地设置，以及多个第二端点，其被配置为包围该多个第一端点，并且使得该半导体芯片的端点通过该多个第二端点与外部端点相连，其中多个第一端点中的每一个都没有配置金属球，而多个第二端点中的每一个都配置有金属球。
在本发明中，在与其上安装有半导体芯片的表面相对的表面上设置有多个第一端点，该第一端点彼此接近地设置且不包括金属球，并且包括金属球的多个第二端点包围该第一端点。在这种情况下，由于当半导体装置安装到安装基底(未示出)上时，该第一端点不具有外部连接，因此用户能够在与设置该第一端点的区域相对的安装基底的表面上获得比先前更大的开口区域。因此，用户能够在与设置了该第一端点的区域相对的安装基底的区域中进行所需的布线。另外，由于在安装该半导体芯片的位置的背侧不存在该第二端点，因此可以理解的是，可以充分降低由于该半导体装置的热膨胀而导致的作用于该第二端点的应力。
根据本发明，提供了一种半导体装置，该半导体装置能够增加测试端点，同时保证了用户使用的端点。还可以提供一种半导体装置，其中在连接该半导体装置和安装基底的端点中，可以抑制由热膨胀而导致的应力。
附图说明
本发明的上述和其它目的、优点以及特征将随着下面参照附图进行的说明而变得更清晰，其中：
图1A示出了根据第一实施例的半导体装置的截面图；
图1B示出了根据该第一实施例的半导体装置的底视图；
图2A示出了根据第二实施例的半导体装置的截面图；
图2B示出了根据该第二实施例的半导体装置的底视图；
图3A示出了根据第三实施例的半导体装置的截面图；
图3B示出了根据该第三实施例的半导体装置的底视图；
图4A示出了根据第四实施例的半导体装置的截面图；
图4B示出了根据该第四实施例的半导体装置的底视图；
图5A示出了根据第五实施例的半导体装置的截面图；
图5B示出了根据该第五实施例的半导体装置的底视图；
图6A示出了根据第六实施例的半导体装置的截面图；
图6B示出了根据该第六实施例的半导体装置的底视图；
图7A示出了根据第七实施例的半导体装置的截面图；
图7B示出了根据该第七实施例的半导体装置的底视图；
图8A示出了根据第八实施例的半导体装置的截面图；
图8B示出了根据该第八实施例的半导体装置的底视图；
图9A示出了根据该第八实施例的半导体装置的截面图的改进例子的图；
图9B示出了根据该第八实施例的半导体装置的截面图的改进例子的图；
图10A示出了根据第九实施例的半导体装置的截面图；
图10B示出了根据该第九实施例的半导体装置的底视图；
图11A示出了根据该第九实施例的半导体装置的截面图的改进例子的图；
图11B示出了根据该第九实施例的半导体装置的底视图的改进例子的图；
图12A示出了根据第十实施例的半导体装置的截面图；
图12B示出了根据该第十实施例的半导体装置的底视图；
图13A示出了根据该第十实施例的半导体装置的截面图的改进例子的图；
图13B示出了根据该第十实施例的半导体装置的底视图的改进例子的图；
图14A示出了端点形式的示意性截面图；以及
图14B示出了端点形式的示意性底视图。
具体实施方式
现在将参照示例性实施例对本发明进行说明。本领域内的技术人员可以认识到的是，使用本发明的教导能够完成许多可供选择的实施例，并且本发明并不仅仅限于用于说明目的的实施例。
下面将参照附图对根据本发明的半导体装置的各实施例进行说明。
(第一实施例)
图1B示出了根据第一实施例的半导体装置的底视图。图1A示出了根据该第一实施例的半导体装置的图1B中沿截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14、成型树脂16、多个外部端点11、以及多个外部端点12。布线基底13具有采用例如铜作导体的布线，其中该导体被该布线表面上涂覆的阻焊剂15保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在该区域中布线上没有被阻焊剂15所涂覆。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球连接到阻焊剂15的开口区域中布线的裸露部分(焊接区)上。该外部端点12通过焊球与安装基底相连。用于每个外部端点11，12的参考符号(数字)只是示出了图1A和1B中每个有代表性的端点，并且在图1B中，带有斜线的圆圈表示外部端点11，空白(open)圆圈表示外部端点12。焊球不必一定是球形的。该焊球和可以具有例如半球形等各种形状，并且其高度可以低于该半球形。在焊球中，其核芯由树脂或例如铜(Cu)的其他金属组成。
该半导体芯片14通过管芯焊接(die-bonding)材料17与布线基底13上设置外部端点11和12的区域的相对侧相连。该半导体芯片14通过使用焊线18电连接到布线基底13的布线。为了进行保护，该成型树脂16覆盖并固定了布线基底13上的半导体芯片14以及焊线18。
如图1B所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13的底部的中央区域中。对包括焊球的多个外部端点12进行设置以使其围绕在该外部端点11的外边缘周围。在这种情况下，所有的外部端点11以及一部分外部端点12被设置在布线基底13的一侧上，而该半导体芯片14被安装在布线基底13的另一侧(相对侧)上。由于当半导体装置被安装到安装基底(未示出)时该外部端点不具有外部连接，因此用户能够在与设置外部端点11的区域相对的安装基底的区域中随意地进行布线。
外部端点11的设置间隔比外部端点12的设置间隔更窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置被安装到安装基底时，就可以增加并不需要与外部相连的外部端点11的数量。
当全部端点都包括焊球时，受到焊球或焊接区大小的限制而使得端点之间的间距变窄。因此，根据各端点之间间距的变化通过改变焊接区的大小就可以增加设置的灵活性。当安装焊球(与焊球相连)的各焊接区大小相等时，各端点的高度是一致的，因此这就没有在端点高度中产生台阶。另一方面，当相同大小的焊球安装在不同大小的焊接区上时，各端点的高度是不同的，因此这就导致了端点高度上的台阶。
在安装到一个封装上的焊球通常只具有一种尺寸，并且该焊球被共同安装到该封装的所有焊接区中。当一种尺寸的焊球被安装到不同大小的焊接区上时，则该端点在大小上具有不同的高度。可以确定焊球的大小以符合各焊接区的大小以及各端点的高度，以使得能够通过安装该焊球使端点的高度相等。但是，由于焊球的大小限于某些台阶的尺寸，因此仅仅通过准备具有特定大小的定制焊球就可以得到最优尺寸的焊球。这在技术上可行，但成本高。并且，为了安装不同大小的焊球，需要有一个用于安装各个不同大小的焊球的工艺，这就会导致制造成本的增加。进一步，在进行多个焊球的安装时，需要避免接触到已经安装好的焊球。因此，很可能出现由于振动等而导致定位间隙、焊球脱落的现象，这将导致更多的缺陷。因此，当一个半导体装置中各端点之间的间距变化时，对没有焊球的外部端点11以及具有焊球的外部端点12进行设置，以克服这些缺点，并增加了如上面的实施例中所述设置上的灵活性。
(第二实施例)
图2B示出了根据第二实施例的半导体装置的底视图。图2A示出了根据该第二实施例的半导体装置的图2B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14、成型树脂16、多个外部端点11、以及多个外部端点12。布线基底13具有采用例如铜的导体的布线，其中该导体被该布线表面上涂覆的阻焊剂15所保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连。该外部端点12通过焊球与安装基底相连。
该半导体芯片14被安装在与设置了外部端点11和12的区域相对的一侧。该半导体芯片14通过例如焊料的凸起21电连接到布线基底13的布线，并且通过底部填充树脂22与布线基底13相连。为了进行保护，该成型树脂16覆盖并固定了布线基底13上的半导体芯片14以及底部填充树脂22。
第二实施例中外部端点11和12的设置与第一实施例中的相同。如图2B中所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13的底部的中央区域中。包括焊球的多个外部端点12被设置为围绕该外部端点11的外边缘。在这种情况下，所有的外部端点11以及一部分外部端点12被设置在布线基底13的一侧上，而半导体芯片14被安装在布线基底13的另一侧(相对侧)上。由于当半导体装置被安装到安装基底(未示出)上时，该外部端点11不具有外部连接，因此用户能够在与设置该外部端点11的区域相对的安装基底的区域中随意地进行布线。
外部端点11的设置间隔要比外部端点12的设置间隔窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置被安装到安装基底上时，就可以增加并不需要与外部相连的外部端点11的数量。
(第三实施例)
图3B示出了根据第三实施例的半导体装置的底视图。图3A示出了根据该第三实施例的半导体装置的图3B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15所保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在这里的布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连。该外部端点12通过焊球与安装基底相连。
半导体芯片14通过管芯焊接材料17与布线基底13上设置外部端点11和12的区域相对的一侧相连。该半导体芯片14通过使用焊线18电连接到布线基底13的布线。为了进行保护，该成型树脂16覆盖并固定了布线基底13上的半导体芯片14以及焊线18。
如图3B中所示，不包括焊球的多个外部端点11在包括焊球的多个外部端点12内部沿一排(或一圈，line)设置，其中包括焊球的该多个外部端点12以网格形式设置在布线基底13的底部上。虽然这里示出了沿一条线的设置，但是外部端点11可以设置在等于或多于两排(或圈)上。更准确地，第三实施例的外部端点11具有根据第一实施例的多个外部端点11的中央的开口区域的端点。因此，当该半导体装置被安装到安装基底时，与被外部端点11包围的区域以及设置外部端点11的区域相对的安装基底的区域为开口区域，因此用户能够以与第一实施例相同的方式在该区域中随意地进行布线。
(第四实施例)
当半导体装置被安装到安装基底时，连接端点以及测试端点都与安装基底相连。由于将半导体装置安装到安装基底中的回流热、安装后环境温度的变化、或者由半导体芯片的工作而产生的热量所导致的温度增加，则安装有该半导体芯片的半导体装置中就会发生热膨胀。该热膨胀导致了安装有该半导体装置的安装基底的热膨胀。该安装基底的热膨胀系数为12-16ppm/℃(摄氏度)，该热膨胀系数与大约为3ppm/℃(摄氏度)的半导体芯片的热膨胀系数相差了一个数量级。在半导体装置中没有安装半导体芯片的区域实际上与安装基底具有相同的热膨胀系数。但是，安装有半导体芯片的区域受到半导体芯片(硅)的热性能的影响，并且表现出了与硅的热膨胀系数混合的热膨胀系数的特性。特别地，该半导体装置与安装了半导体装置的安装基底以相同等级热膨胀，其中在半导体装置中仅有与半导体芯片连接的部分被限制到与半导体芯片相同等级的热膨胀。因此，导致设置在该部分的端点具有很大的应力。特别地，在直接位于半导体芯片下面的焊球中，在最外边缘中的焊球将受到与安装基底的热膨胀不同的最大影响。下面将对降低该热膨胀影响的第四实施例进行说明。
图4B示出了根据第四实施例的半导体装置的底视图。图4A示出了根据该第四实施例的半导体装置的图4B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15所保护。
外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连。该外部端点12通过焊球与安装基底相连。
该半导体芯片14通过管芯焊接材料17与布线基底13上设置了外部端点11和12的区域相对的一侧相连。该半导体芯片14通过使用焊线18电连接到布线基底13的布线。为了进行保护，该成型树脂16覆盖并固定了布线基底13上的半导体芯片14以及焊线18。
如图4B中所示，不包括焊球的多个外部端点11在包括焊球的多个外部端点12的内部沿一排(或一圈，line)设置，其中该包括焊球的多个外部端点12以网格形式设置在布线基底13的底部上。虽然这里示出了一排的设置方式，但是外部端点11可以设置在等于或多于两排上。在这种情况下，外部端点11设置在安装有半导体芯片14的位置的背面侧，其中外部端点12设置在外部端点11的外侧。当该半导体装置被安装到安装基底时，安装有外部端点11的区域以及被外部端点11包围的区域没有与安装基底相连。因此，用户能够在与上述区域相对的安装基底的区域中随意地进行布线。并且，由于在安装半导体芯片14的位置的背面侧不存在外部端点12，因此可以理解的是，能够充分降低由热膨胀导致的作用于外部端点12上的应力。
这时，外部端点11与外部端点12的设置间距相同，并且外部端点11与外部端点12的开口区域的大小也相同。因此，能够在相同的网格上设置该外部端点11与外部端点12。
(第五实施例)
图5B示出了根据第五实施例的半导体装置的底视图。图5A示出了根据该第五实施例的半导体装置的图5B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14-1、14-2、14-3、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15所保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在这里布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连。该外部端点12通过焊球与安装基底相连。
半导体芯片14-1通过管芯焊接材料17-1与布线基底13上设置了外部端点11和12的区域相对的一侧相连。该半导体芯片14-1通过使用焊线18电连接到布线基底13的布线。半导体芯片14-2通过管芯焊接材料17-2连接到半导体芯片14-1上。该半导体芯片14-2过使用焊线18电连接到布线基底13的布线。半导体芯片14-3通过管芯焊接材料17-3与半导体芯片14-2相连。该半导体芯片14-3通过使用焊线18电连接到布线基底13的布线。具体地，该半导体芯片14-1、14-2以及14-3堆叠在布线基底13上。为了进行保护，该成型树脂16沿着焊线18覆盖并固定了在布线基底13上堆叠的半导体芯片14-1、14-2以及14-3。
如图5B中所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13底部的中央区域中。包括焊球的多个外部端点12被设置为围绕在该外部端点11的外边缘。在这种情况下，所有的外部端点11以及一部分外部端点12设置在布线基底13的一侧(背侧)区域中，而半导体芯片14-1，即最下层，直接与布线基底13的另一侧相连。由于当该半导体装置被安装到安装基底时，外部端点11不具有外部连接，因此用户能够在与设置该外部端点11的区域相对的安装基底的区域中随意地进行布线。
这时，外部端点11的设置间距比外部端点12的设置间距窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置被安装到安装基底时，就可以增加并不需要与外部相连的外部端点11的数量。
(第六实施例)
图6B示出了根据第六实施例的半导体装置的底视图。图6A示出了根据该第六实施例的半导体装置的图6B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14-1、14-2、14-3、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连。该外部端点12通过焊球与安装基底相连。
该半导体芯片14-1通过底部填充树脂22与布线基底13上设置了外部端点11和12的区域的相对一侧相连。该半导体芯片14-1通过凸起21电连接到布线基底13的布线。半导体芯片14-2通过管芯焊接材料17-2连接到半导体芯片14-1上。该半导体芯片14-2通过使用焊线18电连接到布线基底13的布线。半导体芯片14-3通过管芯焊接材料17-3连接到半导体芯片14-2上。该半导体芯片14-3通过使用焊线18电连接到布线基底13的布线。具体地，该半导体芯片14-1、14-2以及14-3堆叠在布线基底12上。为了进行保护，该成型树脂16沿着焊线18覆盖并固定了在布线基底13上堆叠的半导体芯片14-1、14-2以及14-3。
如图6B中所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13底部的中央区域中。包括焊球的多个外部端点12被设置为包围在该外部端点11的外边缘。在这种情况下，所有的外部端点11以及一部分外部端点12设置在布线基底13的一侧(背侧)中，而半导体芯片14-1，即最下层，直接与布线基底13的另一侧相连。由于当该半导体装置被安装到安装基底时，外部端点11不具有外部连接，因此用户能够在与设置该外部端点11的区域相对的安装基底的区域中随意地进行布线。
外部端点11的设置间距比外部端点12的设置间距窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置安装到安装基底时，就可以增加并不需要与外部相连的外部端点11的数量。
(第七实施例)
图7B示出了根据第七实施例的半导体装置的底视图。图7A示出了根据该第七实施例的半导体装置的图7B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14-4、14-5、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15所保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连，并且通过焊球与安装基底相连。
该半导体芯片14-4通过管芯焊接材料17-4与布线基底13上设置了外部端点11和12的区域的相对一侧相连。该半导体芯片14-4通过使用焊线18电连接到布线基底13的布线。半导体芯片14-5与半导体芯片14-4邻接设置，并且通过管芯焊接材料17-5与布线基底13相连。该半导体芯片14-5通过使用焊线18电连接到布线基底13的布线。为了进行保护，该成型树脂16沿着焊线18覆盖并固定了布线基底13上的半导体芯片14-4以及14-5。
如图7B中所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13底部的中央区域中。包括焊球的多个外部端点12被设置为包围该外部端点11的外边缘。由于当该半导体装置安装到安装基底时，外部端点11不具有外部连接，因此用户能够在与设置该外部端点11的区域相对的安装基底的区域中随意地进行布线。
外部端点11的设置间距比外部端点12的设置间距窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置安装到安装基底时，就可以增加并不需要与外部相连的外部端点11的数量。由于在半导体装置的中央很容易收集到信号，因此这种布置对于从半导体装置向外输出半导体芯片14-4与14-5之间的信号是特别有效的，其中仅仅为了测试而需要使半导体芯片14-4与14-5之间相接触。
(第八实施例)
图8B示出了根据第八实施例的半导体装置的底视图。图8A示出了根据该第八实施例的半导体装置的图8B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连，并且通过焊球与安装基底相连。
该半导体芯片14通过管芯焊接材料17与布线基底13上设置了外部端点11和12的区域的相对一侧相连。该半导体芯片14通过使用焊线18电连接到布线基底13的布线。为了进行保护，该成型树脂16沿着焊线18覆盖并固定了布线基底13上的半导体芯片14。
如图8B中所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13底部的中央区域中。多个外部端点12被设置为围绕在该外部端点11的外边缘。在这种情况下，外部端点11设置在与安装半导体芯片14的区域相对的布线基底13的背侧区域中，其中没有设置外部端点12。具体地，可以表示如下。半导体芯片14被安装在Cx×Cy区域的背面侧，外部端点11设置在Tx×Ty区域中，并且外部端点12设置在Bx×By区域的外面。设置外部端点11的Tx×Ty  域位于设置外部端点12的区域的内部(Bx≥Tx，By≥Ty)。在背面侧安装有半导体芯片14的Cx×Cy区域中不存在外部端点12(Bx≥Cx，By≥Cy)。
当半导体装置安装到安装基底时，直接设置在半导体芯片14下面的外部端点11不与安装基底相连。由于外部端点12将布线基底13与实际上具有相同热膨胀系数的安装基底连接在一起，因此外部端点12具有由热膨胀而导致的足够小的应力。
由于与设置外部端点11的区域相对的安装基底的区域没有与半导体装置相连，因此用户能够在该区域中随意地对该布线进行布置。外部端点11的设置间距比外部端点12的设置间距窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当将该半导体装置安装到安装基底时，就可以增加并不需要与外部相连的外部端点11的数量。
图9B示出了根据该第八实施例的半导体装置的改进例子的底视图。图9A示出了根据该第八实施例的半导体装置的改进例子的图9B中截面A-A’的截面图。如图9A和9B中所示，外部端点11与外部端点12的设置间距相同，并且外部端点11与外部端点12的开口区域的大小也相同。在这种情况下，能够在相同的网格上设置该外部端点11与外部端点12。
(第九实施例)
图10B示出了根据第九实施例的半导体装置的底视图。图10A示出了根据该第九实施例的半导体装置的图9B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14-1、14-2、14-3、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂15所保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。该外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连，并且通过焊球与安装基底相连。
半导体芯片14-1通过管芯焊接材料17-1与布线基底13上设置了外部端点11和12的区域的相对一侧相连。该半导体芯片14-1通过使用焊线18电连接到布线基底13的布线。半导体芯片14-2通过管芯焊接材料17-2连接到半导体芯片14-1上。该半导体芯片14-2通过使用焊线18电连接到布线基底13的布线。半导体芯片14-3通过管芯焊接材料17-3连接到半导体芯片14-2上。该半导体芯片14-3通过使用焊线18电连接到布线基底13的布线。具体地，该半导体芯片14-1、14-2以及14-3堆叠在布线基底13上。为了进行保护，该成型树脂16沿着焊线18覆盖并固定了在布线基底13上堆叠的半导体芯片14-1，14-2以及14-3。
如图10B中所示，不包括焊球的多个外部端点11以网格形式设置在布线基底13底部的中央区域中。包括焊球的多个外部端点12被设置为围绕在该外部端点11的外边缘。在这种情况下，外部端点11设置在与安装半导体芯片14-1的区域相对的布线基底13的背面侧区域中，在该区域中没有设置外部端点12。特别地，可以表示如下。位于最底下的半导体芯片14-1安装在Cx×Cy区域的背面侧，外部端点11设置在Tx×Ty区域中，并且外部端点12设置在Bx×By区域的外面。设置外部端点11的Tx×Ty区域位于设置外部端点12的区域的内部(Bx≥Tx，By≥Ty)。在背面侧安装有半导体芯片14-1的Cx×Cy区域中不存在外部端点12(Bx≥Cx，By≥Cy)。
当半导体装置安装到安装基底时，直接设置在半导体芯片14下面的外部端点11不与安装基底相连。由于外部端点12将布线基底13与实际上具有相同热膨胀系数的安装基底连接在一块，因此外部端点12具有充分小的、由热膨胀而导致的应力。
由于与设置外部端点11的区域相对的安装基底区域没有与半导体装置相连，因此用户能够在该区域中随意地进行布线。外部端点11的设置间距比外部端点12的设置间距窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置安装到安装基底上时，就可以增加并不需要与外部相连的外部端点11的数量。
图11B示出了根据第九实施例的半导体装置的改进例子的底视图。图11A示出了根据该第九实施例的半导体装置的改进例子的图11B中截面A-A’的截面图。如图11A和11B中所示，外部端点11与外部端点12的设置间距相同，并且外部端点11与外部端点12的开口区域也相同。在这种情况下，能够在相同的网格中设置该外部端点11与外部端点12。
(第十实施例)
图12B示出了根据第十实施例的半导体装置的底视图。图12A示出了根据该第十实施例的半导体装置的图12B中截面A-A’的截面图。该半导体装置包括布线基底13、半导体芯片14-4、14-5、成型树脂16、多个外部端点11、以及多个外部端点12。该布线基底13具有采用例如铜的导体的布线，其中该导体被布线表面上涂覆的阻焊剂所15保护。
该外部端点11为阻焊剂15的开口区域中布线的裸露部分(焊接区)，在此处布线上并未涂覆有阻焊剂15。焊球没有与外部端点11相连。外部端点12包括焊球，其中该焊球与阻焊剂15的开口区域中布线的裸露部分(焊接区)相连，并且外部端点12通过焊球与安装基底相连。
该半导体芯片14-4通过管芯焊接材料17-4与布线基底13上设置了外部端点11和12的区域的相对一侧相连。该半导体芯片14-4通过使用焊线18电连接到布线基底13的布线。该半导体芯片14-5与半导体芯片14-4相邻设置，并且通过管芯焊接材料17-5与布线基底13相连。该半导体芯片14-5通过使用焊线18电连接到布线基底13的布线。为了进行保护，该成型树脂16沿着布线基底13上的焊线18覆盖并固定了半导体芯片14-4以及14-5。
如图12B中所示，不包括焊球的多个外部端点11以网格形式直接设置在半导体芯片14-4以及14-5的下面。多个外部端点12设置为包围该外部端点11的外边缘。具体地，可以表示如下。半导体芯片14-4被安装在布线基底13上Cx1×Cy1区域的相对侧上，并且半导体芯片14-5被安装在布线基底13上Cx2×Cy2区域的相对侧。直接位于半导体芯片14-4下面的外部端点11设置在Tx1×Ty1区域中，而直接位于半导体芯片14-5下面的外部端点11设置在Tx2×Ty2区域中。外部端点12不设置在Bx1×By1的区域以及Bx2×By2的区域中。设置外部端点11的Tx1×Ty1区域位于没有设置外部端点12的区域的内部(Bx1≥Tx1，By1≥Ty1)。没有外部端点12直接存在于设置了半导体芯片14-4的Cx1×Cy1区域的下面(Bx1≥Cx1，By1≥Cy1)。并且，设置外部端点11的Tx2×Ty2区域位于没有设置外部端点12的区域的内部(Bx2≥Tx2，By2≥Ty2)。没有外部端点12直接存在于设置了半导体芯片14-4的Cx2×Cy2区域的下面(Bx2≥Cx2，By2≥Cy2)。
当半导体装置安装到安装基底时，直接设置在半导体芯片14-4和14-5下面的外部端点11不与安装基底相连。由于外部端点12将布线基底13与实际上具有相同热膨胀系数的安装基底连接在一块，因此外部端点12具有充分小的、由热膨胀而导致的应力。
由于与设置外部端点11的区域相对的安装基底的区域没有与半导体装置相连，因此用户能够在该区域中随意地进行布线。外部端点11的设置间距比外部端点12的设置间距窄。外部端点11的开口区域也小于外部端点12的开口区域。因此，当该半导体装置安装到安装基底上时，就可以增加并不需要与外部相连的外部端点11的数量。
图13B示出了根据该第十实施例的半导体装置的改进例子的底视图。图13A示出了根据该第十实施例的半导体装置的改进例子的图13B中截面A-A’的截面图。如图13A和13B中所示，外部端点11与外部端点12的设置间距相同，并且外部端点11与外部端点12的开口区域也相同。在这种情况下，能够在相同的网格上设置该外部端点11与外部端点12。
虽然在外部端点11的形状(开口区域的形状)为球形的条件下提供了上面的说明，但是该形状不是必须为球形而可以为三角形、多边形或长方形。图14B示出了根据本发明的半导体装置的一个例子的底视图。图14A示出了根据本发明的半导体装置的一个例子的图14B中截面A-A’的截面图。图14A和14B示出了长方形的外部端点11。在长方形的情况下，外部端点11将具有最大的面积。
每个从阻焊剂15裸露出来的焊接区都根据是否放置了焊球而成为外部端点11或外部端点12。外部端点11和外部端点12的制造方法，例如包括将焊剂涂在将成为外部端点12的焊接区上。该方法使用了花插座形(pinholder-shaped)工具，该工具是一种针状物扎束。该焊剂被放置在针状物的尖端。该工具被压靠在半导体装置上，以使得该焊剂与将成为外部端点12一部分的焊接区相连接。使得焊球与被焊剂涂覆的焊接区相连，因此该焊接区就变成了外部端点12。该焊球并不与不具有焊剂的焊接区相连，因此该焊接区就变成了外部端点11。也可以采用一种方法，其中通过使用该工具来吸附焊球，将被焊剂涂覆的焊球与对应于将被连接的焊接区的位置相连。在该工具中，根据对应于与该焊球相连的端点的位置形成吸附焊球的位置。使得该工具吸附焊球并且被压靠在半导体装置上，以使得被焊剂涂覆的焊球与要成为外部端点12的焊接区相连。由于该焊球没有与外部端点11相连，因此该工具不会受到外部端点11的位置的影响。在该吸附焊球的方法中，可以首先吸附该焊球，接着再涂上焊剂。
需要注意的是，根据本发明的用于制造半导体装置的方法包括步骤(A)至(C)。步骤(A)提供了半导体芯片14以及布线基底13。该布线基底13被配置为与该半导体芯片14电连接，并且具有多个外部端点11、12，这些外部端点11、12设置在与其上安装有半导体芯片14的表面相对的表面上。该多个外部端点11、12包括：多个(第一)外部端点11，其被配置为彼此接近地设置，以及多个(第二)外部端点12，其被配置为包围该多个(第一)外部端点11。步骤(B)通过使用焊剂使得多个金属球与多个(第二)外部端点12相连。该金属球不与多个(第一)外部端点11相连。步骤(C)将布线基底13安装到安装基底(未示出)上。半导体芯片14的端点通过多个(第二)外部端点12与安装基底的端点(未示出)相连。
根据本发明的用于制造半导体装置的方法，该步骤(B)包括(B1)，将焊剂涂在多个(第二)外部端点12上。该焊剂不涂在多个(第一)外部端点11上。
根据本发明的用于制造半导体装置的方法，该步骤(B)包括(B2)，将焊剂涂在多个金属球上，而该多个金属球将与多个(第二)外部端点12相连。
如上所述，根据本发明，提供了不具有焊球的外部端点11以及具有焊球的外部端点12，其中，当半导体装置被安装到安装基底时，集中了不具有焊球的外部端点11，使得不需要与安装基底相连的测试端点增加了。通过在半导体芯片14下面直接形成用于设置外部端点11的区域，在外部端点12中就能够降低由于热膨胀而导致的应力。
很清楚的是，本发明并不仅限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以对上述实施例进行修改和改变。

Claims (19)

1.一种半导体装置，包括：
半导体芯片；以及
布线基底，其被配置为与所述半导体芯片电连接，并且具有多个端点，这些端点设置在与其上安装有所述半导体芯片的表面相对的表面上，
其中所述多个端点包括：
多个第一端点，其被配置为彼此接近地设置，以及
多个第二端点，其被配置为包围所述多个第一端点，并且配置多个第二端点以使得所述半导体芯片的端点通过所述多个第二端点与外部端点相连，
其中所述多个第一端点中的每一个都没有配置金属球，而所述多个第二端点中的每一个都配置有金属球。
2.根据权利要求1的半导体装置，其中所述多个第二端点中的每一个都设置在对应于安装区的背侧区域的外面，在该安装区中，所述半导体芯片直接与所述布线基底相连。
3.根据权利要求1的半导体装置，其中所述多个第一端点之间的间距比所述多个第二端点之间的间距窄。
4.根据权利要求1的半导体装置，其中所述多个第一端点中每一个的大小都小于所述多个第二端点中每一个的大小。
5.根据权利要求1的半导体装置，其中将包括了所述半导体芯片的多个半导体芯片安装在所述布线基底上。
6.根据权利要求1的半导体装置，其中所述半导体芯片通过引线接合方法与所述布线基底相连。
7.根据权利要求1的半导体装置，其中所述半导体芯片通过倒装片接合法与所述布线基底相连。
8.根据权利要求5的半导体装置，其中将所述多个半导体芯片堆叠并安装在所述布线基底上，
其中所述多个第二端点中的每一个都设置在对应于安装区域的背侧区域的外面，在所述安装区域中，将所述多个半导体芯片中最接近所述布线基底的最下面的半导体芯片与所述布线基底相连。
9.根据权利要求5的半导体装置，其中所述多个半导体芯片中的每一个都直接与所述布线基底相连，
其中所述多个第二端点中的每一个都设置在对应于安装区域的背侧区域的外面，在所述安装区域中，所述多个半导体芯片与所述布线基底相连。
10.根据权利要求1的半导体装置，其中将包括了所述半导体芯片的多个半导体芯片安装在所述布线基底上。
11.根据权利要求10的半导体装置，其中所述多个第一端点之间的间距比所述多个第二端点之间的间距窄。
12.根据权利要求10的半导体装置，其中所述多个第一端点中每一个的大小都小于所述多个第二端点中每一个的大小。
13.根据权利要求10的半导体装置，其中将所述多个半导体芯片堆叠并安装在所述布线基底上。
14.根据权利要求10的半导体装置，其中所述多个半导体芯片中的每一个都直接与所述布线基底相连。
15.根据权利要求10的半导体装置，其中所述多个半导体芯片中的每一个都通过引线接合方法与所述布线基底相连。
16.根据权利要求10的半导体装置，其中所述多个半导体芯片中的每一个都通过倒装片接合法与所述布线基底相连。
17.一种用于制造半导体装置的方法，包括：
(A)提供半导体芯片以及布线基底，其中将所述布线基底配置为与所述半导体芯片电连接，并且具有多个端点，将这些端点设置在与其上安装有所述半导体芯片的表面相对的表面上，
所述多个端点包括：
多个第一端点，其被配置为彼此接近，以及
多个第二端点，其被配置为包围该多个第一端点；
(B)通过使用焊剂使多个金属球与所述多个第二端点相连，其中所述金属球不与所述多个第一端点相连；以及
(C)将所述布线基底安装到安装基底上，
其中所述半导体芯片的各端点通过所述多个第二端点与所述安装基底的各端点相连。
18.根据权利要求17的用于制造半导体装置的方法，其中所述步骤(B)包括：
(B1)将焊剂涂覆在所述多个第二端点上，其中所述焊剂不涂覆在所述多个第一端点上。
19.根据权利要求17的用于制造半导体装置的方法，其中所述步骤(B)包括：
(B2)将焊剂涂覆在所述多个金属球上，而该多个金属球将与所述多个第二端点相连。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102163579A (zh) * 2010-02-16 2011-08-24 三星电子株式会社 能够减小焊盘与阻焊剂之间高度差的焊盘栅格阵列封装
CN102315192A (zh) * 2011-09-20 2012-01-11 三星半导体(中国)研究开发有限公司 半导体封装件

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080017431A (ko) * 2006-01-27 2008-02-26 이비덴 가부시키가이샤 프린트 배선판 및 프린트 배선판의 제조 방법
JP5014943B2 (ja) * 2007-10-05 2012-08-29 シャープ株式会社 半導体装置、半導体装置の製造方法、および半導体装置のテスト方法
JP2010093109A (ja) 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
US8022538B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Base package system for integrated circuit package stacking and method of manufacture thereof
US8089148B1 (en) * 2009-08-11 2012-01-03 Amkor Technology, Inc. Circuit board and semiconductor device having the same
JP2011249366A (ja) 2010-05-21 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
KR101744756B1 (ko) * 2010-06-08 2017-06-09 삼성전자 주식회사 반도체 패키지
US9198284B2 (en) 2010-08-06 2015-11-24 Panasonic Intellectual Property Management Co., Ltd. Circuit board and method for manufacturing same
US8716065B2 (en) 2011-09-23 2014-05-06 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and method of manufacture thereof
US8698297B2 (en) * 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
KR20130064477A (ko) * 2011-12-08 2013-06-18 삼성전자주식회사 단층 배선 패턴을 포함하는 인쇄회로기판
US9627306B2 (en) 2012-02-15 2017-04-18 Cypress Semiconductor Corporation Ball grid structure
JP5970348B2 (ja) 2012-11-16 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2015041647A (ja) * 2013-08-20 2015-03-02 船井電機株式会社 半導体パッケージ
US9406531B1 (en) * 2014-03-28 2016-08-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with photoimagable dielectric-defined trace and method of manufacture thereof
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
US9633938B2 (en) 2015-09-25 2017-04-25 Intel Corporation Hybrid pitch package with ultra high density interconnect capability
CN111133569B (zh) * 2017-09-29 2023-09-08 株式会社爱信 电路基板、电路基板的设计方法以及半导体装置
CN110473839A (zh) 2018-05-11 2019-11-19 三星电子株式会社 半导体封装系统
US10991638B2 (en) 2018-05-14 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package system
US11211318B2 (en) 2018-09-28 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bump layout for coplanarity improvement
KR102309349B1 (ko) * 2018-09-28 2021-10-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스의 제조 방법
JP7080852B2 (ja) * 2019-06-25 2022-06-06 キヤノン株式会社 半導体モジュール、電子機器、及びプリント配線板
KR20210108583A (ko) 2020-02-26 2021-09-03 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP7500994B2 (ja) * 2020-02-27 2024-06-18 セイコーエプソン株式会社 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2907127B2 (ja) * 1996-06-25 1999-06-21 日本電気株式会社 マルチチップモジュール
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
JPH11297872A (ja) * 1998-04-13 1999-10-29 Mitsubishi Electric Corp 半導体装置
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
JP3343730B2 (ja) * 1999-08-27 2002-11-11 埼玉日本電気株式会社 実装基板及び電気部品の実装方法
JP2001257289A (ja) 2000-03-10 2001-09-21 Mitsubishi Electric Corp 半導体パッケージ、半導体装置並びに半導体装置の製造方法
JP2002076251A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置
JP3827520B2 (ja) * 2000-11-02 2006-09-27 株式会社ルネサステクノロジ 半導体装置
CN1157790C (zh) * 2000-11-27 2004-07-14 矽品精密工业股份有限公司 芯片堆叠封装结构
JP4587593B2 (ja) * 2001-04-12 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
CN1216423C (zh) 2001-12-26 2005-08-24 矽品精密工业股份有限公司 半导体装置及其制法
JP2003264256A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
JP2004022664A (ja) * 2002-06-13 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置のパッケージおよび検査回路
JP2004140080A (ja) * 2002-10-16 2004-05-13 Canon Inc エリアアレイ型半導体装置
EP1434264A3 (en) 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
JP3811467B2 (ja) * 2003-05-19 2006-08-23 沖電気工業株式会社 半導体パッケージ
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
JP4539396B2 (ja) * 2005-03-28 2010-09-08 ソニー株式会社 半導体装置の実装構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102163579A (zh) * 2010-02-16 2011-08-24 三星电子株式会社 能够减小焊盘与阻焊剂之间高度差的焊盘栅格阵列封装
US9041181B2 (en) 2010-02-16 2015-05-26 Samsung Electronics Co., Ltd. Land grid array package capable of decreasing a height difference between a land and a solder resist
CN102163579B (zh) * 2010-02-16 2015-07-08 三星电子株式会社 能够减小焊盘与阻焊剂之间高度差的焊盘栅格阵列封装
CN102315192A (zh) * 2011-09-20 2012-01-11 三星半导体(中国)研究开发有限公司 半导体封装件

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