KR100810019B1 - 선택가능한 자기-정렬을 갖는 융기된 외인성 베이스를 갖는바이폴라 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

융기된 외인성 베이스와, 상기 외인성 베이스와 에미터(106) 간의 선택 가능한 자기-정렬을 갖는 바이폴라 트랜지스터가 개시된다. 제조 방법은 진성 베이스(18) 상의 폴리실리콘 또는 실리콘의 제1 외인성 베이스층(102)의 미리 결정된 두께를 형성하는 것을 포함할 수도 있다. 다음, 유전체 랜딩 패드(128)는 제1 외인성 베이스층(102) 상에 리소그래피에 의하여 형성된다. 다음, 폴리실리콘 또는 실리콘의 제2 외인성 베이스층(104)은 유전체 랜딩 패드(128)의 정상부에 형성되어, 융기된 외인성 베이스 총 두께를 완성한다. 에미터(106) 개구부는 리소그래피 및 RIE를 사용하여 형성되며, 제2 외인성 베이스층(104)이 에칭되며 유전체 랜딩 패드(128)에서 정지한다. 에미터(106)와 융기된 외인성 베이스 간의 자기-정렬의 정도는 제1 외인성 베이스층(102) 두께, 유전체 랜딩 패드(128) 너비, 및 스페이서 너비를 선택함으로써 달성된다.
외인성 베이스, 랜딩 패드, 에미터, 산화물 섹션

Description

선택가능한 자기-정렬을 갖는 융기된 외인성 베이스를 갖는 바이폴라 트랜지스터 및 그 형성 방법{BIPOLAR TRANSISTOR HAVING RAISED EXTRINSIC BASE WITH SELECTABLE SELF-ALIGNMENT AND METHODS OF FORMING SAME}
본 발명은 일반적으로 바이폴라 트랜지스터에 관한 것으로, 보다 자세하게는 선택가능한 자기-정렬을 갖는 융기된 외인성 베이스를 갖는 바이폴라 트랜지스터와, 상기 트랜지스터의 형성 방법에 관한 것이다.
실리콘-게르마늄(SiGe) 진성 베이스를 갖는 바이폴라 트랜지스터는 고 성능의 혼합 신호 애플리케이션용으로 제조된 집적 회로의 초점이 된다. 이러한 트랜지스터의 에미터로부터 콜렉터로의 통과 시간은 에피택시 성장된 진성 SiGe 베이스의 Ge/Si 비, 도핑 프로파일 및 막 두께를 최적화함으로써 감소된다. SiGe 진성 베이스의 이점을 취하기 위한 제1 개발된 바이폴라 트랜지스터는 실리콘 기판의 주입(implantation)에 의하여 형성된 외인성 베이스(extrinsic base)를 가지고 있었다. 이러한 트랜지스터의 성능은, 외인성 베이스 도판트의 측면 확산으로 유발된 진성 베이스 규정의 상실로 인하여 에미터 치수가 감소될 때, 한계에 도달했다. 보다 높은 전기적 성능을 달성하기 위하여, 트랜지스터는 에피택시 성장된 진성 SiGe 베이스의 정상부 상에 도핑된 폴리실리콘 외인성 베이스층, 즉 융기된 외인성 베이스를 가져야 한다. SiGe 진성 베이스의 정상부 상의 융기된 외인성 베이스를 갖는 트랜지스터는, 지금까지 최고 컷오프 주파수(cutoff frequency, Ft)와 최대 발진 주파수(Fmax)를 나타내었다. B.Jagannathan 외의 "Self-aligned SiGe NPN transistors with 285 GHz fMAX and 207 GHz fT in a manufacturable technology," IEEE Electron Device Letters 23,258 (2002) 및 J.-S. Rieh 외의 "SiGe HBTs with cut-off frequency of 350 GHz," International Electron Device Meeting Technical Digest, 771 (2002)를 참조바란다.
도 1A는 간단한 방법으로 형성된 폴리실리콘 융기된 외인성 베이스(12)를 갖는 종래 기술의 비-자기 정렬된 바이폴라 트랜지스터(10)를 도시한다. 이 경우에서, 에미터(14) 개구부에는 산화물/폴리실리콘 스택을 관통하는 RIE 에칭이 형성되어, 유전체층(예컨대, 산화물) 랜딩 패드(landing pad)(18)에서 정지한다. 랜딩 패드(18)에는, 산화물/폴리실리콘 스택의 적층 이전에 리소그래피 단계로 형성되어 정의된다. 이러한 비-자기 정렬된 트랜지스터의 Fmax는 진성 베이스(20)에서 에미터(14)와 외인성 베이스(12) 사이의 큰 간격에 의하여 유발된 베이스 저항(Rb)에 의하여 제한된다. 도 1A에서 알 수 있는 바와 같이, 이 간격은 유전체 에칭 정지층(또는 랜딩 패드(18))의 잔존부에 의하여 결정되며, 이것은 리소그래피 정렬 허용 오차로 인하여 에미터(14) 주위에서 비-대칭일 수도 있다.
베이스 저항(Rb)을 최소화하고, 높은 Fmax를 달성하기 위하여, 에미터와 외인성 베이스 폴리실리콘은 아주 근접해야 한다. 이러한 구조는, 폴리실리콘 융기된 외인성 베이스(24)와 SiGe 진성 베이스(26)를 갖는 종래 기술의 자기-정렬된 바 이폴라 트랜지스터(22)로서 도 1B에 도시되어 있다. 트랜지스터(22)는 자기-정렬되며, 즉 외인성 베이스(24) 폴리실리콘과 에미터(30) 폴리실리콘 간의 간격은 리소그래피에 의하여라기 보다는 측벽 스페이서(28)에 의하여 결정된다. 융기된 폴리실리콘 외인성 베이스를 갖는 자기-정렬된 바이폴라 트랜지스터를 형성하는 몇 개의 상이한 방법들이 문서화되었다. 미국 특허 번호 5,128,271 및 6,346,453은, 미리 정의된 희생 에미터 위의 외인성 베이스 폴리실리콘이 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)에 의하여 평면화되는 접근법을 설명한다. 이들 접근법들에서, CMP 프로세스의 디싱(dishing) 효과는, 절연된 장치와 네스트(nested) 장치 사이는 물론, 소형 장치와 대형 장치 사이의 외인성 베이스층 두께에서의 현저한 차이를 유발할 수 있다. 미국 특허 번호 5,494,836, 5,506,427 및 5,962,880에 설명된 다른 접근법들에서, 에미터 개구부와, 외인성 베이스 폴리실리콘 아래에 형성된 언더컷(undercut)내에 선택적 에피택시를 사용하여 진성 베이스가 성장된다. 이들 접근법에서, 외인성 베이스의 자기-정렬은 언더컷 내의 에피택시얼 성장으로 획득된다. 진성 베이스와 외인성 베이스 간의 양호한 연결 접촉부(link-up contact)를 보장하기 위한 특별한 기술이 요구된다. 상술된 접근법들 각각은 상당한 처리 및 제조 복잡성을 가진다.
상기의 관점에서, 에미터에 상당히 근접한 융기된 외인성 베이스와 SiGe 진성 베이스를 갖는 향상된 바이폴라 트랜지스터, 및 관련된 기술의 문제점을 가지지 않는 이러한 트랜지스터의 제조 방법에 대한 종래 기술에서의 필요성이 있다.
융기된 외인성 베이스와, 상기 외인성 베이스와 에미터 사이에 선택 가능한 자기-정렬을 갖는 바이폴라 트랜지스터가 개시되어 있다. 제조 방법은 진성 베이스 상에 폴리실리콘 또는 실리콘의 제1 외인성 베이스층의 미리 결정된 두께를 형성하는 것을 포함할 수도 있다. 다음, 상기 제1 외인성 베이스층 상에 리소그래피에 의하여 유전체 랜딩 패드가 형성된다. 다음, 상기 유전체 랜딩 패드의 정상부 상에 폴리실리콘 또는 실리콘의 제2 외인성 베이스층이 형성되어, 융기된 외인성 베이스의 총 두께를 완성한다. 에미터 개구부는 리소그래피 및 RIE를 사용하여 형성되고, 제2 외인성 베이스층이 에칭되어 상기 유전체 랜딩 패드 상에서 정지한다. 제1 외인성 베이스층의 미리 결정된 두께는 진성 베이스로부터 랜딩 패드를 이격시키는데 사용되어, 에미터로의 외인성 베이스의 간격이 제1 외인성 베이스층에 형성된 산화물 섹션에 의하여 결정되도록 한다. 에미터와 융기된 외인성 베이스 간의 자기-정렬의 정도는, 제1 외인성 베이스층 두께, 유전체 랜딩 패드 너비, 및 스페이서 너비를 선택함으로써 달성될 수 있다. 다시 말하면, 제1 외인성 베이스층 두께는 유전체 랜딩 패드의 잔존부 아래의 산화의 측면 범위 또는 실리콘의 습식 에칭을 결정하며, 이후 에미터 에지와 융기된 외인성 베이스 에지 간의 간격을 결정한다. 결과적인 트랜지스터의 베이스 저항 및 성능(즉, Fmax)은, 비-자기-정렬된 트랜지스터의 것과 융기된 외인성 베이스를 갖는 자기-정렬된 트랜지스터의 것 사이의 어디에서도 선택될 수도 있다.
본 발명의 제1 태양은 트랜지스터를 제조하는 방법에 관한 것으로, 상기 방법은, 진성 베이스 위에 있는 제1 외인성 베이스층에 걸쳐 에미터 랜딩 패드를 형성하는 단계; 상기 제1 외인성 베이스층으로의 개구부를 형성하는 단계로서, 상기 개구부는 상기 개구부의 측에 상기 랜딩 패드의 잔존부를 생성하는 것인, 상기 형성 단계; 상기 제1 외인성 베이스층의 일부에 산화물 영역을 형성하도록 산화하는 단계로서, 상기 산화물 영역은 상기 잔존부의 일부 아래에서 연장하는 산화물 섹션을 포함하는 것인, 상기 산화 단계; 상기 개구부 내에 상기 산화물 영역을 제거하고, 상기 산화물 섹션을 남겨두는 단계; 및 상기 개구부에 형성된 에미터와 상기 제1 외인성 베이스층 사이의 간격을 결정하기 위하여 상기 산화물 섹션을 사용하는 단계를 구비한다.
본 발명의 제2 태양은, 진성 베이스로부터 이격된 에미터 랜딩 패드의 잔존부를 구비하는 트랜지스터에 관한 것이다.
본 발명의 제3 태양은, 에미터; 제1 외인성 베이스층; 상기 제1 외인성 베이스층에 전기적으로 접속된 제2 외인성 베이스층; 상기 에미터에 인접한 상기 제1 외인성 베이스층의 산화물 섹션; 및 상기 제1 및 제2 외인성 베이스층 각각을 서로 분리시키는, 상기 에미터에 인접한 에미터 랜딩 패드의 잔존부를 구비하는 트랜지스터에 관한 것이다.
본 발명의 제4 태양은, 에미터 랜딩 패드의 잔존부를 통하여 진성 베이스로 연장하는 에미터; 및 외인성 베이스층에서의 산화물 섹션으로서, 상기 산화물 섹션은 상기 잔존부의 일부 아래에서 연장하며, 상기 산화물 섹션의 너비는 베이스 저항의 크기를 결정하는 것인, 상기 산화물 섹션을 구비하는 트랜지스터에 관한 것이다.
본 발명의 제5 태양은, 에미터 랜딩 패드가 진성 베이스로부터 이격되도록 에미터 랜딩 패드를 외인성 베이스에 삽입(embedding)하는 단계; 상기 에미터 랜딩 패드의 잔존부를 남겨두고 상기 에미터 랜딩 패드를 관통하는 개구부를 형성하는 단계; 상기 잔존부 아래에 산화물 섹션을 형성하는 단계; 및 상기 에미터가 상기 진성 베이스로 연장하도록 상기 개구부에 에미터를 형성하는 단계를 포함하는 트랜지스터의 제조 방법에 관한 것이다.
본 발명의 상기 및 다른 특징들은 본 발명의 실시예의 다음의 더욱 상세한 설명으로부터 명백해질 것이다.
도 1A는 종래 기술의 비-자기 정렬된 트랜지스터를 도시한다.
도 1B는 종래 기술의 완전 자기-정렬된 트랜지스터를 도시한다.
도 2는 본 발명에 따라 형성된 융기된 외인성 베이스를 포함하는 트랜지스터를 도시한다.
도 3A 내지 도 3I는 도 2의 트랜지스터를 형성하기 위한 프로세스를 도시한다.
도 4A 내지 도 4D는 도 4D에 도시된 바와 같은 다른 실시예의 트랜지스터를 형성하기 위하여 도 3A 내지 도 3I에 도시된 프로세스의 다른 프로세스의 단계들을 도시한다.
도 5A 내지 도 5E는 도 5E에 도시된 바와 같은 다른 실시예의 트랜지스터를 형성하기 위하여 도 3A 내지 도 3I에 도시된 프로세스의 다른 프로세스의 단계들을 도시한다.
도 6A 내지 도 6B는 본 발명의 선택 가능한 자기-정렬 특징의 이점을 도시한 다.
본 발명의 실시예를, 동일한 지시 번호가 동일한 요소들을 나타내는 다음의 도면들을 참조하여 상세히 설명한다.
도 2를 참조하여, 제1 외인성 베이스층(102)과 제2 외인성 베이스층(104)을 포함하는 융기된 외인성 베이스(101), 에미터(106) 및 진성 베이스(108)를 갖는 트랜지스터(100)(이하, "트랜지스터(100)")가 도시되어 있다. 본 발명에 따르면, 제1 외인성 베이스층(102)의 두께가 가변화될 수 있어서, 에미터(106)와 외인성 베이스(101) 사이의 자기-정렬을, 비-자기 정렬된 것과 자기-정렬된 것 사이의 어떤 곳에 있도록 선택한다. 즉, 트랜지스터(100)는, 다음의 설명, 특히 도 6A ~ 도 6B에 관련하여 더욱 설명될 것인 통상의 비-자기 정렬된 기술에 의하여 주로 생성됨에도 불구하고, 비-자기 정렬, 자기-정렬 또는 이들 사이의 어느 것으로 간주될 수도 있도록, 선택적으로 구성될 수도 있다.
제2 외인성 베이스층(104)(이하, "제2 층"(104))이 제1 외인성 베이스층(102)(이하, "제1 층"(102))의 정상부에 위치되며, 전기적으로 제1 외인성 베이스층에 접속되어 있다. 제1 및 제2 외인성 베이스층들(102, 104)이 에미터(106)로부터 공통 에지로 수평으로 중첩하는 방식으로 연장할 수도 있다. 제1 층(102)은 제1 도핑 농도를 가지고, 제2 층(104)은 제2 도핑 농도를 가진다. 일 실시예에서, 제2 층(104) 폴리실리콘(또는 실리콘)의 제2 도핑 농도는 제1 층(102) 폴리실리콘(또는 실리콘)의 제1 도핑 농도와 상이하다. 또는, 도핑 농도는 동일할 수도 있으 나, 상이한 도핑 농도를 가지는 것은 장치 성능을 향상시킨다. 제1 층(102) 및 에미터(106) 아래에는 진성 베이스(108)가 도시되어 있다. 트랜지스터(100)는 또한, 제1 층(102)에 의하여 진성 베이스(108)로부터 이격된(즉, 진성 베이스로부터 올라가 있는) 랜딩 패드(128)의 잔존부(143)를 포함한다. 에미터(106)는 잔존부(143)를 통해서 진성 베이스(108)까지 연장한다. 제1 층(102)은 잔존부(143)의 일부 아래에, 즉 잔존부(143)의 일부보다 하부에 그리고 상기 잔존부의 일부에 또는 그 하에, 그리고 에미터(106)에 인접하여 위치된 산화물 섹션(52)을 포함한다. 잔존부(143)는 에미터(106)에 인접하여 제1 및 제2 외인성 베이스층(102, 104) 각각을 서로 분리시킨다. 산화물 섹션(52)의 크기(너비)는 트랜지스터(100)의 자기-정렬의 양을 결정한다. 특히, 산화물 섹션(52)의 크기는 에미터(106)와 외인성 베이스(101) 간의 거리 또는 공간을 결정하며, 따라서 베이스 저항(Rb)을 결정하는 데 중요하다. 트랜지스터(100)는 또한 에미터(106)와 제2 층(104) 사이에 스페이서(110)와 산화물 영역(144)을 포함한다.
도 3A 내지 도 3I를 참조하여, 트랜지스터(100)(도 2)를 형성하는 프로세스의 제1 실시예를 설명한다. 도 3A를 참조하여, 예컨대 결정 실리콘의 기판(120)이 예비적으로 설치된다. 기판(120)은 콜렉터 영역(122)과, 콜렉터 영역(122)으로의 접촉부를 제공하기 위한 콜렉터 리치스루(reachthrough) 영역(121)을 갖는다. 기판(120)은 또한, 예컨대 동시성의 에피택시 프로세스 또는 후속 주입에 의하여 그 내에 형성된 진성 베이스(108)를 포함한다. 도 3A에 도시된 다른 구조는, 종래 방식으로 생성되는 요구되는 트렌치 유전체, 얕은 트렌치 유전체, 서브-콜렉터 및 콜 렉터 임플란트를 포함한다. 이들 구조는 독창적 프로세스에 관련된 것이 아니므로, 더 이상 설명하지 않는다.
도 3B는, 결국 제1 층(102)(도 2)을 형성할 것인 제1 폴리실리콘층(124)을 적층하는 단계를 포함하는 프로세스의 초기 단계들을 도시한다. 제1 폴리실리콘층(124)은 바람직하게는 도핑된 폴리실리콘으로서 적층되나, 폴리실리콘은 하나 걸러 적층된 후, 임의의 공지된 방식으로 도핑될 수도 있다. 제1 폴리실리콘층(124)은, 이하에 명백해지는 바와 같이, 결과적인 트랜지스터의 자기-정렬의 양을 결정하는 미리 결정된 두께로 적층된다. 다음, 제1 유전체층(126)이 적층된다. 제1 유전체층(126)은 임의의 현재 공지된 또는 후에 개발된 실리콘 다이옥사이드, 실리콘 니트라이트 등과 같은 유전체 재료로 제조될 수도 있다. 각 층(124, 126)은 적어도 진성 베이스(108) 위에 적층된다. 도 3B는 또한 리소그래피를 사용하여 제1 유전체층(126)으로부터 랜딩 패드(128)를 형성하는 초기 단계를 도시한다. 특히, 포토레지스트(130)가 적층되고, 노출되어 현상될 수도 있다. 다음, 에칭은 포토레지스트(130)의 외부의 제1 유전체층(126)을 제거하여 도 3C에 도시된 바와 같은 랜딩 패드(128)를 남기도록 처리될 수도 있다. 상기 처리의 결과로서, 랜딩 패드(128)는 진성 베이스(108)로부터 이격된다(혹은 융기된다).
도 3C는 제2 폴리실리콘층(132)과 제2 유전체층(134)을 적층하는 것을 도시하고 있다. 제2 폴리실리콘층(132)은 결국, 제1 층(102)(도 2)과 함께, 전체 외인성 베이스(101)(도 2)의 두께를 형성하는 제2 층(104)(도 2)을 형성할 것이다. 제2 폴리실리콘층(132)은 바람직하게는 도핑된 폴리실리콘으로서 적층되나, 폴리실리 콘은 하나 걸러 적층된 후, 임의의 공지된 방식으로 도핑될 수도 있다. 상술된 바와 같이, 제1 폴리실리콘층(124) 및 제2 폴리실리콘층(132)은 동일할 수도 있거나 상이할 수도 있다. 일 실시예에서, 제1 폴리실리콘층(124)은 제2 폴리실리콘층(132)보다 더 많은 도판트를 포함하여, 장치 성능을 향상시키도록 한다. 제2 폴리실리콘층(132)의 설치는 랜딩 패드(128)가 폴리실리콘층들(124, 132), 즉 외인성 베이스(101)에 삽입되도록 한다. 유전체층(134)은 현재 임의의 공지되거나 후에 개발된 실리콘 옥사이드, 실리콘 니트라이드 등과 같은 유전체 재료로 제조될 수도 있다.
도 3D에 도시된 바와 같이, 포토레지스트(136)가 적층되고, 노출되어 현상되어 마스크 개구부(138)를 포함한다. 도 3E는 리소그래피를 사용하여, 즉 포토레지스트(136)와 에칭을 사용하여 개구부(140)를 형성하는 것을 도시한다. 개구부(140)는 제2 유전체층(134)과 제2 폴리실리콘층(132)을 관통하여 연장하여, 랜딩 패드(128)에서 정지한다. 개구부(140)는 랜딩 패드(128)보다 작다. 도 3F는, 진성 베이스(108) 위에 제1 폴리실리콘층(124)을 노출하는 패드 개구부(142)를 형성하기 위하여, 개구부(140)에서 랜딩 패드(128)의 노출된 부분을 관통하는 또다른 에칭을 도시한다. 에칭은 제1 폴리실리콘층(124)에 대한 습식 에칭 또는 선택적 RIE의 형태로 행해질 수도 있다. 에칭은 제1 폴리실리콘층(124)과 제2 폴리실리콘층(132)에 의하여 둘러싸인 랜딩 패드의 잔존부(143)는 남겨둔다.
도 3G는 노출된 폴리실리콘 영역을 산화물로 변환시키기 위하여 개구부(140) 내의 등방성 산화 단계를 도시한다. 특히, 산화는, 개구부(140)의 측에 산화물 영 역(144)과, 제1 폴리실리콘층(124)의 일부에 산화물 영역(146)을 형성한다. 산화물 영역(144)은 제2 유전체층(134)과, 랜딩 패드의 잔존부(143) 사이에서 연장한다. 산화물 영역(146)은 패드 개구부(142)의 너비로 연장하고, 랜딩 패드의 잔존부(143)의 일부 아래에, 즉 잔존부(143)보다 하부에 그리고 잔존부(143)로 혹은 잔존부(143) 밑에서 연장한다. 산화는, 개구부(140)에 최종적으로 제공될 것인 에미터(106)(도 2)와, 제1 층(102) 폴리실리콘과의 접촉을 산화물 영역(146)이 방지하는 것을 보증하는 데 충분하다. 산화물 영역(146)의 두께 및 너비는 제1 폴리실리콘(124)의 미리 결정된 두께로 결정된다. 일 실시예에서, 산화는 고압 산화로서 제공되나, 산화는 다른 형태의 산화 프로세스(들)에 의하여 제공될 수도 있다.
도 3H에 도시된 바와 같이, 다음 단계는 임의의 현재 공지된 또는 이후에 개발된 방식, 예컨대 실리콘 니트라이드의 적층 및 에치 백으로 개구부(140)의 측에 스페이서(110)를 형성하는 것을 포함하며, 상기 에칭은 산화물 영역(146)에서 정지한다. 스페이서(110)는 개구부(140)의 크기를 좁게 만든다. 도 3I를 참조하여, 산화물 영역(146)은 개구부(140) 내에서 제거되어 산화물 섹션(152)을 남긴다. 제거는, 예컨대 습식 에칭으로 행해질 수도 있다. 다음, 에미터 폴리실리콘(150)이 적층되고, 산화물 섹션(152)은 외인성 베이스(101)(즉, 제1 층(102))와 에미터(106) 간의 간격을 결정하는 데 사용된다. 도 3I는 또한 트랜지스터(100)(도 2)의 완료를 위한 또다른 단계들 후의 구조를 도시한다. 도 3I에 도시된 후속 처리는 단지 예시적인 것이고, 에미터(106)를 형성하기 위하여, 또는 그렇지 않으면 트랜지스터(100)(도 2)를 완성하기 위하여 다른 처리가 제공될 수도 있다는 것이 인식 되어야 한다.
도 4A 내지 도 4D를 참조하여, 상기 프로세스의 단계들의 일부에 대한 다른 실시예를 도시한다. 도 4A에 도시된 하나의 다른 단계는, 진성 베이스(108)의 형성 후 제1 층(102)을 형성하는 다른 방식을 포함한다. 특히, 도핑된 SiGe 진성 베이스(108)의 에피택시얼 성장 동안, 게르마늄(Ge)은, 에피택시얼 성장이 도핑된 제1 층(125)을 미리 결정된 두께로 계속하여 형성하도록 중지될 수도 있다. 이 경우에서, 제1 층(125)은 SiGe 진성 베이스(108) 위의 도핑된 결정 실리콘으로서, 그리고 다른 장소에서는 도핑된 폴리실리콘으로서 성장한다. 이러한 다른 단계의 이점은, 제1 층(125)은, 에피택시얼 SiGe 성장이 일어나는 동일한 챔버에서 형성될 수도 있다는 것이다. 그 결과는, 제1 층(102)과 진성 베이스(108) 사이의 계면이 향상된다는 것이다. 이러한 다른 단계의 또다른 이점은, 진성 베이스(108) 위의 그리고 얕은 절연 트렌치(123) 사이의 제1 층(102)의 결정 실리콘은 도 2의 트랜지스터 구조에서 제1 폴리실리콘층(124)(도 3B 내지 도 3I)보다 낮은 저항을 가져, 장치 성능을 향상시킨다는 것이다. 이전과 같이, 제1 층(102)은 제1 도판트 농도를 포함할 수도 있으며, 제2 층(104)은 제2 도판트 농도를 포함할 수도 있다. 제1 및 제2 도판트 농도는 동일하거나 상이할 수도 있다. 일 실시예에서, 제1 층(102)은 제2 층(104)보다 더 많은 도판트를 포함한다. 상이한 도판트 농도를 가지는 것은 장치 성능을 향상시키도록 한다. 도 4A는 또한 융기된 랜딩 패드의 후속 형성, 제2 폴리실리콘층(132)과 제2 유전체층(134)의 적층, 및 에미터 개구부(140)의 형성을 행하여 랜딩 패드의 잔존부(143)를 형성하는 것을 도시한다.
도 4A는 또한, 도 4B에 도시된 바와 같이, 스페이서(110)가 등방성 산화(141) 이전에 생성될 수도 있는 또다른 단계를 도시한다. 스페이서(110)는 개구부(140)를 좁게 만든다. 이 경우에서, 산화는 개구부(140)의 측벽 상에 발생하지 않고, 단지 산화물 영역(146)이 제1 층(102)에 형성된다. 산화물 영역(146)은 개구부(140)의 너비로, 또한 랜딩 패드의 잔존부(143)의 일부 아래에서, 즉 잔존부(143)보다 하부에 및 이 잔존부로 혹은 그 아래에서 연장한다.
도 4C는 습식 에칭에 의하여 개구부 내에서 제거되어 산화물 섹션(152)을 남긴 산화물 영역(146)을 도시한다. 다음, 이전와 같이, 에미터 폴리실리콘(150)이 적층되고, 산화물 섹션(152)은 외인성 베이스(101)(즉, 제1 층(102))와 에미터(106) 간의 간격을 결정한다. 도 4C는 또한 도 4D에 도시된 바와 같은 트랜지스터(200)의 완료를 위한 다른 단계들 후의 구조를 도시한다. 도 4C 및 도 4D에 도시된 후속 처리는 단지 예시적이며, 에미터(106)를 형성하기 위하여 또는 그렇지 않으면 트랜지스터(200)를 완성하기 위하여 다른 처리가 제공될 수도 있다는 것을 인식해야 한다.
도 5A 내지 도 5E를 참조하여, 상기 프로세스의 단계들 중 일부에 대한 또다른 실시예를 도시한다. 도 5A는 리소그래피를 사용하여, 즉 포토레지스트(미도시)와 에칭을 사용하여 개구부(140)를 형성하는 것을 도시한다. 일 실시예에서, 개구부(140)는 제2 유전체층(134), 제2 폴리실리콘층(132) 및 랜딩 패드를 관통하여 연장하여 잔존부(143)를 형성하고, 제1 폴리실리콘층(124)에서 정지한다. 도 5A는 또한 스페이서(111)의 형성을 도시한다. 스페이서(111)는 후술하는 바와 같이 개 구부(140) 내의 제1 층(124)의 제거 동안 제2 층(132)의 측벽을 보호한다.
도 5B는 진성 베이스(108) 위의 제1 폴리실리콘층(124)을 관통하는 다른 에칭을 도시한다. 에칭은 제1 폴리실리콘층(124)을 관통하여 진성 베이스(108)에서 정지하는 습식 에칭 또는 선택적 RIE의 형태로 일어날 수도 있다. 도 5B는 또한 제1 층(124)의 에칭 동안 단지 제2 층(132)을 보호하도록 동작하는 스페이서(111)(도 5A)의 제거 후의 구조를 도시한다. 에칭은 제1 폴리실리콘층(124)과 제2 폴리실리콘층(132)으로 둘러싸인 랜딩 패드의 잔존부(143)를 남겨 둔다.
도 5C는 적어도 개구부(140) 내에 산화물의 제3 유전체층(180)의 적층을 도시한다. 제3 유전체층(180)은 개구부(140) 내에 산화물 영역(146)을 형성한다. 또한, 도 5C는 임의의 현재 공지된 또는 이후에 개발된 방식, 예컨대 실리콘 니트라이드의 적층 및 에치 백으로 개구부(140)의 측에 스페이서(110)를 형성하는 것을 도시한다. 제3 유전체층(180)의 미리 결정된 두께와 스페이서(110)의 너비와의 조합은, 후술하는 바와 같이, 결과적인 트랜지스터에 의하여 나타난 자기-정렬의 양을 선택적으로 결정한다.
도 5D는 산화물 섹션(152)이 개구부(140) 내에서 제거되어 산화물 섹션(152)을 형성하는 것을 도시한다. 산화물 섹션(152)은 잔존부(143) 아래에, 그러나 바로 밑이 아니게 형성된다. 제거는, 예컨대 습식 에칭에 의하여 행해질 수도 있다. 다음, 에미터 폴리실리콘(150)이 적층되고, 산화물 섹션(152)은 외인성 베이스(101)(즉, 제1 층(102)) 및 에미터(106) 간의 간격을 결정한다. 도 5D는 또한 트랜지스터(300)(도 5E)의 완성을 향한 다른 단계들 후의 구조를 도시한다. 도 5D에 도시된 후속 처리는 단지 예시적인 것이며, 에미터(106)를 형성하기 위하여 또는 그렇지 않으면 트랜지스터(300)를 완성하기 위하여 다른 처리가 제공될 수도 있다는 것을 인식해야 한다(도 5E).
도 6A 내지 도 6B는, 미리 결정된 두께(제1 폴리실리콘층(124), 제1 층(125) 또는 유전체층(180)과 스페이서(110)의 조합의)가 이제 설명되는 바와 같이 결과적인 트랜지스터에 의하여 나타내는 자기-정렬의 양을 선택하기 위하여 어떻게 가변될 수 있는지를 도시한다. 도 6A 및 도 6B에서 각각 100A, 100B로 나타낸 2개의 트랜지스터들은 도 2의 실시예의 것이나, 다음의 논의는 어떤 실시예에도 적용 가능하다는 것이 인식되어야 한다. 자기-정렬의 양은, 비-정렬된 트랜지스터(10)(도 1A)의 성능과 융기된 외인성 베이스를 갖는 완전 자기-정렬된 트랜지스터(22)(도 1B)의 성능 사이의 어느 곳의 성능(베이스 저항을 통하여)을 선택할 수 있도록 한다. 도 6A는 산화물 섹션(152A)이 비교적 협하도록 보다 얇은 미리 결정된 두께를 도시하며, 도 6B는 산화물 섹션(152B)이 비교적 넓도록 보다 두꺼운 미리 결정된 두께를 도시한다. 각 도면은 또한 각각 개념적인 베이스 전류 흐름선(190A, 190B)을 포함한다. 도 6A 및 도 6B 각각에 도시된 바와 같이, 전류는 에미터(106)를 통하여 들어가, 진성 베이스(108)를 통과하여 흐르고, 외인성 베이스(101)(즉, 층들(102, 104))로의 산화물 섹션(152A 또는 152B)의 외부 한계를 가로질러, 마지막으로 실리사이드 섹션(300)으로 나아간다.
베이스 전류가 선 190A로 도시된 바와 같이 도 6A에서 제1 층(102)을 통과하여 개념적으로 흐르나, 전류는, 산화물 섹션(152A)이 끝나는 곳이므로 랜딩 패드의 잔존부(143)를 가로질러야 한다. 이러한 방식으로, 트랜지스터(100A)는, 협한 산화물 섹션(152A)이 에미터(106)와 외인성 베이스(101) 간의 간격을 결정하나, 랜딩 패드의 잔존부(143)가 여전히 전류 흐름, 즉 실제 간격에 영향을 미친다는 점에서, "의사-자기 정렬(quasi-self aligned)"이다. 미리 결정된 두께에 의하여 결정된 바와 같은 산화물 섹션(152A)의 크기(너비)가 간격을 결정하므로, 크기는 또한, 이 구조와 연관된 트랜지스터 저항의 일부를 결정한다. 특히, 산화물 섹션(152A)의 너비는, 전류가 외인성 베이스층(102, 104)을 통하여 통과할 때 가로질러야 하는 진성 베이스(108) 내의 전류 경로 길이를 결정한다. 진성 베이스(108)에서의 보다 짧은 전류 경로, 및 잔존부(143)의 보다 짧은 길이는 베이스 저항을 보다 낮게 하고, 성능을 보다 양호하게 한다. 그 결과, 도 6A의 트랜지스터(100A)는 종래 기술의 비-자기 정렬된 트랜지스터(10)(도 1A)보다 양호한 성능 및 보다 낮은 베이스 저항을 나타내나, 완전 자기-정렬된 트랜지스터(22)(도 1B)의 성능과 보다 낮은 베이스 저항과 동일하지 않다. 그러나, 도 6B에 도시된 선 190B으로 도시된 바와 같이, 산화물 섹션(152B)은, 전류가 잔존부(143)의 어디도 가로지를 필요가 없도록, 미리 결정된 두께를 증가시킴으로써 충분한 크기로 만들 수도 있다. 즉, 전류가 도 6B에서 제1 층(102)를 통하여 통과할 때, 전류는 랜딩 패드의 잔존부(143)를 경험하지 않고, 직접 외인성 베이스층들(102, 104)을 통과하여 실리사이드 섹션(300)으로 간다. 이러한 방식으로, 트랜지스터(100B)는, 산화물 섹션(152B)(랜딩 패드의 잔존부(143)는 아님)만이 에미터(106)와 외인성 베이스(예컨대, 도시된 바와 같은 층(102)) 간의 실제 간격, 따라서 이 구조와 연관된 트랜지스터 저항의 부분을 결정한다는 점에서 완전 자기 정렬이다. 다시 말하면, 산화물 섹션(152B)은 전류가 잔존부(143)를 가로질러야 하는 것을 방지하는 데 충분한 두께를 갖는다. 그 결과, 도 6B의 트랜지스터(100B)는 트랜지스터(10)(도 1A)와 트랜지스터(100A)(도 6A)보다 양호한 성능 및 보다 낮은 베이스 저항을 나타낸다.
상술된 본 발명은 산화물 섹션(52, 152A, 152B)의 크기를 선택함으로써 트랜지스터의 자기-정렬의 양을 유저가 선택하도록 하는 메카니즘을 제공한다. 그러나, 산화물 섹션의 크기의 결정은, 폴리실리콘(도 3A 내지 도 3I) 또는 실리콘(도 4A 내지 도 4E)이 산화되는 이들 실시예들과 관련된 성능과 제조 복잡성 간의 이해의 균형을 맞추는 것을 나타낸다는 것을 인식해야 한다. 보다 구체적으로는, 보다 큰 산화물 섹션(152B)(도 6B)이 보다 많은 혹은 완전한 자기-정렬과, 대응하는 성능 이점을 제공하는 반면, 보다 두꺼운 산화물 섹션의 제조는, a) 산화물 섹션(152)이 제1 층(102)에 의하여 에미터(106)로의 접촉부를 완전하게 절단하고, b) 산화물 섹션(152)이 잔존부(143)의 아래(잔존부 보다 하부에 및 잔존부로 또는 잔존부 밑에)에서 충분한 거리로 연장하는 데 충분히 넓다는 것을 보장하기 위하여 보다 많은 산화가 제공되어야 하므로, 폴리실리콘 또는 실리콘(도 3A 내지 도 3I 및 도 4A 내지 도 4E 실시예들)의 산화의 관점에서 더욱 어렵다. 다음, 산화량의 제어의 문제점은 요구되는 향상된 성능의 양에 관하여 균형을 이루어야 한다. 또한, 산화물 섹션(152)의 균일한 너비를 달성하기 위하여, 도 6B에 도시된 바와 같이, 에미터(106)가, 다른 제조에서 중요시 하는 스페이서(110)의 일부를 언더컷(undercut)하는 것이 필수적일 수도 있다. 그러나, 상기 관점은, 자기-정렬이 제3 유전체층(180)의 두께와 스페이서(110)(도 5C)의 너비에 의하여 더욱 용이하게 제어되므로, 도 5A 내지 도 5E 실시예에 관해서 나타나 있지 않다.
본 발명이 상기 개요를 나타낸 특정 실시예와 함께 설명되었으나, 많은 변경, 수정 및 변형이 당업자에게 명백할 것이라는 것은 자명하다. 따라서, 상기에 나타난 본 발명의 실시예는 예시적이나 제한적이지 않고자 함이다. 다음의 청구항에서 정의되는 바와 같이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경이 행해질 수도 있다. 예컨대, 다른 프로세스를 제공함으로써 트랜지스터들(100, 200, 300)을 달성할 수도 있을 것이다. 예컨대, 산화물 섹션(152)을 형성한 후, 그 위에 구조(들)를 형성할 수도 있을 것이다.
본 발명은 반도체 장치 분야, 보다 자세하게는 바이폴라 트랜지스터를 구비하는 장치에서 유용하다.

Claims (18)

  1. 진성 베이스(108)로부터 이격된 에미터(106) 랜딩 패드(128)의 잔존부(143)를 구비하며, 상기 잔존부(143)는 외인성 베이스층에 의하여 상기 진성 베이스(108)로부터 이격되며, 상기 외인성 베이스층은 상기 에미터(106)와 외인성 베이스 간의 거리를 결정하는 산화물 섹션(152)을 포함하고, 상기 산화물 섹션(152)의 너비는 베이스 저항의 크기를 결정하는 것인 트랜지스터.
  2. 삭제
  3. 에미터(106);
    제1 외인성 베이스층(102);
    상기 제1 외인성 베이스층(102)에 전기적으로 접속된 제2 외인성 베이스층(104);
    상기 제1 외인성 베이스층(102)에서의 상기 에미터(106)에 인접한 산화물 섹션(152); 및
    상기 제1 및 제2 외인성 베이스층(102, 104) 각각을 서로 분리시키는, 에미터(106)에 인접한 에미터(106) 랜딩 패드(128)의 잔존부(143)
    를 구비하는 트랜지스터.
  4. 제 3 항에 있어서, 상기 외인성 베이스는 상기 제1 외인성 베이스층(102)과 상기 제2 외인성 베이스층(104)을 포함하고, 상기 제1 외인성 베이스층(102)은 상기 제2 외인성 베이스층(104)과는 상이한 농도로 도핑되는 것인, 트랜지스터.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서, 상기 산화물 섹션(152)은 상기 제1 외인성 베이스층(102) 내에 위치되는 것인, 트랜지스터.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서, 상기 제1 외인성 베이스층(102)은 도핑된 실리콘을 포함하는 제1 영역을 포함하고, 도핑된 폴리실리콘을 포함하는 제2 영역을 포함하며, 상기 산화물 섹션(152)은 상기 제1 영역에 있는 것인, 트랜지스터.
  7. 제 3 항에 있어서, 상기 산화물 섹션(152) 위에 위치된 에미터(106) 랜딩 패드(128)의 잔존부(143)를 더 구비하는 트랜지스터.
  8. 제 3 항에 있어서, 상기 산화물 섹션(152)의 너비는 베이스 저항의 크기를 결정하는 것인, 트랜지스터.
  9. 제 8 항에 있어서, 상기 산화물 섹션(152)의 상기 너비는, 전류가 상기 외인성 베이스를 통과하여 지나갈 때 가로질러야 하는 상기 잔존부(143)의 길이를 결정하는 것인, 트랜지스터.
  10. 제 9 항에 있어서, 상기 산화물 섹션(152)의 두께는 상기 전류가 상기 잔존부(143)를 가로질러야 하는 것을 방지하도록 결정되는 것인 트랜지스터.
  11. 제 3 항에 있어서, 상기 에미터(106)는 스페이서의 일부 밑에서 연장하는 것인, 트랜지스터.
  12. 제 3 항에 있어서, 상기 제1 및 상기 제2 외인성 베이스층은 수평으로 중첩되는 방식으로 상기 에미터(106)로부터 공통 에지로 연장하는 것인, 트랜지스터.
  13. 에미터(106) 랜딩 패드(128)의 잔존부(143)를 통과하여 진성 베이스(108)로 연장하는 에미터(106); 및
    외인성 베이스층에서의 산화물 섹션(152)으로서, 상기 산화물 섹션은 상기 잔존부(143)의 일부 아래에서 연장하는 것인, 상기 산화물 섹션(152)
    을 구비하며,
    상기 산화물 섹션(152)의 너비는 베이스 저항의 크기를 결정하는 것인, 트랜지스터.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서, 상기 산화물 섹션(152)의 두께는, 전류가 외인성 베이스를 통과하여 지나갈 때 가로질러야 하는 상기 잔존부(143)의 길이를 결정하는 것인, 트랜지스터.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 외인성 베이스는 제1 층과 제2 층을 포함하고, 상기 산화물 섹션(152)은 상기 제1 층 내에 위치되며, 상기 제1 층은 도핑된 실리콘을 포함하는 제1 영역과 도핑된 폴리실리콘을 포함하는 제2 영역을 포함하는 것인, 트랜지스터.
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