JPH08236538A - バイポーラ・トランジスタ及びその形成方法 - Google Patents
バイポーラ・トランジスタ及びその形成方法Info
- Publication number
- JPH08236538A JPH08236538A JP8013224A JP1322496A JPH08236538A JP H08236538 A JPH08236538 A JP H08236538A JP 8013224 A JP8013224 A JP 8013224A JP 1322496 A JP1322496 A JP 1322496A JP H08236538 A JPH08236538 A JP H08236538A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- base region
- dielectric layer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000007943 implant Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 239000005368 silicate glass Substances 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 5
- 239000005388 borosilicate glass Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
Abstract
(57)【要約】
【課題】 低抵抗値ベース・コンタクトを有するバイポ
ーラ・トランジスタ。 【解決手段】 バイポーラ・トランジスタ（１００）及
びその製造方法である。拡散ソース誘電体層（１１８）
が半導体基板（１０１）上に堆積される。その後、エミ
ッタ窓（１１６）が拡散ソース誘電体層（１１８）を介
してエッチングされる。外因性ベース領域（１１０）が
拡散ソース誘電体層（１１８）から拡散される。真性ベ
ース領域（１０８）がその後インプラントされる。その
後、ベース−エミッタ間スペーサ（１２０）、続いてエ
ミッタ電極（１２４）及びエミッタ領域（１２６）が形
成される。外因性ベース領域（１１０）はエミッタに自
己整合され、外因性ベース・インプラントの及び外因性
ベース・インプラント側面拡散の整合許容差をなくす。
ーラ・トランジスタ。 【解決手段】 バイポーラ・トランジスタ（１００）及
びその製造方法である。拡散ソース誘電体層（１１８）
が半導体基板（１０１）上に堆積される。その後、エミ
ッタ窓（１１６）が拡散ソース誘電体層（１１８）を介
してエッチングされる。外因性ベース領域（１１０）が
拡散ソース誘電体層（１１８）から拡散される。真性ベ
ース領域（１０８）がその後インプラントされる。その
後、ベース−エミッタ間スペーサ（１２０）、続いてエ
ミッタ電極（１２４）及びエミッタ領域（１２６）が形
成される。外因性ベース領域（１１０）はエミッタに自
己整合され、外因性ベース・インプラントの及び外因性
ベース・インプラント側面拡散の整合許容差をなくす。
Description
【０００１】
【産業上の利用分野】本発明は半導体構造及びプロセス
に関連し、更に詳細には、バイポーラ・トランジスタに
関連する。
に関連し、更に詳細には、バイポーラ・トランジスタに
関連する。
【０００２】
【従来の技術及びその課題】バイポーラ・トランジスタ
（以下ＢＪＴ）は一般的に、半導体装置の特に高速動作
で駆動電流の大きい用途に用いられる。単一（single）
ポリシリコンＢＪＴ１０を図１Ａおよび図１Ｂに示す。
ＢＪＴ１０のエリアは、電界酸化物１２で隔離される。
コレクタ１４は一つの導電型の軽くドープされたエピタ
キシャル層であり、ベース領域は別の導電型でドープさ
れた領域１６及び１８で形成される。ドープされた領域
１６を真性ベース領域と呼び、領域１８を外因性ベース
領域と呼ぶ。外因性ベース領域１８はベース領域に接続
する領域を提供する。エミッタ領域２２はコレクタと同
じ導電型でドープされた領域であり、真性ベース領域１
６内に位置する。ドープされたポリシリコン層がエミッ
タ電極２４に伴う。エミッタ誘電体層２６はエミッタ電
極２４をベース領域１６および１８から隔離する。外因
性ベース領域１８およびエミッタ電極２４のどちらも抵
抗値を減らすためケイ化される。このため、外因性ベー
ス領域１８上にケイ化コンタクト３０がある。単一ポリ
シリコンＢＪＴはダブル・ポリシリコンＢＪＴより複雑
なプロセスが少なく製造することができる。しかし、典
型的に、これらはベース抵抗値が高く、ダブル・ポリシ
リコンＢＪＴ上の外因性容量が増加するという欠点があ
る。
（以下ＢＪＴ）は一般的に、半導体装置の特に高速動作
で駆動電流の大きい用途に用いられる。単一（single）
ポリシリコンＢＪＴ１０を図１Ａおよび図１Ｂに示す。
ＢＪＴ１０のエリアは、電界酸化物１２で隔離される。
コレクタ１４は一つの導電型の軽くドープされたエピタ
キシャル層であり、ベース領域は別の導電型でドープさ
れた領域１６及び１８で形成される。ドープされた領域
１６を真性ベース領域と呼び、領域１８を外因性ベース
領域と呼ぶ。外因性ベース領域１８はベース領域に接続
する領域を提供する。エミッタ領域２２はコレクタと同
じ導電型でドープされた領域であり、真性ベース領域１
６内に位置する。ドープされたポリシリコン層がエミッ
タ電極２４に伴う。エミッタ誘電体層２６はエミッタ電
極２４をベース領域１６および１８から隔離する。外因
性ベース領域１８およびエミッタ電極２４のどちらも抵
抗値を減らすためケイ化される。このため、外因性ベー
ス領域１８上にケイ化コンタクト３０がある。単一ポリ
シリコンＢＪＴはダブル・ポリシリコンＢＪＴより複雑
なプロセスが少なく製造することができる。しかし、典
型的に、これらはベース抵抗値が高く、ダブル・ポリシ
リコンＢＪＴ上の外因性容量が増加するという欠点があ
る。
【０００３】図１のＢＪＴは、典型的に、シリコン活性
領域上にスクリーン酸化物を形成し、ベース領域をイン
プラントすることによって形成される。その後、スクリ
ーン酸化物を厚くしエミッタ誘電体層２６を形成する。
次に、エミッタ誘電体層２６に開口部をエッチングす
る。接合容量を減少させるため、より厚いエミッタ誘電
体が望ましい。しかし、ベースがエミッタ・パターニン
グより前にインプラントされるため、厚いエミッタ誘電
体が用いられる場合、エミッタ誘電体のエッチングはデ
バイス・パラメータを変えるオーバーエッチになり得
る。次にエミッタ電極２４及びエミッタ領域２２が形成
される。エミッタ電極２４は２つの整合許容差でパター
ニングされる。整合許容差はエミッタ電極のエミッタへ
の整合、外因性ベース・インプラントの側面拡散、及び
外因性ベース・インプラントの整合許容差を考慮する必
要がある。従って、図１に示すように、エミッタ電極２
４はエミッタ誘電体層２６上に０．５μｍ以上伸長し得
る。その後、外因性ベース領域１８はインプラントさ
れ、拡散され、実質的にケイ化される。しかし、ベース
・リンク・アップ距離３２はベース抵抗値を決定する。
ベース・リンク・アップ距離３２はエミッタ電極２４の
大きさによって決定される。上述のように、エミッタ電
極２４の大きさは必要な整合許容差の量によって決定さ
れる。これにより、低抵抗値のための両面ベース・コン
タクト３０が必要となり、最小デバイス領域は制限さ
れ、ベース・コンタクトをケイ化するときの接合隅（ju
nction coner）の突抜け現象（punch through ）をさけ
るために、より深い外因性ベース領域１８が必要とな
る。さらにＦｍａｘ（単一電流利得周波数）も減少し、
高電流動作は制限され、低インピーダンス増幅器の増幅
ノイズは増加する。従って、上記の問題を解決するＢＪ
Ｔが必要とされている。
領域上にスクリーン酸化物を形成し、ベース領域をイン
プラントすることによって形成される。その後、スクリ
ーン酸化物を厚くしエミッタ誘電体層２６を形成する。
次に、エミッタ誘電体層２６に開口部をエッチングす
る。接合容量を減少させるため、より厚いエミッタ誘電
体が望ましい。しかし、ベースがエミッタ・パターニン
グより前にインプラントされるため、厚いエミッタ誘電
体が用いられる場合、エミッタ誘電体のエッチングはデ
バイス・パラメータを変えるオーバーエッチになり得
る。次にエミッタ電極２４及びエミッタ領域２２が形成
される。エミッタ電極２４は２つの整合許容差でパター
ニングされる。整合許容差はエミッタ電極のエミッタへ
の整合、外因性ベース・インプラントの側面拡散、及び
外因性ベース・インプラントの整合許容差を考慮する必
要がある。従って、図１に示すように、エミッタ電極２
４はエミッタ誘電体層２６上に０．５μｍ以上伸長し得
る。その後、外因性ベース領域１８はインプラントさ
れ、拡散され、実質的にケイ化される。しかし、ベース
・リンク・アップ距離３２はベース抵抗値を決定する。
ベース・リンク・アップ距離３２はエミッタ電極２４の
大きさによって決定される。上述のように、エミッタ電
極２４の大きさは必要な整合許容差の量によって決定さ
れる。これにより、低抵抗値のための両面ベース・コン
タクト３０が必要となり、最小デバイス領域は制限さ
れ、ベース・コンタクトをケイ化するときの接合隅（ju
nction coner）の突抜け現象（punch through ）をさけ
るために、より深い外因性ベース領域１８が必要とな
る。さらにＦｍａｘ（単一電流利得周波数）も減少し、
高電流動作は制限され、低インピーダンス増幅器の増幅
ノイズは増加する。従って、上記の問題を解決するＢＪ
Ｔが必要とされている。
【０００４】
【課題を達成するための手段及び作用】バイポーラ・ト
ランジスタおよびその形成方法を開示する。拡散ソース
誘電体層が半導体基板上に堆積される。その後、拡散ソ
ース誘電体層を介してエミッタ窓がエッチングされる。
外因性ベース領域が拡散ソース誘電体層から拡散され
る。その後、真性ベース領域がエミッタ窓にインプラン
トされる。その後、ベース−エミッタ間スペーサにつづ
いてエミッタ電極及びエミッタ領域が形成される。外因
性ベース領域は、エミッタに自己整合され、外因性ベー
ス・インプラント側面拡散の及び外因性ベース・インプ
ラントの整合許容差が排除される。
ランジスタおよびその形成方法を開示する。拡散ソース
誘電体層が半導体基板上に堆積される。その後、拡散ソ
ース誘電体層を介してエミッタ窓がエッチングされる。
外因性ベース領域が拡散ソース誘電体層から拡散され
る。その後、真性ベース領域がエミッタ窓にインプラン
トされる。その後、ベース−エミッタ間スペーサにつづ
いてエミッタ電極及びエミッタ領域が形成される。外因
性ベース領域は、エミッタに自己整合され、外因性ベー
ス・インプラント側面拡散の及び外因性ベース・インプ
ラントの整合許容差が排除される。
【０００５】本発明の利点の一つは、減少したベース抵
抗値を有するバイポーラ・トランジスタを形成する方法
を提供することである。
抗値を有するバイポーラ・トランジスタを形成する方法
を提供することである。
【０００６】本発明の更なる利点は、デバイス領域エリ
アをより小さくできるバイポーラ・トランジスタを形成
する方法を提供することである。
アをより小さくできるバイポーラ・トランジスタを形成
する方法を提供することである。
【０００７】本発明の別の更なる利点は、外因性ベース
領域をより浅くできるバイポーラ・トランジスタを形成
する方法を提供することである。
領域をより浅くできるバイポーラ・トランジスタを形成
する方法を提供することである。
【０００８】これらの利点及び他の利点は、明細書及び
添付の図面を参照すれば当業者には明らかである。
添付の図面を参照すれば当業者には明らかである。
【０００９】
【実施例】本発明はＢｉＣＭＯＳプロセスを用いて形成
された単一ポリシリコン・バイポーラ・トランジスタ
（ＢＪＴ）に関して説明する。本発明はバイポーラ・プ
ロセス及びその装置と同様に他のＢｉＣＭＯＳプロセス
及び装置にも適用し得ることは当業者には明らかであろ
う。
された単一ポリシリコン・バイポーラ・トランジスタ
（ＢＪＴ）に関して説明する。本発明はバイポーラ・プ
ロセス及びその装置と同様に他のＢｉＣＭＯＳプロセス
及び装置にも適用し得ることは当業者には明らかであろ
う。
【００１０】本発明に従ったＢＪＴ１００を図２に示
す。電界絶縁領域１０４はＢＪＴ１００を他の装置（図
示せず）、例えばＭＯＳトランジスタ、ダイオード、及
びレジスタなどから隔離する。領域１０２はコレクタ領
域である。多くの適したコレクタ領域がこの分野では周
知である。例えば、コレクタ領域１０２は、１９９０年
９月１８日に登録されテキサス・インスツルメンツ・イ
ンコーポレーティッドに譲渡された米国特許番号第４，
９５８，２１３号に記載されたような埋め込みコレクタ
及び軽くドープされたエピタキシャル層から成り得る。
す。電界絶縁領域１０４はＢＪＴ１００を他の装置（図
示せず）、例えばＭＯＳトランジスタ、ダイオード、及
びレジスタなどから隔離する。領域１０２はコレクタ領
域である。多くの適したコレクタ領域がこの分野では周
知である。例えば、コレクタ領域１０２は、１９９０年
９月１８日に登録されテキサス・インスツルメンツ・イ
ンコーポレーティッドに譲渡された米国特許番号第４，
９５８，２１３号に記載されたような埋め込みコレクタ
及び軽くドープされたエピタキシャル層から成り得る。
【００１１】ベース領域１０６は真性ベース領域１０８
及び外因性ベース領域１１０から成る。真性ベース領域
１０８はエミッタ領域がその中に位置する領域である。
外因性ベース領域１１０はベース領域への接続を提供す
る。外因性ベース領域１１０はエミッタに自己整合され
る。エミッタ領域の端と外因性ベース領域１１０の端の
間の真性ベース領域１０８の部分をベース・リンクアッ
プ領域１１２と呼ぶ。従来技術の設計ではベース・リン
クアップ領域はＢＪＴ１００よりずっと長かった。従来
技術ではベース・リンクアップ領域の長さがベース抵抗
値を決定する。真性ベース領域及び外因性ベース領域
（１０８及び１１０）は同じ導電型を有する。例えば、
コレクタ領域１０２がｎ型である場合、ベース領域１０
８及び１１０はｐ型である。逆にコレクタ領域１０２が
ｐ型である場合、ベース領域１０８及び１１０はｎ型で
ある。
及び外因性ベース領域１１０から成る。真性ベース領域
１０８はエミッタ領域がその中に位置する領域である。
外因性ベース領域１１０はベース領域への接続を提供す
る。外因性ベース領域１１０はエミッタに自己整合され
る。エミッタ領域の端と外因性ベース領域１１０の端の
間の真性ベース領域１０８の部分をベース・リンクアッ
プ領域１１２と呼ぶ。従来技術の設計ではベース・リン
クアップ領域はＢＪＴ１００よりずっと長かった。従来
技術ではベース・リンクアップ領域の長さがベース抵抗
値を決定する。真性ベース領域及び外因性ベース領域
（１０８及び１１０）は同じ導電型を有する。例えば、
コレクタ領域１０２がｎ型である場合、ベース領域１０
８及び１１０はｐ型である。逆にコレクタ領域１０２が
ｐ型である場合、ベース領域１０８及び１１０はｎ型で
ある。
【００１２】ベース・リンクアップ領域１１２が狭く外
因性ベース領域が低抵抗値領域であるため、ベース領域
１０６へのコンタクトは、図２に示すように、真性ベー
ス領域１０８の片面上にのみ成される必要がある。片面
コンタクト１１４はより小さなエリアしか必要としない
ため、より小さなデバイスが可能となる。もちろん、従
来の両面コンタクトも使用できる。
因性ベース領域が低抵抗値領域であるため、ベース領域
１０６へのコンタクトは、図２に示すように、真性ベー
ス領域１０８の片面上にのみ成される必要がある。片面
コンタクト１１４はより小さなエリアしか必要としない
ため、より小さなデバイスが可能となる。もちろん、従
来の両面コンタクトも使用できる。
【００１３】拡散ソース誘電体層１１８はエミッタ電極
及び外因性ベース領域１１０との間に位置する。層１１
８は誘電体材料を含み、ｎ型及び／又はｐ型ドーパント
のドーパント・ソースとして機能することが可能であ
り、シリコンに関して選択的にエッチングされ得る。こ
れは従来の半導体プロセスにも対応する。例として、ホ
ウケイ酸ガラス（ＢＳＧ）及びリンケイ酸ガラス（ＰＳ
Ｇ）などのケイ酸ガラスがある。上記の基準が満たされ
る限り、拡散ソース誘電体層１１８は酸化／シリコン・
ゲルマニウム積層又はシリコン・ケイ化／ＢＳＧ積層な
どの材料の複数の層からもなり得る。
及び外因性ベース領域１１０との間に位置する。層１１
８は誘電体材料を含み、ｎ型及び／又はｐ型ドーパント
のドーパント・ソースとして機能することが可能であ
り、シリコンに関して選択的にエッチングされ得る。こ
れは従来の半導体プロセスにも対応する。例として、ホ
ウケイ酸ガラス（ＢＳＧ）及びリンケイ酸ガラス（ＰＳ
Ｇ）などのケイ酸ガラスがある。上記の基準が満たされ
る限り、拡散ソース誘電体層１１８は酸化／シリコン・
ゲルマニウム積層又はシリコン・ケイ化／ＢＳＧ積層な
どの材料の複数の層からもなり得る。
【００１４】ベース−エミッタ間スペーサ１２０はエミ
ッタ領域１２６の端部と真性ベース領域１０８の端部と
の間にスペースを提供する。更に、ベース−エミッタ間
スペーサ１２０と拡散ソース誘電体層１１８との組合わ
せは、エミッタ電極１２４を外因性ベース領域１１０か
ら隔離する。エミッタ電極１２４はドープされたポリシ
リコンから成り、エミッタ領域１２６のドーパント・ソ
ースであることが好ましい。エミッタ電極１２４は抵抗
値を減らすためケイ化されることが好ましい。
ッタ領域１２６の端部と真性ベース領域１０８の端部と
の間にスペースを提供する。更に、ベース−エミッタ間
スペーサ１２０と拡散ソース誘電体層１１８との組合わ
せは、エミッタ電極１２４を外因性ベース領域１１０か
ら隔離する。エミッタ電極１２４はドープされたポリシ
リコンから成り、エミッタ領域１２６のドーパント・ソ
ースであることが好ましい。エミッタ電極１２４は抵抗
値を減らすためケイ化されることが好ましい。
【００１５】図３はコレクタ領域１０２及び電界絶縁領
域１０４を形成した後の半導体基板１０１を示す。コレ
クタ領域１０２は、従来技術で周知であるように、埋め
込み層、エピタキシャル層及び深いＮ＋コレクタ・シン
クから成り得る。図３の構造における本発明に従ったＢ
ＪＴ１００の形成をこれから述べる。
域１０４を形成した後の半導体基板１０１を示す。コレ
クタ領域１０２は、従来技術で周知であるように、埋め
込み層、エピタキシャル層及び深いＮ＋コレクタ・シン
クから成り得る。図３の構造における本発明に従ったＢ
ＪＴ１００の形成をこれから述べる。
【００１６】図４は半導体基板１０１の表面上に堆積さ
れた拡散ソース誘電体層１１８を示す。上述のように、
層１１８は半導体基板１０１への拡散のためのｎ型又は
ｐ型ドーパントの制御可能なドーパント・ソースを提供
できる誘電体材料を含む。層１１８は、更に、拡散ソー
ス誘電体層１１８のエッチングの間、半導体基板１０１
が破損しないように、シリコンに関して選択的にエッチ
ングされることが可能である。これに加えてベース領域
１０８がまだインプラントされていないため、層１１８
は所望の厚さであり得る。例えば、層１１８はＢＳＧ又
はＰＳＧのようなケイ酸ガラスから成り、約４０００オ
ングストローム又はそれ以上の厚さを有し得る。その
後、層１１８はパターニングされエッチングされて、エ
ミッタ窓１１６を露出する。エッチングは半導体基板１
０１表面が破損しないように、シリコンに高度に選択的
であることが好ましい。
れた拡散ソース誘電体層１１８を示す。上述のように、
層１１８は半導体基板１０１への拡散のためのｎ型又は
ｐ型ドーパントの制御可能なドーパント・ソースを提供
できる誘電体材料を含む。層１１８は、更に、拡散ソー
ス誘電体層１１８のエッチングの間、半導体基板１０１
が破損しないように、シリコンに関して選択的にエッチ
ングされることが可能である。これに加えてベース領域
１０８がまだインプラントされていないため、層１１８
は所望の厚さであり得る。例えば、層１１８はＢＳＧ又
はＰＳＧのようなケイ酸ガラスから成り、約４０００オ
ングストローム又はそれ以上の厚さを有し得る。その
後、層１１８はパターニングされエッチングされて、エ
ミッタ窓１１６を露出する。エッチングは半導体基板１
０１表面が破損しないように、シリコンに高度に選択的
であることが好ましい。
【００１７】次に、エミッタ窓１１６内にスクリーン酸
化物１３０が形成され、外因性ベース領域１１０が拡散
ソース誘電体層１１８から拡散される。スクリーン酸化
物１３０は約１００オングストロームの厚さに熱成長さ
れることが好ましい。スクリーン酸化物１３０の成長の
間、拡散ソース誘電体層１１８から半導体基板１０１へ
ドーパントが拡散し、外因性ベース領域１１０を形成す
る。これを図５に示す。外因性ベース領域１１０は、エ
ミッタ誘電体としても機能する拡散ソース誘電体層１１
８から拡散されるため、外因性ベース領域１１０はエミ
ッタに自己整合される。これにより整合許容差が不要に
なり、ＢＪＴ１００に必要なエリアがより小さくて済
む。
化物１３０が形成され、外因性ベース領域１１０が拡散
ソース誘電体層１１８から拡散される。スクリーン酸化
物１３０は約１００オングストロームの厚さに熱成長さ
れることが好ましい。スクリーン酸化物１３０の成長の
間、拡散ソース誘電体層１１８から半導体基板１０１へ
ドーパントが拡散し、外因性ベース領域１１０を形成す
る。これを図５に示す。外因性ベース領域１１０は、エ
ミッタ誘電体としても機能する拡散ソース誘電体層１１
８から拡散されるため、外因性ベース領域１１０はエミ
ッタに自己整合される。これにより整合許容差が不要に
なり、ＢＪＴ１００に必要なエリアがより小さくて済
む。
【００１８】図６において、真性ベース領域１０８はス
クリーン酸化物１３０を介してインプラントされる。そ
の後、ベース−エミッタ間スペーサ１２０はその後形成
されるエミッタ領域の端部を真性ベース領域端部からス
ペースをおくよう形成される。ベース−エミッタ間スペ
ーサ１２０は、例えば、二酸化シリコンから成り得る。
その後、ポリシリコン層１３２は約２５００オングスト
ロームの厚さに堆積される。ポリシリコン層１３２はそ
の場で（in-situ ）ドープされるか堆積後にインプラン
ト・ドープされ得る。最後に、図７に示すように、ポリ
シリコン層１３２は拡散ソース誘電体層１１８と共にパ
ターニングされ、エッチングされて、エミッタ電極１２
４を形成する。拡散ソース誘電体層１１８の拡散に用い
るエッチングは外因性ベース領域１１０を破損しないよ
うにシリコンに高度に選択的である。エミッタ領域１２
６は、ポリシリコン・エッチングの前か後に第２のポリ
シリコン層／エミッタ電極から拡散される。
クリーン酸化物１３０を介してインプラントされる。そ
の後、ベース−エミッタ間スペーサ１２０はその後形成
されるエミッタ領域の端部を真性ベース領域端部からス
ペースをおくよう形成される。ベース−エミッタ間スペ
ーサ１２０は、例えば、二酸化シリコンから成り得る。
その後、ポリシリコン層１３２は約２５００オングスト
ロームの厚さに堆積される。ポリシリコン層１３２はそ
の場で（in-situ ）ドープされるか堆積後にインプラン
ト・ドープされ得る。最後に、図７に示すように、ポリ
シリコン層１３２は拡散ソース誘電体層１１８と共にパ
ターニングされ、エッチングされて、エミッタ電極１２
４を形成する。拡散ソース誘電体層１１８の拡散に用い
るエッチングは外因性ベース領域１１０を破損しないよ
うにシリコンに高度に選択的である。エミッタ領域１２
６は、ポリシリコン・エッチングの前か後に第２のポリ
シリコン層／エミッタ電極から拡散される。
【００１９】外因性ベース領域１１０がエミッタに自己
整合されるため、いくつかの整合ファクターが不要とな
り、デバイス・エリアがより小さくなる。エミッタ電極
１２４は、エミッタ電極１２４からエミッタ領域１２２
への１つの整合許容差のみの最少オーバーラップを有す
る。最少オーバーラップは約０．２μｍであり得る。自
己整合された低抵抗値の外因性ベース領域があるため、
図８ａ−ｄに示すように、ベース領域１０６への片面コ
ンタクトが可能になる。これにより、デバイスエリアが
さらに減少する。もちろん、望ましければ両面コンタク
トを用いることもできる。図８ａはデバイスの短い側に
単一ベースコンタクト１５０を有するＢＪＴ１００の一
例のレイアウトを示す。エミッタ電極１２４を通って伸
びるベース領域１１０は、装置を囲む露出されたベース
領域上にケイ化・ストリップ１１４を形成する。図８ｂ
は装置の長い側に複数のベース・コンタクト１５０を有
するＢＪＴの別の例のレイアウトを示す。この実施例に
おいて、ベース領域１１０はベース・コンタクト１５０
が形成される側にのみエミッタ電極１２４を通って伸び
る。図８ｃは外因性ベース領域１１０が片側にエミッタ
電極１２４を通って伸びることのみを除けば図８ａと同
様であり、図８ｄは外因性ベース領域１１０が両側にエ
ミッタ電極１２４を通って伸び、装置を囲むケイ化物を
形成することを除けば図８ｂと同様である。
整合されるため、いくつかの整合ファクターが不要とな
り、デバイス・エリアがより小さくなる。エミッタ電極
１２４は、エミッタ電極１２４からエミッタ領域１２２
への１つの整合許容差のみの最少オーバーラップを有す
る。最少オーバーラップは約０．２μｍであり得る。自
己整合された低抵抗値の外因性ベース領域があるため、
図８ａ−ｄに示すように、ベース領域１０６への片面コ
ンタクトが可能になる。これにより、デバイスエリアが
さらに減少する。もちろん、望ましければ両面コンタク
トを用いることもできる。図８ａはデバイスの短い側に
単一ベースコンタクト１５０を有するＢＪＴ１００の一
例のレイアウトを示す。エミッタ電極１２４を通って伸
びるベース領域１１０は、装置を囲む露出されたベース
領域上にケイ化・ストリップ１１４を形成する。図８ｂ
は装置の長い側に複数のベース・コンタクト１５０を有
するＢＪＴの別の例のレイアウトを示す。この実施例に
おいて、ベース領域１１０はベース・コンタクト１５０
が形成される側にのみエミッタ電極１２４を通って伸び
る。図８ｃは外因性ベース領域１１０が片側にエミッタ
電極１２４を通って伸びることのみを除けば図８ａと同
様であり、図８ｄは外因性ベース領域１１０が両側にエ
ミッタ電極１２４を通って伸び、装置を囲むケイ化物を
形成することを除けば図８ｂと同様である。
【００２０】最後に、外因性ベース領域１１０及びエミ
ッタ電極１２４の露出された部分は、従来の方法にした
がってケイ化されることが好ましい。例えば、チタンや
コバルトなどの耐火性金属層が半導体基板１０１表面上
にスパッタ堆積を用いて堆積され得る。その後、窒素含
有雰囲気中で高速熱アニール又は電気炉アニールを用い
ることを含む自己整合されたケイ化又は“サリサイド”
プロセスがなされる。ケイ化物は耐火性金属層とシリコ
ンの反応によって形成される。シリコンがない場合、耐
火性金属は窒素雰囲気と反応し窒化チタン（ＴｉＮ）を
形成する。未反応チタン（図示せず）の幾つかはこれら
の表面上に残り得る。耐火性金属とポリシリコン・エミ
ッタ電極１２４の反応はケイ化層１４２を形成し、耐火
性金属と外因性ベース領域１１０の反応はケイ化ベース
・コンタクト１１４を形成する。最後に、ＴｉＮ層及び
任意の未反応チタンはメガソニック（又はＨ2 Ｏ2 ：Ｈ
2Ｏ2 ）エッチングなどの選択的エッチングを用いるこ
とによって除去される。
ッタ電極１２４の露出された部分は、従来の方法にした
がってケイ化されることが好ましい。例えば、チタンや
コバルトなどの耐火性金属層が半導体基板１０１表面上
にスパッタ堆積を用いて堆積され得る。その後、窒素含
有雰囲気中で高速熱アニール又は電気炉アニールを用い
ることを含む自己整合されたケイ化又は“サリサイド”
プロセスがなされる。ケイ化物は耐火性金属層とシリコ
ンの反応によって形成される。シリコンがない場合、耐
火性金属は窒素雰囲気と反応し窒化チタン（ＴｉＮ）を
形成する。未反応チタン（図示せず）の幾つかはこれら
の表面上に残り得る。耐火性金属とポリシリコン・エミ
ッタ電極１２４の反応はケイ化層１４２を形成し、耐火
性金属と外因性ベース領域１１０の反応はケイ化ベース
・コンタクト１１４を形成する。最後に、ＴｉＮ層及び
任意の未反応チタンはメガソニック（又はＨ2 Ｏ2 ：Ｈ
2Ｏ2 ）エッチングなどの選択的エッチングを用いるこ
とによって除去される。
【００２１】自己整合された外因性ベース領域拡散は、
接合隅のケイ化物突抜け現象を防ぐ。従来の設計におい
て、接合隅のケイ化物突抜け現象を避けるためには十分
な側面拡散を提供するよう外因性ベース領域が充分深く
拡散される必要があった。しかし、ＢＪＴ１００では、
自己整合された外因性ベース領域がケイ化コンタクト１
１４への十分な側面スペースを有するためより深い領域
は不要となる。従って、外因性ベース領域は側面拡散に
関係なく、所望の浅さでよい。例えば約２０００オング
ストロームの深さで良い。
接合隅のケイ化物突抜け現象を防ぐ。従来の設計におい
て、接合隅のケイ化物突抜け現象を避けるためには十分
な側面拡散を提供するよう外因性ベース領域が充分深く
拡散される必要があった。しかし、ＢＪＴ１００では、
自己整合された外因性ベース領域がケイ化コンタクト１
１４への十分な側面スペースを有するためより深い領域
は不要となる。従って、外因性ベース領域は側面拡散に
関係なく、所望の浅さでよい。例えば約２０００オング
ストロームの深さで良い。
【００２２】本発明は説明用の実施例を参照して説明さ
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら説明用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すればこの技術の分野の習熟者にとって明白で
ある。したがって、添付の特許請求の範囲はあらゆるこ
れらの変形及び組合せを包含することを意図する。
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら説明用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すればこの技術の分野の習熟者にとって明白で
ある。したがって、添付の特許請求の範囲はあらゆるこ
れらの変形及び組合せを包含することを意図する。
【００２３】以上の説明の関して更に次の項を開示す
る。 （１） バイポーラ・トランジスタの形成方法であっ
て、コレクタ領域を形成し、前記コレクタ領域上に拡散
ソース誘電体層を堆積し、前記拡散ソース誘電体層にエ
ミッタ窓をエッチングし、前記拡散ソース誘電体層から
前記コレクタ領域に外因性ベース領域を拡散し、前記エ
ミッタ窓を介して前記コレクタ領域に真性ベース領域を
インプラントし、前記エミッタ窓にエミッタ電極を、前
記真性ベース領域にエミッタ領域を形成する工程を含む
バイポーラ・トランジスタの形成方法。
る。 （１） バイポーラ・トランジスタの形成方法であっ
て、コレクタ領域を形成し、前記コレクタ領域上に拡散
ソース誘電体層を堆積し、前記拡散ソース誘電体層にエ
ミッタ窓をエッチングし、前記拡散ソース誘電体層から
前記コレクタ領域に外因性ベース領域を拡散し、前記エ
ミッタ窓を介して前記コレクタ領域に真性ベース領域を
インプラントし、前記エミッタ窓にエミッタ電極を、前
記真性ベース領域にエミッタ領域を形成する工程を含む
バイポーラ・トランジスタの形成方法。
【００２４】（２） 第１項に記載の方法において、前
記拡散ソース誘電体層はケイ酸ガスから成る方法。
記拡散ソース誘電体層はケイ酸ガスから成る方法。
【００２５】（３） 第１項に記載の方法において、前
記拡散ソース誘電体層はケイ酸ガラス層上の窒化シリコ
ン層から成る方法。
記拡散ソース誘電体層はケイ酸ガラス層上の窒化シリコ
ン層から成る方法。
【００２６】（４） 第１項に記載の方法において、前
記拡散ソース誘電体層はシリコン・ゲルマニウム層上の
酸化物層から成る方法。
記拡散ソース誘電体層はシリコン・ゲルマニウム層上の
酸化物層から成る方法。
【００２７】（５） 第１項に記載の方法において、前
記外因性ベース領域を拡散する工程は、前記エミッタ窓
にスクリーン酸化物層を形成する工程を含み、前記真性
ベース領域は前記スクリーン酸化物を介してインプラン
トされることを含む方法。
記外因性ベース領域を拡散する工程は、前記エミッタ窓
にスクリーン酸化物層を形成する工程を含み、前記真性
ベース領域は前記スクリーン酸化物を介してインプラン
トされることを含む方法。
【００２８】（６） 第１項に記載の方法において、更
に、前記エミッタ電極をケイ化し、前記外因性ベース領
域上にケイ化コンタクトを形成する工程を含む方法。
に、前記エミッタ電極をケイ化し、前記外因性ベース領
域上にケイ化コンタクトを形成する工程を含む方法。
【００２９】（７） 第６項に記載の方法において、前
記ケイ化コンタクトは前記真性ベース領域の片側にのみ
形成されることを含む方法。
記ケイ化コンタクトは前記真性ベース領域の片側にのみ
形成されることを含む方法。
【００３０】（８） 単一ポリシリコン・バイポーラ・
トランジスタの形成方法であって、半導体基板にコレク
タ領域を形成し、前記コレクタ領域上に拡散ソース誘電
体層を堆積し、前記拡散ソース誘電体層にエミッタ窓を
エッチングし、前記エミッタ窓にスクリーン酸化物層を
形成し、前記拡散ソース誘電体層から外因性ベース領域
を拡散し、前記スクリーン酸化物層を介して真性ベース
領域をインプラントし、前記エミッタ窓にベース−エミ
ッタ間スペーサを形成し、前記エミッタ窓にエミッタ電
極を、前記真性ベース領域にエミッタ領域を形成し、前
記外因性ベース領域は前記エミッタ領域に自己整合され
る工程を含む単一ポリシリコン・バイポーラ・トランジ
スタの形成方法。
トランジスタの形成方法であって、半導体基板にコレク
タ領域を形成し、前記コレクタ領域上に拡散ソース誘電
体層を堆積し、前記拡散ソース誘電体層にエミッタ窓を
エッチングし、前記エミッタ窓にスクリーン酸化物層を
形成し、前記拡散ソース誘電体層から外因性ベース領域
を拡散し、前記スクリーン酸化物層を介して真性ベース
領域をインプラントし、前記エミッタ窓にベース−エミ
ッタ間スペーサを形成し、前記エミッタ窓にエミッタ電
極を、前記真性ベース領域にエミッタ領域を形成し、前
記外因性ベース領域は前記エミッタ領域に自己整合され
る工程を含む単一ポリシリコン・バイポーラ・トランジ
スタの形成方法。
【００３１】（９） 第８項に記載の方法において、前
記エミッタ電極は０．５ミクロンより短い長さで前記拡
散ソース誘電体層の少なくとも片側に伸びる方法。
記エミッタ電極は０．５ミクロンより短い長さで前記拡
散ソース誘電体層の少なくとも片側に伸びる方法。
【００３２】（１０） 第８項に記載の方法において、
前記拡散ソース誘電体層はケイ酸ガラス層から成る方
法。
前記拡散ソース誘電体層はケイ酸ガラス層から成る方
法。
【００３３】（１１） 第８項に記載の方法において、
前記拡散ソース誘電体層はケイ酸ガラス層上の窒化シリ
コン層から成る方法。
前記拡散ソース誘電体層はケイ酸ガラス層上の窒化シリ
コン層から成る方法。
【００３４】（１２） 第８項に記載の方法において、
前記拡散ソース誘電体層はシリコン・ゲルマニウム層上
の酸化物層から成る方法。
前記拡散ソース誘電体層はシリコン・ゲルマニウム層上
の酸化物層から成る方法。
【００３５】（１３） 第８項に記載の方法において、
更に、前記エミッタ電極をケイ化し、前記外因性ベース
領域上のケイ化コンタクトを形成する工程を含む方法。
更に、前記エミッタ電極をケイ化し、前記外因性ベース
領域上のケイ化コンタクトを形成する工程を含む方法。
【００３６】（１４） 第１３項に記載の方法におい
て、前記ケイ化コンタクトは前記真性ベース領域の片側
にのみ形成される方法。
て、前記ケイ化コンタクトは前記真性ベース領域の片側
にのみ形成される方法。
【００３７】（１５）単一ポリシリコン・バイポーラ・
トランジスタであって、コレクタ領域と、前記コレクタ
領域内の真性ベース領域と、前記真性ベース領域内のエ
ミッタ領域と、前記エミッタ領域に自己整合された外因
性ベース領域とを有する単一ポリシリコン・バイポーラ
・トランジスタ。
トランジスタであって、コレクタ領域と、前記コレクタ
領域内の真性ベース領域と、前記真性ベース領域内のエ
ミッタ領域と、前記エミッタ領域に自己整合された外因
性ベース領域とを有する単一ポリシリコン・バイポーラ
・トランジスタ。
【００３８】（１６） 第１５項に記載の単一ポリシリ
コン・バイポーラ・トランジスタであって、更に、真性
ベース領域の片側のみの前記外因性ベース領域上にケイ
化コンタクトを有する単一ポリシリコン・バイポーラ・
トランジスタ。
コン・バイポーラ・トランジスタであって、更に、真性
ベース領域の片側のみの前記外因性ベース領域上にケイ
化コンタクトを有する単一ポリシリコン・バイポーラ・
トランジスタ。
【００３９】（１７） 第１５項に記載の単一ポリシリ
コン・バイポーラ・トランジスタであって、更に、前記
外因性ベース領域からエミッタ電極の間にケイ酸ガラス
誘電体層を有する単一ポリシリコン・バイポーラ・トラ
ンジスタ。
コン・バイポーラ・トランジスタであって、更に、前記
外因性ベース領域からエミッタ電極の間にケイ酸ガラス
誘電体層を有する単一ポリシリコン・バイポーラ・トラ
ンジスタ。
【００４０】（１８） 第１７項に記載の単一ポリシリ
コン・バイポーラ・トランジスタであって、前記エミッ
タ電極は前記ケイ酸ガラス誘電体層の少なくとも片側に
０．５ミクロン以下伸びている単一ポリシリコン・バイ
ポーラ・トランジスタ。
コン・バイポーラ・トランジスタであって、前記エミッ
タ電極は前記ケイ酸ガラス誘電体層の少なくとも片側に
０．５ミクロン以下伸びている単一ポリシリコン・バイ
ポーラ・トランジスタ。
【００４１】（１９） 第１５項に記載の単一ポリシリ
コン・バイポーラ・トランジスタであって、前記外因性
ベース領域は３０００ ／以下の深さを有する単一ポリ
シリコン・バイポーラ・トランジスタ。
コン・バイポーラ・トランジスタであって、前記外因性
ベース領域は３０００ ／以下の深さを有する単一ポリ
シリコン・バイポーラ・トランジスタ。
【００４２】（２０） バイポーラ・トランジスタ１０
０及びその製造方法である。拡散ソース誘電体層１１８
が半導体基板１０１上に堆積される。その後、エミッタ
窓１１６が拡散ソース誘電体層１１８を介してエッチン
グされる。外因性ベース領域１１０が拡散ソース誘電体
層１１８から拡散される。真性ベース領域１０８がその
後インプラントされる。その後、ベース−エミッタ間ス
ペーサ１２０、続いてエミッタ電極１２４及びエミッタ
領域１２６が形成される。外因性ベース領域１１０はエ
ミッタに自己整合され、外因性ベース・インプラントの
及び外因性ベース・インプラント側面拡散の整合許容差
をなくす。
０及びその製造方法である。拡散ソース誘電体層１１８
が半導体基板１０１上に堆積される。その後、エミッタ
窓１１６が拡散ソース誘電体層１１８を介してエッチン
グされる。外因性ベース領域１１０が拡散ソース誘電体
層１１８から拡散される。真性ベース領域１０８がその
後インプラントされる。その後、ベース−エミッタ間ス
ペーサ１２０、続いてエミッタ電極１２４及びエミッタ
領域１２６が形成される。外因性ベース領域１１０はエ
ミッタに自己整合され、外因性ベース・インプラントの
及び外因性ベース・インプラント側面拡散の整合許容差
をなくす。
【図１】ａは先行技術のＢＪＴの断面図。ｂは先行技術
のＢＪＴのレイアウト図。
のＢＪＴのレイアウト図。
【図２】本発明に従ったＢＪＴの断面図。
【図３】図２のＢＪＴの製造工程の断面図。
【図４】図２のＢＪＴの製造工程の断面図。
【図５】図２のＢＪＴの製造工程の断面図。
【図６】図２のＢＪＴの製造工程の断面図。
【図７】図２のＢＪＴの製造工程の断面図。
【図８】図２のＢＪＴの実施例のレイアウト図。
１８ 外因性ベース領域 ２２ エミッタ領域 ２４ エミッタ電極 ２６ エミッタ誘電体層 ３０ 両面ベースコンタクト ３２ ベース・リンク・アップ距離 １００ ＢＪＴ １０１ 半導体基板 １０２ コレクタ領域 １０４ 電界絶縁領域 １０６ ベース領域 １０８ 真性ベース領域 １１０ 外因性ベース領域 １１２ ベース・リンクアップ領域 １１４ 片面コンタクト １１６ エミッタ窓 １１８ 拡散ソース誘電体層 １２０ ベース−エミッタ間スペーサ １２４ エミッタ電極 １２６ エミッタ領域 １３０ スクリーン酸化物 １３２ ポリシリコン層 １４２ ケイ化層 １５０ 単一ベースコンタクト
Claims (2)
- 【請求項１】バイポーラ・トランジスタの形成方法であ
って、 コレクタ領域を形成し、 前記コレクタ領域上に拡散ソース誘電体層を堆積し、 前記拡散ソース誘電体層にエミッタ窓をエッチングし、 前記拡散ソース誘電体層から前記コレクタ領域に外因性
ベース領域を拡散し、 前記エミッタ窓を介して前記コレクタ領域に真性ベース
領域をインプラントし、 前記エミッタ窓にエミッタ電極を、前記真性ベース領域
にエミッタ領域を形成する工程を含むバイポーラ・トラ
ンジスタの形成方法。 - 【請求項２】単一ポリシリコン・バイポーラ・トランジ
スタであって、 コレクタ領域と、 前記コレクタ領域内の真性ベース領域と、 前記真性ベース領域内のエミッタ領域と、 前記エミッタ領域に自己整合された外因性ベース領域と
を有する単一ポリシリコン・バイポーラ・トランジス
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US380906 | 1995-01-30 | ||
| US08/380,906 US5541121A (en) | 1995-01-30 | 1995-01-30 | Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236538A true JPH08236538A (ja) | 1996-09-13 |
Family
ID=23502910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013224A Pending JPH08236538A (ja) | 1995-01-30 | 1996-01-29 | バイポーラ・トランジスタ及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5541121A (ja) |
| EP (1) | EP0724297A1 (ja) |
| JP (1) | JPH08236538A (ja) |
| KR (1) | KR960030437A (ja) |
| TW (1) | TW309637B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100810019B1 (ko) * | 2003-08-29 | 2008-03-07 | 인터내셔널 비지네스 머신즈 코포레이션 | 선택가능한 자기-정렬을 갖는 융기된 외인성 베이스를 갖는바이폴라 트랜지스터 및 그 형성 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858828A (en) * | 1997-02-18 | 1999-01-12 | Symbios, Inc. | Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor |
| JP3207146B2 (ja) * | 1997-12-25 | 2001-09-10 | ローム株式会社 | 半導体装置の製法 |
| US6087248A (en) * | 1999-01-05 | 2000-07-11 | Texas Instruments Incorporated | Method of forming a transistor having thin doped semiconductor gate |
| JP2000252294A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 半導体装置及びその製造方法 |
| FR2794285B1 (fr) * | 1999-05-31 | 2001-08-10 | St Microelectronics Sa | Procede de fabrication de dispositifs bipolaires a jonction base-emetteur autoalignee |
| SE517833C2 (sv) * | 1999-11-26 | 2002-07-23 | Ericsson Telefon Ab L M | Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden |
| DE10318422B4 (de) * | 2003-04-23 | 2006-08-10 | Infineon Technologies Ag | Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben |
| US7038298B2 (en) * | 2003-06-24 | 2006-05-02 | International Business Machines Corporation | High fT and fmax bipolar transistor and method of making same |
| US6965133B2 (en) * | 2004-03-13 | 2005-11-15 | International Business Machines Corporation | Method of base formation in a BiCMOS process |
| DE102004013478B4 (de) * | 2004-03-18 | 2010-04-01 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Bipolartransistors mit verbessertem Basisanschluss |
| US6911681B1 (en) * | 2004-04-14 | 2005-06-28 | International Business Machines Corporation | Method of base formation in a BiCMOS process |
| DE102004055147B4 (de) * | 2004-11-16 | 2009-10-29 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Bipolartransistors mit dotierter extrinsischer Basis |
| US7157342B1 (en) | 2004-12-29 | 2007-01-02 | T-Ram Semiconductor, Inc | Thyristor-based semiconductor memory device and its method of manufacture |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| US8791546B2 (en) * | 2010-10-21 | 2014-07-29 | Freescale Semiconductor, Inc. | Bipolar transistors having emitter-base junctions of varying depths and/or doping concentrations |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006046A (en) * | 1975-04-21 | 1977-02-01 | Trw Inc. | Method for compensating for emitter-push effect in the fabrication of transistors |
| JPS5269273A (en) * | 1975-12-08 | 1977-06-08 | Fujitsu Ltd | Production of semiconductor device |
| JPS558818A (en) * | 1978-07-03 | 1980-01-22 | Sumitomo Jukikai Envirotec Kk | Washing of precipitated sand in waste water treatment |
| EP0170250B1 (en) * | 1984-07-31 | 1990-10-24 | Kabushiki Kaisha Toshiba | Bipolar transistor and method for producing the bipolar transistor |
| US4740482A (en) * | 1985-11-13 | 1988-04-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing bipolar transistor |
| JP2565317B2 (ja) * | 1986-12-03 | 1996-12-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS63184364A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| US5065208A (en) * | 1987-01-30 | 1991-11-12 | Texas Instruments Incorporated | Integrated bipolar and CMOS transistor with titanium nitride interconnections |
| JP2625741B2 (ja) * | 1987-07-28 | 1997-07-02 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| US5289024A (en) * | 1990-08-07 | 1994-02-22 | National Semiconductor Corporation | Bipolar transistor with diffusion compensation |
| JPH04127536A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5086016A (en) * | 1990-10-31 | 1992-02-04 | International Business Machines Corporation | Method of making semiconductor device contact including transition metal-compound dopant source |
| US5385850A (en) * | 1991-02-07 | 1995-01-31 | International Business Machines Corporation | Method of forming a doped region in a semiconductor substrate utilizing a sacrificial epitaxial silicon layer |
| JPH0561568A (ja) * | 1991-09-03 | 1993-03-12 | Canon Inc | 情報処理装置 |
| JPH05226352A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5234846A (en) * | 1992-04-30 | 1993-08-10 | International Business Machines Corporation | Method of making bipolar transistor with reduced topography |
-
1995
- 1995-01-30 US US08/380,906 patent/US5541121A/en not_active Expired - Lifetime
- 1995-06-07 US US08/486,910 patent/US6028345A/en not_active Expired - Lifetime
-
1996
- 1996-01-17 EP EP96100664A patent/EP0724297A1/en not_active Withdrawn
- 1996-01-29 KR KR1019960001896A patent/KR960030437A/ko not_active Application Discontinuation
- 1996-01-29 JP JP8013224A patent/JPH08236538A/ja active Pending
- 1996-03-22 TW TW085103441A patent/TW309637B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100810019B1 (ko) * | 2003-08-29 | 2008-03-07 | 인터내셔널 비지네스 머신즈 코포레이션 | 선택가능한 자기-정렬을 갖는 융기된 외인성 베이스를 갖는바이폴라 트랜지스터 및 그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6028345A (en) | 2000-02-22 |
| EP0724297A1 (en) | 1996-07-31 |
| KR960030437A (ko) | 1996-08-17 |
| TW309637B (ja) | 1997-07-01 |
| US5541121A (en) | 1996-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5439833A (en) | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance | |
| US5856228A (en) | Manufacturing method for making bipolar device having double polysilicon structure | |
| JP2530784B2 (ja) | 自己整合エピタキシャル・ベ―ス・トランジスタの製造方法 | |
| US5541121A (en) | Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer | |
| JP2006080508A (ja) | 半導体デバイス及びその製造方法 | |
| US6570242B1 (en) | Bipolar transistor with high breakdown voltage collector | |
| JPH08274110A (ja) | 半導体基板にバイポーラトランジスタを形成する方法 | |
| JP3213549B2 (ja) | 超自己整列バイポーラトランジスタの製造方法 | |
| US5616508A (en) | High speed bipolar transistor using a patterned etch stop and diffusion source | |
| JP2816122B2 (ja) | 高周波バイポーラトラジスタ構体の製造方法 | |
| US4722908A (en) | Fabrication of a bipolar transistor with a polysilicon ribbon | |
| EP0233202B1 (en) | Fabricating a semiconductor device with buried oxide | |
| US5244533A (en) | Method of manufacturing bipolar transistor operated at high speed | |
| US6774002B2 (en) | Structure and method for forming self-aligned bipolar junction transistor with expitaxy base | |
| JPH09186170A (ja) | バイポーラトランジスターの製造方法 | |
| US5151382A (en) | Method of manufacturing a semiconductor device by maskless pn junction isolation means | |
| US6818492B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2680358B2 (ja) | 半導体素子の製造方法 | |
| JP2940492B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62296560A (ja) | バイポ−ラ トランジスタ | |
| JP2819724B2 (ja) | 半導体装置 | |
| JP2648808B2 (ja) | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 | |
| JP2918248B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JP2001007119A (ja) | 半導体装置の製造方法 |