JP4979380B2 - 選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法 - Google Patents

選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法 Download PDF

Info

Publication number
JP4979380B2
JP4979380B2 JP2006524633A JP2006524633A JP4979380B2 JP 4979380 B2 JP4979380 B2 JP 4979380B2 JP 2006524633 A JP2006524633 A JP 2006524633A JP 2006524633 A JP2006524633 A JP 2006524633A JP 4979380 B2 JP4979380 B2 JP 4979380B2
Authority
JP
Japan
Prior art keywords
layer
transistor
polysilicon
emitter
landing pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006524633A
Other languages
English (en)
Other versions
JP2007504647A (ja
Inventor
ハテル、マーワン、エイチ
ダン、ジェームス、エス
ハラム、デビッド、エル
ジョセフ、アルビン、ジェイ
リウ、チージー
パゲット、フランソワ
セイントオンジェ、ステファン、エイ
ストリッカー、アンドレアス、ディー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2007504647A publication Critical patent/JP2007504647A/ja
Application granted granted Critical
Publication of JP4979380B2 publication Critical patent/JP4979380B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Description

本発明は、一般には、バイポーラ・トランジスタに関し、より具体的には、選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ、及び該トランジスタを形成する方法に関する。
シリコン−ゲルマニウム（ＳｉＧｅ）真性ベース（ｉｎｔｒｉｎｓｉｃ ｂａｓｅ）を持つバイポーラ・トランジスタは、高性能のミックスド・シグナル（ｍｉｘｅｄ ｓｉｇｎａｌ）用途のために製造される集積回路の中心である。こうしたトランジスタのエミッタからコレクタへの通過時間は、エピタキシ成長させた真性ＳｉＧｅベースのＧｅ／Ｓｉ比と、不純物濃度分布と、膜厚とを最適化することによって短縮される。ＳｉＧｅ真性ベースを利用して最初に開発されたバイポーラ・トランジスタは、シリコン基板の注入によって形成される外因性ベース（ｅｘｔｒｉｎｓｉｃ ｂａｓｅ）を持っていた。こうしたトランジスタの性能は、エミッタの寸法が小さくなるにつれて外因性ベースのドーパントの横方向拡散によって真性ベースの輪郭の明確さが失われるために、限界に達した。より高い電気的性能を達成するには、トランジスタは、エピタキシ成長させた真性ＳｉＧｅベースの上に、ドープされたポリシリコンの外因性ベース層、すなわち隆起型外因性ベース（ｒａｉｓｅｄ ｅｘｔｒｉｎｓｉｃ ｂａｓｅ）を持たなければならない。ＳｉＧｅ真性ベースの上に隆起型外因性ベースを持ったトランジスタは、現在までのところ、最高の遮断周波数（Ｆｔ）及び最大の発信周波数（Ｆｍａｘ）を示している。非特許文献１及び非特許文献２を参照されたい。
図１は、単純な方法で形成されたポリシリコンの隆起型外因性ベース１２を持った、従来技術による非自己整合型（ｎｏｎ−ｓｅｌｆ ａｌｉｇｎｅｄ）バイポーラ・トランジスタ１０を示す。この場合には、エミッタ１４の開口部は、酸化物／ポリシリコンのスタックを貫通するＲＩＥエッチングによって形成され、誘電体層（例えば酸化物）ランディング・パッド１８上で終わる。ランディング・パッド１８は、酸化物／ポリシリコンのスタックの堆積前に、リソグラフィ・ステップを用いて形成され、画定される。こうした非自己整合型トランジスタのＦｍａｘは、エミッタ１４と外因性ベース１２との間の、真性ベース２０における大きな間隔によって生じるベース抵抗（Ｒｂ）によって制限される。図１に見られるように、この間隔は、誘電体エッチング停止層（すなわち、ランディング・パッド１８）の残余部分によって決定されるが、その残余部分は、リソグラフィの位置合わせ公差のためにエミッタ１４の周りで非対称となる場合がある。
ベース抵抗Ｒｂを最小にして高いＦｍａｘを達成するには、エミッタと外因性ベースのポリシリコンとが接近していなければならない。こうした構造は、図２において、ポリシリコンの隆起型外因性ベース２４とＳｉＧｅ真性ベース２６とを持つ、従来技術による自己整合型（ｓｅｌｆ ａｌｉｇｎｅｄ）バイポーラ・トランジスタ２２として示される。トランジスタ２２は自己整合型であり、すなわち、外因性ベース２４のポリシリコンとエミッタ３０のポリシリコンとの間の間隔は、リソグラフィによってではなく側壁スペーサ２８によって決定される。ポリシリコンの隆起型外因性ベースを持つ自己整合型バイポーラ・トランジスタを形成する幾つかの異なる方法が、文書で提供されている。特許文献１及び特許文献２は、所定の犠牲エミッタ上の外因性ベースのポリシリコンを化学機械研磨（ＣＭＰ）によって平坦化する手法を記載している。これらの手法においては、ＣＭＰプロセスのディッシング効果が、小さなデバイスと大きなデバイスとの間で、及び、孤立したデバイスと入れ子状のデバイスとの間で、外因性ベース層の厚さに大きな差をもたらす可能性がある。特許文献３、特許文献４、及び特許文献５に記載されている他の手法においては、真性ベースが、選択的エピタキシを用いて、エミッタ開口の内部と外因性ベースのポリシリコンの下に形成されるアンダカットの内部とに成長させられる。これらの手法においては、外因性ベースの自己整合性（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）は、アンダカット内部のエピタキシ成長によって達成される。真性ベースと外因性ベースとの間の良好な結合接触（ｌｉｎｋ−ｕｐ ｃｏｎｔａｃｔ）を確実にするためには、特別な技術が必要である。上記の手法の各々は、相当なプロセス上及び製造上の複雑さを持つ。
米国特許第５，１２８，２７１号明細書 米国特許第６，３４６，４５３号明細書 米国特許第５，４９４，８３６号明細書 米国特許第５，５０６，４２７号明細書 米国特許第５，９６２，８８０号明細書 B.Jagannathan et.al,"Self-aligned SiGe NPN transistors with285GHz fmaz and 207GHz fT in a manufacturabletechnology",IEEE Electron Device Letters 23,258(2002) J.-S.Rieh et.al,"SiGe HBTs with cut-off frequency of 350GHz",International Electron Device Meeting Technical Digest,771(2002)
上記を考慮すると、ＳｉＧｅ真性ベースとエミッタに近接した隆起型外因性ベースとを持つ改良されたバイポーラ・トランジスタ、及び、関連技術の問題を被ることのないこうしたトランジスタの製造方法について、当該技術分野における必要性が存在する。
隆起型外因性ベースを持ち、外因性ベースとエミッタとの間の選択可能な自己整合性を備えるバイポーラ・トランジスタが開示される。製造方法は、真性ベースの上に所定の厚さのポリシリコン又はシリコンの第１外因性ベース層を形成するステップを含む。次いで、誘電体ランディング・パッドが、リソグラフィによって第１外因性ベース層の上に形成される。次に、ポリシリコン又はシリコンの第２外因性ベース層が誘電体ランディング・パッドの上に形成され、隆起型外因性ベースの全体の厚さが完成する。エミッタ開口部が、リソグラフィ及びＲＩＥを用いて形成され、その際、第２外因性ベース層は、誘電体ランディング・パッド上でエッチング停止する。第１外因性ベース層の所定の厚さによって、ランディング・パッドが真性ベースから隔てられ、このことが、外因性ベースからエミッタまでの間隔を、該第１外因性ベース層内に形成される酸化物区画によって決めることを可能にする。エミッタと隆起型外因性ベースとの間の自己整合性の程度は、第１外因性ベース層の厚さと、誘電体ランディング・パッドの幅と、スペーサの幅とを選択することによって達成することができる。換言すれば、第１外因性ベース層の厚さが、誘電体ランディング・パッドの残余部分の下方にあるシリコンの酸化又はウエット・エッチングの横方向範囲を決定し、これが次に、エミッタの端部と隆起型外因性ベースの端部との間の間隔を決める。結果として得られるトランジスタのベース抵抗及び性能（すなわち、Ｆｍａｘ）は、非自己整合型トランジスタのベース抵抗及び性能と、隆起型外因性ベースを持った自己整合型トランジスタのベース抵抗及び性能との間のどこにでも選択することができる。
本発明の第１の態様は、トランジスタを製造する方法であって、真性ベースの上方にある第１外因性ベース層の上にエミッタのランディング・パッドを形成するステップと、該第１外因性ベース層への開口部であって、側部にランディング・パッドの残余部分を生じる開口部を形成するステップと、該残余部分の一部の下に延びる酸化物区画を含む酸化物領域を該第１外因性ベース層の一部に形成するように酸化させるステップと、該開口部内の該酸化物領域を除去し、かつ、該酸化物区画を残すステップと、該酸化物区画を用いて、該開口部内に形成されたエミッタと該第１外因性ベース層との間の間隔を決定するステップと、を含む方法に向けられる。
本発明の第２の態様は、真性ベースから隔てられたエミッタ・ランディング・パッドの残余部分を有するトランジスタに向けられる。
本発明の第３の態様は、エミッタと、第１外因性ベース層と、該第１外因性ベース層に電気的に接続された第２外因性ベース層と、該エミッタの近傍（ａｄｊａｃｅｎｔ）の該第１外因性ベース層内の酸化物区画と、該エミッタ近傍で該第１及び第２外因性ベース層の各々を互いに隔てるエミッタ・ランディング・パッドの残余部分と、を有するトランジスタに向けられる。
本発明の第４の態様は、エミッタ・ランディング・パッドの残余部分を通って真性ベースまで延びるエミッタと、外因性ベース層内にあり、該残余部分の一部の下に延びる酸化物区画とを有し、該酸化物区画の幅がベース抵抗の大きさを決定する、トランジスタに向けられる。
本発明の第５の態様は、トランジスタを製造する方法であって、エミッタ・ランディング・パッドを、該エミッタ・ランディング・パッドが真性ベースから隔てられるように外因性ベースに埋め込むステップと、該エミッタ・ランディング・パッドの残余部分を残して、該エミッタ・ランディング・パッドを通して開口部を形成するステップと、該残余部分の下に酸化物区画を形成するステップと、エミッタを、該エミッタが該真性ベースまで延びるように該開口部内に形成するステップと、を含む方法に向けられる。
本発明の前述の及び他の特徴は、本発明の実施形態に関する以下のより詳細な説明から明らかになるであろう。
本発明の実施形態は、類似の符号が類似の要素を示す添付図面を参照して、詳細に説明されることになる。
図３を参照すると、第１外因性ベース層１０２及び第２外因性ベース層１０４を含む隆起型外因性ベース１０１と、エミッタ１０６と、真性ベース１０８とを持つトランジスタ１００（以下、「トランジスタ１００」）が示される。本発明によれば、第１外因性ベース層１０２の厚さを変えて、エミッタ１０６と外因性ベース１０１との間の自己整合性を、非自己整合型と自己整合型との間で任意に選択することができる。すなわち、以下の記述、特に図２２及び図２３に関してさらに説明されるように、トランジスタ１００は、主として従来の非自己整合技術によって作られるにも関わらず、非自己整合型、自己整合型、又はそれらの間のいずれかの型と見なせるように、選択的に構築することができる。
第２外因性ベース層１０４（以下、「第２層」１０４）は、第１外因性ベース層１０２（以下、「第１層」１０２）の上に配置され、該第１層に電気的に接続される。第１外因性ベース層１０２及び第２外因性ベース層１０４は、エミッタ１０６から共通端まで水平に重なりあった状態で延びるものとすることができる。第１層１０２は第１のドーピング濃度を有し、第２層１０４は第２のドーピング濃度を有する。１つの実施形態においては、第２層１０４のポリシリコン（又はシリコン）の第２ドーピング濃度は、第１層１０２のポリシリコン（又はシリコン）の第１ドーピング濃度と異なる。或いは、ドーピング濃度は同じであってもよいが、異なるドーパント濃度を持つことによってデバイス性能を向上させることが可能になる。真性ベース１０８は、第１層１０２及びエミッタ１０６の下に示されている。トランジスタ１００はまた、第１層１０２によって真性ベース１０８から隔てられた（すなわち、高くなっている）ランディング・パッド１２８の残余部分１４３を含む。エミッタ１０６は、残余部分１４３を通って真性ベース１０８まで延びる。第１層１０２は酸化物区画５２を含み、酸化物区画（ｏｘｉｄｅ ｓｅｃｔｉｏｎ）５２は、残余部分１４３の一部の下に、すなわち残余部分１４３の一部より低く且つ残余部分１４３の一部まで又はその下に位置し、エミッタ１０６に隣接する。残余部分１４３は、エミッタ１０６の近傍で、第１外因性ベース層１０２及び第２外因性ベース層１０４の各々を相互に隔てる。酸化物区画５２のサイズ（幅）が、トランジスタ１００の自己整合性の程度を決定する。具体的には、酸化物区画５２のサイズは、エミッタ１０６と外因性ベース１０１との間の距離又は間隔を決定し、したがってベース抵抗Ｒｂを決定する上で重要である。トランジスタ１００はまた、エミッタ１０６と第２層１０４との間に、スペーサ１１０と酸化物領域１４４とを含む。
図４から図１２を参照して、トランジスタ１００（図３）を形成するプロセスの第１の実施形態を説明する。図４を参照すると、例えば結晶シリコンの基板１２０は、予め準備されている。基板１２０は、コレクタ領域１２２と、コレクタ領域１２２への接触をもたらすコレクタ・リーチスルー領域１２１とを持つ。基板１２０はまた、例えば同時的なエピタキシ・プロセス又はその後の注入によって内部に形成された真性ベース１０８を含む。図４に示される他の構造は、必要なトレンチ誘電体、浅いトレンチ誘電体、サブコレクタ、及びコレクタ・インプラントを含み、これらは通常の方法で形成される。これらの構造体は、本発明のプロセスには関連しないため、これ以上は説明しない。
図５は、最終的に第１層１０２（図３）を形成する第１ポリシリコン層１２４を堆積させるステップを含むプロセスの初期のステップを示す。第１ポリシリコン層１２４は、好ましくはドープされたポリシリコンとして堆積させられるが、代替的に、ポリシリコンを堆積させ、次いで既知のいずれかの方法でドーピングしてもよい。第１ポリシリコン層は所定の厚さに堆積され、この厚さは、以下に明らかになるように、結果として得られるトランジスタの自己整合性の程度を決定する。次に、第１誘電体層１２６を堆積させる。第１誘電体層１２６は、二酸化シリコン、窒化シリコンなどといった、いずれかの既知の又は後に開発される誘電体材料で作ることができる。各々の層１２４及び１２６は、少なくとも真性ベース１０８の上に堆積させる。図５はまた、リソグラフィを用いて第１誘電体層１２６からランディング・パッド１２８を形成する初期のステップを示す。具体的には、フォトレジスト１３０を堆積させ、露光し、現像する。次いで、エッチングによってフォトレジスト１３０の外部の第１誘電体層１２６を除去し、図６に示されるようにランディング・パッド１２８を残す。上記の処理の結果として、ランディング・パッド１２８は、真性ベース１０８から隔てられる（すなわち、隆起させられる）。
図６はまた、第２ポリシリコン層１３２及び第２誘電体層１３４を堆積させるステップを示す。第２ポリシリコン層１３２は、最終的に第２層１０４（図３）を形成し、その第２層は、第１層１０２（図３）と共に、外因性ベース１０１（図３）全体の厚さを作る。第２ポリシリコン層１３２は、好ましくはドープされたポリシリコンとして堆積させられるが、代替的に、ポリシリコンを堆積させ、次いで既知のいずれかの方法でドーピングしてもよい。上述のように、第１ポリシリコン層１２４及び第２ポリシリコン層１３２は、同じであっても異なっていてもよい。１つの実施形態においては、第１ポリシリコン層１２４は、第２ポリシリコン層１３２より多くのドーパントを含み、このことが、デバイス性能を改善することを可能にする。第２ポリシリコン層１３２を与えることによって、ランディング・パッド１２８が、ポリシリコン層１２４及び１３２、すなわち外因性ベース１０１の中に埋め込まれる。誘電体層１３４は、酸化シリコン、窒化シリコンなどといった、いずれかの既知の又は後に開発される誘電体材料で作ることができる。
図７に示されるように、フォトレジスト１３６を堆積させ、露光させ、現像して、マスク開口部１３８を形成する。図８は、リソグラフィを用いることによる、すなわちフォトレジスト１３６及びエッチングを用いることによる、開口部１４０の形成を示す。開口部１４０は、第２誘電体層１３４及び第２ポリシリコン層１３２を貫通して延び、ランディング・パッド１２８の上で終わる。開口部１４０は、ランディング・パッド１２８より小さい。図９は、開口部１４０内におけるランディング・パッド１２８の露出部分を貫通する更なるエッチング（ｅｔｃｈｉｎｇ ｔｈｒｏｕｇｈ）によって、真性ベース１０８の上の第１ポリシリコン層１２４を露出させるパッド開口部１４２を形成するステップを示す。エッチングは、ウエット・エッチング又は選択的ＲＩＥの方法で、第１ポリシリコン層１２４まで行うことができる。エッチングは、第１ポリシリコン層１２４及び第２ポリシリコン層１３２によって囲まれる、ランディング・パッドの残余部分１４３を残す。
図１０は、露出したポリシリコンの領域を酸化物に転化するための、開口部１４０内の等方的酸化ステップを示す。具体的には、酸化により、開口部１４０の側面に酸化物領域１４４が形成され、第１ポリシリコン層１２４の一部に酸化物領域１４６が形成される。酸化物領域１４４は、第２誘電体層１３４からランディング・パッドの残余部分１４３までの間に延びる。酸化物領域１４６は、パッド開口部１４２の幅と、ランディング・パッドの残余部分１４３の一部の下に、すなわち残余部分１４３より低く且つ残余部分１４３まで又はその下に、延びる。酸化は、酸化物領域１４６が、最終的に開口部１４０内に形成されるエミッタ１０６（図３）と第１層１０２のポリシリコンとの接触を防ぐことを確実にするように、十分に行われる。酸化物領域１４６の厚さ及び幅は、第１ポリシリコン１２４の所定の厚さによって決定される。１つの実施形態においては、酸化は、高圧酸化法でおこなわれるが、他の種類の酸化プロセスで行ってもよい。
図１１に示されるように、次のステップは、例えば窒化シリコンの堆積及びエッチバックなどの、酸化物領域１４６上でエッチングが停止するいずれかの既知の又は後に開発される方法で、開口部１４０の側面にスペーサ１１０を形成するステップを含む。スペーサ１１０は、開口部１４０のサイズを狭くする。図１２を参照すると、酸化物領域１４６は開口部１４０の内部で除去され、酸化物区画１５２を残す。除去は、例えばウエット・エッチングによって行うことができる。次に、エミッタ・ポリシリコン１５０を堆積させ、酸化物区画１５２を用いて、外因性ベース１０１（すなわち、第１層１０２）とエミッタ１０６との間の間隔を決める。図１２は、トランジスタ１００（図３）の完成に向けた更なるステップの後の構造も示す。図１２に示される後続の処理は単なる例示であること、及び、他の処理を行って、エミッタ１０６を形成するか、そうでなければトランジスタ１００（図３）を完成させることができることを認識すべきである。
図１３から図１６を参照して、上記プロセスのステップの幾つかについて代替的な実施形態を示す。図１３に示される１つの代替ステップは、真性ベース１０８の形成後に第１層１０２を形成する代替的な方法を含む。具体的には、ドーピングされたＳｉＧｅ真性ベース１０８のエピタキシャル成長の間に、エピタキシャル成長が所定の厚さまでドーピングされた第１層１２５を形成し続けるように、ゲルマニウム（Ｇｅ）の供給を停止することができる。この場合には、第１層１２５は、ＳｉＧｅ真性ベース１０８上ではドーピングされた結晶シリコンとして、他の場所ではドーピングされたポリシリコンとして、成長する。この代替ステップの利点は、エピタキシャルＳｉＧｅ成長を行ったのと同じチャンバ内で第１層１２５を形成できることである。その結果、第１層１０２と真性ベース１０８との間に改善された界面が得られる。この代替ステップの別の利点は、真性ベース１０８の上にあって且つ浅い分離トレンチ１２３の間にある第１層１０２の結晶シリコンが、図３のトランジスタ構造における第１ポリシリコン層１２４（図５から図１２）より低い抵抗を有し、これがデバイス性能を改善することである。以前と同様に、第１層１０２は第１のドーパント濃度を有し、第２層１０４は第２のドーパント濃度を有することができる。第１及び第２のドーパント濃度は、同じであっても異なっていてもよい。１つの実施形態においては、第１層１０２は第２層１０４より多くのドーパントを含む。異なるドーパント濃度を持つことによって、デバイス性能を向上させることが可能になる。図１３はまた、その後の隆起型ランディング・パッドの形成と、第２ポリシリコン層１３２及び第２誘電体層１３４の堆積と、ランディング・パッドの残余部分１４３を形成するためのエミッタ開口部１４０の形成とを示す。
図１３はまた、図１４に示される等方的酸化１４１の前にスペーサ１１０を生成する別の代替ステップを示す。スペーサ１１０は開口１４０を狭くする。この場合には、酸化は開口部１４０の側壁上では行われず、酸化物領域１４６のみが第１層１０２内に形成される。酸化物領域１４６は、開口部１４０の幅と、ランディング・パッドの残余部分１４３の一部の下に、すなわち残余部分１４３より低く且つ残余部分１４３まで又はその下に、延びる。
図１５は、ウエット・エッチングによって酸化物区画１５２を残して開口部の内部で除去された酸化物領域１４６を示す。次に、以前と同様に、エミッタ・ポリシリコン１５０を堆積させ、酸化物区画１５２が、外因性ベース１０１（すなわち、第１層１０２）とエミッタ１０６との間の間隔を決定する。図１５はまた、図１６に示されるトランジスタ２００の完成に向けた更なるステップの後の構造を示す。図１５及び図１６に示される後続の処理は単なる例示であること、及び、他の処理を行って、エミッタ１０６を形成するか、そうでなければトランジスタ２００を完成させることができることを認識すべきである。
図１７から図２１を参照して、上記プロセスのステップの幾つかについて別の代替的な実施形態を示す。図１７は、リソグラフィを用いることによる、すなわちフォトレジスト（図示せず）及びエッチングを用いることによる、開口部１４０の形成を示す。１つの実施形態においては、開口部１４０は、第２誘電体層１３４と、第２ポリシリコン層１３２と、残余部分１４３を形成するランディング・パッドとを貫通して延び、第１ポリシリコン層１２４の上で終わる。図１７はまた、スペーサ１１１の形成を示す。スペーサ１１１は、後述のように開口部１４０内の第１層１２４を除去する間、第２層１３２の側壁を保護する。
図１８は、真性ベース１０８の上の第１ポリシリコン層１２４を貫通する更なるエッチングを示す。エッチングは、ウエット・エッチング又は選択的ＲＩＥの方法で、第１ポリシリコン層１２４を貫通して行われ、真性ベース１０８上で停止する。図１８はまた、第１層１２４のエッチングの間に第２層１３２を保護するためだけに役立ったスペーサ１１１（図１７）の除去後の構造を示す。エッチングは、第１ポリシリコン層１２４及び第２ポリシリコン層１３２によって囲まれる、ランディング・パッドの残余部分１４３を残す。
図１９は、少なくとも開口部１４０の内部に酸化物の第３誘電体層１８０を堆積させるステップを示す。第３誘電体層１８０は、開口部１４０内に酸化物領域１４６を形成する。さらに、図１９は、例えば窒化シリコンの堆積及びエッチバックなどのいずれかの既知の又は後に開発される方法で、開口部１４０の側面にスペーサ１１０を形成するステップを示す。第３誘電体層１８０の所定の厚さとスペーサ１１０の幅の組合せが、後述されるように、結果として得られるトランジスタによって示される自己整合性の程度を選択的に決定する。
図２０は、開口部１４０内で酸化物領域１４６を除去して酸化物区画１５２を形成するステップを示す。酸化物区画１５２は、残余部分１４３の真下ではなく、下方に形成される。除去は、例えばウエット・エッチングによって行うことができる。次に、エミッタ・ポリシリコン１５０を堆積させ、酸化物区画１５２が、外因性ベース１０１（すなわち、第１層１０２）とエミッタ１０６との間の間隔を決定する。図２０はまた、トランジスタ３００（図２１）の完成に向けた更なるステップの後の構造を示す。図２０に示される後続の処理は単なる例示であること、及び、他の処理を行って、エミッタ１０６を形成するか、そうでなければトランジスタ３００（図２１）を完成させることができることを認識すべきである。
図２２及び図２３を参照し、ここで説明するようにして結果として得られるトランジスタが示す自己整合性の程度を選択するために、（第１ポリシリコン層１２４、第１層１２５、又は、誘電体層１８０及びスペーサ１１０の組合せの）所定の厚さをどのように変化させることができるかを示す。それぞれ１００Ａ、１００Ｂと表記される、図２２及び図２３に示される２つのトランジスタは、図３の実施形態のものであるが、以下の説明は、いかなる実施形態にも当てはまることを認識すべきである。自己整合性の程度は、（ベース抵抗を通じて）、性能を、非整合型トランジスタ１０（図１）の性能と、隆起型外因性ベースを持つ完全な自己整合型トランジスタ２２（図２）の性能との間のどこに選択することも可能にする。図２２は、酸化物区画１５２Ａが比較的狭くなるような、より薄い所定の厚さを示し、図２３は、酸化物区画１５２Ｂが比較的広くなるような、より厚い所定の厚さを示す。各々の図は、それぞれ、概念的なベース電流線１９０Ａ、１９０Ｂも含む。図２２及び図２３の各々において示されるように、電流は、エミッタ１０６を通って入り、真性ベース１０８を通って流れ、酸化物区画１５２Ａ又は１５２Ｂの外側端を横切って外因性ベース１０１（すなわち、層１０２及び層１０４）に進み、最後に、シリサイド区画３００に移動する。
しかしながら、ベース電流は、概念的には、線１９０Ａで示されるように図２２における第１層１０２を通って流れるので、電流は、酸化物区画１５２Ａが途切れる位置であるランディング・パッドの残余部分１４３を横切らなければならない。この様式では、トランジスタ１００Ａは、狭い酸化物区画１５２Ａがエミッタ１０６と外因性ベース１０１との間の間隔を決めるが、ランディング・パッドの残余部分１４３が依然として電流すなわち実際の間隔に影響を及ぼすという点で、「準自己整合型」である。所定の厚さによって決まる酸化物区画１５２Ａのサイズ（幅）が、その間隔を決定するため、そのサイズはまた、この構造に関連するトランジスタ抵抗の部分を決める。具体的には、酸化物区画１５２Ａの幅は、電流が外因性ベース層１０２及び１０４を通過するときに横切らなければならない真性ベース１０８内の電流路の長さを決める。真性ベース１０８内のより短い電流路と、残余部分１４３のより短い長さとが、より低いベース抵抗とより良好な性能とをもたらす。結果として、図２２のトランジスタ１００Ａは、従来技術の非自己整合型トランジスタ１０（図１）と比べて、より良好な性能とより低いベース抵抗とを示すが、完全自己整合型トランジスタ２２（図２）の性能及びより低いベース抵抗には及ばない。しかしながら、図２３において線１９０Ｂで示されるように、酸化物区画１５２Ｂを、所定の厚さを増すことによって十分なサイズにして、電流が残余部分のいずれも横切る必要がないようにすることができる。すなわち、電流が図２３における第１層１０２を通って流れるとき、電流は、ランディング・パッドの残余部分１４３を経由せず、外因性ベース層１０２、１０４を通ってシリサイド区画３００にまっすぐ移動する。この様式では、トランジスタ１００Ｂは、（ランディング・パッドの残余部分１４３ではなく）酸化物区画１５２Ｂのみがエミッタ１０６と外因性ベース（例えば、図示されている層１０２）との間の実際の間隔を、従ってこの構造に関連するトランジスタ抵抗の部分を、決定するという点で、完全自己整合型である。換言すれば、酸化物区画１５２Ｂは、電流が残余部分１４３を横切る必要がないようにするのに十分な厚さを持つ。結果として、図２３のトランジスタ１００Ｂは、トランジスタ１０（図１）及びトランジスタ１００Ａ（図２２）と比べて、より良好な性能とより低いベース抵抗とを示す。
上述の本発明は、利用者が酸化物区画５２、１５２Ａ、及び１５２Ｂのサイズを選ぶことによってトランジスタの自己整合性の程度を選択するための手段を提供する。しかしながら、酸化物区画のサイズについての決定は、性能と、ポリシリコン（図４から図１２）又はシリコン（図１３から図１６）を酸化させる実施形態に関する製造上の複雑さとの間の、利益のバランスを意味することを認識すべきである。より具体的には、より大きな酸化物区画１５２Ｂ（図２３）は、より多くの又は完全な自己整合性とそれに対応する性能の有利さとをもたらす一方で、ａ）酸化物区画１５２が第１層１０２によるエミッタ１０６への接触を完全に遮断すること、及び、ｂ）酸化物区画１５２が残余部分１４３の下（より低く且つそこまで又はその下に）で十分な距離を延びるのに必要なだけの幅であること、を確実にするようにより多くの酸化を行わなければならないため、より厚い酸化物区画の製造は、ポリシリコン又はシリコン（図４から図１２及び図１３から図１６の実施形態）の酸化という点から、より難しい。したがって、酸化の量を制御する問題は、求められる性能改善の程度に対してバランスさせなければならない。さらに、酸化物区画１５２の均一な幅を達成するためには、他の製造上の懸案事項を提示している図２３に示されるように、エミッタ１０６がスペーサ１１０の下部に切り込む必要があろう。しかしながら、自己整合性は、第３誘電体層１８０の厚さ及びスペーサ１１０の幅（図１９）によってより容易に制御されるため、上記の懸案事項は、図１７から図２１の実施形態に関しては存在しない。
本発明は、以上に概説された特定の実施形態と共に説明されているが、当業者には、多くの代替、修正、及び変更が明らかであることが明白である。したがって、上記の本発明の実施形態は、例示であって、限定することを意図するものではない。特許請求の範囲において規定される本発明の趣旨及び範囲から逸脱することなく、様々な変更を行うことが可能である。例えば、他のプロセスを提供することによって、トランジスタ１００、２００、及び３００を実現することが可能である。例えば、酸化物区画１５２を形成し、その後に上記の構造体を形成することが可能である。
本発明は、半導体デバイス、より特定的にはバイポーラ・トランジスタを含むデバイスの分野において、有用である。
従来技術の非自己整合型トランジスタを示す。 従来技術の完全自己整合型トランジスタを示す。 本発明に従って形成された隆起型外因性ベースを含むトランジスタを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図３のトランジスタを形成するプロセスを示す。 図４から図１２に示されるプロセスの代替ステップであって、図１６に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図１６に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図１６に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図１６に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図２１に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図２１に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図２１に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図２１に示される代替的な実施形態のトランジスタを形成するステップを示す。 図４から図１２に示されるプロセスの代替ステップであって、図２１に示される代替的な実施形態のトランジスタを形成するステップを示す。 本発明の選択可能な自己整合性構造の利点を示す。 本発明の選択可能な自己整合性構造の利点を示す。

Claims (2)

  1. トランジスタを製造する方法であって、
    真性ベース上に第１ポリシリコン層を堆積させるステップと、
    前記第１ポリシリコン層上に第１誘電体層を堆積させるステップと、
    前記第１誘電体層上に第１フォトレジストを堆積させて、次に前記第１フォトレジストの外部の前記第１誘電体層を除去するステップであって、前記除去後に残る第１誘電体層がランディング・パッドである、前記除去するステップと、
    前記ランディング・パッド上に第２ポリシリコン層を堆積させるステップと、
    前記第２ポリシリコン層上に第２誘電体層を堆積させるステップと、
    前記ランディング・パッドよりも小さい開口部を形成するように、前記第２誘導体層上に第２フォトレジストを堆積させて、次に前記第２フォトレジストの外部の前記第２誘電体層を除去するステップであって、前記除去によって、前記第２フォトレジスト層下にある前記ランディング・パッドの一部が露出し、当該露出した以外のランディング・パッドが残って余った部分（以下、残余部分という）である、前記除去するステップと、
    前記ランディング・パッドの前記露出部分を貫通するように更にエッチングして、前記第１ポリシリコン層の一部を露出させるステップと、
    前記第１ポリシリコン層の前記一部に第１酸化物領域を形成するステップであって、前記第１酸化物領域は前記残余部分の一部の下に延びる、前記酸化物領域を形成するステップと、
    前記開口部の側面にスペーサを形成するステップと、
    前記酸化物領域を開口部の内部で除去するステップであって、当該除去により残された酸化物領域が酸化物区画を形成する、前記除去するステップと、
    前記除去後に、前記開口部にエミッタ・ポリシリコンを堆積させるステップと
    を含む、前記方法。
  2. 前記第２誘電体層を除去するステップの後に、
    前記開口の側面に第２酸化物領域を形成するステップをさらに含み、前記第２酸化物領域は、前記第２誘電体層から前記残余部分までの間に延びる、請求項１に記載の方法。
JP2006524633A 2003-08-29 2004-07-01 選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法 Expired - Fee Related JP4979380B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/604,988 US7002221B2 (en) 2003-08-29 2003-08-29 Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same
US10/604,988 2003-08-29
PCT/US2004/021345 WO2005024900A2 (en) 2003-08-29 2004-07-01 Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same

Publications (2)

Publication Number Publication Date
JP2007504647A JP2007504647A (ja) 2007-03-01
JP4979380B2 true JP4979380B2 (ja) 2012-07-18

Family

ID=34216244

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006524633A Expired - Fee Related JP4979380B2 (ja) 2003-08-29 2004-07-01 選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法

Country Status (6)

Country Link
US (2) US7002221B2 (ja)
EP (1) EP1658639A4 (ja)
JP (1) JP4979380B2 (ja)
KR (1) KR100810019B1 (ja)
CN (1) CN100459120C (ja)
WO (1) WO2005024900A2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4402953B2 (ja) * 2001-09-18 2010-01-20 パナソニック株式会社 半導体装置の製造方法
US7087940B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Structure and method of forming bipolar transistor having a self-aligned raised extrinsic base using self-aligned etch stop layer
CN100557780C (zh) * 2005-04-13 2009-11-04 Nxp股份有限公司 制造异质结双极晶体管的方法
US7341920B2 (en) * 2005-07-06 2008-03-11 International Business Machines Corporation Method for forming a bipolar transistor device with self-aligned raised extrinsic base
US7687887B1 (en) * 2006-12-01 2010-03-30 National Semiconductor Corporation Method of forming a self-aligned bipolar transistor structure using a selectively grown emitter
US7892910B2 (en) * 2007-02-28 2011-02-22 International Business Machines Corporation Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration
US7927958B1 (en) * 2007-05-15 2011-04-19 National Semiconductor Corporation System and method for providing a self aligned bipolar transistor using a silicon nitride ring
US7838375B1 (en) 2007-05-25 2010-11-23 National Semiconductor Corporation System and method for providing a polyemit module for a self aligned heterojunction bipolar transistor architecture
US7803685B2 (en) * 2008-06-26 2010-09-28 Freescale Semiconductor, Inc. Silicided base structure for high frequency transistors
EP2466628A1 (en) * 2010-12-16 2012-06-20 Nxp B.V. Bipolar transistor manufacturing method and bipolar transistor
US8603885B2 (en) 2011-01-04 2013-12-10 International Business Machines Corporation Flat response device structures for bipolar junction transistors
US8492237B2 (en) * 2011-03-08 2013-07-23 International Business Machines Corporation Methods of fabricating a bipolar junction transistor with a self-aligned emitter and base
US8536012B2 (en) 2011-07-06 2013-09-17 International Business Machines Corporation Bipolar junction transistors with a link region connecting the intrinsic and extrinsic bases
CN102931080A (zh) * 2011-08-09 2013-02-13 上海华虹Nec电子有限公司 一种锗硅异质结双极晶体管的制造方法
CN102931079A (zh) * 2011-08-09 2013-02-13 上海华虹Nec电子有限公司 一种锗硅异质结双极晶体管的制造方法
US8916446B2 (en) 2011-11-11 2014-12-23 International Business Machines Corporation Bipolar junction transistor with multiple emitter fingers
US9059138B2 (en) 2012-01-25 2015-06-16 International Business Machines Corporation Heterojunction bipolar transistor with reduced sub-collector length, method of manufacture and design structure
US8921195B2 (en) * 2012-10-26 2014-12-30 International Business Machines Corporation Isolation scheme for bipolar transistors in BiCMOS technology
US9093491B2 (en) 2012-12-05 2015-07-28 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US8956945B2 (en) 2013-02-04 2015-02-17 International Business Machines Corporation Trench isolation for bipolar junction transistors in BiCMOS technology
US8796149B1 (en) 2013-02-18 2014-08-05 International Business Machines Corporation Collector-up bipolar junction transistors in BiCMOS technology
CN111180843B (zh) * 2020-01-07 2021-11-02 中国电子科技集团公司第五十五研究所 一种mems微带环形器及其制备方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392149A (en) * 1980-03-03 1983-07-05 International Business Machines Corporation Bipolar transistor
US5128271A (en) 1989-01-18 1992-07-07 International Business Machines Corporation High performance vertical bipolar transistor structure via self-aligning processing techniques
DE69107779T2 (de) * 1990-10-31 1995-09-21 Ibm Transistor mit selbstjustierender epitaxialer Basis und dessen Herstellungsverfahren.
EP0718810B1 (en) * 1990-12-28 2001-12-12 Fujitsu Limited Cash handling apparatus
US5219793A (en) * 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
JPH05166824A (ja) * 1991-12-16 1993-07-02 Fujitsu Ltd 半導体装置の製造方法
JPH05182980A (ja) * 1992-01-07 1993-07-23 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JP2582519B2 (ja) 1992-07-13 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション バイポーラ・トランジスタおよびその製造方法
JP3022689B2 (ja) 1992-08-31 2000-03-21 日本電気株式会社 バイポーラトランジスタの製造方法
JPH0793315B2 (ja) 1992-11-27 1995-10-09 日本電気株式会社 半導体装置およびその製造方法
JP3156436B2 (ja) 1993-04-05 2001-04-16 日本電気株式会社 ヘテロ接合バイポーラトランジスタ
JP2630237B2 (ja) 1993-12-22 1997-07-16 日本電気株式会社 半導体装置及びその製造方法
JP2970425B2 (ja) 1994-09-26 1999-11-02 日本電気株式会社 バイポーラトランジスタの製造方法
GB2296377A (en) * 1994-12-20 1996-06-26 Korea Electronics Telecomm Pillar bipolar transistors
US5541121A (en) * 1995-01-30 1996-07-30 Texas Instruments Incorporated Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer
JP2629644B2 (ja) 1995-03-22 1997-07-09 日本電気株式会社 半導体装置の製造方法
JP2914213B2 (ja) 1995-03-28 1999-06-28 日本電気株式会社 半導体装置及びその製造方法
US5834800A (en) 1995-04-10 1998-11-10 Lucent Technologies Inc. Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions
JP3545503B2 (ja) 1995-08-11 2004-07-21 株式会社日立製作所 半導体集積回路装置の製造方法
JP2746225B2 (ja) 1995-10-16 1998-05-06 日本電気株式会社 半導体装置及びその製造方法
US5606195A (en) * 1995-12-26 1997-02-25 Hughes Electronics High-voltage bipolar transistor utilizing field-terminated bond-pad electrodes
JP2937253B2 (ja) 1996-01-17 1999-08-23 日本電気株式会社 半導体装置およびその製造方法
DE19609933A1 (de) 1996-03-14 1997-09-18 Daimler Benz Ag Verfahren zur Herstellung eines Heterobipolartransistors
EP0818829A1 (en) 1996-07-12 1998-01-14 Hitachi, Ltd. Bipolar transistor and method of fabricating it
FR2764733B1 (fr) * 1997-06-11 2003-11-14 Commissariat Energie Atomique Transistor hyperfrequence a structure quasi-autoalignee et son procede de fabrication
JPH11126781A (ja) 1997-10-24 1999-05-11 Nec Corp 半導体装置及びその製造方法
US6121101A (en) 1998-03-12 2000-09-19 Lucent Technologies Inc. Process for fabricating bipolar and BiCMOS devices
US6020246A (en) 1998-03-13 2000-02-01 National Semiconductor Corporation Forming a self-aligned epitaxial base bipolar transistor
JPH11330088A (ja) * 1998-05-15 1999-11-30 Nec Corp 半導体装置とその製造方法
JP3658745B2 (ja) 1998-08-19 2005-06-08 株式会社ルネサステクノロジ バイポーラトランジスタ
US6383855B1 (en) 1998-11-04 2002-05-07 Institute Of Microelectronics High speed, low cost BICMOS process using profile engineering
JP3329762B2 (ja) 1999-04-27 2002-09-30 日本電気株式会社 半導体装置の製造方法
JP2001035858A (ja) * 1999-07-21 2001-02-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3346348B2 (ja) 1999-08-19 2002-11-18 日本電気株式会社 半導体装置の製造方法
US6346453B1 (en) 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device
FR2805923B1 (fr) * 2000-03-06 2002-05-24 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne
TW512529B (en) * 2000-06-14 2002-12-01 Infineon Technologies Ag Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor
US6400204B1 (en) * 2000-07-26 2002-06-04 Agere Systems Guardian Corp. Input stage ESD protection for an integrated circuit
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6380017B1 (en) 2001-06-15 2002-04-30 National Semiconductor Corporation Polysilicon-edge, base-emitter super self-aligned, low-power, high-frequency bipolar transistor and method of forming the transistor
SE522891C2 (sv) * 2001-11-09 2004-03-16 Ericsson Telefon Ab L M En kisel-germanium mesa transistor, en metod för dess framställning och en integrerad krets innefattande en sådan transistor
US6809024B1 (en) 2003-05-09 2004-10-26 International Business Machines Corporation Method to fabricate high-performance NPN transistors in a BiCMOS process
US6869852B1 (en) * 2004-01-09 2005-03-22 International Business Machines Corporation Self-aligned raised extrinsic base bipolar transistor structure and method

Also Published As

Publication number Publication date
CN100459120C (zh) 2009-02-04
US20050048735A1 (en) 2005-03-03
EP1658639A2 (en) 2006-05-24
KR100810019B1 (ko) 2008-03-07
JP2007504647A (ja) 2007-03-01
US20060081934A1 (en) 2006-04-20
CN1868061A (zh) 2006-11-22
US7253096B2 (en) 2007-08-07
KR20060039443A (ko) 2006-05-08
EP1658639A4 (en) 2009-09-30
US7002221B2 (en) 2006-02-21
WO2005024900A2 (en) 2005-03-17
WO2005024900A3 (en) 2005-06-09

Similar Documents

Publication Publication Date Title
JP4979380B2 (ja) 選択可能な自己整合性を備えた隆起型外因性ベースを有するバイポーラ・トランジスタ及びその形成方法
US7466010B2 (en) Bipolar transistor having self-aligned silicide and a self-aligned emitter contact border
US7611954B2 (en) Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same
US6864560B2 (en) Bipolar transistor structure with a shallow isolation extension region providing reduced parasitic capacitance
US8476675B2 (en) Semiconductor device and method of manufacture thereof
US7935986B2 (en) Method for forming a bipolar transistor device with self-aligned raised extrinsic base
US7087940B2 (en) Structure and method of forming bipolar transistor having a self-aligned raised extrinsic base using self-aligned etch stop layer
JP2005244224A (ja) 薄い埋め込み酸化膜（ｂｏｘ）上に反転コレクタを備える、低基板バイアス動作用極薄ｓｏｉバイポーラ・トランジスタおよびその方法
WO2008026175A1 (en) Method of manufacturing a bipolar transistor
JP4643130B2 (ja) 半導体装置およびその製造方法
US20110121364A1 (en) Heterojunction bipolar transistor
US7906403B2 (en) Bipolar transistor and method of fabricating the same
JP4358113B2 (ja) トランジスタ構造の製造方法
JP2613031B2 (ja) バイポーラトランジスターの製造方法
JP5277555B2 (ja) 半導体装置の製造方法
JPH11233524A (ja) バイポーラトランジスタ及びその製造方法
JP2004221202A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2004158645A (ja) 自己整合バイポーラトランジスタの製造方法
JPH1092831A (ja) バイポーラトランジスタの製造方法
JP2006073807A (ja) バイポーラトランジスタを備えた半導体装置及び同半導体装置の製造方法
JPH09260394A (ja) バイポーラトランジスタ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070628

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110628

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110628

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20110628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110826

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110830

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110830

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111209

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111209

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120328

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120417

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees