KR100691595B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100691595B1
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가즈따까 쯔지
다께시 사이또
아끼라 사또
겐지 사메시마
가즈오 다까라기
지즈꼬 야스노부
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 종이 또는 필름형 매체의 위조 방지를 유효하게 행하기 위한 방법을 제공하는 것이다. 그 해결 수단의 예는, 매체 내에 0.5㎜ 각 이하인 박형 안테나가 부착된 반도체 칩을 매립하여, 그 반도체 칩의 측벽은 산화막에 의해 형성되고 또한 에칭에 의해서 반도체 칩 분리되어 있다. 반도체 칩의 사이즈를 0.5㎜ 이하로 한정함으로써, 굽힘, 집중 과중에 대하여 개선할 수 있고, 에칭 분리에 의해서 균열 파괴가 없는 반도체 칩이 되며, 또한 측벽의 산화막에 의해서 안테나와의 접착 시에 엣지 부분의 쇼트를 방지할 수 있어 간편한 공정을 채용할 수 있다.
필름형 매체, 안테나, 반도체 칩, 카운터, 반송파

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF}
도 1은 본 발명의 실시예를 나타내는 도면.
도 2는 본 발명의 실시예를 나타내는 도면.
도 3은 본 발명의 실시예를 나타내는 도면.
도 4는 종래의 실시예를 나타내는 도면.
도 5는 본 발명의 실시예를 나타내는 도면.
도 6은 본 발명의 실시예를 나타내는 도면.
도 7은 종래의 실시예를 나타내는 도면.
도 8은 본 발명의 실시예를 나타내는 도면.
도 9a는 본 발명의 실시예를 나타내는 평면도이고, 도 9b는 본 발명의 실시예를 나타내는 단면도.
도 10은 본 발명의 실시예를 나타내는 도면.
도 11a는 본 발명의 실시예에서의 전자파의 파형을 나타내는 도면이고, 도 11b는 본 발명의 실시예의 회로 블록을 나타내는 도면.
도 12는 본 발명의 실시예를 나타내는 도면.
도 13은 본 발명의 실시예를 나타내는 도면.
도 14는 본 발명의 필름롤의 상태의 예를 나타내는 도면.
도 15a는 반도체 칩이 필름형 매체 중에 분산되어 있는 상태를 나타내는 도면이고, 도 15b는 반도체 칩이 안테나를 탑재하고 있는 상태를 나타내는 도면.
도 16은 본 발명의 실시예를 나타내는 도면.
도 17은 본 발명의 실시예를 나타내는 도면.
도 18은 본 발명의 실시예를 나타내는 도면.
도 19는 본 발명의 근거의 예를 나타내는 도면.
도 20a는 본 발명의 실시예를 나타내는 평면도이고, 도 20b는 도 20a에 대응하는 단면도.
도 21은 본 발명의 실시예를 나타내는 도면.
도 22는 본 발명의 실시예를 나타내는 단면도.
도 23은 본 발명의 실시예를 나타내는 평면도.
도 24는 본 발명의 실시예를 나타내는 도면.
도 25는 본 발명의 실시예를 나타내는 평면도.
도 26a는 본 발명의 실시예를 나타내는 평면도이고, 도 26b는 도 26a의 실시예의 단면도.
도 27a는 본 발명의 실시예를 나타내는 평면도이고, 도 27b는 반도체 칩의 부분 단면도.
도 28a는 본 발명의 실시예의 평면도이고, 도 28b는 도 28a의 실시예의 단면도이고, 도 28c는 안테나 프레임을 나타내는 평면도이고, 도 28d는 안테나 부재와 LSI 웨이퍼를 중첩한 상태를 상측에서 본 도면이고, 도 28e는 안테나와 반도체 칩을 접속시킨 상태를 나타내는 단면도.
도 29a는 본 발명의 실시예를 설명하는 단면도이고, 도 29b는 LSI 웨이퍼를 나타내는 평면도이고, 도 29c는 안테나의 배치 상태를 나타내는 평면도이고, 도 29d는 LSI 웨이퍼와 안테나를 대향시킨 상태를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
본원에 첨부한 도면의 이해를 용이하게 하기 위해서, 이하에 부호의 간단한 설명을 열거한다.
11, 15, 35 : 반도체 칩 측벽 산화막
12, 22, 43, 241 : 디바이스층 실리콘
13, 21, 31 : 패드
14, 62 : 이면 산화막
16, 45, 61, 71, 94 : 접착 수지
17, 47, 69, 78, 95 : 안테나 배선
18, 49, 96 : 기판
19, 19a, 46, 48, 65, 67, 75, 77, 92 : 도전 입자
23 : 산화막층
24 : 실리콘 기판
25 : 지지 테이프
26, 247 : 포토레지스트
27, 248 : 에칭홈
28 : 연장된 지지 테이프
29 : 갭
30 : 접착층
32 : 메모리 매트
33 : 판독 회로
34 : 셀렉터 회로
36 : 송수신 회로
37 : 관통 홀
38 : 전원 회로
39 : 난수 발생용 소형 패드
39a : 난수 발생 회로
41 : 칩핑
42 : 균열
44, 51, 82, 91, 118, 131, 142, 151, 183, 202, 223, 232, 252 : 반도체 칩
52, 115, 122, 154, 203, 226, 233, 253, 9012, 9022, 9032 : 안테나
53, 83, 124, 133, 152, 182, 204, 217 : 필름형 매체
55 : 용량을 형성하는 안테나 전극 1
56 : 용량을 형성하는 안테나 전극 2
57 : 용량을 형성하는 안테나 전극 3
58 : 용량을 형성하는 안테나 전극 4
63, 72 : 디바이스 실리콘층
64 : 측벽 산화막
66, 74 : 표면 산화막
68 : 텅스텐 패드
73 : 알루미늄 패드
76 : 금 패드
79 : 절연물
81 : 매체 표면 인쇄 패턴
93 : 소형 패드
97 : 기입 가능 메모리 영역
111 : n번째의 클럭
112 : n번째의 데이터
113 : n+1번째의 클럭
본 발명은 종이 또는 필름형 매체, 예를 들면 각종 토큰 디바이스 매체, 유가 증권, 각종 금권(money paper), 중요 문서, IC 카드, 선불 카드 등의 위조 방지를 주목적으로 하고, 반도체 칩을 활용한 무배터리 비접촉 인식 방식의 실현 수단 에 관한 기술에 관한 것이다.
본 발명에 관한 기술로서, 우선 특개평 8-50672에 대하여 설명한다. 이 기술은 각종 토큰 디바이스 매체의 시큐러티 쓰레드 인식 장치에 관한 것으로, 각종 토큰 디바이스 매체 중에 문자 등의 금속 패턴을 매립해두고 이 패턴을 메탈의 유무로 전기적으로 검출하려고 하는 것이다. 기본적으로 통상의 종이에만 고도의 복사 기술을 실시하여 위조하는 목적에 대하여 어떠한 금속 패턴을 넣은 것에 의해서 위조가 곤란하다는 것이다.
다음에, 특개평 8-202844로써 개시되어 있는 종래 기술에 대하여 설명한다. 이 기술은 종이 또는 합성지로 이루어지는 베이스 기재에 이방 도전성 페이스트로써 반도체 칩을 접속하는 기술이다.
또한, 도 4에는 종래의 기술예를 나타낸다. 칩핑(chipping)(41)으로부터 균열(42)이 존재하는 것을 나타내고 있다. 이 도면에서는 패드(43)가 반도체 칩(44) 상에 존재함으로써 접착 수지(45) 내에 있는 도전 입자(46)가 엣지와 쇼트할 가능성을 나타내고, 또한 도전 입자(48)는, 안테나 배선(47)이 기판(49) 상에 있는 것으로 그 전극과의 접속에 기여하는 역할을 나타내고 있다.
또한, 도 7은 종래의 다른 실시예를 나타내고 있다. 접착 수지(71)는, 디바이스 실리콘층(72) 표면에 알루미늄 패드(73)와 표면 산화막(74)이 있는 반도체 칩이 존재함으로써, 도전 입자(75)가 접착 수지(71)로부터 분산되며, 금 패드(76)의 표면에 포획된 도전 입자(77)가 안테나 배선(78)과의 도통에 기여하는 상태를 나타내고 있다. 절연물(79)은 패시베이션막(passivation film)이다. 이 도면에서는 종래의 이방 도전성 접착제에 의해서 접속되는 반도체 칩의 단면 구조를 나타내고 있다.
종래 기술로서 개시되어 있는 특개평 8-50672에서는 다음에 진술하는 과제가 존재한다고 본 발명자는 생각한다. 즉, 각종 토큰 디바이스 매체 등의 위조에 관하여 대책을 배려하면, 위조 방법이 용이한지의 여부에 기술적 부가 가치가 존재한다고 생각한다. 이 종래예에서는 금속 패턴을 각종 토큰 디바이스 매체에 봉입하는 것이 진술되어 있지만, 이 방법으로는, 패턴 작성법이 용이한 것뿐만아니라, 위조 방법을 조장할 위험성을 가지고 있다. 위조 방지 기술은 안전성을 향상하는 사명과 동시에 신뢰성을 높이게 되므로, 고도의 위조에 대해서는 전혀 보호되지 못할 우려가 있고, 안일한 위조 방지 기술은 반대로 위조를 증가시키는 작용을 갖는 것을 깊게 생각할 필요가 있다. 이 경우, 금속 패턴 작성의 기술 레벨이지만, 검출 기술이 메탈의 유무인 이상, 개봉하여 정밀하게 조사하면 고도의 기술을 사용하지 않고 해명할 수 있는 것은 자명하다. 즉, 금속의 패턴 유무가 필요 조건이기 때문에 그 실현 수단을 선택하는 것은 통상의 기술 레벨로 십분 가능하다.
그런데, 특개평 8-202844에 관한 과제이지만, 이 기술은 단순한 재료 변경이 아니라 종이 등의 얇은 매체를 고려한 것이라고 본 발명자는 생각하지만, 종이라는 것에 대한 기계적 강도와 반도체 칩의 강도에 대하여 더욱 깊은 검토를 요하는 것이라고 생각한다. 이 종래예의 구조가 두께 100미크론 이하인 구성을 생각해보면, 완전히 기계적 응력이 있는지의 여부에 따라 과제를 파악하는 방법이 완전히 다르다. 즉, 얇은 종이형 매체에 반도체 칩을 실장하는 것은 다른 제약 조건을 명확하게 할 필요가 있다. 반도체 칩의 두께, 사이즈에 대한 검토가 필요해진다. 예를 들면, 1㎜의 반도체 칩이 100 미크론 두께의 종이로 통상의 사용 레벨에 견딜수 있을 지의 여부는 구조 상 작성할 수 있는지의 여부가 아니라 사용에 견딜 수 있을지의 관점이 필요하다. 본 발명자는 이 공지예만으로는 실용에 견디는 100미크론 이하의 박형 매체의 실장 형태를 작성하기 위해서는 불충분하다고 고찰하였다.
다음에, 도 4의 종래예에서의 과제를 진술한다. 반도체 칩의 주변부 가공으로는 다이아몬드 블레이드(diamond blade)에 의해서 다이싱(dicing)된 반도체 칩이 사용되므로, 외부로부터의 응력이 반도체 칩에 더해지고 반도체 칩 주변에 응력이 집중하면, 균열이 발생하고 반도체 칩의 일부 또는 모든 기능이 상실된다. 종이 등의 얇은 매체에 반도체 칩이 봉입되는 경우에는 굽힘이나 집중 하중의 응력이 인가되기 쉬워서, 반도체 칩 주변의 근소한 칩핑, 즉 결함(nick)이 있어도 반도체 칩의 파괴로 이어지는 과제가 존재한다.
다음에 도 7에서의 종래예에서의 과제를 진술한다. 이 구조에는 금의 범프를 갖는 것과 반도체 칩 주변에 이방 도전 접착제 또는 도전 접착제에 대한 부작용, 즉 세로 구조 치수의 금 범프의 존재에 의한 증대나 반도체 주변에서의 쇼트에 대한 배려가 없다. 이것에 의해서 금 범프를 포함하는 반도체 칩의 구성에 의해서 전체가 이상하게 두꺼워져서 굽힘에 강한 구조를 얻는 것을 방해하고 있는 과제가 존재한다.
상기한 과제를 해결하는 제1 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에 서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제2 수단은, 반도체 칩 주변이 절연 재료로 형성되고, 반도체 상의 단자는 도전성 접착제로 탑재 기판의 단자에 접속되는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제3 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 에칭에 의해 분리되어, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제4 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 전자선 직접 묘화에 의해 형성된 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제5 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 반도체 칩의 패드가 텅스텐에 의해 형성되어 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제6 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 반도체 칩의 패드가 반도체 주면 상의 디바이스 상에 하나 또는 복수 존재하여 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트 의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제7 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 종이 또는 필름형 매체 중에 컨덴서 내장 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제8 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하고, 상기 정보는 암호화되어 매체 상에 인쇄되어 있는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제9 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 반도체 칩 상에 난수를 발생하기 위해서 안테나와 접속하기 위한 패드보다 작은 패드가 복수 존재하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제10 수단은, 반도체 칩 내에 기입 가능한 메모리 영역이 존재하고, 상기 반도체 칩 내에 제1 난수를 발생하는 영역이 존재하고, 상기 제1 난수가 판독되고 암호화되어 상기 메모리 영역에 기입된 후, 상기 난수와는 다른 제2 난수가 반도체 칩에 제공되어 제1 난수가 암호화되어 판독되고 또한 상기 메모리 영역의 내용이 판독되어 제2 난수로 되돌아가는 것에 의해 상기 반도체 칩이 위조되지 않은 것을 확인하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제11 수단은, 반송파가 복수 주파 단위로 주기적으로 진폭 변조하여 안테나가 부착된 반도체 칩에 제공되고 각 주기의 상승 엣지를 클럭으로서 사용하고, 해당 주기 내에서 반도체 칩 내의 안테나 부하를 바꿔서 상기 반도체 칩 내의 정보의 1 비트분을 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제12 수단은, 반송파가 복수 주파 단위로 주기적으로 진폭 변조하여 안테나가 부착된 반도체 칩에 주어지고, 해당 반도체 칩 내에는 카운터를 가지고, 각 주기의 상승 엣지를 클럭으로서 사용하여 카운터에 입력되고 또한 카운터의 출력이 메모리 출력을 셀렉트하여, 해당 주기 내에서 반도체 칩 내의 안테나 부하를 바꿔서, 상기한 반도체 칩 내의 정보의 1 비트분을 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제13 수단은, 복수의 반도체 칩이 하나의 안테나를 공유하고, 각 반도체 칩은 안테나의 부하 상태에 따라 동작하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제14 수단은, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되고 복수 비트의 정보를 송출하는 반도체 칩의 사이즈, 두께, 위치, 경사 각도의 물리 정보의 전부 또는 일부를 암호화하여 인쇄하고 있는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제15 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 2매 이상의 롤 시트 간에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제16 수단은, 반도체 칩 사이즈보다 작은 안테나를 반도체 칩 상에 탑재하고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 복수 삽입되어 복수 비트의 정보를 혼신없이 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제17 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하며, 각 반도체 칩은 해당 매체의 정수배의 중첩 위치에는 배치하지 않는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제18 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하며, 상기 반도체 칩의 코너는 긴 변 길이의 100분의 1 이상의 테이퍼 컷트(taper-cut)가 되어 있는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제19 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하며, 상기 반도체 칩은 점자용 볼록부 내에 존재하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제20 수단은, 복수의 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하며, 상기 각 반도체 칩의 정보는 암호화 문양 패턴화되어 매체 상에 인쇄되어 있는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제21 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하며, 상기 반도체 칩보다 두꺼운 메탈이 상기 반도체 칩에 접착되어 있는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제22 수단은, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 일본 종이의 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하며, 상기 반도체 칩은 일본 종이를 제작할 때에 일본 종이 섬유의 일부로서 취급되어 일본 종이 내부 또는 표면에 실장되는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제23 수단은, 상기 반도체 칩은 실리콘 온 절연체 웨이퍼에 의해서 제조되어 있는 것을 특징으로 하는 제1 수단 내지 제22 수단 중 어느 한 수단에 기재된 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제24 수단은, 상기 반도체 칩은 두께가 50미크론 이하로 제조되어 있는 것을 특징으로 하는 제1 수단 내지 제22 수단 중 어느 한 수단에 기재된 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제25 수단은, 적어도, 판독기/기입기와의 전기적 접촉이 없는 상태에서 정보의 교환을 행하기 위한 안테나와 IC 반도체 칩을 갖는 반도체 장치에서, 상기 안테나는 한쌍의 단책상(短冊狀) 도전체로 이루어지며, 상기 IC 반도체 칩에 접속되는 부분에서의 폭이 상기 IC 반도체 칩 중 적어도 한쪽 변의 길이보다 작은 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제26 수단은, 적어도, 판독기/기입기와의 전기적 접촉이 없는 상태에서 정보의 교환을 행하기 위한 안테나와 IC 반도체 칩을 갖는 반도체 장치에서, 상기 IC 반도체 칩의 디바이스가 형성되어 있는 측과 그 반대측에 한쌍의 세선형 도전체로 이루어지는 상기 안테나를 구비하고, 상기 안테나의 상기 IC 반도체 칩에 접속되는 부분에서의 단면적이 상기 IC 반도체 칩의 면적보다 작은 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기한 과제를 해결하는 제27 수단은, 적어도, 상기 IC 반도체 칩을 반도체 웨이퍼 상에 형성하는 공정, 상기 반도체 웨이퍼를 소정의 지지체에 접착하는 공정, 상기 IC 반도체 칩을 서로 분리하는 공정 및 상기 지지체 상에서 분리된 복수의 상기 IC 반도체 칩과 복수의 상기 안테나를 동시에 접속하는 공정을 포함하는 것을 특징으로 하는 제25 수단 내지 제26 수단 중 어느 한 수단에 기재된 반도체 장치의 제조 방법으로 하는 것이다.
상기한 과제를 해결하는 제28 수단은, 상기 지지체 상에서 분리된 상기 IC 반도체 칩 중, 직선형으로 나열한 복수의 IC 반도체 칩과 복수의 상기 안테나를 동시에 접속하는 공정을 포함하는 것을 특징으로 하는 제27 수단에 기재된 반도체 장치의 제조 방법으로 하는 것이다.
상기한 과제를 해결하는 제29 수단은, 상기 지지체 상에서 분리된 상기 IC 반도체 칩 중, 2차원적으로 나열한 복수의 IC 반도체 칩과 복수의 상기 안테나를 동시에 접속하는 공정을 포함하는 것을 특징으로 하는 제27 수단에 기재된 반도체 장치의 제조 방법으로 하는 것이다.
상기한 과제를 해결하는 제30 수단은, 적어도, 판독기/기입기와의 전기적 접촉이 없는 상태에서 정보의 수수를 행하기 위한 안테나와 IC 반도체 칩을 갖는 반도체 장치에서, 상기 IC 반도체 칩의 디바이스가 형성되어 있는 측과 그 반대측에 한쌍의 상기 안테나를 구비하고, 상기 IC 반도체 칩 주면이 상기 안테나의 길이축 방향에 대하여 경사져 있는 것을 특징으로 하는 반도체 장치로 하는 것이다.
도 1은 본 발명의 실시예를 나타낸다. 반도체 칩 측벽 산화막(11)은 디바이스층 실리콘(12) 사이드에 있고, 패드(13)는 이면 산화막(14)과 반도체 칩 측벽 산화막(15)을 갖는 반도체 칩의 표면에 있으면서 접착 수지(16)에 의해서 안테나 배선(17)에 접속되고, 안테나 배선은 기판(18) 표면에 은 페이스트 등의 도전성 재료에 의해서 형성되어 있다. 도전 입자(19)는 직접 패드와 안테나 배선 간에 있어서 세로 방향의 도통에 기여하지만, 도전 입자(19a)는 반도체 칩 사이드 부근에 있어서 직접 패드와 안테나 배선의 도통에는 기여하지 않는다. 그리고, 반도체 칩 주변이 절연 재료로 형성되며, 반도체 상의 단자는 도전성 접착제로 탑재 기판의 단자에 접속되는 것을 특징으로 하는 반도체 장치라고 하면 이 도전 입자는 반도체 칩의 엣지에 접하더라도 안테나 배선 및 반도체 칩과 쇼트하지는 않는다. 또한, 이방 도전성 접착제가 아니라 통상의 도전 접착제를 이용하는 경우에는, 특히 효과가 현저해진다. 즉, 반도체 칩의 엣지에 도전 접착제가 접해도 전기적 쇼트의 원인이 되지 않기 때문이다.
도 2의 (a) 내지 도 2의 (f)는 본 발명의 다른 실시예를 나타낸다. 도 2의 (a)는 반도체 칩이 웨이퍼형으로 완성된 직후의 공정의 단면을 나타내고 있다. 미리, 도 1에 도시한 측벽 산화막은 웨이퍼 상태로 반도체 칩이 분리되는 위치에 산화되어 있고, 그것은 주면과 산화막층(23)의 산화막과 연결되어 있다. 패드(21)는 디바이스층 실리콘(22) 상에 형성되어 있고, 산화막층(23)은 실리콘 기판(24)과 디바이스층 실리콘 사이에 끼워진 샌드위치 구조로 되어 있다. 이 구조는 실리콘 온 절연체 웨이퍼(silicon-on-insulator wafer)이다. 도 2의 (b)는 지지 테이프를 계속해서 웨이퍼 주면에 접착한 직후의 공정의 단면도를 나타내고 있다. 도 2의 (b)에서의 참조 부호 30은 접착제층이다. 이하, 참조 부호 30은 동종의 접착제층을 나타낸다. 도 2의 (c)는 수산화칼륨, 하이드라진, 암모니아 등에 의해 실리콘 기판(24)을 에칭으로 제거한 공정 직후의 단면도를 나타낸다. 도 2의 (d)는 포토 레지스트(26)를 웨이퍼 이면에 도포하여 노광 현상한 직후의 단면도를 나타낸다. 반도체 칩으로 분리된 부분의 패턴을 형성하여 종료하고 있다. 도 2의 (e)는 에칭홈(27)을 형성한 직후 공정의 단면도를 나타내고 있다. 에칭은 산화막을 에칭하는 불산 또는 그 혼합액 또는 드라이 에칭을 이용한다. 도 2의 (f)는 연장된 지지 테이프(28)에 의해서 반도체 칩이 연장되어 있는 단면도를 나타내고 있다. 이와 같이 하여 박형이며 소형으로 칩핑이 없는 반도체 칩을 용이하고 또한 경제적으로 작성할 수 있다. 이 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 실시예와 같이 에칭에 의해서 분리되어 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 것을 형성한다.
도 3은 본 발명의 다른 실시예를 나타낸다. 패드(31)는 메모리 매트(32)나 판독 회로(33)나 셀렉터 회로(34)나 송수신 회로(36)나 전원 회로(38) 등의 액티브한 디바이스 상에 형성되어 있다. 이와 같이 하면 안테나 배선과 신뢰성좋게 안정적으로 접속하기 위해서 면적이 큰 패드를 형성하는 것이 가능해진다. 반도체 칩의 주변에는 도전 접착제와의 쇼트 방지를 위해서 반도체 칩 측벽 산화막(35)이 존재한다. 패드(31)는 관통 홀(37)에 의해서 회로와 접속된다. 반도체 칩에는 난수 발생용 소형 패드(39)가 있어, 이 부분에서 반도체 칩과 안테나는 위선(緯線) 간에서의 도전 입자와의 접촉 저항이나 강유전체와의 용량의 변동에 따라 아날로그값이 변화한 값을 얻을 수 있기 때문에 난수 발생 회로(39a)에 의해 아날로그 디지털 변환을 행하여 정보화한다. 이 값은 인간의 지문과 같이 반복이 없는 고유 정보로서 사용할 수 있어, 이 반도체 칩이 사용되는 매체의 위조 방지에 기여할 수 있다. 이 고유 정보는 반도체 칩과 안테나 배선을 분리하면 소실되기 때문에 탬퍼 레지스턴스(tamper resistance), 즉 위조에 강한 특징을 갖는다. 이와 같이 패드가 반도체 주면 상의 디바이스 상에 하나 또는 복수 존재하고, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하고, 또한 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 반도체 칩 상에 난수를 발생하기 위해서 안테나와 접속하기 위한 패드보다 작은 패드가 복수 존재하는 것을 특징으로 하는 반도체 장치가 위조 방지를 위해서 유효가 된다. 또한, 메모리 매트(32)에서, 전자선 직접 묘화에 의해서 임의로 난수를 웨이퍼 상의 각 반도체 칩에 미세한 면적으로 패턴 형성한다.
도 5의 (a) 내지 도 5의 (c)는 본 발명의 다른 실시예를 나타내고 있다. 도 5의 (a)는 반도체 칩(51)이 안테나(52)에 접속되어 필름형 매체 중에 존재하는 상태를 나타내고 있는 평면도이다. 도 5의 (b)는 도 5의 (a)의 단면도 중 하나로, 반도체 칩의 겉 및 안에서 전극을 취하여, 용량을 형성하는 안테나 전극 1(55)과 용량을 형성하는 안테나 전극 2(56)가 취해져 이들 전극으로 용량이 형성된다. 이에 의해, 반도체 칩측에 용량을 갖지 않는 작은 반도체 칩을 형성하고, 경제적, 수율적으로 유리한 반도체 칩을 작성하는 것이 가능해졌다. 도 5의 (c)는 반도체 칩의 표면에서부터 복수의 전극이 취해져, 용량을 형성하는 안테나 전극 3(57)과 용량을 형성하는 안테나 전극 4(58)가 취해지고, 이들 전극으로 용량이 형성된다. 이들은 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 종이 또는 필름형 매체 중에 컨덴서 내장 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 함으로써 경제적이고 유효한 위조 방지 인식 기능 디바이스로 하는 것이 가능해진다.
도 6은 본 발명의 다른 실시예를 나타내고 있다. 접착 수지(61)는 이면 산화막(62)을 가지고, 디바이스 실리콘층(63) 사이드에 측벽 산화막(64)을 갖는 반도체 칩에서, 도전 입자(65)를 분산시킨 이방 도전성 접착제에 의해서 표면 산화막(66) 상의 텅스텐 패드(68)를 도전 입자(67)에 의해 안테나 배선(69)과 전기적으로 접속하는 것이 가능해진다. 텅스텐 또는 산화하지 않은 메탈에 의해서 패드가 형성되어 있기 때문에 또한 측벽 산화막의 채용에 의해서 얇고, 쇼트하지 않는 반도체 칩과 안테나의 조합이 형성된다. 이와 같이 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 반도체 칩의 패드가 텅스텐으로 형성되어, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 위조 방지 각종 토큰 디바이스 매체를 형성한다.
도 8은 본 발명의 다른 실시예를 나타낸다. 매체 표면 인쇄 패턴(81)은 필름형 매체(83)의 표면에 있어서 그 중에 안테나를 포함하는 반도체 칩(82)이 존재한다. 반도체 칩의 ROM의 정보만으로서는 그대로 에뮬레이션되면 위조 방지에 대하여 저항력이 없어지기 때문에, 그 정보를 암호화하여 수치나 패턴으로 하여 인쇄하면, 위조인지의 여부의 확인을 보다 엄격하게 행할 수 있다. 또, 반도체 칩쪽은 ROM만으로 좋기 때문에, 작은 사이즈로 반도체 칩을 작성하는 것이 가능해진다. 즉, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하고, 상기 정보를 암호화하여 매체 상에 인쇄되어 있는 것을 특징으로 하는 반도체 장치로 함으로써 위조에 강한 각종 토큰 디바이스 매체 등을 형성한다. 암호화한 인쇄 정보는 특수 잉크, 자성체 등을 조합한 것을 사용하는 것이 더욱 행해진다.
도 9a, 도 9b는 본 발명의 다른 실시예를 나타낸다. 도 9a는 반도체 칩(91)의 평면도를 나타내고 있다. 도전 입자(92)는 소형 패드(93) 상에 분산하여 존재한다. 또한 반도체 칩 내에는 기입 가능 메모리 영역(97)이 존재하고 있다. 도 9b는 반도체 칩(91)이 기판(96) 상의 안테나 배선(95)에 접착 수지(94)로 접속된 단면도를 나타내고 있다. 반도체 칩의 소형 패드의 부분에 반도체 칩과 안테나 배선 간에서의 도전 입자와의 접촉 저항이나 강유전체와의 용량의 변동에 의해서 아날로그값이 변화한 값이 얻어지기 때문에, 난수 발생 회로에 의해 아날로그 디지털 변환을 행하여 정보화한다. 이 값은 인간의 지문이나 잉크의 모양과 같이 반복되지 않는 고유 정보로서 사용할 수 있고, 이 반도체 칩이 사용되는 매체의 위조 방지에 기여할 수 있다. 이 고유 정보는 반도체 칩과 안테나 배선을 분리하면 소실되어 재현하는 것이 곤란하기 때문에 탬퍼 레지스턴스, 즉 위조에 강한 특징을 갖는다.
도 10은 본 발명의 다른 실시예를 나타낸다. 이 도면은 본 발명의 반도체 칩과 그 칩 내의 임의의 난수 발생 회로를 사용한 위조 방지의 프로토콜 실시예이다. 크게 오픈형과 클로즈형 2가지가 있다. 우선, 오픈형 프로토콜 실시예를 진술한다. 오픈형에서는 판독기/기입기 등의 조회부로부터 카드 등의 필름 매체에 있는 본 발명의 반도체 칩에 대하여 초기화 시에 카드 내에서의 반도체 칩이 발생시킨 난수 N을 문의한다. 카드는 N을 대답한 후, 스스로 또는 조회부의 커맨드에 의해 N 판독 회로를 폐쇄하여 판독 불가능으로 한다. 조회부는 N을 수취하면 데이터 베이스에 등록한다. 다음에 운용 시점에서는 우선 조회부는 카드의 ID를 문의한다. 카드의 ID를 조회부로 되돌려 보내면, 조회부는 또한 난수를 카드로 보낸다. 카드는 N을 키로 하여 난수를 암호화하여 조회부로 되돌려 보낸다. 조회부는 데이터 베이스로부터 얻은 N과 금회 해독한 수치를 비교하여 동일하면 정당한 카드라고 간주한다. 이 실시예에서는 카드는 본 발명의 형성 매체, 즉 각종 토큰 디바이스 매체, 유가 증권 등 적용에 대해서는 특별한 제한없이 치환하여 사용하는 것이 가능하다. 다음에, 클로즈형에서는 반도체 칩 내에 기입 가능한 메모리 영역이 존재하여, 초기화 시에는 조회부로부터 암호화된 N이 카드의 메모리 영역에 기입된다. 이 후, 카드측의 N 판독 회로는 폐쇄된다. 다음에 상기 반도체 칩 내에의 난수 N과는 다른 제2 난수가 반도체 칩에 제공되어 난수 N이 암호화되어 판독되고 또한 상기 메모리 영역의 내용이 판독되어 조회부쪽으로 제2 난수로 보냄으로써 상기 반도체 칩이 위조된 것이 아닌 것을 확인하는 것을 특징으로 하는 카드 및 시스템으로 한다. 이들에 의해 안전하게 N이 체크되어 정당한 카드라는 인증이 행해진다.
도 11a, 도 11b에 본 발명의 다른 실시예를 나타내고 있다. 도 11a에 본 발명에서의 조회부로부터 반도체 칩을 포함하는 종이 또는 필름형 매체로 보내지는 전자파의 파형을 나타내고 있다. 반송파의 주파수는 임의이지만, 반송파는 진폭 변조되며, n번째의 클럭(111)이 주어지면 ROM의 n번째 어드레스의 데이터가 반도체 칩에서부터 송출된다. 따라서, 클럭 주기의 후반은 n번째의 데이터(112)가 송출되는 기간이다. 마찬가지로, n+1번째의 클럭(113)이나 n+1번째의 데이터(114)의 기간이 지속된다. 이들을 반복하여 반도체 칩 내의 ROM의 내용이 조회부에 판독될 수 있다. 즉, 반송파가 복수 주파 단위로 주기적으로 진폭 변조하여 안테나가 부착된 반도체 칩에 제공되어, 각 주기의 상승 엣지를 클럭으로서 사용하고, 해당 주기 내에서 반도체 칩 내의 안테나 부하를 바꿔서 상기 반도체 칩 내의 정보의 1 비트분을 송출하는 것을 특징으로 하는 반도체 장치가 된다. 도 11b는 반도체 칩(118) 내의 회로 블록도를 나타낸다. 안테나(115)는 정류기(116)에 접속되어 반도체 칩 내에 전압을 공급한다. 동시에 데이터가 카운터(119)에 들어가, ROM(117)의 출력의 셀렉터(119a)와 함께 1 비트씩 데이터를 송출하도록 한다. 이들 구성에 의해서 소형 반도체 칩을 구성한다. 즉, 반송파가 복수 주파 단위로 주기적으로 진폭 변조하여 안테나가 부착된 반도체 칩에 제공되고, 해당 반도체 칩 내에는 카운터를 가지고, 각 주기의 상승 엣지를 클럭으로서 사용하여 카운터에 입력되고, 또한 카운터의 출력이 메모리 출력을 셀렉트하고, 해당 주기 내에서 반도체 칩 내의 안테나 부하를 바꿔서 상기 반도체 칩 내의 정보의 1 비트분을 송출하는 것을 특징으로 하는 반도체 장치를 형성한다.
도 12는 본 발명의 다른 실시예를 나타내고 있다. 필름형 매체(124) 중에는 제1 반도체 칩(121)과 제2 반도체 칩(123)이 안테나(122) 양단에 접속되어 있다. 일반적으로 복수의 반도체 칩이 하나의 안테나를 공유하고, 각 반도체 칩은 안테나의 부하 상태를 보고 동작하는 것을 특징으로 하는 반도체 장치를 형성한다. 이와 같이 하면 복잡한 복조 회로를 반도체 칩 내에 구비하지 않고 간단히 복수 반도체 칩을 실장하여, 불량이 생겼을 때 다른 반도체 칩이 보조하도록 하는 것이 가능해져 매체의 신뢰성을 향상할 수 있다. 또한, 복수의 반도체 칩에 고유 정보를 가지게 하고, 서로 관계를 연락하여 복수인 조건이 갖추어지면, 데이터를 송신하도록 해 둠으로써 보다 시큐러티가 높은 시스템을 구축한다.
도 13은 본 발명의 다른 실시예를 나타내고 있다. 반도체 칩(131)은 표면에 암호화 물리 정보 기입란(132)을 갖는 필름형 매체(133)에 봉입되어 있다. 위조 방지를 위해서는 물리적으로 동일한 것이 정밀도좋게 작성되는 것이 곤란한 것과 감별 기술이 고도인 것이 필요 조건이다. 반도체 칩 그 자체를 고도의 프로세스 기술로 작성하더라도, 적당한 제조 기술이 수반되지 않으면 클론이라고 불리는 반도체 칩의 모조품을 만드는 것은 곤란하다. 반도체 프로세스 기술은 미세 패턴의 정밀도 레벨로 대표된다. 따라서 동일 기능을 실현해도, 프로세스 기술이 높으면 높을수록 반도체 칩 사이즈는 작아지고 또한 시간과 함께 기술 레벨이 향상하여, 기능이 동일하면 물리 형상은 작아지고, 물리 형상이 동일하면 기능은 향상하게 된다. 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 반도체 칩 사이즈, 두께, 위치, 도의 물리 정보의 전부 또는 일부를 암호화하여 인쇄하고 있는 것을 특징으로 하는 반도체 장치로 함으로써 반도체 칩 및 실장 방법이 위조품인지의 여부를 감별하여 구별이 쉬워진다.
도 14는 본 발명의 다른 실시예를 나타내고 있다. 제1 커버 필름 롤(141)과 제2 커버 필름 롤(144)이 있어, 제1 커버 필름(145)과 제2 커버 필름(143) 간에 반도체 칩(142)이 삽입되어, 권취 롤(take-up roll, 146)에 완성된 반도체 칩을 포함하는 매체가 권취된다. 커버 필름은 종이, 합성지, 플라스틱, 천, 파이버크로스 등의 재료로 특별히 한정되지 않는다. 반도체 칩은 자동적으로 픽업되어 위치 결정된다. 이 반도체 칩에는 미리 안테나가 부착되어 있는 경우와, 제1 또는 제2 필름에 인쇄나 와이어가 있어, 삽입 시점에서 도전성 접착제로 접합하는 경우가 있다. 반도체 칩이 삽입되어 있는 중간 접합 필름면에는 다른 접착제, 예를 들면 우레탄계나 시아놀계나 UV 경화계 등의 접착제가 있어, 저온으로 또한 완성 매체의 평탄성, 강성을 확보하도록 형성된다.
도 15a, 도 15b는 본 발명의 다른 실시예를 나타내고 있다. 도 15a는 복수의 반도체 칩(151)이 필름형 매체(152) 중에 분산하여 배치되어 있는 형태 중 하나를 나타내고 있다. 도 15b는 도 15a의 반도체 칩(151)은 반도체 칩 상에 작은 안테나(154)를 탑재하고 있는 일례를 나타내고 있다. 안테나의 형상 및 특성은 사용하는 무선 주파수나 에너지량에 따라 다르다. 안테나의 형성법 중 하나로서는, 반도체 배선 프로세서 기술을 이용하여, 미세한 배선을 코일형으로 하는 것이 생각된다. 또한 다층 배선이나 구리 배선 기술을 이용하면 컴팩트로 하여 저저항으로 배선 길이가 긴 코일을 얻는 것이 가능해진다. 또, 온 반도체 칩에서 안테나를 형성하면, 안테나 접속의 신뢰성을 높임과 함께 제조 공정의 저감을 도모하여 경제적으로 반도체 칩을 작성하는 것이 가능해진다. 또 복수의 반도체 칩을 분산하여 매체에 배치하면, 비반복성이 확보 가능하고 또한 반도체의 고장에 대해서도 보상 수단이 되는 것이 가능해지며 위조 방지와 신뢰성 향상을 도모할 수 있다. 반도체 칩 사이즈보다 작은 안테나를 반도체 칩 상에 탑재하여, 상기 반도체 칩은 종이 또는 필름형 매체 중에 복수 삽입되어 복수 비트의 정보를 혼신없이 송출하는 것을 특징으로 하는 반도체 장치를 형성하면 위조 방지 각종 토큰 디바이스 매체 등을 실현하기 쉬워진다.
도 16은 본 발명의 다른 실시예를 나타내고 있다. 제1 안테나용 패드(161)와 제2 안테나용 패드(162)가 반도체 칩의 액티브한 디바이스 상에 존재하여, 안테나 코일(163) 양단에 접속되어 있다. 이 도면에서는 코일형 안테나를 상정하고 있지만, 다이폴형 안테나 각각의 안테나 단자라도 된다. 제1 안테나용 패드는 제1 관통 홀(164)에 의해 반도체 칩의 송수신 회로와 접속하고, 제2 안테나용 패드는 제2 관통 홀(165)에 의해서 반도체 칩의 송수신 회로와 접속한다. 이와 같이 액티브 디바이스 상에는 복수의 패드를 두고 안테나나 필요에 따라 외부의 용량과의 접속을 행한다. 패드와 안테나 단자의 접속은 압착 또는 접착제에 의해 행한다. 접착제는 이방 도전성 접착제를 사용하면 일회의 접합 가열 가압 처리에 의해서 효율적으로 복수 패드와 기판의 배선 패턴과의 접속을 행하는 것이 가능해진다.
도 17은 본 발명의 다른 실시예를 나타내고 있다. 테이퍼형 코너(171)를 반도체 칩의 코너에 설치하고 있는 것을 나타내는 실시예의 평면도이다. 집중 하중이나 굽힘 등의 기계적 강도를 증가시키는 것과 다이싱 블레이드의 컷트 폭을 없애서 유효하게 반도체 칩 면적을 사용하기 위해서, 에칭 기술에 의해서 반도체 칩을 분리하는 것이 실시된다. 이 때 분리홈의 패턴 설계를, 반도체 칩 코너에 테이퍼 또는 라운드형 형상을 가져오는 것에 의해서 완성된 반도체 칩의 코너 형상을 기계적 응력 집중을 완화하도록 최적화를 행한다. 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하고, 해당 반도체 칩의 코너는 긴 변 길이의 100분의 1 이상의 테이퍼 컷트가 되어 있는 것을 특징으로 하는 반도체 장치로 하는 형태의 위조 방지 각종 토큰 디바이스 매체로 하면 신뢰성을 높일 수 있다.
도 18은 본 발명의 다른 실시예를 나타내고 있다. 집중 하중 툴(181)은 필름형 매체(182)에 압박되어 있어, 그 아래에는 반도체 칩(183)이 매체의 중립면 또는 중립면에 가까운 곳에 있다. 필름형 매체는 강판(185) 상에 있는 실리콘 러버(184)가 존재한다. 실리콘 러버는 실생활 공간에서 필름형 매체 근방에 있는 환경을 나타내고 있다. 집중 하중의 툴의 직경은 1㎜ 이상이다. 이것은 실생활 공간에서의 집중 하중으로서 인가되는 환경을 나타내고 있다. 이 도 18에 도시된 바와 같이 필름형 매체는 집중 하중의 정도에 따라 변형하고, 도 18과 같은 단면 상태가 된다. 이러한 상태에서 내집중 하중과 두께 50미크론의 반도체 칩 사이즈와의 관계를 실험적으로 구한 것이 도 19이다. 실생활 공간에서 인간이 볼펜으로 압박하는 정도는 700g으로 하고 집중 하중에 대하여 1kg에 견딜 수 있는지를 기준으로 하면, 도 19에서 반도체의 반도체 칩 사이즈가 0.5㎜ 이하이면 집중 하중에 강한 영역, 0.5㎜ 이상이면 집중 하중에 약한 영역이라는 등과 같이 분리할 수 있다고 발명자는 발견하였다. 이 사실을 근거로 하면, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하고, 상기 반도체 칩은 두께가 50미크론 이하로 작성되어 있는 것을 특징으로 하여, 반도체 장치로 하는 위조 방지의 각종 토큰 디바이스 매체를 작성하는 것은 기술적 제약으로서의 필요 요건으로서, 본 발명의 구성 부분을 이루는 것으로 생각한다.
도 20a, 도 20b는 본 발명의 다른 실시예이다. 필름형 매체(204)에 있는 점자용 돌기(201) 중에는 안테나(203)가 부착된 반도체 칩(202)이 있다. 점자용 돌기 부분은 각종 토큰 디바이스 매체 등에 첨부되지만, 반도체 칩 사이즈는 0.5㎜ 이하이면, 돌기 부분에 넣어지는 것이 가능해진다. 이것에 의해서, 반도체 칩의 실장 부분의 구조적 강도 개선에 기여하는 것이 가능해진다. 즉, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하고, 상기 반도체 칩은 점자용 볼록부 내에 존재하는 것을 특징으로 하는 반도체 장치로 한 위조 방지 각종 토큰 디바이스 매체로 함으로써 신뢰도의 향상을 도모할 수 있다.
도 21은 본 발명의 다른 실시예를 나타낸다. 제1 안테나(212)에 접속된 제1 반도체 칩(211)과 제2 안테나(214)에 접속된 제2 반도체 칩(213)이 필름형 매체(217)에 존재한다. 이 때, 필름형 매체의 표면에는 제1 암호화 기재 영역(215)과 제2 암호화 기재 영역(216)이 있다. 제1 반도체 칩에서부터 송출되는 정보는 제1 암호화 기재 영역에 수치 또는 특수한 패턴에 의해서 인쇄되며, 제2 반도체 칩에서부터 송출되는 정보는 제2 암호화 기재 영역에 수치 또는 특수한 패턴에 따라 인쇄된다. 이것에 의해서, 어느 한쪽의 반도체 칩이 파괴되어도 위조 감정이 가능해진다. 일반적으로, 복수의 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하고, 각 반도체 칩의 정보는 암호화 문양 패턴화되어 매체 상에 인쇄되어 있는 것을 특징으로 하는 반도체 장치로 하는 위조 방지 각종 토큰 디바이스 매체를 형성함으로써 신뢰성이 좋은 방법을 제공하는 것이 가능해진다.
도 22는 본 발명의 다른 실시예를 나타내고 있다. 제1 커버 필름(221)과 제2 커버 필름(224) 간에는 안테나(226)가 안테나 패드(225)에 접속한 구조를 갖는 반도체 칩(223)이 있어, 상기 반도체 칩은 보강 메탈(222)에 의해서 보강되어 있는 구조를 갖는다. 보강 메탈은 탄성 계수가 큰 재료인 것에 의해서 집중 하중에 대하여 개선을 가져올 수 있다. 보강 메탈의 두께는 두꺼운 쪽이 바람직하지만, 필름형 매체의 두께 제한이 있어, 한계가 있다. 따라서, 보강 메탈의 두께는 반도체 칩의 두께 이상이 상당하며, 그에 따라 개선 효과를 얻는 것이 가능하다. 보강 메탈과 반도체 칩의 접착은 강력한 것이 바람직하다. 이것은 얇은 반도체 칩의 인장 응력을 완화하기 위해서 필요한 것이다. 본 발명에서는, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하고, 상기 반도체 칩보다도 두꺼운 메탈이 상기 반도체 칩에 접착되어 있는 것을 특징으로 하는 반도체 장치로 하는 위조 방지 각종 토큰 디바이스 매체로 함으로써 신뢰성에 뛰어난 방법을 제공하는 것이 가능해진다.
도 23은 본 발명의 다른 실시예를 나타내고 있다. 일본 종이(231)는 일본 종이의 제작 망(235) 상에 제작 프레임(234)에 형상을 갖추어 다수 존재한다. 이 일본 종이 섬유와 함께 안테나(233)가 부착된 반도체 칩(232)이 제작되도록 한다. 반도체 칩을 0.5㎜ 이하로 하면 섬유형의 일부로서 취급되어 일본 종이 안에 삽입할 수 있다. 이 도면에서는 하나의 반도체 칩을 대표적으로 나타내고 있지만, 복수의 반도체 칩을 서로 혼합하여도 본 발명의 범위 내이다. 즉, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 일본 종이의 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하고, 상기 반도체 칩은 일본 종이를 제작할 때에 일본 종이 섬유의 일부로서 취급되어 일본 종이 내부 또는 표면에 실장되는 것을 특징으로 하는 반도체 장치에 의한 위조 방지의 각종 토큰 디바이스 매체라고 하면 간편한 공정으로 실현할 수 있는 수단을 제공할 수 있다.
도 24의 (a) 내지 도 24의 (g)는 본 발명의 다른 실시예를 나타낸다. 도 24의 (a)는 디바이스층 실리콘(241)과 기판 실리콘 웨이퍼(243) 간에 산화막층(242)을 갖는 실리콘 온 절연체 웨이퍼의 디바이스 작성 완료한 공정 직후의 단면도를 나타내고 있다. 도 24의 (b)는 계속하여 제1 지지 시트(244)를 웨이퍼의 주면측에 접착한 공정 직후의 단면도를 나타내고 있다. 도 24의 (c)는 계속해서, 실리콘만을 에칭하는 약액, 예를 들면 수산화칼륨 등에 의해서 기판 실리콘을 제거한 공정 직후의 단면도를 나타내고 있다. 산화막층(242)은 상기 약액의 에칭 스토퍼의 역할을 달성하고, 매우 얇은, 예를 들면 0.1미크론 내지 50미크론의 얇은 반도체를 얻는데 유효하다. 도 24의 (d)는 계속하여, 제2 지지 시트(246)가 부착된 보강 메탈(245)에 있어서 붙여진 공정 직후의 단면도를 나타내고 있다. 도 24의 (e)는 계속해서, 제1 지지 시트를 제거한 공정의 직후의 단면도를 나타내고 있다. 도 24의 (f)는 계속하여, 포토 레지스트(247)를 도포, 노광, 현상한 공정 직후의 단면도를 나타내고 있다. 마스크 패턴은 반도체 칩을 분리하는 라인형 패턴이다. 도 24의 (g)는 계속하여 에칭 기술에 의해서, 보강 메탈, 산화막층, 디바이스층 실리콘을 에칭하여 분리홈을 형성한 직후의 단면도를 나타내고 있다. 이들 공정에 의해서, 박형으로 보강 메탈이 부착된 소형 반도체 칩을 효율적으로 신뢰성좋게 안정적으로 작성하는 것이 가능해진다.
도 25는 본 발명의 다른 실시예를 나타낸다. 정수배 접힘선(251)이 도면의 필름형 매체의 평면도의 긴 변 및 짧은 변을 따라 존재한다. 이 중에 안테나(253)가 부착된 반도체 칩(252)을 둘 때, 반도체 칩의 평면 치수가 긴 변 0.5㎜ 이하이고, 상기 반도체 칩은 종이 또는 필름형 매체 중에 안테나가 부착된 상태에서 삽입되어 복수 비트의 정보를 송출하는 것을 특징으로 하고, 각 반도체 칩은 해당 매체의 정수배의 중첩 위치에는 배치하지 않는 것을 특징으로 하는 반도체 장치로 하는 위조 방지의 각종 토큰 디바이스 매체 등이라고 하면, 정수배의 위치에서 절곡되더라도 반도체 칩없이 절곡에 의한 파괴의 확률이 저감되어 신뢰성이 좋은 구조를 제공하게 된다.
도 26a, 도 26b를 이용하여, 본 발명의 다른 실시예를 설명한다. 본 실시예는 ISO/IEC14443에 준거한 근접형 비접촉 IC 카드에 본 발명을 적용한 것으로, 도 26a는 안테나 코일(9002)이 형성된 카드형 배선 기판(9003)에 메모리와 통신 제어 기능을 내장한 1개의 IC 반도체 칩(9001)이 실장된 상태를 IC 반도체 칩의 디바이스가 형성되어 있지 않은 측에서 본 도면이고, 도 26b는 완성된 카드의 도 26a의 A-B선에서의 반도체 칩 부분의 단면도이다.
본 실시예에서는, 코일(9002)이 형성된 배선 기판(9003)에 전극 범프(9004)가 코일과 대향하는 페이스 다운 방향에서 IC 반도체 칩(9001)이 탑재되어 있다. 배선 기판(9003)은 PET(폴리에틸렌 테레프탈레이트)로 이루어지고, 도전성 페이스트의 스크린 인쇄로 코일(9002)이 형성하고 있다. 전극 범프(9004)와 코일(9002)의 접속에는 이방 도전성 접착제(9005)를 이용하였다. 이방 도전성 접착제는 접착제층 중에 도전성 미립자를 분산시킨 것으로, 전극 범프(9004)와 코일(9002)의 대향 부분은 양자 간에 사이에 둔 도전성 미립자를 통해 전기적으로 접속되지만, 도전성 미립자가 분산되어 있기 때문에, 대향하지 않은 전극 범프나 코일 배선 간에 전기적 단락이 발생하지는 않는다. 여기서, IC 반도체 칩(9001) 사이즈는 0.3㎜, 두께는 약 30㎛로, 디바이스가 형성된 Si 웨이퍼의 이면을 기계적 연마와 화학적 연마의 병용에 의해서 연마하여 박형화한 후, 다이싱을 행하여 박형 IC 반도체 칩을 얻었다. IC 반도체 칩(9001)의 디바이스가 형성되어 있지 않은 측에는 PET로 이루어지는 카드 표면층(9006)이 설치되어 있고, IC 반도체 칩(9001)과 수지층(9007)을 2층의 PET에서 사이에 두는 형태의 라미네이트 구조로 카드를 형성하였다.
본 실시예에서는, 반도체 칩 면적이 작은 것과 두께가 얇은 것 및 이방 도전성 접착제에 의해서 인쇄 코일에 접속하는 것에 의해, 굽힘과 점압에 대하여 강하고 또한 박형화가 가능하게 저비용의 비접촉 IC 카드가 얻어진다.
도 27a, 도 27b는 본 발명에 따른 반도체 장치의 다른 실시예를 나타내는 도면으로, 도 27a는 평면도, 도 27b는 반도체 칩 부분의 단면도이다. 본 실시예에서는, IC 반도체 칩(9011)의 디바이스가 형성된 측과 이면에 증착에 의해서 형성된 Au 범프(9013)가 각 1개 설정되며, 범프(9013)가 Sn 도금한 Cu로 이루어지는 단책상의 안테나(9012)에 접속되어 있다. IC 반도체 칩(9011)은 그 단부가 안테나의 양면보다도 돌출하지 않고, 주면이 안테나(9012)의 주면에 대하여 경사진 형태로 접속되어 있다. IC 반도체 칩(9011)의 주위는 수지(9014)로 충전되어 있고, 한쌍의 안테나 간에 IC 반도체 칩이 매립된 형태로 전체가 평탄한 단책상을 이루고 있다.
본 실시예에서 이용한 IC 반도체 칩(9011)의 크기는 0.25㎜, 두께는 Au 범프를 포함해서 약 50㎛로, 안테나(9012)의 두께는 0.15㎜이다. IC 반도체 칩(9011)의 주면과 안테나(9012)가 이루는 도는 약 30도로 함으로써 IC 반도체 칩이 안테나면에서부터 돌출하지 않는 구조로 하고 있고, 안테나(9012)의 폭은 IC 반도체 칩(9011)의 폭보다 크게 이루어져 있다.
본 실시예에서는, IC 반도체 칩 전체를 다이폴 안테나의 두께 중에 매립하고 있기 때문에 매우 평탄성이 좋은 반도체 장치가 얻어지고, IC 반도체 칩 사이즈가 작기 때문에 경사진 구조라도 전체를 얇게 하는 것이 가능하다. 또, 본 실시예에 따른 반도체 장치는 단체로 사용해도 되지만, 도 27에 도시한 단책상의 반도체 장치를 또 다른 기재 중에 매립하여, 예를 들면 통상의 크레디트 카드 사이즈 등으로 하는 것도 가능하다.
도 28a 내지 도 28e는 본 발명에 따른 반도체 장치의 다른 실시예와 그 제조 방법을 나타내는 도면이다. 본 실시예에서는, 도 28a의 평면도와 도 28b의 단면도에 도시한 바와 같이, IC 반도체 칩(9021)의 디바이스가 형성된 측의 면에 두개의 범프(9023)가 형성되어 있고, 각각 안테나(9022)와 이방 도전성 접착제(9024)로 접속되어 있다. Cu로 이루어지는 단책상의 안테나(9022)는 폭이 IC 반도체 칩(9021)의 폭보다도 좁게 하고 있다.
본 실시예에 따른 반도체 장치의 제조에서는, 안테나 부재를 도 28c에 도시한 바와 같이 다수의 안테나(9022)를 나열한 상태에서 안테나 프레임(9025)에 접속된 리드 프레임 구조로 가공하였다. 여기서 인접하는 안테나의 피치(pitch)는 Si 웨이퍼 상에 형성된 IC 반도체 칩(9021)의 피치와 같고, 대향하는 안테나의 간격은 IC 반도체 칩에 접속되어야 하는 상태의 한쌍의 안테나의 간격과 같다. 도 28d는 안테나(9022)와 IC 반도체 칩(9021)을 접속하기 위해서 상기 리드 프레임형 안테나 부재와 LSI 웨이퍼(9026)를 중첩한 상태를 나타낸다. LSI 웨이퍼(9026)는 소정의 시트 프레임(9028)에 배치된 지지 시트에 접착된 상태에서, 다이싱에 의해서 각각의 IC 반도체 칩으로 분리되어 있다. 이 상태에서 안테나 부재는 지지 시트 상의 소정의 일렬의 IC 반도체 칩 상에서, 각각 안테나의 선단부가 IC 반도체 칩의 범프 상에 배치되도록 위치 정렬을 한다. 도 28e는 안테나(9022)와 IC 반도체 칩(9021)을 접속하는 상태의 도 28d의 A-B선에서의 단면 구조를 나타내는 도면이다. 지지 시트(9027) 상에 접착된 IC 반도체 칩(9021) 중, 도면 좌단의 IC 반도체 칩 상에 안테나 프레임(9025)으로 지지된 안테나(9022)의 선단부를 맞추어서, 가열/가압 장치(9029)에 의해 IC 반도체 칩 상의 범프(9023)와 안테나(9022)를 이방 도전성 접착제(9024)로 접속한다. 소정의 시간 가열/가압을 행한 후, 가압을 종료하면, IC 반도체 칩(9021)과 지지 시트(9027)는 열에 의해서 박리되며, IC 반도체 칩이 지지 시트로부터 분리되어 안테나에 접속된 상태가 된다. 여기서, 가열/가압 장치(9029)는 도면의 지면에 수직인 방향으로 긴 구조를 취하고 있어, 이상으로 진술한 접속 공정에서 지지 시트 상의 일렬의 유효 반도체 칩 모두가 동시에 안테나에 접속되며, 그 후, 안테나(9022)를 안테나 프레임(9025)으로부터 도면의 C-D 및 C'-D'에서 절단함으로써 다이폴 안테나가 접속된 IC 반도체 칩이 완성된다. 또, 도 28e에서 접속되는 반도체 칩보다 좌측의 반도체 칩은 이미 안테나에 접속되어 분리 완료이며, 본 공정에 계속해서, 도면 좌측으로부터 2번째의 IC 반도체 칩과 그것과 열을 이루는 복수의 IC 반도체 칩의 안테나 접속이 행해진다.
이상으로 진술한 바와 같이, 본 실시예에서는 안테나(9022)의 폭이 IC 반도체 칩(9021)의 폭보다도 좁기 때문에 Si 웨이퍼 상에 형성된 열형 복수의 IC 반도체 칩을 동시에 안테나에 접속하는 것이 가능하며, 제조 공정의 처리량이 크고 저비용이라는 이점이 얻어진다. 또, 본 실시예의 도 28a, 도 28b에서 도시한 구조를 또한 수지나 그 외의 기재에 매립하여 사용하는 것도 가능하다.
도 29a 내지 도 29d는 본 발명에 의한 반도체 장치의 다른 실시예와 그 제조 방법을 나타내는 도면이다. 본 실시예에서는 도 29a에 도시한 바와 같이 IC 반도체 칩(9031)의 디바이스가 형성된 측의 면과 디바이스가 형성되어 있지 않은 이면에 각각 범프(9033)가 형성되어 있고, 각각 안테나(9032)와 땜납(9034)으로 접속되어 있다. Cu 피복한 철로 이루어지는 세선형 안테나(9032)는 IC 반도체 칩(9021)과의 접속부에서 굵게 되어 있지만 그 단면적은 IC 반도체 칩(9021)의 면적보다도 작게 하고 있다.
본 실시예에 따른 반도체 장치의 제조에서는 안테나 부재를 도 29c에 도시한 바와 같이 다수의 안테나(9032)가 2차원적으로 나열된 상태에서, 안테나 지지 구(9038)에 설치된 구멍에 삽입한다. 여기서 안테나의 배치는 Si 웨이퍼 상에 형성된 IC 반도체 칩(9031)의 나열과 같다. 도 29b에 IC 반도체 칩(9021)이 형성된 LSI 웨이퍼(9035)를 나타내고 있고, LSI 웨이퍼(9035)에 소정의 시트 프레임(9037)에 연장되어 있는 지지 시트(9036)에 접착된 상태에서 다이싱에 따라 각각의 IC 반도체 칩으로 분리되어 있다. 도 29d에, 도 29b의 LSI 웨이퍼와 도 29c의 안테나를 대향하는 형태로 배치한 상태의 단면도를 나타낸다. 안테나(9032)는 안테나 지지구(9038)에 설치된 구멍을 관통하고 있지만, IC 반도체 칩에 접속되는 굵은 부분은 구멍보다도 직경이 크기 때문에 안테나가 지지구로부터 떨어져 나가지 않는다. 이 상태에서 각 안테나 부재는 지지 시트(9036)에 접착된 IC 반도체 칩(9031)에 각각 대향하도록 위치 정렬을 한다. 다음에 도면에 도시하지 않은 가열/가압 장치에 의해서 IC 반도체 칩 상의 범프(9033)와 안테나(9032)를 땜납(9034)으로 접속시킨다. 소정의 시간 가열/가압을 행한 후 가압을 종료하면, IC 반도체 칩(9031)과 지지 시트(9036)는 열에 의해서 박리되고, IC 반도체 칩이 지지 시트로부터 분리되어 안테나에 접속된 상태가 된다. 이상으로 진술한 접속 공정에서, 지지 시트 상의 유효 반도체 칩 모든 한쪽 면이 동시에 안테나에 접속된다. 그 후, 마찬가지로 2차원적으로 나열된 안테나를 IC 반도체 칩의 다른쪽 면에 동시에 접속한다. 이 공정에서는, 안테나를 도 29d와는 반대 방향으로 하여 위치 정렬을 행할 필요가 있기 때문에 지지체에 평행한 자석을 이용하여 안테나가 떨어져 나가는 것을 방지하였다.
이상으로 진술한 바와 같이, 본 실시예에서는 안테나(9032)의 단면적이 IC 반도체 칩(9031)의 면적보다도 작기 때문에 Si 웨이퍼 상에 형성된 면형 복수의 IC 반도체 칩을 동시에 안테나에 접속하는 것이 가능하며, 제조 공정의 처리량이 크고 저비용이라는 이점이 얻어진다. 또, 본 실시예의 도 29a에서 도시한 구조를 또한 수지나 그 외의 기재에 매립하여 사용하는 것도 가능하다.
각종 토큰 디바이스 매체 등의 위조에 관하여 대책을 배려하면, 위조 방법이 용이한지의 여부로 기술적 부가 가치가 존재한다고 생각한다. 종래예로서는, 금속의 패턴을 각종 토큰 디바이스 매체에 봉입하는 것이 진술되어 있지만, 이 방법으로는, 패턴 작성법이 용이한 것뿐만아니라, 위조 방법을 조장할 위험성을 가지고 있다. 위조 방지 기술은 안전성을 향상하는 사명과 동시에 신뢰성을 높이게 되므로, 고도의 위조에 대해서는 전혀 보호되지 못할 우려가 있어, 안일한 위조 방지 기술은 반대로 위조를 증가시키는 작용을 갖는 것을 깊게 생각할 필요가 있다. 이 경우, 금속의 패턴 작성의 기술 레벨이지만, 검출 기술이 메탈의 유무인 이상, 개봉하여 정밀하게 조사하면 고도의 기술이 불필요하여 해명할 수 있는 것은 자명하다. 즉, 금속의 패턴 유무가 필요 조건이기 때문에 그 실현 수단을 선택하는 것은 통상의 기술 레벨로 십분 가능하다. 본 발명에서는 각종 토큰 디바이스 매체 등의 위조 방지를 위해서, 반도체 칩을 사용하여 또한 암호화 기술을 병용하고 또 난수 발생 수법을 가지고, 또한 실용적인 구조를 경제적으로 실현할 수 있는 방도를 나타내는데 상기한 과제 해결의 효과를 발견할 수 있다.
종이의 기계적 강도와 반도체 칩의 강도에 대하여 또한 깊은 검토를 요하는 것이라고 생각한다. 종래예의 구조가 두께 100미크론 이하의 구성을 생각해보면, 기계적 응력이 있는지의 여부에 따라 과제를 파악하는 방법이 완전히 다르다. 즉, 얇은 종이형 매체에 반도체 칩을 실장하는 것은 다른 제약 조건을 명확하게 할 필요가 있어, 이것은 깊은 고찰에 의해서 의식적으로 명언할 가치가 있지만 종래 개시예로서 의식적 인식에 부족하다. 반도체 칩의 두께, 사이즈로의 검토가 필요해진다. 예를 들면, 1㎜의 반도체 칩이 100 미크론 두께의 종이로 통상의 사용 레벨에 견딜 수 있을지의 여부는 구조 상 작성할 수 있을지의 여부가 아니라 사용에 견딜 수 있을지의 관점이 필요하다. 본 발명에 따르면, 이들 과제를 해결하는 효과를 얻을 수 있다.
반도체 칩의 주변은 다이아몬드 블레이드에 의해서 다이싱된 반도체 칩이 사용되므로, 외부로부터의 응력이 반도체 칩에 가해지면 반도체 칩 주변에 응력이 집중하면 균열이 발생하고, 반도체 칩의 일부 또는 모든 기능이 상실된다. 종이 등의 얇은 매체에 반도체 칩이 봉입되는 경우에는 굽힘이나 집중 하중의 응력이 인가되기 쉬워서, 반도체 칩 주변의 근소한 칩핑 즉 누락이 있어도 반도체 칩의 파괴로 이어지는 과제가 존재한다. 이 관점으로부터의 깊은 고찰이 종래의 구조는 아니다. 본 발명에 따르면, 이들의 과제를 해결하는 효과를 얻을 수 있다.
금 범프를 갖는 것에도 불구하고 반도체 칩의 주변에 이방 도전 접착제 또는 도전 접착제에 대한 부작용, 즉 세로 구조 치수의 금 범프의 존재에 의한 증대나 반도체 칩 주변에서의 쇼트에 대한 배려가 없다. 이것에 의해서 얇은 금 범프를 포함하는 반도체 칩의 구성에 의해서 굽힘에 강한 구조를 얻는 것을 방해하다는 과제가 존재한다. 본 발명에 따르면, 이들의 과제를 해결하는 효과를 얻을 수 있다.
본 발명은 종이 또는 필름형 매체, 예를 들면 각종 토큰 디바이스 매체, 유가 증권, 각종 금권, 중요 문서, IC 카드, 선불 카드 등의 위조 방지에 이용하는데 유용하다. 또한, 반도체 칩을 활용한 무배터리 비접촉 인식 방식을 실현할 수 있다.

Claims (14)

  1. 평면 치수는 긴 변이 0.5㎜ 이하이고 고유 정보를 기억하는 메모리를 갖는 반도체 칩과,
    상기 반도체 칩의 양면에 접속되어 상기 고유 정보를 송출하는 한쌍의 안테나를 포함하고,
    상기 반도체 칩은 필름형 매체에 탑재되는 것을 특징으로 하는 반도체 장치.
  2. 평면 치수는 긴 변이 0.5㎜ 이하이고 고유 정보를 기억하는 메모리를 갖는 반도체 칩과,
    상기 반도체 칩의 양면에 접속되어 상기 고유 정보를 송출하는 한쌍의 안테나를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 고유 정보는 복수 비트의 정보인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 양면은 디바이스가 형성되는 면과 그 뒷면인 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체 칩은 상기 양면에 Au 범프를 갖고,
    상기 안테나는 상기 Au 범프를 개재하여 상기 반도체 칩에 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 안테나의 상기 반도체 칩과의 접속면의 면적은 상기 양면의 면적보다 큰 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 안테나의 길이 방향과 상기 양면의 수직 방향이 다른 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 메모리는 전자선 묘화에 의해 형성된 상기 반도체 칩 상의 패턴인 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서, 상기 안테나는 상기 반도체 칩 상에 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항에 있어서, 상기 매체는 IC 카드인 것을 특징으로 하는 반도체 장치.
  11. 제1항 또는 제2항에 기재된 반도체 장치의 제조 방법에 있어서,
    반도체 디바이스를 반도체 웨이퍼 상에 형성하는 형성단계와,
    상기 반도체 웨이퍼를 지지 시트에 접착하는 접착단계와,
    상기 반도체 웨이퍼로부터 상기 반도체 칩을 분리하는 분리단계와,
    상기 안테나를 지지체에 고정하는 고정단계와.
    상기 반도체 칩과 상기 안테나와의 접속을 복수로 동시에 행하는 접속단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 접속단계는 2차원 형상으로 배열한 복수의 상기 반도체 칩과 복수의 상기 안테나를 동시에 접속하는 단계인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 매체는 종이이고,
    상기 반도체 칩은 종이 섬유와 함께 만들어지는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 종이에 인쇄가 실시되는 것을 특징으로 하는 반도체 장치.
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