KR100540113B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

전극을 갖는 복수의 반도체 칩의 사이를, 저융점 금속 부재를 통하여 접속한 실장 구조에 있어서, 전극 간의 양호한 전기적 및 기계적 접속을 실현한다. 제1 반도체 칩(1)의 표면에는 범프 전극(3)이 형성되어 있다. 제2 반도체 칩(10)에는, 관통홀(11)이 형성되고, 이 관통홀(11)의 중앙에 공극(13)을 갖는 관통 전극(12)이 형성되어 있다. 그리고 범프 전극(3)과 관통 전극(12)과의 접합면에는, 저융점 금속 부재(4)가 개재함과 함께, 저융점 금속 부재(4)의 일부가 용융 시에 관통 전극(12)의 공극(13)에 유입되도록 하였다. 이것에 의해, 인접하는 범프 전극(3, 3)의 사이에 저융점 금속 부재(4)가 과잉 공급됨으로써 범프 전극(3, 3) 사이의 단락을 초래하는 것이 방지된다.
전극, 반도체 칩, 공극, 저융점 금속 부재, 범프 전극, 관통 전극, 관통홀

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 2는 반도체 칩의 구조의 형성 방법을 설명하기 위한 단면도.
도 3은 반도체 칩의 구조의 형성 방법을 설명하기 위한 단면도.
도 4는 반도체 칩의 구조의 형성 방법을 설명하기 위한 단면도.
도 5는 반도체 칩의 구조의 형성 방법을 설명하기 위한 단면도.
도 6은 반도체 칩의 구조의 형성 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 8은 종래예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 9는 다른 종래예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 제1 반도체 칩
2, 14 : 패시베이션막
3 : 범프 전극
4 : 저융점 금속 부재
10 : 제2 반도체 칩
11 : 관통홀
12 : 관통 전극
13 : 공극
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 관통 전극을 갖는 반도체 장치의 실장 기술에 관한 것이다.
종래부터, 범프 전극이나 관통 전극을 갖는 복수의 반도체 칩을 땜납 등의 저융점 금속 부재를 통하여, 전기적 및 기계적으로 상호 접속한 실장 구조가 알려져 있다.
도 8은 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 도 8a에 도시한 바와 같이, 제1 반도체 칩(50)의 표면에는 패시베이션막(51)이 형성되어 있다. 그리고, 복수의 범프 전극(52)이 제1 반도체 칩(50)의 표면에 형성되고, 그 선단에는 저융점 금속 부재(53)가 부착되어 있다.
한편, 제2 반도체 칩(60)에는, 복수의 관통홀(61)이 형성되고, 각각의 관통 홀(61)에 구리 등의 금속으로 이루어지는 관통 전극(62)이 매립되어 있다. 관통 전극(62)은, 제2 반도체 칩(60)의 이면(도 8a에 있어서 상측의 면)으로부터 돌출되어 형성되어 있다. 또, 제2 반도체 칩(60)의 이면은, 관통 전극(62)이 형성된 영역을 제외하고, 패시베이션막(63)으로 피복되어 있다.
제1 반도체 칩(50)과 제2 반도체 칩(60)은, 범프 전극(52)과 관통 전극(62)이 소정 간격을 갖고 대면하도록 배치된다. 여기서, 복수의 범프 전극(52), 복수의 관통 전극(62)은 대략 20㎛ 이하의 미소 피치를 갖고 배치되어 있다.
다음으로, 도 8b에 도시한 바와 같이, 저융점 금속 부재(53)를 가열에 의해 용융하고, 이 용융된 저융점 금속 부재(53)를 개재하여, 범프 전극(52)과 관통 전극(62)을 접합한다. 용융된 저융점 금속 부재(53)는 냉각에 의해 고체화되기 때문에, 범프 전극(52)과 관통 전극(62)은, 저융점 금속 부재(53)를 통하여 전기적 및 기계적으로 접속된다.
도 9는 다른 종래예에 따른 반도체 장치의 제조 방법을 설명하는 단면도이다. 이 종래예에서는, 범프 전극이나 관통 전극을 갖는 복수의 반도체 칩의 사이를 저융점 금속 부재를 통하여 전기적 및 기계적으로 접속함과 동시에, 수지 밀봉을 행하는 것이다.
도 9a에 도시한 바와 같이, 금속 활성을 갖는 열경화성 수지(64)를, 제2 반도체 칩(60)의 이면(제1 반도체 칩(50)과의 대향면)에 적량 부착시킨다. 그 후, 도 9b에 도시한 바와 같이, 저융점 금속 부재(53)를 가열에 의해 용융하고, 이 용융된 저융점 금속 부재(53)를 개재하여, 범프 전극(52)과 관통 전극(62)을 접합함 과 함께, 열경화성 수지(64)를 제1 반도체 칩(50)과 제2 반도체 칩(60) 이면과의 사이의 간극에 충전한다.
이 때, 저융점 금속 부재(53)가 용융하는 것과 거의 동시에 열경화성 수지(64)의 열경화가 발생하도록, 가열 온도의 설정, 저융점 금속 부재(53) 및 열경화성 수지(64)의 재료 선택을 행함으로써, 범프 전극(52)과 관통 전극(62)과의 전기적 및 기계적 접속과 수지 밀봉을 동시에 실현할 수 있다.
또, 선행 기술 문헌으로서는 특허 문헌1이 있다.
<특허 문헌1>
일본 특개평10-12688호 공보
그러나, 도 8에 도시한 종래예에서는, 저융점 금속 부재(53)의 공급량이 과잉인 경우, 도 8b에 도시한 바와 같이, 인접하는 전극 사이에서 단락이 발생할 우려가 있었다. 복수의 범프 전극(52) 및 복수의 관통 전극(62)은 대략 20㎛ 이하의 미소 피치를 갖고 배치되어 있기 때문에, 저융점 금속 부재(53)의 공급량을 적절하게 제어하는 것은 곤란하였다.
또한, 도 9에 도시한 다른 종래예에서는, 범프 전극(52)과 관통 전극(62)이 접합되기 전에, 열경화성 수지(64)가 접합부를 피복하기 때문에, 이 접합부, 즉 범프 전극(52)과 관통 전극(62)과의 접합면에, 열경화성 수지(64)가 잔류할 우려가 있다. 도 9b에서는 접합부에 잔류한 열경화성 수지(64A)를 도시하고 있다. 그렇게 하면, 범프 전극(52)과 관통 전극(62)의 전기적인 접합 면적이 저하하기 때문 에, 접속 저항이 높게 되거나, 혹은 단선을 초래하게 되어, 전기적인 접속 특성이 열화할 우려가 있었다.
본 발명은, 반도체 칩의 실장 구조를 제공하는 것으로서, 제1 반도체 칩의 표면에는 범프 전극이 형성되고, 제2 반도체 칩에는, 관통홀이 형성되고, 이 관통홀의 중앙에 공극을 갖는 관통 전극이 형성되어 있다. 그리고, 범프 전극과 관통 전극과의 접합면에는, 저융점 금속 부재가 개재됨과 함께, 그 일부가 관통 전극의 공극에 삽입되도록 한 것을 특징으로 하는 것이다.
이러한 구성에 따르면, 저융점 금속 부재의 일부가 관통 전극의 공극에 삽입되도록 했기 때문에, 인접하는 전극 사이에 저융점 금속 부재가 과잉 공급됨으로써 전극 간의 단락을 초래하는 것이 방지됨과 함께, 관통 전극이 저융점 금속 부재와 접촉하는 면적은, 저융점 금속 부재가 관통 전극의 공극에 깊게 삽입됨에 따라 증가하기 때문에, 양자의 전기적/기계적 접속을 보다 양호하게 할 수 있다.
<발명의 실시예>
본 발명의 제1 실시예에 대하여 도 1을 참조하면서 설명한다.
도 1a에 도시한 바와 같이, 제1 반도체 칩(1)의 표면에는 도시 생략된 반도체 집적 회로가 형성되어 있고, 그 반도체 집적 회로를 보호하기 위해, 실리콘 질화막(SiN막) 등으로 이루어지는 패시베이션막(2)이 형성되어 있다. 그리고, 반도체 집적 회로의 외부 접속용 단자로서 복수의 범프 전극(3)이 제1 반도체 칩(1) 표면에 형성되고, 그 선단에는 전극 접속용 부재인 저융점 금속 부재(4)가 부착되어 있다.
복수의 범프 전극(3)은 구리 등의 금속으로 이루어지고, 전해 도금법을 이용하여 형성할 수 있다. 그 두께는 10㎛ 정도이고, 대략 20㎛ 이하의 미소 피치를 갖고 배치되어 있다. 저융점 금속 부재(4)는, 범프 전극(3)이나 후술하는 관통 전극(12)을 구성하는 금속과는 상이한 금속으로 이루어지고, 그것보다 낮은 융점을 갖는 이종 금속, 예를 들면, 땜납이나 납 프리의 SnAg 등으로 이루어진다. 또한, 저융점 금속 부재(4)는 마찬가지로 전해 도금법을 이용하여 형성할 수 있다. 그 두께는 1.5㎛ 정도이다.
한편, 제2 반도체 칩(10)에는, 복수의 관통홀(11)이 형성되고, 각각의 관통홀(11)에 구리 등의 금속으로 이루어지는 관통 전극(12)이 매립되어 있다. 이들 관통 전극(12)은 입체적으로 보면 원통 혹은 각통의 형상을 나타내고 있다. 즉, 관통 전극(12)은, 관통홀(11)의 중앙에 공극(13)을 갖고 있고, 제2 반도체 칩(10)의 이면(도 1a에 있어서 상측의 면)으로부터 수㎛ 돌출되어 형성되어 있다. 제2 반도체 칩(10)의 두께가 50㎛이면, 관통 전극(12)은 그것보다 수㎛ 길게 된다. 또한, 이들의 관통 전극(12)은, 제1 반도체 칩(1)의 범프 전극(3)과 동일한 피치로 배치되어 있다.
또한, 제2 반도체 칩(10)의 이면은, 관통 전극(12)이 형성된 영역을 제외하고, 실리콘 질화막(SiN막) 등으로 이루어지는 패시베이션막(14)으로 피복되어 있다. 또한, 제2 반도체 칩(10)의 표면(도 1a에 있어서 하측의 면)에는, 도시 생략된 반도체 집적 회로가 형성되어 있다. 관통 전극(12)은 이 반도체 집적 회로의 외부 접속용 단자로서 이용된다. 이러한 제2 반도체 칩(10)의 구조의 형성 방법에 대해서는 후술한다.
그리고, 제1 반도체 칩(1)과 제2 반도체 칩(10)은, 범프 전극(3)과 관통 전극(12)이 소정 간격을 두고 대면하도록 배치된다.
다음으로, 도 1b에 도시한 바와 같이, 저융점 금속 부재(4)를 가열에 의해 용융하고, 이 용융된 저융점 금속 부재(4)를 개재하여, 범프 전극(3)과 관통 전극(12)을 접합한다. 이러한 가열 및 접합의 공정은, 플립칩본더를 이용하여 행하는 것이 가능하다. 이때, 용융된 저융점 금속 부재(4)의 일부가 모세관 현상에 의해 관통 전극(12)의 공극(13)에 유입하기 때문에, 인접하는 범프 전극(3, 3) 간의 단락이 방지된다.
그 후, 용융된 저융점 금속 부재(4)는 냉각에 의해 고체화되고, 범프 전극(3)과 관통 전극(12)은, 저융점 금속 부재(4)를 통하여 전기적 및 기계적으로 접속된다. 여기서, 관통 전극(12)이 저융점 금속 부재(4)와 접촉하는 면적은, 저융점 금속 부재(4)가 관통 전극(12)의 공극(13)에 깊게 삽입될수록 증가하기 때문에, 양자의 전기적/기계적 접속을 보다 양호하게 할 수 있다. 이 후, 제1 반도체 칩(1)과 제2 반도체 칩(10)과의 사이에 수지를 주입하여, 수지 밀봉을 행한다.
다음으로, 제2 반도체 칩(10)의 구조의 형성 방법의 일례에 대하여 도 2 내지 도 6을 참조하면서 설명한다.
도 2에 도시한 바와 같이, 제2 반도체 칩(10)의 표면(반도체 집적 회로가 형성된 면)에 드라이 에칭법을 이용하여 홈(21)을 형성한다. 그리고, 전해 도금을 위한 시드층(22)을, 홈(21) 내부를 포함하는 제2 반도체 칩(10)의 표면 전체에 형성하고, 그 후 구리의 전해 도금을 행하여, 도금층(23)을 형성한다. 이 때, 도금 시간 등을 제어함으로써 도금층(23)이 홈(21)의 내부에 완전하게 매립되기 전에 도금을 종료한다. 또한, 시드층(22)의 소정 영역은 도시 생략된 포토레지스트층으로 피복되는 것에 의해, 도금층(23)을 선택적으로 형성하여, 반도체 집적 회로와의 필요한 접속을 얻을 수 있다.
다음으로, 도 3에 도시한 바와 같이, 제2 반도체 칩(10)의 이면을 연마 또는 에칭하는 것에 의해, 제2 반도체 칩(10)에 관통홀(11)이 형성되고, 관통홀(11)의 중앙에 공극(13)을 갖는 관통 전극(12)이 형성된다.
다음으로, 도 4에 도시하는 바와 같이, 제2 반도체 칩(10)의 이면의 반도체를 에칭하는 것에 의해, 관통 전극(12)을 돌출시킨다.
다음으로, 도 5에 도시하는 바와 같이, 제2 반도체 칩(10)의 이면에 실리콘 질화막(SiN막) 등으로 이루어지는 패시베이션막(14)을 CVD법에 의해서 형성한다. 이 공정에서, 관통 전극(12)의 돌출된 선단이 패시베이션막(14)에 의해 피복된다. 그래서, 도 6에 도시한 바와 같이, CMP법에 의해서 관통 전극(12)의 돌출한 선단을 피복하는 패시베이션막(14)을 연마하여, 관통 전극(12)의 돌출한 선단을 노출시킨다. 이렇게 해서, 제2 반도체 칩(10)의 관통 전극 구조가 완성된다.
또한, 관통홀(11)의 홀 직경이 10㎛인 것으로 하면 관통 전극(12)의 두께는 1㎛ 정도, 관통 전극(12)의 공극(13)의 폭은 8㎛ 정도인 것이 적당하지만, 이것에 한정되는 것은 아니다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 7을 참조하면서 설명한다. 또, 도 1과 동일한 구성 부분에 대해서는 동일 부호를 붙이고 설명을 생략한다.
도 7a에 도시한 바와 같이, 금속 활성을 갖는 열경화성 수지(15)를, 디스펜서를 이용하여 제2 반도체 칩(10)의 이면(제1 반도체 칩(1)과의 대향면)에 적량 부착시킨다. 열경화성 수지(15)는, 제1 반도체 칩(1)의 표면(제2 반도체 칩(1)과의 대향면)에 부착시켜도 된다. 열경화성 수지(15)로서는, 예를 들면 비도전성 페이스트(non-conductive paste)를 이용할 수 있다.
그 후, 도 7b에 도시한 바와 같이, 저융점 금속 부재(4)를 가열에 의해 용융하고, 이 용융된 저융점 금속 부재(4)를 개재하여, 범프 전극(3)과 관통 전극(12)을 접합함과 함께, 열경화성 수지(15)를 제1 반도체 칩(10)과 제2 반도체 칩(10)의 이면과의 사이의 간극에 충전한다.
이 때, 저융점 금속 부재(4)가 용융하는 것과 거의 동시에 열경화성 수지(15)의 열경화가 발생하도록, 가열 온도의 설정, 저융점 금속 부재(4) 및 열경화성 수지(15)의 재료 선택을 행한다. 저융점 금속 부재(4)가 SnAg, 열경화성 수지(15)가 비도전성 페이스트로 이루어지는 경우에는, 가열 온도는 240℃∼300℃이다.
이 가열의 과정에서, 금속 활성을 갖는 열경화성 수지(15)의 일부는, 전극 표면을 활성화한 후에, 열경화하여 유동성을 잃기 전에 모세관 현상에 의해 관통 전극(12)의 공극(13)에 유입되고, 이것에 계속해서, 용융된 저융점 금속 부재(4)의 일부가 관통 전극(12)의 공극(13)에 유입된다. 그 후, 열경화성 수지(15)는 열경화하고, 용융된 저융점 금속 부재(4)는 냉각에 의해 고체화한다. 열경화성 수지(15)는 냉각 후에도 당연히 경화 상태를 유지한다.
이에 의해, 범프 전극(3)과 관통 전극(12)과의 접합면에는 저융점 금속 부재(4)만이 개재되어, 열경화성 수지(4)가 잔류하는 것이 방지되어, 양자가 양호한 전기적 접속을 얻는 것이 가능하게 된다. 또한, 저융점 금속 부재(4)의 일부는 관통 전극(12)의 공극(13)에 삽입됨으로써, 저융점 금속 부재(4)와 관통 전극(12)과의 접촉 면적이 커지고, 또한, 그 간극 사이에서, 열경화성 수지(15)가 저융점 금속 부재(4)에 접촉하여 이것에 덮개 역할을 하는 양호한 실장 구조를 얻는 것이 가능하게 된다.
또, 제1 및 제2 실시예에서는, 범프 전극(3)의 선단과 공극을 갖는 관통 전극(4)의 선단을 접속하는 접속 구조를 얻고 있지만, 본 발명은 이것에 한정되지 않고, 공극을 갖는 관통 전극(4)의 선단끼리 접속하는 접속 구조에도 적용할 수 있다.
본 발명에 따르면, 범프 전극이나 관통 전극을 갖는 복수의 반도체 칩의 사이를, 저융점 금속 부재를 통하여 접속한 실장 구조에 있어서, 전극 간의 양호한 전기적 및 기계적 접속을 실현할 수 있다.

Claims (7)

  1. 제1 반도체 칩과,
    상기 제1 반도체 칩의 표면에 형성된 제1 전극과,
    상기 제1 반도체 칩과 대향하여 배치된 제2 반도체 칩과,
    상기 제2 반도체 칩을 관통하는 관통홀 내에 형성되고, 이 관통홀의 중앙에 공극을 갖는 제2 전극과,
    상기 제1 전극과 상기 제2 전극을 접속하는 전극 접속용 부재를 갖고
    상기 전극 접속용 부재는, 상기 제1 전극과 상기 제2 전극과의 접합면에 개재함과 함께, 상기 전극 접속용 부재의 일부가 상기 제2 전극의 공극에 삽입된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과의 사이의 간극에 충전됨과 함께, 상기 제2 전극의 공극에 삽입되고, 상기 제2 전극의 공극에 부분적으로 삽입된 상기 전극 접속용 부재와 접촉한 밀봉용 수지를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 전극 접속용 부재의 융점은, 상기 제1 및 제2 전극의 융점보다 낮은 것 을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 밀봉용 수지는 열경화성 수지인 것을 특징으로 하는 반도체 장치.
  5. 선단에 전극 접속용 부재가 부착된 제1 전극을 갖는 제1 반도체 칩과, 관통홀이 형성되고, 이 관통홀의 중앙에 공극이 형성된 제2 전극을 갖는 제2 반도체 칩을 준비하며,
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 상기 제1 전극과 상기 제2 전극이 대면하도록 배치하고,
    상기 전극 접속용 부재를 가열에 의해 용융하고,
    용융된 상기 전극 접속용 부재를 개재하여 상기 제1 전극과 상기 제2 전극을 접합함과 함께, 상기 제2 전극의 공극에 상기 전극 접속용 부재를 유입시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 선단에 전극 접속용 부재가 부착된 제1 전극을 갖는 제1 반도체 칩과, 관통홀이 형성되고, 이 관통홀의 중앙에 공극이 형성된 제2 전극을 갖는 제2 반도체 칩을 준비하며,
    상기 제1 또는 제2 반도체 칩의 주면에 열경화성 수지를 부착하며,
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 상기 제1 전극과 상기 제2 전극 이 대면하도록 배치하고,
    상기 전극 접속용 부재를 가열에 의해 용융하고,
    용융된 상기 전극 접속용 부재를 개재하여 상기 제1 전극과 상기 제2 전극을 접합함과 함께, 상기 제2 전극의 공극에 상기 열경화성 수지의 일부를 유입시키고, 계속해서 상기 공극에 상기 전극 접속용 부재의 일부를 유입시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 전극 접속용 부재의 융점은, 상기 제1 및 제2 전극의 융점보다 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
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