JP3676590B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3676590B2 JP3676590B2 JP29500598A JP29500598A JP3676590B2 JP 3676590 B2 JP3676590 B2 JP 3676590B2 JP 29500598 A JP29500598 A JP 29500598A JP 29500598 A JP29500598 A JP 29500598A JP 3676590 B2 JP3676590 B2 JP 3676590B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- substrate
- terminal portion
- bump
- terminal portions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29199—Material of the matrix
- H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
Landscapes
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本願発明は、外部端子部が形成された基板上に、外部端子部と導通するようにして半導体チップが実装された構成の半導体装置に関する。
【0002】
【従来の技術】
従来より採用されている半導体装置の一例を図7に示す。この半導体装置1では、複数の内部端子部21,…が一面20側に形成された基板2の他面22側に、貫通孔23を介して内部端子部21と電気的に導通する複数の外部端子部24,…が形成されている。そして、この基板2の一面20上には、いわゆるフェイスアップ方式で半導体チップ3が実装されており、基板2の内部端子部21と半導体チップ3の端子部(図示略)との間がワイヤ4を介して電気的に接続されている。すなわち、各外部端子部24とこれに対応する半導体チップ3の端子部とが、ワイヤ4および内部端子部21と介して導通している。そして、基板2の一面20側には、半導体チップ3やワイヤ4などを封止するようにして樹脂パッケージ5が形成されている。
【0003】
【発明が解決しようとする課題】
しかしながら、ワイヤ4を用いて半導体チップ3の端子部と基板2の内部端子部21との間を接続するように構成された半導体装置1では、以下のような不具合が生じる。
【0004】
すなわち、第1に、ワイヤ4を用いて半導体チップ3の端子部と基板2の内部端子部21との間を接続するためには、基板2における半導体チップ3の側方領域にワイヤボンディング領域を確保する必要がある。このため、ワイヤボンディング領域を確保すべく基板2の平面視面積を半導体チップ3のそれよりも一定以上大きくしなければならない。したがって、ワイヤ4を用いた半導体装置1では、基板2の平面視面積を小さくするには限界があり、半導体装置1を一定以上小型化することができない。
【0005】
第2に、ワイヤ4が剥き出しのままではワイヤ4に外力が作用した場合に容易に断線してしまい、また半導体チップ3の端子部形成面30には一般的に回路素子が一体的に造り込まれていることから、樹脂パッケージ5内にワイヤ4や半導体チップ3を封止するなどしてワイヤ4や回路素子を保護する必要がある。これでは、樹脂パッケージング工程が必要となり作業効率が悪く、コスト的にも不利である。
【0006】
本願発明は、上記した事情のもとで考え出されたものであって、小型化が達成できるとともに、コスト的に有利に製造できる半導体装置を提供することをその課題としている。
【0007】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。すなわち、本願発明により提供される半導体装置は、複数のバンプ状端子部が一面側に形成された半導体チップと、長手状とされた複数の内部端子部が一面側に形成され、かつ複数の貫通孔が形成された基板と、この基板の他面側に形成され、かつ上記貫通孔を介してそれぞれが対応する上記内部端子部と接続された外部端子部と、を備え、上記各内部端子部とこれに対応する上記バンプ状端子部とが互いに対向し、かつ電気的に接続された半導体装置であって、上記各外部端子部は、これに対応する上記内部端子部の一端部側において上記貫通孔が形成された位置で導通接続され、かつ上記半導体チップの直下領域に形成されており、上記各バンプ状端子部は、これに対応する上記内部端子部の他端部側において上記複数の貫通孔を避けた位置で導通接続されており、かつ、上記半導体チップと上記基板とは、上記半導体チップの周辺部において上記基板の周縁部がはみ出した状態で、樹脂成分内に導電成分を分散させた構造を有する異方性導電接着剤の上記樹脂成分がそれぞれの一面の間に介在するとともに上記樹脂成分が上記基板における上記半導体チップからはみ出した部分において、当該はみ出した部分の全体を覆った状態で上記半導体チップの側面の下部位置に対して選択的に接触するように存在することによって機械的に接合されているとともに、上記各バンプ状端子部とこれに対応する上記内部端子部との間に上記導電成分が介在することによって電気的に接続されていることを特徴としている。なお、上記各外部端子部は、たとえばハンダによってボール状に形成されている。
【0008】
バンプ状端子部は、半導体チップの一面側に形成されていることから、バンプ状端子部に対向して接続される基板の内部端子部の他端部側は半導体チップの直下領域に位置することになる。したがって、本願発明では、ワイヤを用いて半導体チップと内部端子部との間を接続する構成のように、半導体チップよりも比較的に大きな平面視面積を有する基板上に半導体チップを実装し、基板における半導体チップの側方領域にワイヤボンディング領域を確保する必要がない。また、各外部端子部も半導体チップの直下領域に形成されていることから、外部端子部に接続される内部端子部の一端部側も半導体チップの直下領域に位置することになる。
【0009】
このように、本願発明では、内部端子部および外部端子部のそれぞれが半導体チップの直下領域に位置していることから、基板の平面視面積を半導体チップのそれに限りなく近づけることができる。ワイヤを用いて半導体チップと内部端子部との間を接続する構成では、基板の平面視面積を小さくするのに限界があり、これが半導体装置の小型化を阻害する要因の1つとなっていたが、本願発明のように、基板の平面視面積を半導体チップのそれに限りなく近づけることができれば、半導体装置の小型化を実現することができる。
【0010】
ところで、上記構成の半導体装置は、基板の一面側に内部端子部を、半導体チップの一面側にバンプ状端子部をそれぞれ予め形成しておき、これらの端子部を互いに対向させた状態で基板上に半導体チップを実装した後に、貫通孔内を充填するようにして外部端子部を形成することによって製造される。この方法では、基板上に半導体チップを実装する段階においては外部端子部が形成されておらず、貫通孔の上部開口を内部端子部が覆った状態とされている。このため、貫通孔の直上においてバンプ状端子部が内部端子部と接続される構成とすれば、裏面側の支持がない極めて不安定な状態とされた内部端子部に、バンプ状端子部を接続しなければならない。これでは、内部端子部とバンプ状端子部との間の接続性の面で問題が生じかねない。
【0011】
これに対して本願発明では、基板の内部端子部の一端部側において貫通孔を介して外部端子部が接続され、他端部側に基板のバンプ状端子部が接続されている。すなわち、外部端子部とバンプ状端子部とは内部端子部を挟んだ状態で互いに位置ずれしており、内部端子部における貫通孔の直上領域を避けて内部端子部とバンプ状端子部とが接続されている。この構成では、上記したような接続性の問題を心配する必要はない。
【0012】
また、本願発明では、ワイヤを用いずに半導体チップの端子部(バンプ状端子部)と基板の内部端子部との間が接続されていることから、バンプ状端子部と内部端子部との間の断線を回避するという意味において樹脂パッケージを積極的に形成する必要はない。樹脂パッケージを形成しない場合には、作用効率的に、コスト的に有利に半導体装置を製造することができるようになる。
【0013】
上述の半導体チップと基板との間の接続構造は、たとえば各バンプ状端子部を各内部端子部に対応させた上で半導体チップと基板との間に異方性導電接着剤を介在させ、基板上に半導体チップを載置した状態で、バンプ状端子部と内部端子部との間に超音波振動を供給することによって各端子部の接続部分を合金化することによって形成することができる。
【0015】
上記構成では、半導体チップと基板との間の機械的および電気的な接続が、異方性導電接着剤のみによって実現されている。すなわち、上記構成の半導体装置を製造する場合には、半導体チップを基板上に実装する工程(機械的な接続工程)と、半導体チップと基板との間を導通させる工程(電気的な接続工程)と、を別工程とする必要はなく、これらの工程を1工程で行うことができる。これによって作業効率の改善が図られ、コスト的に有利に半導体装置を提供することができるようになる。
【0016】
半導体チップのバンプ状端子部が形成された一面側には、通常各バンプ状端子部と導通する回路素子が造り込まれていることから、半導体チップおよび基板のそれぞれの一面の間に異方性導電接着剤の樹脂成分が介在すれば、半導体チップの回路素子が樹脂成分によって保護されるといった利点が得られる。
【0017】
好ましい実施の形態においてはさらに、上記複数の外部端子部は、上記基板の他面側における中央部に格子状に配列形成されている。すなわち、いわゆるBGA(ボールグリッドアレイ)と称される形態の半導体装置においても、本願発明の技術思想を適用して上述した効果を享受することができる。BGAは、半導体装置を大型化するとなく半導体チップの多ピン化および微細化に対応すべく開発されたものであるため、半導体装置の小型化を実現可能な本願発明をBGAに適用することの利点は大きい。
【0018】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【0019】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。図1は、本願発明に係る半導体装置の一例を表す全体斜視図、図2は、図1の半導体装置を裏面側から見た全体斜視図、図3は、図1のIII −III 線に沿う断面図、図4は、上記半導体装置の半導体チップを裏面側から見た全体斜視図、図5は、上記半導体装置の基板の全体斜視図、図6は、図5の基板を裏面側から見た全体斜視図である。なお、これらの図において、従来の半導体装置を説明するために参照した図面に表されていた部材および要素などと同等なものには同一の符号を付してある。また、本実施形態においては、図2に良く表れているように複数の外部端子部が格子状に配列形成されたBGA(ボールグリッドアレイ)として構成された半導体装置について説明する。
【0020】
上記半導体装置1は、図1ないし図3に示したように、基板2上に半導体チップ3が異方性導電接着剤5を介してフェイスダウン方式で実装された構成とされている。異方性導電接着剤5は、樹脂成分50内に導電成分51が分散された構成とされており、基板2および半導体チップ3の一面20,30どうしが樹脂成分50によって機械的に接続されているとともに、基板2の一面20側に形成された内部端子部21と半導体装置1のバンプ状端子部31との間が導電成分51を介して導通接続されている。
【0021】
半導体チップ3は、ICやLSIなどのベアチップであり、図4に示したようにその一面30の周縁部に並ぶにようにして複数のバンプ状端子部31,…が形成されている。これらのバンプ状端子部31は、半導体チップ3の一面30側に一体的に造り込まれた回路素子(図示略)に導通しており、たとえば回路素子と同時に一体的に造り込まれた端子パッド(図示略)上に金メッキを施すなどしてバンプ状とされている。
【0022】
基板2は、図5および図6に示すようにポリイミド樹脂などの基材2aに複数の貫通孔23,…が格子状に配列形成されているとともに、これらの貫通孔23,…と同数の内部端子部21,…が基材2aの一面20側に形成されている。
【0023】
内部端子部21は、図5および図6に良く表れているように一端部21aが貫通孔23の上部開口を塞ぐようになされ、この一端部21aが基板2の他面22から貫通孔23を介して臨んでいる。内部端子部21の他端部21bは、図5に良く表れているように半導体チップ3のバンプ状端子部31に対応して、基板2の一面20における周縁部に並ぶようにして設けられている。なお、内部端子部21は、基材2aの一面20上に銅箔を貼着し、あるいはスパッタリングや蒸着などの適宜の手段によって銅被膜を形成した後に、これをエッチング処理することによって形成される。
【0024】
基板2の他面22側には、図2および図3に良く表れているように複数の外部端子部24,…が形成されている。これらの外部端子部24,…は、基板2の他面22において、貫通孔23を埋めるようにして、かつ半球状に突出するようにして格子状に配列形成されており、貫通孔23の配置に対応して格子状に配列形成されている。内部端子部21は、その一端部21aにおいて貫通孔23の上部開口を塞ぐように形成されていることから、外部端子部24は内部端子部21の一端部21aに導通していることになる。なお、外部端子部24は、基板2の一面20側に半導体チップ3を実装した後に、これの表裏を反転させて貫通孔23に対応させてボール状とされたハンダなどを載置し、ハンダを再溶融・固化させることによって形成される。ハンダを再溶融させた場合には、溶融ハンダが貫通孔23内に充填され、その表面張力によって溶融ハンダが半球状の形態となる。
【0025】
図3に良く表れているように、バンプ状端子部31は、半導体チップ3の一面30側に形成されていることから、バンプ状端子部31に対向して接続される基板2の内部端子部21の他端部21bは半導体チップ3の直下領域に位置している。したがって、本実施形態では、ワイヤを用いて半導体チップ3と内部端子部21との間を接続する構成のように、半導体チップ3よりも比較的に大きな平面視面積を有する基板2に半導体チップ3を実装し、基板2における半導体チップ3の側方領域にワイヤボンディング領域を確保する必要がない。また、各外部端子部24も半導体チップ3の直下領域に位置していることから、外部端子部24に接続される内部端子部21の一端部21aも半導体チップの直下領域に形成されていることになる。
【0026】
このように、本実施形態では、内部端子部21および外部端子部24のそれぞれが半導体チップ3の直下領域に形成されていることから、基板2の平面視面積を半導体チップ3のそれに限りなく近づけることができる。ワイヤを用いて半導体チップ3と内部端子部21との間を接続する構成では、基板2の平面視面積の小さくするのに限界があり、これが半導体装置1の小型化を阻害する要因の1つとなっていたが、本実施形態のように、基板2の平面視面積を半導体チップ3のそれに限りなく近づけることができれば、半導体装置1の小型化を実現することができる。
【0027】
異方性導電接着剤5は、既述の通り樹脂成分50内に導電成分51を分散させた構造を有している(図3参照)。樹脂成分50としては、たとえばエポキシ樹脂などの熱硬化性樹脂が好適に採用され、熱硬化させる前の段階においては粘液状あるいは固体状のいずれの形態であってもよい。導電成分51としては、図面に表されたようなボール状であっても、また図示しないが繊維状ないし針状であってもよい。導電成分51をボール状に構成する場合には、金属ボールを導電成分51としてもよいし、樹脂ボールにニッケルメッキや金メッキなどを施したものを導電成分51としてもよい。
【0028】
このような異方性導電接着剤5を用いた半導体チップ3と基板2との機械的および電気的な接続は、次のようにして行われる。すなわち、まずヒータなどが組み込まれて予め加熱された支持台の上に基板2を載置し、基板2における内部端子部21が形成された領域に、粘液状とされた異方性導電接着剤5を塗布し、あるいは固体状とされた異方性導電接着剤5を載置する。そして、各バンプ状端子部31をこれに対応する内部端子部21にそれぞれ対向させるようして異方性導電接着剤5上に半導体チップ3を押圧する。
【0029】
このとき、基板2が加熱されていることから、異方性導電接着剤5の樹脂成分50も加熱されるが、この段階では異方性導電接着剤5の樹脂成分50が十分に熱硬化しておらず、樹脂成分50が粘液状の場合には粘液状態が維持され、樹脂成分50が固体状の場合には加熱により軟化させられている。このため、異方性導電接着剤5上に半導体チップ3を押圧した場合には、互いに対向するバンプ状端子部31および内部端子部21の間に介在する樹脂成分50が圧し退けられる。すなわち、バンプ状端子部31および内部端子部21の間には導電成分51が選択的に介在させられて、これらの端子部21,31の間が電気的に接続される。一方、互いに対向する端子部21,31以外の領域は、樹脂成分50内に導電成分51が分散したままであるので絶縁性が維持される。そして、異方性導電接着剤5の樹脂成分50が引き続き加熱されることによって熱硬化し、このとき熱収縮力によって基板2および半導体チップ3の一面20,30どうしが機械的に接続される。
【0030】
このように、異方性導電接着剤5を用いれば、基板2と半導体チップ3との間の機械的および電気的な接続が同時に実現される。すなわち、上記構成の半導体装置1を製造する場合には、半導体チップ3を基板2上に実装する工程(機械的な接続工程)と、半導体チップ3と基板2との間を導通させる工程(電気的な接続工程)と、を別工程とする必要はなく、これらの工程を1工程で行うことができる。これによって作業効率の改善が図られ、コスト的に有利に半導体装置1を提供することができるようになる。
【0031】
また、半導体チップ3のバンプ状端子部31が形成された一面30側には、通常各バンプ状端子部31と導通する回路素子が造り込まれるのは上記した通りであるが、基板2および半導体チップ3のそれぞれの一面20,30の間に異方性導電接着剤5の樹脂成分50が介在すれば、半導体チップ3の回路素子が樹脂成分50によって保護されるといった利点が得られる。
【0032】
さらに、本実施形態では、ワイヤを用いずに半導体チップ3の端子部(バンプ状端子部31)と基板2の内部端子部21との間が接続されていることから、バンプ状端子部31と内部端子部21との間の断線を回避するという意味において樹脂パッケージを積極的に形成する必要はない。樹脂パッケージを形成しない場合には、作用効率的に、コスト的に有利に半導体装置1を製造することができるようになる。
【0033】
ところで、基板2上に半導体チップ3を実装する段階においては外部端子部24が形成されておらず、貫通孔23の上部開口を内部端子部21が覆った状態とされている。このため、貫通孔23の直上においてバンプ状端子部31が接続される構成とすれば、裏面側の支持がない極めて不安定な状態とされた内部端子部21に、バンプ状端子部31を接続しなければならない。これでは、内部端子部21とバンプ状端子部31との間の接続性の面で問題が生じかねない。
【0034】
これに対して本実施形態では、基板2の内部端子部21の一端部21aに貫通孔23を介して外部端子部24が接続され、他端部21bに基板2のバンプ状端子部31が接続されている。すなわち、図3に良く表れているように外部端子部24とバンプ状端子部31とは内部端子部21を挟んだ状態で互いに位置ずれしており、内部端子部21における貫通孔23の直上領域を避けて内部端子部21とバンプ状端子部31とが接続されている。この構成では、上記したような接続性の問題を心配する必要はない。
【0035】
なお、半導体チップ3のバンプ状端子部31と基板2の内部端子部21との間の接続は、たとえばバンプ状端子部31を内部端子部21に対応させて基板2上に半導体チップ3を載置した状態で、バンプ状端子部31と内部端子部21との間に超音波振動を供給することによって各端子部21,31の接続部分を合金化することによって行ってもよい。
【0036】
また、基板2の内部端子部21や外部端子部24の数は、半導体チップ3のバンプ状端子部31の数に規定されるものであり、バンプ状端子部31の数が比較的に少ない場合には、必ずしも外部端子部24を格子状に配列形成してBGAとして構成する必要はないし、またBGA以外の半導体装置1においても本願発明の技術思想を適用できるのはいうまでもない。
【図面の簡単な説明】
【図1】本願発明に係る半導体装置の一例を表す全体斜視図である。
【図2】図1の半導体装置を裏面側から見た全体斜視図である。
【図3】図1のIII −III 線に沿う断面図である。
【図4】半導体チップを裏面側から見た全体斜視図である。
【図5】基板の全体斜視図である。
【図6】図5の基板を裏面側から見た全体斜視図である。
【図7】従来の半導体装置の一例を表す断面図である。
【符号の説明】
1 半導体装置
2 基板
3 半導体チップ
5 異方性導電接着剤
20 一面(基板の)
21 内部端子部
21a 一端部(内部端子部の)
21b 他端部(内部端子部の)
22 他面(基板の)
23 貫通孔
24 外部端子部
30 一面(半導体チップの)
50 樹脂成分
51 導電成分
Claims (3)
- 複数のバンプ状端子部が一面側に形成された半導体チップと、長手状とされた複数の内部端子部が一面側に形成され、かつ複数の貫通孔が形成された基板と、この基板の他面側に形成され、かつ上記貫通孔を介してそれぞれが対応する上記内部端子部と接続された外部端子部と、を備え、上記各内部端子部とこれに対応する上記バンプ状端子部とが互いに対向し、かつ電気的に接続された半導体装置であって、
上記各外部端子部は、これに対応する上記内部端子部の一端部側において上記貫通孔が形成された位置で導通接続され、かつ上記半導体チップの直下領域に形成されており、上記各バンプ状端子部は、これに対応する上記内部端子部の他端部側において上記複数の貫通孔を避けた位置で導通接続されており、かつ、
上記半導体チップと上記基板とは、上記半導体チップの周辺部において上記基板の周縁部がはみ出した状態で、樹脂成分内に導電成分を分散させた構造を有する異方性導電接着剤の上記樹脂成分がそれぞれの一面の間に介在するとともに上記樹脂成分が上記基板における上記半導体チップからはみ出した部分において、当該はみ出した部分の全体を覆った状態で上記半導体チップの側面の下部位置に対して選択的に接触するように存在することによって機械的に接合されているとともに、上記各バンプ状端子部とこれに対応する上記内部端子部との間に上記導電成分が介在することによって電気的に接続されていることを特徴とする、半導体装置。 - 上記複数の外部端子部は、上記基板の他面側における中央部に格子状に配列形成されている、請求項1に記載の半導体装置。
- 上記各外部端子部は、ハンダによってボール状に形成されている、請求項1または2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29500598A JP3676590B2 (ja) | 1998-10-16 | 1998-10-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29500598A JP3676590B2 (ja) | 1998-10-16 | 1998-10-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000124256A JP2000124256A (ja) | 2000-04-28 |
JP3676590B2 true JP3676590B2 (ja) | 2005-07-27 |
Family
ID=17815114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29500598A Expired - Fee Related JP3676590B2 (ja) | 1998-10-16 | 1998-10-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3676590B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002261190A (ja) * | 2001-02-28 | 2002-09-13 | Sony Corp | 半導体装置、その製造方法及び電子機器 |
JP4977937B2 (ja) * | 2001-09-25 | 2012-07-18 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその製造方法 |
-
1998
- 1998-10-16 JP JP29500598A patent/JP3676590B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000124256A (ja) | 2000-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7285446B2 (en) | Mounting structure of semiconductor chip, semiconductor device and method of making the semiconductor device | |
JP3793628B2 (ja) | 樹脂封止型半導体装置 | |
KR100374241B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP3679199B2 (ja) | 半導体パッケージ装置 | |
JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP3593833B2 (ja) | 半導体装置 | |
US6501160B1 (en) | Semiconductor device and a method of manufacturing the same and a mount structure | |
JP3676590B2 (ja) | 半導体装置 | |
JP3549316B2 (ja) | 配線基板 | |
JP3058266B2 (ja) | 半導体集積回路装置及びその半導体ベアチップ実装方法 | |
US6426554B1 (en) | Semiconductor device | |
TWI387067B (zh) | 無基板晶片封裝及其製造方法 | |
JP3686047B2 (ja) | 半導体装置の製造方法 | |
WO2017043480A1 (ja) | 半導体パッケージ | |
JPH11297752A (ja) | 半導体チップの実装構造、およびこの実装構造を有する半導体装置 | |
US6291893B1 (en) | Power semiconductor device for “flip-chip” connections | |
JP3676591B2 (ja) | 半導体装置 | |
KR20030012994A (ko) | 볼 랜드패드와 접착제가 격리된 tbga 패키지와 그제조 방법 및 멀티 칩 패키지 | |
JP3547270B2 (ja) | 実装構造体およびその製造方法 | |
JPH10189655A (ja) | 配線基板、半導体装置及び電子部品の実装方法 | |
JP2000133743A (ja) | 半導体チップの実装構造、およびこれを備えた半導体装置 | |
JP3745106B2 (ja) | 半導体装置およびその製造方法 | |
JP3912888B2 (ja) | パッケージ型半導体装置 | |
JP2001127245A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2551243B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050322 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050428 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |