JP2005019431A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000002844 melting Methods 0.000 claims abstract description 49
- 230000008018 melting Effects 0.000 claims description 42
- 239000011347 resin Substances 0.000 claims description 28
- 229920005989 resin Polymers 0.000 claims description 28
- 229920001187 thermosetting polymer Polymers 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000002184 metal Substances 0.000 description 49
- 229910052751 metal Inorganic materials 0.000 description 49
- 238000002161 passivation Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910007637 SnAg Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
【解決手段】第1の半導体チップ1の表面にはバンプ電極3が形成されている。第2の半導体チップ10には、貫通孔11が形成され、この貫通孔11の中央に空隙13を有した貫通電極12が形成されている。そして、バンプ電極3と貫通電極12との接合面には、低融点金属部材4が介在すると共に、低融点金属部材4の一部が溶融時に貫通電極12の空隙13に流入するようにした。これにより、隣接するバンプ電極3,3の間に過剰な低融点金属部材4が供給されることによりバンプ電極3,3間の短絡を招くことが防止される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に貫通電極を有する半導体装置の実装技術に関するものである。
【0002】
【従来の技術】
従来より、バンプ電極や貫通電極を有した複数の半導体チップを半田等の低融点金属部材を介して、電気的及び機械的に互いに接続した実装構造が知られている。
【0003】
図8は従来例に係る半導体装置の製造方法を説明する断面図である。図8(a)に示すように、第1の半導体チップ50の表面にはパッシベーション膜51が形成されている。そして、複数のバンプ電極52が第1の半導体チップ50の表面に形成され、その先端には低融点金属部材53が付着されている。
【0004】
一方、第2の半導体チップ60には、複数の貫通孔61が形成され、それぞれの貫通孔61に銅等の金属から成る貫通電極62が埋め込まれている。貫通電極62は、第2の半導体チップ60の裏面(図8(a)において上側の面)から突出して形成されている。また、第2の半導体チップ60の裏面は、貫通電極62が形成された領域を除いて、パッシベーション膜63で被覆されている。
【0005】
第1の半導体チップ50と第2の半導体チップ60とは、バンプ電極52と貫通電極62とが所定間隔を持って対面するように配置される。ここで、複数のバンプ電極52、複数の貫通電極62はおよそ20μm以下の微小ピッチを持って配置されている。
【0006】
次に、図8(b)に示すように、低融点金属部材53を加熱により溶融し、この溶融された低融点金属部材53を介して、バンプ電極52と貫通電極62とを接合する。溶融された低融点金属部材53は冷却により固体化するので、バンプ電極52と貫通電極62は、低融点金属部材53を介して電気的及び機械的に接続される。
【0007】
図9は他の従来例に係る半導体装置の製造方法を説明する断面図である。この従来例では、バンプ電極や貫通電極を有した複数の半導体チップの間を低融点金属部材を介して電気的及び機械的に接続すると同時に、樹脂封止を行うものである。
【0008】
図9(a)に示すように、金属活性を持った熱硬化性樹脂64を、第2の半導体チップ60の裏面(第1の半導体チップ50との対向面)に適量付着させる。その後、図9(b)に示すように、低融点金属部材53を加熱により溶融し、この溶融された低融点金属部材53を介して、バンプ電極52と貫通電極62とを接合すると共に、熱硬化性樹脂64を第1の半導体チップ50と第2の半導体チップ60裏面との間の間隙に充填する。
【0009】
この時、低融点金属部材53が溶融するのとほぼ同時に熱硬化性樹脂64の熱硬化が生じるように、加熱温度の設定、低融点金属部材53及び熱硬化性樹脂64の材料選択を行うことで、バンプ電極52と貫通電極62との電気的及び機械的接続と樹脂封止とを同時に実現することができる。
【0010】
なお、先行技術文献としては特許文献1がある。
【0011】
【特許文献1】
特開平10−12688号公報
【0012】
【発明が解決しようとする課題】
しかしながら、図8に示した従来例では、低融点金属部材53の供給量が過剰であると、図8(b)に示すように、隣接する電極間で短絡が生じるおそれがあった。複数のバンプ電極52及び複数の貫通電極62はおよそ20μm以下という微小ピッチを持って配置されているために、低融点金属部材53の供給量を適切に制御するのは困難であった。
【0013】
また、図9に示した他の従来例では、バンプ電極52と貫通電極62とが接合される前に、熱硬化性樹脂64が接合部を覆うため、この接合部、すなわちバンプ電極52と貫通電極62との接合面に、熱硬化性樹脂64が残留するおそれがあった。図9(b)では接合部に残留した熱硬化性樹脂64Aを図示している。すると、バンプ電極52と貫通電極62の電気的な接合面積が低下するために、接続抵抗が高くなり、若しくは断線を招くことになり、電気的な接続特性が劣化するおそれがあった。
【0014】
【課題を解決するための手段】
本発明は、半導体チップの実装構造を提供するものであり、第1の半導体チップの表面にはバンプ電極が形成され、第2の半導体チップには、貫通孔が形成され、この貫通孔の中央に空隙を有した貫通電極が形成されている。そして、バンプ電極と貫通電極との接合面には、低融点金属部材が介在すると共に、その一部が貫通電極の空隙に挿入されるようにしたことを特徴とするものである。
【0015】
係る構成によれば、低融点金属部材の一部が貫通電極の空隙に挿入されるようにしたので、隣接する電極間に過剰な低融点金属部材が供給されることにより電極間の短絡を招くことが防止されると共に、貫通電極が低融点金属部材と接触する面積は、低融点金属部材が貫通電極の空隙に深く挿入されるに伴って増加するため、両者の電気的・機械的接続をより良好にすることができる。
【0016】
【発明の実施の形態】
本発明の第1の実施形態について図1を参照しながら説明する。
図1(a)に示すように、第1の半導体チップ1の表面には図示しない半導体集積回路が形成されており、その半導体集積回路を保護するため、シリコン窒化膜(SiN膜)などから成るパッシベーション膜2が形成されている。そして、半導体集積回路の外部接続用端子として複数のバンプ電極3が第1の半導体チップ1表面に形成され、その先端には電極接続用部材である低融点金属部材4が付着されている。
【0017】
複数のバンプ電極3は銅などの金属から成り、電解メッキ法を用いて形成することができる。その厚さは10μm程度であり、およそ20μm以下の微小ピッチを持って配置されている。低融点金属部材4は、バンプ電極3や後述する貫通電極12を構成する金属とは異なる金属から成り、それより低い融点を有した異種金属、例えば、半田や鉛フリーのSnAgなどから成る。また、低融点金属部材4は同様に電解メッキ法を用いて形成することができる。その厚さは1.5μm程度である。
【0018】
一方、第2の半導体チップ10には、複数の貫通孔11が形成され、それぞれの貫通孔11に銅などの金属から成る貫通電極12が埋め込まれている。これらの貫通電極12は立体的に見れば円筒もしくは角筒の形状を呈している。すなわち、貫通電極12は、貫通孔11の中央に間隙13を有しており、第2の半導体チップ10の裏面(図1(a)において上側の面)から数μm突出して形成されている。第2の半導体チップ10の厚さが50μmであれば、貫通電極12はそれより数μm長いことになる。また、これらの貫通電極12は、第1の半導体チップ1のバンプ電極3と同じピッチで配置されている。
【0019】
また、第2の半導体チップ10の裏面は、貫通電極12が形成された領域を除いて、シリコン窒化膜(SiN膜)などから成るパッシベーション膜1で被覆されている。また、第2の半導体チップ10の表面(図1(a)において下側の面)には、図示しない半導体集積回路が形成されている。貫通電極12はこの半導体集積回路の外部接続用端子として用いられる。このような第2の半導体チップ10の構造の形成方法については後述する。
【0020】
そして、第1の半導体チップ1と第2の半導体チップ10とは、バンプ電極3と貫通電極12とが所定間隔を持って対面するように配置される。
【0021】
次に、図1(b)に示すように、低融点金属部材4を加熱により溶融し、この溶融された低融点金属部材4を介して、バンプ電極3と貫通電極12とを接合する。このような加熱及び接合の工程は、フリップチップボンダーを用いて行うことができる。この時、溶融された低融点金属部材4の一部が毛細管現象により貫通電極12の空隙13に流入するので、隣接するバンプ電極3,3の間の短絡が防止される。
【0022】
その後、溶融された低融点金属部材4は冷却により固体化され、バンプ電極3と貫通電極12は、低融点金属部材4を介して電気的及び機械的に接続される。ここで、貫通電極12が低融点金属部材4と接触する面積は、低融点金属部材4が貫通電極12の空隙13に深く挿入されるほど増加するため、両者の電気的・機械的接続をより良好にすることができる。この後、第1の半導体チップ1と第2の半導体チップ10との間に樹脂を注入し、樹脂封止を行う。
【0023】
次に、第2の半導体チップ10の構造の形成方法の一例について図2乃至図6を参照しながら説明する。
【0024】
図2に示すように、第2の半導体チップ10の表面(半導体集積回路の形成されたの面)にドライエッチング法を用いて溝21を形成する。そして、電解メッキのためのシード層22を、溝21内部を含む第2の半導体チップ10の表面全体に形成し、その後銅の電解メッキを行い、メッキ層23を形成する。この時、メッキ時間等を制御することでメッキ層23が溝21の内部に完全に埋め込まれる前にメッキを終了する。また、シード層22の所定領域は図示しないホトレジスト層で覆われることにより、メッキ層23を選択的に形成し、半導体集積回路との必要な接続を得ることができる。
【0025】
次に、図3に示すように、第2の半導体チップ10の裏面を研磨又はエッチングすることにより、第2の半導体チップ10に貫通孔11が形成され、貫通孔11の中央に空隙13を有した貫通電極12が形成される。
【0026】
次に、図4に示すように、第2の半導体チップ10の裏面の半導体をエッチングすることにより、貫通電極12を突出させる。
【0027】
次に、図5に示すように、第2の半導体チップ10の裏面にシリコン窒化膜(SiN膜)などから成るパッシベーション膜14をCVD法によって形成する。この工程で、貫通電極12の突出した先端がパッシベーション膜14によって覆われる。そこで、図6に示すように、CMP法によって貫通電極12の突出した先端を覆うパッシベーション膜14を研磨し、貫通電極12の突出した先端を露出させる。こうして、第2の半導体チップ10の貫通電極構造が完成する。
【0028】
なお、貫通孔11の孔径が10μmであるとすると貫通電極12の厚さは1μm程度、貫通電極12の間隙13の幅は8μm程度であることが適当であるが、これに限定されることはない。
【0029】
次に、本発明の第2の実施形態に係る半導体装置の製造方法について図7を参照しながら説明する。なお、図1と同一の構成部分については同一の符号を付して説明を省略する。
【0030】
図7(a)に示すように、金属活性を持った熱硬化性樹脂15を、ディスペンサーを用いて第2の半導体チップ10の裏面(第1の半導体チップ1との対向面)に適量付着させる。熱硬化性樹脂15は、第1の半導体チップ1の表面(第2の半導体チップ10との対向面)に付着させても良い。熱硬化性樹脂15としては、例えば非導電性ペースト(non−conductive paste)を用いることができる。
【0031】
その後、図7(b)に示すように、低融点金属部材4を加熱により溶融し、この溶融された低融点金属部材4を介して、バンプ電極3と貫通電極12とを接合すると共に、熱硬化性樹脂15を第1の半導体チップ10と第2の半導体チップ10の裏面との間の間隙に充填する。
【0032】
この時、低融点金属部材4が溶融するのとほぼ同時に熱硬化性樹脂15の熱硬化が生じるように、加熱温度の設定、低融点金属部材4及び熱硬化性樹脂15の材料選択を行う。低融点金属部材4がSnAg、熱硬化性樹脂15が非導電性ペーストから成る場合には、加熱温度は240℃〜300℃である。
【0033】
この加熱の過程で、金属活性を持った熱硬化性樹脂15の一部は、電極表面を活性化した後に、熱硬化して流動性を失う前に毛細管現象により貫通電極12の空隙13に流入し、これに続いて、溶融された低融点金属部材4の一部が貫通電極12の空隙13に流入する。その後、熱硬化性樹脂15は熱硬化し、溶融された低融点金属部材4は冷却により固体化する。熱硬化性樹脂15は当然であるが冷却後も硬化状態を維持する。
【0034】
これにより、バンプ電極3と貫通電極12との接合面には低融点金属部材4のみが介在し、熱硬化性樹脂4が残留することが防止され、両者の良好な電気的接続を得ることが可能になる。また、低融点金属部材4の一部は貫通電極12の空隙13に挿入されることで、低融点金属部材4と貫通電極12との接触面積が大きくなり、さらに、この間隙の中で、熱硬化性樹脂15が低融点金属部材4に接触してこれに蓋をするという良好な実装構造を得ることが可能になる。
【0035】
なお、第1及び第2の実施形態では、バンプ電極3の先端と空隙を有した貫通電極4の先端とを接続する接続構造を得ているが、本発明はこれに限られることなく、空隙を有した貫通電極4の先端同士を接続する接続構造にも適用することができる。
【0036】
【発明の効果】
本発明によれば、バンプ電極や貫通電極を有した複数の半導体チップの間を、低融点金属部材を介して接続した実装構造において、電極間の良好な電気的及び機械的接続を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図2】半導体チップの構造の形成方法を説明するための断面図である。
【図3】半導体チップの構造の形成方法を説明するための断面図である。
【図4】半導体チップの構造の形成方法を説明するための断面図である。
【図5】半導体チップの構造の形成方法を説明するための断面図である。
【図6】半導体チップの構造の形成方法を説明するための断面図である。
【図7】本発明の第2の実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【図8】従来例に係る半導体装置及その製造方法を説明するための断面図である。
【図9】他の従来例に係る半導体装置及その製造方法を説明するための断面図である。
Claims (7)
- 第1の半導体チップと、
前記第1の半導体チップの表面に形成された第1の電極と、
前記第1の半導体チップと対向して配置された第2の半導体チップと、
前記第2の半導体チップを貫通する貫通孔の中に形成され、この貫通孔の中央に空隙を有した第2の電極と、
前記第1の電極と前記第2の電極とを接続する電極接続用部材と、を有し、
前記電極接続用部材は、前記第1の電極と前記第2の電極との接合面に介在すると共に、前記電極接続用部材の一部が前記第2の電極の空隙に挿入されたことを特徴とする半導体装置。 - 前記第1の半導体チップと前記第2の半導体チップとの間の間隙に充填されると共に、前記第2の電極の空隙に挿入され、前記第2の電極の空隙に部分的に挿入された前記電極接続用部材と接触した封止用樹脂を有することを特徴とする請求項1記載の半導体装置。
- 前記電極接続用部材の融点は、前記第1及び第2の電極の融点より低いことを特徴とする請求項1記載の半導体装置。
- 前記封止用樹脂は熱硬化性樹脂であることを特徴とする請求項2記載の半導体装置。
- 先端に電極接続用部材が付着された第1の電極を有する第1の半導体チップと、貫通孔が形成されこの貫通孔の中央に空隙が形成された第2の電極を有する第2の半導体チップとを準備し、
前記第1の半導体チップと前記第2の半導体チップとを前記第1の電極と前記第2の電極とが対面するように配置し、
前記電極接続用部材を加熱により溶融し、
溶融した前記電極接続用部材を介して前記第1の電極と前記第2の電極とを接合すると共に、前記第2の電極の空隙に前記電極接続用部材を流入させることを特徴とする半導体装置の製造方法。 - 先端に電極接続用部材が付着された第1の電極を有する第1の半導体チップと、貫通孔が形成されこの貫通孔の中央に空隙が形成された第2の電極を有する第2の半導体チップとを準備し、
前記第1又は第2の半導体チップの主面に熱硬化性樹脂を付着し、
前記第1の半導体チップと前記第2の半導体チップとを前記第1の電極と前記第2の電極とが対面するように配置し、
前記電極接続用部材を加熱により溶融し、
溶融した前記電極接続用部材を介して前記第1の電極と前記第2の電極とを接合すると共に、前記第2の電極の空隙に前記熱硬化性樹脂の一部を流入させ、続いて該空隙に前記電極接続用部材の一部を流入させることを特徴とする半導体装置の製造方法。 - 前記電極接続用部材の融点は、前記第1及び第2の電極の融点より低いことを特徴とする請求項5又は請求項6記載の半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003177863A JP4263953B2 (ja) | 2003-06-23 | 2003-06-23 | 半導体装置及びその製造方法 |
TW093117030A TWI235442B (en) | 2003-06-23 | 2004-06-14 | Semiconductor device and method for making same |
CNB200410049534XA CN100411127C (zh) | 2003-06-23 | 2004-06-16 | 半导体器件及其制造方法 |
US10/870,440 US7061107B2 (en) | 2003-06-23 | 2004-06-18 | Semiconductor device and manufacturing method of the same |
KR1020040046612A KR100540113B1 (ko) | 2003-06-23 | 2004-06-22 | 반도체 장치 및 그 제조 방법 |
US11/353,192 US7306972B2 (en) | 2003-06-23 | 2006-02-14 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003177863A JP4263953B2 (ja) | 2003-06-23 | 2003-06-23 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005019431A true JP2005019431A (ja) | 2005-01-20 |
JP4263953B2 JP4263953B2 (ja) | 2009-05-13 |
Family
ID=34100149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003177863A Expired - Fee Related JP4263953B2 (ja) | 2003-06-23 | 2003-06-23 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7061107B2 (ja) |
JP (1) | JP4263953B2 (ja) |
KR (1) | KR100540113B1 (ja) |
CN (1) | CN100411127C (ja) |
TW (1) | TWI235442B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR20160125965A (ko) | 2014-02-28 | 2016-11-01 | 아스테라스 세이야쿠 가부시키가이샤 | 신규 인간 tlr2 및 인간 tlr4에 결합하는 이중 특이적 항체 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG134187A1 (en) * | 2006-01-13 | 2007-08-29 | Tezzaron Semiconductor S Pte L | Stacked wafer for 3d integration |
WO2007089207A1 (en) | 2006-02-01 | 2007-08-09 | Silex Microsystems Ab | Methods for making a starting substrate wafer for semiconductor engineering having wafer through connections |
US7821107B2 (en) | 2008-04-22 | 2010-10-26 | Micron Technology, Inc. | Die stacking with an annular via having a recessed socket |
EP2350910B1 (en) * | 2008-11-24 | 2018-07-25 | Certicom Corp. | System and method for hardware based security |
JP5522377B2 (ja) * | 2009-03-05 | 2014-06-18 | Tdk株式会社 | 貫通電極の形成方法、及び半導体基板 |
KR20120067525A (ko) | 2010-12-16 | 2012-06-26 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
JP7353748B2 (ja) * | 2018-11-29 | 2023-10-02 | キヤノン株式会社 | 半導体装置の製造方法および半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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US3577037A (en) * | 1968-07-05 | 1971-05-04 | Ibm | Diffused electrical connector apparatus and method of making same |
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JP4609617B2 (ja) * | 2000-08-01 | 2011-01-12 | 日本電気株式会社 | 半導体装置の実装方法及び実装構造体 |
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JP4409455B2 (ja) * | 2005-01-31 | 2010-02-03 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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-
2003
- 2003-06-23 JP JP2003177863A patent/JP4263953B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-14 TW TW093117030A patent/TWI235442B/zh active
- 2004-06-16 CN CNB200410049534XA patent/CN100411127C/zh active Active
- 2004-06-18 US US10/870,440 patent/US7061107B2/en active Active
- 2004-06-22 KR KR1020040046612A patent/KR100540113B1/ko active IP Right Grant
-
2006
- 2006-02-14 US US11/353,192 patent/US7306972B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
CN100411127C (zh) | 2008-08-13 |
US20060131741A1 (en) | 2006-06-22 |
CN1574264A (zh) | 2005-02-02 |
JP4263953B2 (ja) | 2009-05-13 |
US20050023675A1 (en) | 2005-02-03 |
US7306972B2 (en) | 2007-12-11 |
TW200504905A (en) | 2005-02-01 |
KR100540113B1 (ko) | 2006-01-11 |
US7061107B2 (en) | 2006-06-13 |
KR20050000338A (ko) | 2005-01-03 |
TWI235442B (en) | 2005-07-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080702 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090204 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090213 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |