JP2001053195A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 厚付けめっきを行うことなく比較的安価に製
造可能なウェハーレベルでの半導体装置の製造方法を提
供する。 【解決手段】 複数の集積回路が形成されたウェハー１
０と、各集積回路のそれぞれの電極パッド１１に対応す
る突起１３がハーフエッチングによって一面側に形成さ
れたリードフレーム１４とを用意し、ウェハー１０に形
成された各集積回路の電極パッド１１とリードフレーム
１４の各突起１３とを電気的に接合し、次に、少なくと
もウェハー１０とリードフレーム１４の接合部分の樹脂
封止を行い、リードフレーム１４の他面側の不要部分を
エッチングによって除去し、突出した端子部１６を形成
し、しかる後、各半導体装置１７毎にウェハー１０のサ
イジングを行う。
造可能なウェハーレベルでの半導体装置の製造方法を提
供する。 【解決手段】 複数の集積回路が形成されたウェハー１
０と、各集積回路のそれぞれの電極パッド１１に対応す
る突起１３がハーフエッチングによって一面側に形成さ
れたリードフレーム１４とを用意し、ウェハー１０に形
成された各集積回路の電極パッド１１とリードフレーム
１４の各突起１３とを電気的に接合し、次に、少なくと
もウェハー１０とリードフレーム１４の接合部分の樹脂
封止を行い、リードフレーム１４の他面側の不要部分を
エッチングによって除去し、突出した端子部１６を形成
し、しかる後、各半導体装置１７毎にウェハー１０のサ
イジングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路が形成さ
れたウェハーにそのままリードフレームを取付けて半導
体装置の製造を行うウェハーレベルでの半導体装置の製
造方法に関する。
れたウェハーにそのままリードフレームを取付けて半導
体装置の製造を行うウェハーレベルでの半導体装置の製
造方法に関する。
【０００２】
【従来の技術】近年、種々のＣＳＰ（Ｃｈｉｐ Ｓｉｚ
ｅ Ｐａｃｋａｇｅ）が各社より発表されており、この
ようなＣＳＰの製造も、シリコンウェハーに多数の半導
体集積回路を形成した後、ダイシングを行って単体のチ
ップに分離し、これに基板を取付けるというダイレベル
から、多数の半導体集積回路が形成されたシリコンウェ
ハーに直接基板を取付けて配線を行い、最終段階で各半
導体装置を分離するというウェハーレベルまで行われて
いる。
ｅ Ｐａｃｋａｇｅ）が各社より発表されており、この
ようなＣＳＰの製造も、シリコンウェハーに多数の半導
体集積回路を形成した後、ダイシングを行って単体のチ
ップに分離し、これに基板を取付けるというダイレベル
から、多数の半導体集積回路が形成されたシリコンウェ
ハーに直接基板を取付けて配線を行い、最終段階で各半
導体装置を分離するというウェハーレベルまで行われて
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、現段階
のウェハーレベルのＣＳＰは、コスト面で課題を残して
いる。例えば、高価な厚付けめっきが必要であるという
構造上からの問題に加え、厚付けめっき部分へのモール
ドフラッシングを防止するため、モールド後にグライン
ドして厚付けめっき部分を露出させたり、モールド時に
モールド金型にフィルムを貼り付ける等の余分な工程が
必要であるという製造上の問題もあり、低コストで製造
することは困難である。本発明はかかる事情に鑑みてな
されたもので、厚付けめっきを行うことなく比較的安価
に製造可能なウェハーレベルでの半導体装置の製造方法
を提供することを目的とする。
のウェハーレベルのＣＳＰは、コスト面で課題を残して
いる。例えば、高価な厚付けめっきが必要であるという
構造上からの問題に加え、厚付けめっき部分へのモール
ドフラッシングを防止するため、モールド後にグライン
ドして厚付けめっき部分を露出させたり、モールド時に
モールド金型にフィルムを貼り付ける等の余分な工程が
必要であるという製造上の問題もあり、低コストで製造
することは困難である。本発明はかかる事情に鑑みてな
されたもので、厚付けめっきを行うことなく比較的安価
に製造可能なウェハーレベルでの半導体装置の製造方法
を提供することを目的とする。
【０００４】
【課題を解決するための手段】前記目的に沿う本発明に
係る半導体装置の製造方法は、複数の集積回路が形成さ
れたウェハーと、前記各集積回路のそれぞれの電極パッ
ドに対応する突起がハーフエッチングによって一面側に
形成されたリードフレームとを用意し、前記突起と対応
する前記各電極パッドとを電気的に接合して、少なくと
も前記ウェハーと前記リードフレームの接合部分の樹脂
封止を行い、前記リードフレームの他面側の不要部分を
エッチングによって除去し、突出した端子部を形成し、
しかる後、各半導体装置毎に前記ウェハーのサイジング
を行っている。本発明の半導体装置の製造方法におい
て、前記ウェハーの各集積回路毎に形成された前記電極
パッドを除いた部分に絶縁膜を形成し、該絶縁膜上に前
記電極パッドと接続され、かつ所定の箇所に端子接続パ
ッドを有する配線パターンを形成し、前記端子接続パッ
ドと前記リードフレームの前記各突起とを接合すること
も可能である。また、本発明の半導体装置の製造方法に
おいて、前記リードフレームには、ハーフエッチングに
よって前記各集積回路のそれぞれの電極パッドに接続さ
れる所望の形状のパターン部が形成され、前記樹脂封止
後、前記リードフレームの他面側の不要部分をエッチン
グによって除去して前記パターン部の所定の箇所に前記
端子部を形成することも可能である。更には、本発明の
半導体装置の製造方法において、前記リードフレームの
エッチング処理は、必要部分に貴金属めっきを行いエッ
チングレジスト膜を形成することも可能である。
係る半導体装置の製造方法は、複数の集積回路が形成さ
れたウェハーと、前記各集積回路のそれぞれの電極パッ
ドに対応する突起がハーフエッチングによって一面側に
形成されたリードフレームとを用意し、前記突起と対応
する前記各電極パッドとを電気的に接合して、少なくと
も前記ウェハーと前記リードフレームの接合部分の樹脂
封止を行い、前記リードフレームの他面側の不要部分を
エッチングによって除去し、突出した端子部を形成し、
しかる後、各半導体装置毎に前記ウェハーのサイジング
を行っている。本発明の半導体装置の製造方法におい
て、前記ウェハーの各集積回路毎に形成された前記電極
パッドを除いた部分に絶縁膜を形成し、該絶縁膜上に前
記電極パッドと接続され、かつ所定の箇所に端子接続パ
ッドを有する配線パターンを形成し、前記端子接続パッ
ドと前記リードフレームの前記各突起とを接合すること
も可能である。また、本発明の半導体装置の製造方法に
おいて、前記リードフレームには、ハーフエッチングに
よって前記各集積回路のそれぞれの電極パッドに接続さ
れる所望の形状のパターン部が形成され、前記樹脂封止
後、前記リードフレームの他面側の不要部分をエッチン
グによって除去して前記パターン部の所定の箇所に前記
端子部を形成することも可能である。更には、本発明の
半導体装置の製造方法において、前記リードフレームの
エッチング処理は、必要部分に貴金属めっきを行いエッ
チングレジスト膜を形成することも可能である。
【０００５】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。図１、図２は本発明の第１の実施の
形態に係る半導体装置の製造方法を示す工程図である。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。図１、図２は本発明の第１の実施の
形態に係る半導体装置の製造方法を示す工程図である。
【０００６】図１（Ａ）に示すように、周知の方法によ
って、シリコンウェハー（以下、単にウェハーという）
１０の一面（実施の形態では下面）に、複数の半導体集
積回路を形成し、それぞれの外部接続端子となる複数の
電極パッド１１が形成されている。この電極パッド１１
は通常アルミ（Ａｌ）電極からなっているが、その表面
に貴金属めっきの一例としてＮｉめっき上にＡｕめっき
を施すこと等によりバリアメタルを形成してもよく、こ
れによって接合性が向上する。なお、電極パッド１１以
外の部分はパッシベーション膜（絶縁膜）１２を形成し
ておく。
って、シリコンウェハー（以下、単にウェハーという）
１０の一面（実施の形態では下面）に、複数の半導体集
積回路を形成し、それぞれの外部接続端子となる複数の
電極パッド１１が形成されている。この電極パッド１１
は通常アルミ（Ａｌ）電極からなっているが、その表面
に貴金属めっきの一例としてＮｉめっき上にＡｕめっき
を施すこと等によりバリアメタルを形成してもよく、こ
れによって接合性が向上する。なお、電極パッド１１以
外の部分はパッシベーション膜（絶縁膜）１２を形成し
ておく。
【０００７】そして、Ｃｕ、Ｃｕ合金、鉄系合金等から
なる薄板材料の所望の部分にレジスト膜を塗布し、ハー
フエッチングを行って、図１（Ｂ）に示すように、ウェ
ハー１０の各電極パッド１１に対応した場所に、先部が
平坦な突起１３を形成したリードフレーム１４を作る。
なお、ハーフエッチングを行うに当たって塗布されるレ
ジスト膜としては貴金属（例えば、Ａｕ）めっきを行う
のが好ましい。
なる薄板材料の所望の部分にレジスト膜を塗布し、ハー
フエッチングを行って、図１（Ｂ）に示すように、ウェ
ハー１０の各電極パッド１１に対応した場所に、先部が
平坦な突起１３を形成したリードフレーム１４を作る。
なお、ハーフエッチングを行うに当たって塗布されるレ
ジスト膜としては貴金属（例えば、Ａｕ）めっきを行う
のが好ましい。
【０００８】次に、図１（Ｃ）に示すように、このリー
ドフレーム１４の一面側に形成された各突起１３とウェ
ハー１０の各電極パッド１１との位置合わせを行い、こ
れらを電気的に接続するが、突起１３と電極パッド１１
とを直接接合する方法の他、以下の方法が適用できる。 （１）リードフレーム１４に形成された突起１３上にＣ
ｕめっきを堆積させて、ウェハー１０のＡｌ電極パッド
１１とリードフレーム１４の突起１３とを接続する。こ
の場合、リードフレーム１４の全体にＣｕめっきを施す
ようにしてもよい。 （２）ウェハー１０の電極パッド１１又はリードフレー
ム１４の突起１３の表面に、圧力をかけることによって
導電性を有する異方性導電フィルム（ＡＣＦ）を粘着
し、ウェハー１０にリードフレーム１４を押圧して接続
する。この場合、個々の電極パッド１１又は突起１３に
異方性導電フィルムを粘着するのは難しいので、異方性
導電フィルムはウェハー１０又はリードフレーム１４の
全面に粘着してもよい。 （３）ウェハー１０の電極パッド１１とリードフレーム
１４の突起１３との接合部分に導電性ぺーストを介して
接合する。
ドフレーム１４の一面側に形成された各突起１３とウェ
ハー１０の各電極パッド１１との位置合わせを行い、こ
れらを電気的に接続するが、突起１３と電極パッド１１
とを直接接合する方法の他、以下の方法が適用できる。 （１）リードフレーム１４に形成された突起１３上にＣ
ｕめっきを堆積させて、ウェハー１０のＡｌ電極パッド
１１とリードフレーム１４の突起１３とを接続する。こ
の場合、リードフレーム１４の全体にＣｕめっきを施す
ようにしてもよい。 （２）ウェハー１０の電極パッド１１又はリードフレー
ム１４の突起１３の表面に、圧力をかけることによって
導電性を有する異方性導電フィルム（ＡＣＦ）を粘着
し、ウェハー１０にリードフレーム１４を押圧して接続
する。この場合、個々の電極パッド１１又は突起１３に
異方性導電フィルムを粘着するのは難しいので、異方性
導電フィルムはウェハー１０又はリードフレーム１４の
全面に粘着してもよい。 （３）ウェハー１０の電極パッド１１とリードフレーム
１４の突起１３との接合部分に導電性ぺーストを介して
接合する。
【０００９】この後、本実施の形態においては、図２
（Ｄ）に示すように、ウェハー１０の全面、及びリード
フレーム１４の突起１３の形成部分（ウェハー１０とリ
ードフレーム１４との接合部分）をエポキシ樹脂等の絶
縁性の封止樹脂１５にて封止し、リードフレーム１４の
突起１３の形成面の反対側の面（裏面側）の必要部分に
エッチングレジスト膜を形成し、不要部分をエッチング
して除去することによって、図２（Ｅ）に示すように、
封止樹脂１５から突出する所望の形状の端子部となる外
部接続端子１６を形成する。ここで、エッチングレジス
ト膜としては耐エッチング性を有する貴金属（例えば、
Ａｕ）めっき等を行うのが好ましい。この実施の形態で
は、外部接続端子１６は表面側に設けた突起１３を裏面
側に延長するだけとなっている。この後、図２（Ｆ）に
示すように、ダイシングソウ、レーザー、ワイヤカット
等の公知の手段を用いて、各半導体装置単位にウェハー
１０を切断（サイジング）して半導体装置１７が製造さ
れる。
（Ｄ）に示すように、ウェハー１０の全面、及びリード
フレーム１４の突起１３の形成部分（ウェハー１０とリ
ードフレーム１４との接合部分）をエポキシ樹脂等の絶
縁性の封止樹脂１５にて封止し、リードフレーム１４の
突起１３の形成面の反対側の面（裏面側）の必要部分に
エッチングレジスト膜を形成し、不要部分をエッチング
して除去することによって、図２（Ｅ）に示すように、
封止樹脂１５から突出する所望の形状の端子部となる外
部接続端子１６を形成する。ここで、エッチングレジス
ト膜としては耐エッチング性を有する貴金属（例えば、
Ａｕ）めっき等を行うのが好ましい。この実施の形態で
は、外部接続端子１６は表面側に設けた突起１３を裏面
側に延長するだけとなっている。この後、図２（Ｆ）に
示すように、ダイシングソウ、レーザー、ワイヤカット
等の公知の手段を用いて、各半導体装置単位にウェハー
１０を切断（サイジング）して半導体装置１７が製造さ
れる。
【００１０】次に、図１〜図３を参照しながら、本発明
の第２の実施の形態に係る半導体装置１９の製造方法に
ついて説明するが、ウェハー１０の裏面側に予め必要な
配線を行う点において、第１の実施の形態に係る半導体
装置の製造方法とは相違する。この実施の形態において
は、図１（Ａ）、図３に示すように、複数の半導体集積
回路が形成されたウェハー１０にＡｌ電極からなる電極
パッド１１を形成し、この電極パッド１１を除く部分に
パッシベーション膜（絶縁膜）１２を形成した後、この
パッシベーション膜１２上に各半導体集積回路毎に配線
パターンの形成、即ちパターンニングを行う。この方法
としては、ウェハー１０の電極パッド１１の形成面側
に、再配線層２０となる導体金属（例えば、Ｃｕ）の膜
を無電解めっきや蒸着法等で形成しておく。この場合の
電極パッド１１は再配線層２０を形成する導体金属が被
さっているが、そのまま電極パッド（図示せず）として
使用する。後の処理は、図１（Ｂ）、（Ｃ）、図２
（Ｄ）〜（Ｆ）に示す処理と同様であるが、リードフレ
ーム１４の突起１３に接合しようとする端子接続パッド
２１は、ウェハー１０に形成されている電極パッド１１
の直下ではなく、電極パッド１１に一端が接続された回
路配線によって別の場所に形成することもでき、半導体
チップの形状に左右されず配線自由度が高いという利点
がある。
の第２の実施の形態に係る半導体装置１９の製造方法に
ついて説明するが、ウェハー１０の裏面側に予め必要な
配線を行う点において、第１の実施の形態に係る半導体
装置の製造方法とは相違する。この実施の形態において
は、図１（Ａ）、図３に示すように、複数の半導体集積
回路が形成されたウェハー１０にＡｌ電極からなる電極
パッド１１を形成し、この電極パッド１１を除く部分に
パッシベーション膜（絶縁膜）１２を形成した後、この
パッシベーション膜１２上に各半導体集積回路毎に配線
パターンの形成、即ちパターンニングを行う。この方法
としては、ウェハー１０の電極パッド１１の形成面側
に、再配線層２０となる導体金属（例えば、Ｃｕ）の膜
を無電解めっきや蒸着法等で形成しておく。この場合の
電極パッド１１は再配線層２０を形成する導体金属が被
さっているが、そのまま電極パッド（図示せず）として
使用する。後の処理は、図１（Ｂ）、（Ｃ）、図２
（Ｄ）〜（Ｆ）に示す処理と同様であるが、リードフレ
ーム１４の突起１３に接合しようとする端子接続パッド
２１は、ウェハー１０に形成されている電極パッド１１
の直下ではなく、電極パッド１１に一端が接続された回
路配線によって別の場所に形成することもでき、半導体
チップの形状に左右されず配線自由度が高いという利点
がある。
【００１１】図１、図２、図４を参照しながら、本発明
の第３の実施の形態に係る半導体装置２２の製造方法に
ついて説明するが、リードフレーム１４側に所定形状の
回路パターン（パターン部）を形成している点におい
て、第１の実施の形態に係る半導体装置の製造方法とは
相違する。複数の半導体集積回路を備えるウェハー１０
の製造、及び電極パッド１１の形成は図１（Ａ）に示す
ように、第１の実施の形態に係る半導体装置の製造方法
と同様である。そして、図４に示すように、Ｃｕ、Ｃｕ
合金、鉄系合金からなる材料の所望の部分にレジスト膜
を塗布し、ハーフエッチングを行うことによって、所定
形状の回路パターン（パターン部）が形成されたリード
フレーム２３が形成される。パターン部の所定の部分
は、ウェハー１０の対応する電極パッド１１に接続され
る。なお、ハーフエッチングを行うに当たって塗布され
るレジスト膜には、貴金属めっきを行うのが好ましく、
更には電極パッド１１の表面には導体金属（例えば、
銅、ニッケル、金）等のバリアメタルを被せて突出させ
ておくのが好ましい。これによって、リードフレーム２
３と電極パッド１１との接合が円滑に行える。後の処理
は、図１（Ｃ）、図２（Ｄ）〜（Ｆ）と同様である。こ
の場合も裏面側の外部接続端子１６はウェハー１０の下
面側に設けられた電極パッド１１の直下位置ではなく、
別の場所に形成することも可能であり、これによって、
効率的に配線を行うことができる。なお、この実施の形
態に係る半導体装置２２においては、電極パッド１１に
接続されるリードフレームには特に上部に突出する電極
を設けなかったが、突起からなる電極を設けることも可
能である。
の第３の実施の形態に係る半導体装置２２の製造方法に
ついて説明するが、リードフレーム１４側に所定形状の
回路パターン（パターン部）を形成している点におい
て、第１の実施の形態に係る半導体装置の製造方法とは
相違する。複数の半導体集積回路を備えるウェハー１０
の製造、及び電極パッド１１の形成は図１（Ａ）に示す
ように、第１の実施の形態に係る半導体装置の製造方法
と同様である。そして、図４に示すように、Ｃｕ、Ｃｕ
合金、鉄系合金からなる材料の所望の部分にレジスト膜
を塗布し、ハーフエッチングを行うことによって、所定
形状の回路パターン（パターン部）が形成されたリード
フレーム２３が形成される。パターン部の所定の部分
は、ウェハー１０の対応する電極パッド１１に接続され
る。なお、ハーフエッチングを行うに当たって塗布され
るレジスト膜には、貴金属めっきを行うのが好ましく、
更には電極パッド１１の表面には導体金属（例えば、
銅、ニッケル、金）等のバリアメタルを被せて突出させ
ておくのが好ましい。これによって、リードフレーム２
３と電極パッド１１との接合が円滑に行える。後の処理
は、図１（Ｃ）、図２（Ｄ）〜（Ｆ）と同様である。こ
の場合も裏面側の外部接続端子１６はウェハー１０の下
面側に設けられた電極パッド１１の直下位置ではなく、
別の場所に形成することも可能であり、これによって、
効率的に配線を行うことができる。なお、この実施の形
態に係る半導体装置２２においては、電極パッド１１に
接続されるリードフレームには特に上部に突出する電極
を設けなかったが、突起からなる電極を設けることも可
能である。
【００１２】また、ウェハー１０を各半導体装置に分離
する前に、外部接続端子１６にソルダーバンプを設けて
おいてもよいし、各半導体装置にサイジングした後に、
外部接続端子１６にソルダーバンプを設けてもよい。こ
の他、本発明は前記第１〜第３の実施の形態に限定され
るものではなく、本発明の要旨を変更しない範囲での半
導体装置の製造方法にも適用される。
する前に、外部接続端子１６にソルダーバンプを設けて
おいてもよいし、各半導体装置にサイジングした後に、
外部接続端子１６にソルダーバンプを設けてもよい。こ
の他、本発明は前記第１〜第３の実施の形態に限定され
るものではなく、本発明の要旨を変更しない範囲での半
導体装置の製造方法にも適用される。
【００１３】
【発明の効果】請求項１〜４記載の半導体装置の製造方
法は、以上の説明からも明らかな通り、複数の半導体集
積回路が形成されたウェハーの段階で、リードフレーム
を接合し、所定の加工を行っているので、処理工程の簡
略化が図れ、厚付けめっきを行うことなくより安価な半
導体装置を提供できる。特に、請求項２記載の半導体装
置の製造方法においては、ウェハーの各集積回路毎に形
成された電極パッドを除いた部分に絶縁膜を形成し、該
絶縁膜上に電極パッドと接続され、かつ所定の箇所に端
子接続パッドを有する配線パターンを形成し、端子接続
パッドとリードフレームの各突起とが接合されているの
で、半導体集積回路の絶縁性を確保しながらリードフレ
ーム等の接合が行え、更には、ウェハー上で複雑な配線
を行うことができる。請求項３記載の半導体装置の製造
方法においては、リードフレームには、ハーフエッチン
グによって各集積回路のそれぞれの電極パッドに接続さ
れる所望の形状のパターン部が形成され、樹脂封止後、
リードフレームの他面側の不要部分をエッチングによっ
て除去してパターン部の所定の箇所に端子部を形成する
ので、ウェハーに接合するリードフレームの段階で複雑
な回路配線が形成できる。そして、請求項４記載の半導
体装置の製造方法においては、リードフレームの他面側
の不要部分のエッチングによる除去に際して、必要部分
はエッチングレジスト膜を構成する貴金属めっきがなさ
れているので、そのまま接続端子として使用できる。
法は、以上の説明からも明らかな通り、複数の半導体集
積回路が形成されたウェハーの段階で、リードフレーム
を接合し、所定の加工を行っているので、処理工程の簡
略化が図れ、厚付けめっきを行うことなくより安価な半
導体装置を提供できる。特に、請求項２記載の半導体装
置の製造方法においては、ウェハーの各集積回路毎に形
成された電極パッドを除いた部分に絶縁膜を形成し、該
絶縁膜上に電極パッドと接続され、かつ所定の箇所に端
子接続パッドを有する配線パターンを形成し、端子接続
パッドとリードフレームの各突起とが接合されているの
で、半導体集積回路の絶縁性を確保しながらリードフレ
ーム等の接合が行え、更には、ウェハー上で複雑な配線
を行うことができる。請求項３記載の半導体装置の製造
方法においては、リードフレームには、ハーフエッチン
グによって各集積回路のそれぞれの電極パッドに接続さ
れる所望の形状のパターン部が形成され、樹脂封止後、
リードフレームの他面側の不要部分をエッチングによっ
て除去してパターン部の所定の箇所に端子部を形成する
ので、ウェハーに接合するリードフレームの段階で複雑
な回路配線が形成できる。そして、請求項４記載の半導
体装置の製造方法においては、リードフレームの他面側
の不要部分のエッチングによる除去に際して、必要部分
はエッチングレジスト膜を構成する貴金属めっきがなさ
れているので、そのまま接続端子として使用できる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法の工程図である。
製造方法の工程図である。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法の工程図である。
製造方法の工程図である。
【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法の説明図である。
製造方法の説明図である。
【図４】本発明の第３の実施の形態に係る半導体装置の
製造方法の説明図である。
製造方法の説明図である。
１０：シリコンウェハー、１１：電極パッド（Ａｌ電
極）、１２：パッシベーション膜、１３：突起、１４：
リードフレーム、１５：絶縁性の封止樹脂、１６：外部
接続端子、１７：半導体装置、１９：半導体装置、２
０：再配線層、２１：接続端子パッド、２２：半導体装
置、２３：リードフレーム
極）、１２：パッシベーション膜、１３：突起、１４：
リードフレーム、１５：絶縁性の封止樹脂、１６：外部
接続端子、１７：半導体装置、１９：半導体装置、２
０：再配線層、２１：接続端子パッド、２２：半導体装
置、２３：リードフレーム
Claims (4)
- 【請求項１】 複数の集積回路が形成されたウェハー
と、前記各集積回路のそれぞれの電極パッドに対応する
突起がハーフエッチングによって一面側に形成されたリ
ードフレームとを用意し、前記突起と対応する前記各電
極パッドとを電気的に接合して、少なくとも前記ウェハ
ーと前記リードフレームの接合部分の樹脂封止を行い、
前記リードフレームの他面側の不要部分をエッチングに
よって除去し、突出した端子部を形成し、しかる後、各
半導体装置毎に前記ウェハーのサイジングを行うことを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記ウェハーの各集積回路毎に形成された前記
電極パッドを除いた部分に絶縁膜を形成し、該絶縁膜上
に前記電極パッドと接続され、かつ所定の箇所に端子接
続パッドを有する配線パターンを形成し、前記端子接続
パッドと前記リードフレームの前記各突起とが接合され
ていることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、前記リードフレームには、ハーフエッチ
ングによって前記各集積回路のそれぞれの電極パッドに
接続される所望の形状のパターン部が形成され、前記樹
脂封止後、前記リードフレームの他面側の不要部分をエ
ッチングによって除去して前記パターン部の所定の箇所
に前記端子部を形成することを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体装置の製造方法において、前記リードフレームのエ
ッチング処理は、必要部分に貴金属めっきを行いエッチ
ングレジスト膜を形成していることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777799A JP2001053195A (ja) | 1999-08-11 | 1999-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777799A JP2001053195A (ja) | 1999-08-11 | 1999-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053195A true JP2001053195A (ja) | 2001-02-23 |
Family
ID=16866231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22777799A Pending JP2001053195A (ja) | 1999-08-11 | 1999-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105225A1 (en) * | 2002-06-07 | 2003-12-18 | Bourns Limited | Lead frame |
| JP2008211189A (ja) * | 2007-01-31 | 2008-09-11 | Sanyo Electric Co Ltd | 半導体モジュールの製造方法、半導体モジュール、携帯機器 |
-
1999
- 1999-08-11 JP JP22777799A patent/JP2001053195A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105225A1 (en) * | 2002-06-07 | 2003-12-18 | Bourns Limited | Lead frame |
| JP2008211189A (ja) * | 2007-01-31 | 2008-09-11 | Sanyo Electric Co Ltd | 半導体モジュールの製造方法、半導体モジュール、携帯機器 |
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