CN100386875C - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN100386875C
CN100386875C CNB2004100851876A CN200410085187A CN100386875C CN 100386875 C CN100386875 C CN 100386875C CN B2004100851876 A CNB2004100851876 A CN B2004100851876A CN 200410085187 A CN200410085187 A CN 200410085187A CN 100386875 C CN100386875 C CN 100386875C
Authority
CN
China
Prior art keywords
columnar electrode
semiconductor device
potting resin
solder ball
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100851876A
Other languages
English (en)
Other versions
CN1697148A (zh
Inventor
爱场喜孝
野本隆司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1697148A publication Critical patent/CN1697148A/zh
Application granted granted Critical
Publication of CN100386875C publication Critical patent/CN100386875C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01009—Fluorine [F]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Abstract

本发明提供半导体器件。该半导体器件包括：半导体芯片；形成在半导体芯片上的布线层；在第一端处连接到布线层的柱状电极和形成在半导体芯片上的封装树脂。在该半导体器件中，柱状电极具有与第一端相对、从封装树脂突出的第二端，外部连接部件在第二端处连接到柱状电极，使得外部连接部件与封装树脂的表面分离。本发明可以防止在形成外部连接端子时和在安装半导体器件时相邻外部连接端子的短路(桥接)；此外，通过使外部连接端子和封装树脂彼此分离，可以使封装树脂变薄，并且可以减小半导体器件中存在的弯曲量。

Description

半导体器件
相关申请的交叉参考
本申请基于并且要求2004年5月12日申请的日本专利申请No.2004-142765的优先权，这里全文引入作为参考。
技术领域
本发明总的来说涉及一种半导体器件，更具体地说，涉及一种半导体器件，该半导体器件包括一柱状电极，其一端连接到半导体芯片上的布线层，另一端连接到外部连接端子。
背景技术
近年来，CSP(芯片尺寸封装)已经越来越多地用作安装在小尺寸电子设备上的半导体器件，这些小尺寸设备由便携式数字电子装置例如蜂窝电话代表。
利用CSP型半导体器件可以实现微型化和高密度。然而，近年来，随着对半导体器件的进一步微型化的需求，外部连接端子之间的间距具有变得越来越窄的趋势。
这样，由于形成在安装衬底中的电极和半导体器件的外部连接端子的接合区随着外部连接端子间距变窄而变小，因此安装衬底上的半导体器件的安装可靠性将降低。
为了避免该问题，设计了一种在半导体芯片和外部连接端子之间形成柱状电极的半导体器件(例如，参见日本特开专利申请No.2002-270721和日本特开专利申请No.2001-291733)。
已知在具有柱状电极的半导体器件中，安装时存在于柱状电极和周围的树脂层中的应力能够被释放或者吸收，当与没有柱状电极的半导体器件相比时，安装可靠性是优异的。
图1和图2示出了具有柱状电极的常规半导体器件的例子。
图1所示的半导体器件1A包括形成在半导体芯片2A的电路形成表面上的绝缘膜3和形成在绝缘膜3上的布线层4(再布线层)，该绝缘膜3例如是聚酰亚胺。
布线层4通过形成在绝缘膜3中的孔与半导体芯片2A电连接。柱状电极5以设置在布线层4上的状态形成。
柱状电极5具有圆柱形结构。在图1的结构中，柱状电极5的上端接合到布线层4，用作外部连接端子的焊料球7通过阻挡金属6(例如Ni和Au镀层)设置在下端。
此外，封装树脂8形成在半导体芯片2A的底部。在图1的结构中，该封装树脂8起到保护布线层4和柱状电极5的作用，并且形成该封装树脂8使其厚度足够大以密封除了形成阻挡金属6的下端之外的整个柱状电极5。
为此，在常规半导体器件1A的结构中，形成阻挡金属6的柱状电极5的端部与封装树脂8的表面平齐，并且具有焊料球7和封装树脂8彼此不分离的结构。
另一方面，图2所示的半导体器件1B是接收或者输出高频信号的半导体器件。
在图2中，与图1中的相应元件基本相同的元件用相同的附图标记表示，并且省略其描述。
此外，图2所示的是在安装衬底10上安装半导体器件1B、并且柱状电极5和5A通过焊料球7接合到安装衬底10的连接电极11和11A的情况。
如上所述，提供该半导体器件1B，用于高频信号传输，柱状电极5A和与其交换高频信号的连接电极11A的尺寸小于柱状电极5和连接电极11，以便减小半导体芯片2B和布线层4(再布线)之间的寄生电容。在图2中，附图标记9表示钝化膜。
在图1和图2的半导体芯片1A和1B中，通过柱状电极5和5A以及周围的封装树脂8，可以释放或者吸收安装时存在的应力，目的在于提高提高安装可靠性。
然而，在该连接中，如果半导体器件1A和1B的进一步微型化和高密度继续发展，并且采用更小间距的焊料球7(外部连接端子)继续发展，那么即使利用使用柱状电极5和5A的半导体器件1A和1B，同样也会导致安装可靠性的降低。
此外，问题存在于，通过采用较小间距来减小相邻电极5和5A的距离很容易在柱状电极5和5A中设置焊料球7时和在将柱状电极5和5A接合到安装衬底10的连接电极11和11A时在相邻焊料球7之间出现短路(桥接)。
尤其当如图1和图2所示使用焊料作为外部连接端子的材料时，在其中柱状电极5和5A的顶端与封装树脂8的表面几乎彼此齐平的结构中，焊料中的溶剂成分在加热时流到封装树脂8的表面上，容易与相邻柱状电极5和5A接触。由于溶剂成分对焊料具有很好的润湿性，结果将由溶剂成分的接触引起相邻柱状电极5和5A与焊料球7的短路。
此外，在其中封装树脂8密封整个柱状电极5和5A(除了其顶端)的结构中，图1和图2的半导体器件1A和1B的厚度是比较大的。
为此，存在这样的问题，在半导体芯片2A和2B的硅和具有不同于硅的热膨胀系数的封装树脂8之间出现热膨胀差异，在半导体器件1A和1B中很容易出现弯曲。
发明内容
本发明的一个目的是提供一种消除了上述问题的改进的半导体器件。
本发明的另一个目的是提供一种能够抑制相邻外部连接端子的短路并且能够抑制弯曲出现的半导体器件。
本发明的再一个目的是提供一种半导体器件的制造方法，其中能够抑制相邻外部连接端子的短路并且能够抑制弯曲出现。
本发明的上述目的通过一种半导体器件来实现，该半导体器件包括：半导体芯片；形成在半导体芯片上的布线层；柱状电极，其第一端连接到布线层；形成在半导体芯片上的封装树脂；其中柱状电极具有与第一端相对、从封装树脂突出的第二端，一外部连接部件连接到柱状电极的第二端，并且外部连接部件与封装树脂的表面被该封装树脂与该外部连接部件之间的间距(H2)分离，其中，该柱状电极与该外部连接部件相接触的第二端的横截面积大于该柱状电极与该布线层相接触的第一端的横截面积。
根据本发明的半导体器件，使外部连接端子和封装树脂表面彼此分离，可以防止在形成外部连接端子时和在安装该半导体器件时相邻外部连接端子的短路(桥接)。此外，通过使外部连接端子和封装树脂分离，可以使封装树脂的厚度较小，并且可以减小半导体器件中存在的弯曲量。
可以提供上述半导体器件，使得封装树脂表面和外部连接部件之间的间距为10微米以上和80微米以下。
根据本发明，封装树脂和外部连接部件之间的间距设置在10微米和80微米之间的范围内，并且可以有效地防止相邻外部连接端子的短路和半导体器件中存在的弯曲。
可以提供上述半导体器件，使得在柱状电极和外部连接部件之间设置阻挡金属。
根据本发明，使用阻挡金属可以提高柱状电极和外部连接部件的接合可靠性。
根据本发明，可使在柱状电极和布线层接触的部分中的柱状电极的横截面积较小，随着柱状电极和半导体芯片之间的寄生电容的减小，可以实现特性的改进。此外，可扩大在柱状电极和外部连接部件接触的部分中的柱状电极的横截面积，能够提高柱状电极和外部连接部件的接合强度，并且可以防止安装可靠性的降低。
可以提供上述半导体器件，使得柱状电极的横截面积按照离布线层的距离从第一端到第二端连续增加。
此外，可以提供上述半导体器件，使得柱状电极的横截面积随着离布线层的距离从第二端到第二端阶梯式增加。
根据本发明，可以使在柱状电极和布线层接触的部分中的柱状电极的直径较小，随着柱状电极和半导体芯片之间寄生电容的减小，可以实现特性的改进。此外，可以放大在柱状电极与外部连接部件接触的部分中的柱状电极的直径，能够提高柱状电极和外部连接部件的接合强度，并且可以防止安装可靠性的降低。
此外，本发明的上述目的通过一种半导体器件的制造方法来实现，该方法包括步骤：在半导体衬底上形成布线层；在布线层上形成具有开口的抗蚀层，所述开口用于形成柱状电极，并且利用该抗蚀层在开口中形成导电金属，使得导电金属的厚度超过抗蚀层的厚度；在除去抗蚀层之后，在半导体衬底上形成封装树脂；执行缩小所形成的封装树脂的厚度的处理。
根据本发明，通过执行缩小封装树脂的厚度的处理，柱状电极的端部与封装树脂的表面分离，能够简单地并且确实地将柱状电极的端部与封装树脂表面分离。
可以提供上述制造方法，使得通过利用蚀刻执行缩小所形成的封装树脂的厚度的处理。
根据本发明，通过在形成封装树脂之后进行蚀刻而使封装树脂的厚度较小，并且在蚀刻时，可以完全除去粘附于柱状电极等表面上的不需要的封装树脂，因此，可以提高外部端子形成时的合格率。
提供上述制造方法，其进一步包括下列步骤：在执行缩小所形成的封装树脂的厚度的处理之后，在与封装树脂表面分离的柱状电极的端部形成外部连接部件。
根据本发明，在通过缩小封装树脂的厚度来分离柱状电极的端部与封装树脂的表面之后，在柱状电极的端部形成外部连接部件。即使在形成外部连接部件时溶剂成分从外部连接部件流出，该溶剂成分也存在于从封装树脂表面突出的柱状电极的端部。可以防止由于如常规半导体器件中的溶剂成分而导致的相邻外部连接部件的短路。
可以提供上述制造方法，使得利用转移成型(transfer molding)方法形成封装树脂。
根据本发明，当使用转移成型方法时，可以不考虑柱状电极的高度进行树脂的封装。由于可以自由改变封装树脂中的尺寸或者填料量，因此可以自由选择线性膨胀系数等。
根据本发明，可以防止在形成外部连接端子时和在安装半导体器件时相邻外部连接端子的短路(桥接)。此外，通过使外部连接端子和封装树脂彼此分离，可以使封装树脂变薄，并且可以减小半导体器件中存在的弯曲量。
附图说明
通过下面结合附图的详细描述，本发明的其它目的、特征和优点将更为明显。
图1是常规半导体器件的结构的横截面图。
图2是常规半导体器件的结构的横截面图。
图3是表示本发明第一优选实施例中半导体器件的结构的横截面图。
图4是表示将第一优选实施例的半导体器件的结构安装在安装衬底上的状态的横截面图。
图5A和图5B是用于说明第一优选实施例的半导体器件的结构与常规半导体器件比较的图。
图6A和图6B是用于说明第一优选实施例的半导体器件的结构与常规半导体器件比较的图。
图7A至图7F是用于说明本发明第一优选实施例中的半导体器件的制造方法的图。
图8是表示本发明第二优选实施例的半导体器件结构的横截面图。
图9是表示本发明第三优选实施例中的半导体器件结构的横截面图。
图10是表示本发明第四优选实施例的半导体器件结构的横截面图。
图11A至图11F是用于说明本发明第二优选实施例中半导体器件制造方法的图。
图12A和图12B是用于说明在本发明第二优选实施例的半导体器件制造方法中如何在柱状电极的顶端形成不平坦的图。
图13A至图13C是用于说明本发明第四优选实施例的半导体器件制造方法的图。
图14是表示本发明第五优选实施例的半导体器件结构的横截面图。
图15A至图15F是用于说明本发明第五优选实施例的半导体器件制造方法的图。
图16是表示本发明第六优选实施例的半导体器件结构的横截面图。
图17A至图17G是用于说明本发明第六优选实施例的半导体器件制造方法的图。
具体实施方式
现在将参考附图描述本发明的优选实施例。
图3示出了本发明第一优选实施例的半导体器件20A。
该半导体器件20A是CSP(芯片尺寸封装)，利用该CSP可以实现半导体器件的微型化和高密度。例如，将该半导体器件20A安装在便携式数字电子设备例如蜂窝电话中。
半导体器件20A通常包括半导体芯片22、布线层24、柱状电极25A、焊料球27和封装树脂28。
半导体芯片22是上面形成电子电路的硅衬底，图3中半导体芯片22的下表面是电路形成表面。
绝缘膜23形成在半导体芯片22的电路形成表面上。例如，可以使用聚酰亚胺作为绝缘膜23的材料。
布线层24形成在绝缘膜23上。该布线层24起所谓的再布线(re-wiring)层的作用，布线层24的端部通过形成在绝缘膜23中的孔连接到半导体芯片22的电极部分(图中未示出)。
此外，布线层24的另一个端部延伸到电极垫(pad)38与布线层24一体形成处的预定位置。例如，布线层24由铜构成。
柱状电极25A包括圆柱形的柱部分35A，和顶端36A，该顶端的直径R2比柱部分35A的直径R1大。
柱部分35A和顶端36A通过下面将描述的电镀方法形成于一体。此外，整个柱状电极25A构成为蘑菇形。
柱部分35A的上端(不形成顶端36A的一侧)一体地结合到布线层24(电极垫38)。此外，焊料球27通过阻挡金属26设置在顶端36A，它形成在柱部分35A的另一端。例如，阻挡金属26通过Au和Ni的金属电镀形成。
在图3的结构中，通过在柱状电极25A和焊料球27之间形成阻挡金属26，可以提高该柱状电极25A和焊料球27的接合可靠性。
此外，如上所述设置焊料球27的顶端36A的直径R2大于柱部分35A的直径R1(R1＜R2)，并且焊料球27和顶端36A的接合区大于如常规半导体器件中的圆柱形柱状电极的接合区，能够提高焊料球27和顶端36A的接合可靠性。
封装树脂28形成在半导体芯片22的电路形成表面。形成该封装树脂28以便保护布线层24和柱状电极25A。例如，可以使用环氧树脂作为封装树脂28的材料。
下面将描述构成半导体器件20A的柱状电极25A和封装树脂28。
在本实施例中，提供半导体器件20A，使得柱状电极25A从封装树脂28突出，在从封装树脂28突出的柱状电极25A的端部(即顶端36A)设置用作外部连接部件的焊料球27。因此，焊料球27与封装树脂28的表面分离。
在上面的实施例中，柱状电极25A离封装树脂28表面的高度H2(它是封装树脂28的表面与柱部分35A和顶端36A的界面之间的间距)设置在10微米和80微米之间的范围内。该间距等于大约1/2-1/3的柱状电极25A的高度。
此外，半导体芯片22的表面和(电路形成表面)与柱部分35A和顶端36A的界面之间的间距H1大约为100微米。
图4示出了将半导体器件20A的上述结构(其中柱状电极25A从封装树脂28的表面突出)安装在安装衬底30上的情形。
在图4的结构中，使柱状电极25A从封装树脂28的表面突出，并且设置在柱状电极25A顶端36A的焊料球27也与封装树脂28的表面分离。
此外，在安装衬底30中形成对应于柱状电极25A的形成位置的连接电极31，除了连接电极31的形成位置之外的区域由阻焊剂32保护。
在本实施例中，通过将焊料球27和封装树脂28彼此分离，能够防止在图4所示的安装时相邻焊料球27的桥接(短路)。
在安装时通过安装衬底30挤压半导体芯片22，并且压力趋于作用在焊料球27上，由此引起变形。
在常规半导体器件的结构(图1)中，焊料球7与封装树脂8接触，焊料球7通过压力趋于横向(接近相邻焊料球7的方向)变形，这样会引起短路的出现。
然而，本实施例的半导体器件20A构成为使得焊料球27和封装树脂28彼此分离，柱状电极25A(柱部分35A)位于焊料球27和封装树脂28之间。
由此，即使当压缩焊料球27时，焊料球27沿着柱状电极25A转移到焊料球27和封装树脂28分离的位置。因此，能够防止相邻焊料球27之间的桥接(短路)的出现，并且能提高安装可靠性。
图5A和5B是用于说明本实施例的半导体器件的结构与常规半导体器件关于防止相邻焊料球27之间短路(桥接)能力的比较图。图5A示出了常规半导体器件，图5B示出了本实施例的半导体器件。
通过通常使用焊膏的印刷方法在柱状电极25A中设置焊料球27。
众所周知，在焊膏中，溶剂成分与焊料粉混合，选择对焊料具有好的润湿性的溶剂成分的材料。
当利用焊膏形成焊料球7和27时，将焊膏印刷到柱状电极5和25A，并进行回流处理。
通过在回流处理时加热，从焊膏中出现液体状溶剂成分14和34。
当如图5A所示的常规半导体器件那样，柱状电极5的顶端几乎与封装树脂8的表面齐平时，溶剂成分14蔓延到封装树脂8的表面上，很容易地到达相邻柱状电极5的位置(或者形成焊料球7的位置)。
由于如上所述溶剂成分14对焊料具有好的润湿性，因此熔融的焊料与溶剂成分14一起蔓延。因此，很容易出现相邻焊料球7之间的短路(桥接)。
如果继续采用较小的间距，限制了溶剂成分14的蔓延范围，该趋势会变的更为显著。
另一方面，在本实施例中，这样构成，使得焊料球27和封装树脂28的表面彼此分离。如图5B所示，溶剂成分34利用表面张力停止在柱状电极25A的顶端36A和封装树脂28的表面之间，不蔓延到封装树脂28的表面上。因此，能够防止相邻焊料球27之间短路的出现。
此外，在本实施例中焊料球27和封装树脂28的表面彼此分离，能够防止由于应力集中导致焊料球27与柱状电极25A分离。
图6A和图6B是用于说明本实施例的半导体器件的结构与常规半导体器件关于防止焊料球27与柱状电极25A分离的能力的比较图。图6A示出了常规例子，图6B示出了本实施例的半导体器件。
在图6A的常规半导体器件1A中，柱状电极5的顶端与封装树脂8的表面几乎齐平，安装该常规半导体器件1A时，应力集中出现在柱状电极5和焊料球7的界面处(该界面位置将被称为应力集中源(stressraiser)13)。
这样，在常规半导体器件1A中，应力集中在应力集中源13处，会频繁出现焊料球7与柱状电极5的分离。
另一方面，在图6B所示的本实施例的半导体器件20A中，利用顶端36A的扩大的直径和焊料球27与柱状电极25A的增加的接合区，可以提高安装可靠性。
此外，在本实施例中，焊料球27和封装树脂28彼此分离，可以使安装时承受应力的位置分散到柱状电极25A和焊料球27的界面(第一应力集中源33A)以及封装树脂28的表面与柱状电极25A的侧表面的界面(第二应力集中源33B)。这样，通过分散该应力，能够防止焊料球27与柱状电极25A分离，进一步提高安装可靠性。
此外，通过使封装树脂28变薄以便将焊料球27和封装树脂28彼此分离，可以防止在半导体器件20A中存在的弯曲。
即，在封装树脂28的树脂(例如环氧树脂)和半导体芯片22的硅之间存在大的热膨胀系数差异。在常规半导体器件中，柱状电极的高度与封装树脂的厚度相同，不可能任意设定封装树脂的厚度。
如果封装树脂厚，那么封装树脂的热变形的影响将非常显著，很容易出现由于半导体芯片和封装树脂的热膨胀差异而引起的半导体器件的弯曲。
另一方面，在本实施例中，可以不考虑柱状电极25A的高度而设定封装树脂28的厚度，并且可以使封装树脂28变薄。由此，可以使半导体器件20A中封装树脂28的热膨胀影响较小，并可以降低半导体器件20A中存在的弯曲量。
如上所述，期望封装树脂28的表面和焊料球27之间的间距在10微米和80微米之间的范围内。如果将该间距设置得比10微米小，那么将增加相邻焊料球27出现短路的可能性。如果将该间距设置得比80微米大，那么难以确保对布线层24和柱状电极25A的保护，而这是封装树脂28的原始功能。
由于关于应力集中源自身的应力通过减小弯曲而降低了，因此实现了安装可靠性的进一步提高。
下面将阐述第一优选实施例中的半导体器件20A的制造方法。
图7A至7F示出了本实施例的半导体器件20A的制造方法。
为了制造半导体器件20A，在半导体衬底21的表面上通过旋涂法等形成绝缘膜23例如聚酰亚胺(随后进行划片，将半导体衬底21变为半导体芯片22)，并在绝缘膜23中对应于半导体衬底21的电极部分位置的位置处形成孔23a，其中在该表面上预先执行电路形成。
接着，在溅射装置中安装其中形成了绝缘膜23的半导体衬底21，形成溅射膜40，该溅射膜用作在后面将提到的电解金属电镀的籽晶层。图7A示出了其中形成了溅射膜40的情形。溅射膜40的材料可以是例如钛(Ti)、铬(Cr)和铜(Cu)中的任何金属，只要该金属具有阻挡金属作用即可。
接着，在溅射膜40的上部形成具有开口(图形)的布线抗蚀层42，该开口对应于布线层24的形成。通过使用上述溅射膜40作为籽晶层进行铜的电解金属电镀。如图7B所示，形成金属电镀层41。
除去布线抗蚀层42之后，在金属电镀层41的上部设置具有开口(图形)的电极抗蚀层43，该开口对应于柱状电极25A。例如，可以使用干膜型光致抗蚀剂(DFR)作为电极抗蚀层43的材料。
通过使用溅射膜40和金属电镀层41作为电力供应层进行铜的电解金属电镀。如图7C所示，形成柱状电极25A。
此外，在本实施例中使用铜(Cu)作为金属电镀层41(布线层24)和柱状电极25A的材料。然而，只要是能够进行金属镀层生长的金属即可，可以使用任何其它金属代替铜。
当完成电解金属电镀时，如图7C所示，柱状电极25A形成有顶端36A和直径比顶端36A大的顶端36B。
为了形成具有上述结构的柱状电极25A，进行铜电镀处理以便形成柱状电极25A，直到其超过电极抗蚀层43的厚度。由此，在电极抗蚀层43的上表面形成了直径和面积比柱部分35A的直径和面积大的顶端36A。
在本实施例中，以这种方式形成柱状电极25A之后，通过进行金(Au)和镍(Ni)的金属电镀在顶端36A的表面上形成阻挡金属26。
当如上所述形成柱状电极25A和阻挡金属26时，执行电极抗蚀层43的去除。
接着，通过蚀刻除去金属电镀层41的不需要部分，由此形成具有电极垫38的预定形式的布线层24。此外，在这种情况下，柱状电极25A设置在电极垫38上(图中未示出)。
接着，进行转移铸模处理(transfer-mold processing)(例如，大约175摄氏度)，其中形成有柱状电极25A的半导体衬底21设置在铸模内，以便形成封装树脂28。此时，树脂膜钻进柱状电极25A的顶端36A与铸模的铸模空腔相接触的部分。由此防止树脂粘附于柱状电极25A，并且防止顶端36A的变形。
这样，利用转移成型方法形成封装树脂28，能够利用封装树脂28进行柱状电极25A的封装，而不考虑柱状电极25A的高度。由于可以自由改变填料量和封装树脂28中的尺寸，因此还能够自由选择线性膨胀系数等。
图7D示出了在半导体衬底21上形成封装树脂28的情形。如图7D所示，在进行转移成型之后，封装树脂28的表面立即位于柱部分35A和顶端36A的边界部分。
在如上所述形成封装树脂28之后，进行使封装树脂28的厚度变小的处理。
在本实施例中，使用蚀刻处理作为使封装树脂28厚度变小和减薄的方法。
进行蚀刻处理之后，使柱状电极25A的顶端(顶端36A)和封装树脂28的表面彼此分离开距离H2，如图7E所示。
蚀刻设备是通常用于去除抗蚀层的设备。因此，通过使用蚀刻设备，可以容易地并且低成本地使封装树脂28减薄，而不需要引入新的设备。
此外，即使在形成封装树脂28时不需要的树脂粘附于柱状电极25A的表面，也可以利用蚀刻设备除去该不需要的树脂。由此，可以确实将焊料球27设置在柱状电极25A上，目的在于提高形成焊料球27时的合格率。
在蚀刻处理的结尾，继续进行在柱状电极25A中形成焊料球27的处理。形成焊料球27的方法可以包括：在另外的工艺过程中将预先形成的焊料球安装在柱状电极25A上的转移法；和在将焊料印刷到柱状电极25A之后、通过回流处理形成焊料球的回流法(也称作印刷法)。
在采用焊料球27的直径小于0.5mm的小间距的情况下，用于装载球的夹具变得昂贵，并且印刷法比转移法更有利。
此外，焊料球27的材料可以是共熔焊料或者所谓的无铅焊料。并不限于特定的材料，可以使用这些焊料材料的任意一种。
然后，通过进行半导体衬底21的划片以将其切割为对应于半导体芯片22的块(pieces)而制造图7F所示的半导体器件20A。
在本实施例的半导体器件20A的制造方法中，在通过使封装树脂28减薄而使柱状电极25A的端部(顶端36A)与封装树脂28的表面分离之后，在柱状电极25A的端部形成焊料球27。
如前面利用图5所说明的，即使在焊料球27回流时存在溶剂成分34，也能够防止相邻焊料球27之间出现短路(桥接)。
接着，利用图8至图10说明本发明第二至第四优选实施例的半导体器件20B-20D。
此外，在图8至图10中，与图2至图7中的相应部件相同的部件用相同的附图标记表示，并且将省略其说明。
类似于第一优选实施例，图8至图10所示的第二至第四优选实施例中的柱状电极25B-25D分别包括柱部分35B-35D和顶端36B-36D。
而且，在半导体器件20B-20D中，柱状电极25B-25D的顶端36B-36D从封装树脂28的表面突出，因此，焊料球27与封装树脂28的表面分离。
提供第二优选实施例的半导体器件20B，使得焊料球27和柱状电极25B的接触区域通过在顶端36B上形成锯齿形不平坦而增加。
而且，提供第三优选实施例的半导体器件20C，使得焊料球27和柱状电极25C的接触区域通过在顶端36C上形成波纹状不平坦而增加。
此外，提供第四优选实施例的半导体器件20D，使得焊料球27和柱状电极25D的接触区域增加，并且通过将阻挡金属26形成到顶端36D的侧面部分，焊料球27还可以接触顶端36D的侧表面。
关于第二至第四优选实施例中的每个半导体器件20B-20D，柱状电极25B-25D的顶端36B-36D从封装树脂28的表面突出，与上述第一优选实施例相比，增加了焊料球27和顶端36B-36D的接触区域。因此，可以实现与上述第一优选实施例的半导体器件20A相同的效果。
图11A至11F和图12A及12B示出了在第二优选实施例中的半导体器件20B的制造方法。
此外，省略了与第一优选实施例的半导体器件20A的制造方法相同的工艺的描述。
图11A和图11B所示的工艺与上面利用图7A至图7F描述的半导体器件20A的制造方法相同。
如图11B所示，形成金属电镀层41之后，进行与上面利用图7C描述的工艺过程相同的工艺过程，在用于电极的抗蚀层43中形成柱状电极25B。
在图7C所示的第一优选实施例中，顶端36A形成在用于电极的抗蚀层43的上部。然而，在本实施例中，在形成顶端36A之前，暂缓电解金属电镀。由此，在本实施例中，通过电解金属电镀形成柱状电极25B(参见图12A)。
以这种方式形成圆柱形结构的柱状电极25B之后，在柱状电极25B中执行形成具有锯齿状不平坦的顶端36B的处理。
图12A和图12B示出了形成具有锯齿状不平坦的顶端36B的方法。
在图12A的方法中，通过按压夹具44在柱状电极25B的顶端36形成锯齿状不平坦，其中锯齿状不平坦部分46形成到柱状电极25B(形成阻挡金属26)上。
在该方法中，可以利用按压通过压模形成柱状电极25B，并且可以提高半导体器件20B的生产率。
在图12B的方法中，在形成图11A所示的溅射膜40之前，在形成柱状电极25B的绝缘膜23的部分预先形成凸部47。该凸部47与绝缘膜23一体形成。
这样，在通过在形成有凸部47的绝缘膜23上执行金属电镀形成溅射膜40、金属电镀层41和柱状电极25B之后，凸部47的形状将留在溅射膜40的表面、金属电镀层41的表面和柱状电极25B的顶端中。由此，在柱状电极25B的顶端36B形成锯齿状不平坦。
由于使用该方法时不像图12A的结构那样使用夹具44，因此可以简化制造工艺。
此外，通过适当改变凸部47的形状，可以任意设置顶端36B的形状。例如，还可以通过将凸部47的形状设定为波纹状，形成图9所示的第三优选实施例中的半导体器件20C。
回到图11C，现在将继续描述制造方法。图11C示出了如上所述在柱状电极25B的顶端36B形成锯齿状不平坦的状态。
而且，通过蚀刻除去金属电镀层41的不需要的部分，由此形成具有电极垫38的处于预定形式的布线层24。
而且，在形成在布线层24中的电极垫38上将处于该状态的柱状电极25B升起(raise up)。
接着，将形成了柱状电极25B的半导体衬底21放置到铸模中，进行用于形成封装树脂28的转移成型处理。
如图11D所示，转移成型结束之后，封装树脂28的表面立即位于柱部分35B和顶端36B之间的界面。
在如上所述形成封装树脂28的处理结束之后，进行使封装树脂28的厚度减小的蚀刻处理。
通过进行蚀刻处理，如图11E所示，封装树脂28的表面和柱状电极25B的顶端(顶端36B)隔开距离H2。
蚀刻处理结束之后，继续进行在柱状电极25A中形成焊料球27的处理。
在上述工艺结束之后，制造图11F所示的半导体器件20B。
图13A至13C示出了第四优选实施例中的半导体器件20D的制造方法。
此外，在下面的描述中，适当省略了对与第一优选实施例的半导体器件20A的制造方法相同的工艺过程的描述。
此外，本实施例的制造方法的特征在于在柱状电极25D中设置阻挡金属26的方法，并且仅描述如何在柱状电极25D中设置阻挡金属26。
图13A示出了通过电解金属电镀在用于电极的抗蚀层43(包含DFR)中形成的开口48中，形成柱状电极25D的状态。
柱状电极25D的形成结束之后，对用于电极的抗蚀层43进行热处理。
该热处理随着用作电极抗蚀剂43的DFR的材料而变。例如，如图13B所示，可以通过在100-200摄氏度的温度下对其加热5至60分钟，而展开电极抗蚀层43的开口48的端部。通过这种热处理，将开口48的端部的形状转变为喇叭状。
而且，当以这种方式展开开口48的端部时，柱状电极25D的顶端36D将处于大范围暴露于外部的状态。
接着，进行处理，以便在处于这种状态的柱状电极25D的顶端36D设置阻挡金属26。由此，阻挡金属26设置到该部分36D的侧面。
因此，当在下一个工艺过程中在柱状电极25D中设置焊料球27时，由于阻挡金属26形成到柱状电极25D(顶端36D)的侧面部分，因此可以将焊料球27形成到柱状电极25D(顶端36D)的侧面部分。
由此，可以增加焊料球27和柱状电极25D的接触面积。
下面说明作为本发明第五和第六优选实施例的半导体器件20E和20F。
图14示出了第五优选实施例的半导体器件20E，图15A至15F示出了半导体器件20E的制造方法。
而且，图16示出了第六优选实施例的半导体器件20F，图17A至17G示出了半导体器件20F的制造方法。
每个半导体器件20E和半导体器件20F都是处理高频信号(500MHz或者更高)的半导体器件。
如上所述，为了减小寄生电容，期望在处理高频信号的半导体器件20E和20F中，在与半导体芯片22接触的接合位置，处理高频信号的柱状电极尺寸小于不处理高频信号的其它柱状电极的尺寸。
然而，在其中仅使处理高频信号的柱状电极5A变小以便提高高频柱状电极5A的传输特性的常规半导体器件1B的结构中，如上所述安装可靠性降低了。
为了解决该问题，构造图14所示的半导体器件20E，使得与处理高频信号的高频柱状电极25F的焊料球27接触的部分的直径(L1)大于接触高频电极垫45A(布线层24)的部分的直径(L2)(L1＞L2)。
因此，与高频柱状电极25F的焊料球27接触的部分的面积(S1)大于接触高频电极垫45A(布线层24)的部分的面积(S2)(S1＞S2)。
此外，尽管类似于普通的电极垫45，高频电极垫45A与布线层24一体地形成，但是该高频电极垫45A与半导体芯片22中处理高频信号的连接衬垫(pad)连接。
在本实施例中，形成高频柱状电极25F，使得其横截面积根据离高频电极垫45A(布线层24)的距离连续地增加。
特别地，高频柱状电极25F以截锥形构成。
而且，在本实施例的半导体器件20E中，由于制造工艺，也以与高频柱状电极25F相同的形状形成不处理高频信号的普通的柱状电极25E。
如上所述，由于本实施例的半导体器件20E在接触高频电极垫45A的部分具有高频柱状电极25F的小面积(S2)(直径L2)，因此能够减小高频柱状电极25F和半导体芯片22之间的寄生电容，可以提高传输特性。
而且，由于可以扩大接触焊料球27的高频柱状电极25F顶端的面积S1(直径L1)，因此可以提高高频柱状电极25F和焊料球27的接合，并且可以提高安装可靠性。
此外，类似于上述实施例，每个柱状电极25E和25F的顶端从封装树脂28的表面突出。
而且，在每个柱状电极25E和25F的顶端通过阻挡金属26设置焊料球27。
因此，焊料球27和封装树脂28的表面彼此分离，可以实现与上述实施例相同的效果。
下面描述具有上述结构的半导体器件20E的制造方法。
图15A至15F示出了半导体器件20E的制造方法以及制造工序。
如图15A所示，为了制造半导体器件20E，在其中形成了钝化膜29的半导体衬底21上形成绝缘膜23，在绝缘膜23中与当前形成在半导体衬底21中的电极部分相对的位置处形成孔49。
然后，如图15B所示，在绝缘膜23的上部形成用于布线的抗蚀层42(形成有预定图形)，利用该用于布线的抗蚀层42形成布线层24、电极垫45和高频电极垫45A。
在布线层24、电极垫45和高频电极垫45A的形成处理结束之后，除去用于布线的抗蚀层42，如图15C所示。
接着，在其中形成了布线层24、电极垫45和高频电极垫45A的半导体衬底21上，形成用于电极的抗蚀层43。为了在半导体衬底21上形成用于电极的抗蚀层43，在半导体衬底21上设置作为用于电极的抗蚀层43的DFR。该DFR是光敏树脂，通过进行曝光处理等，可以利用DFR形成任意的开口图形。
在本实施例中，通过优化曝光条件形成了截锥形的开口图形50。图15D示出了形成了截锥形开口图形50的状态。该开口形成在每个开口图形50的下部，因此是这样的结构：电极垫45和高频电极垫45A暴露于开口图形50。
在具有开口图形50的用于电极的抗蚀层43形成完成之后，进行处理以利用该用于电极的抗蚀层43在开口图形50中形成高频柱状电极25F和柱状电极25E，如图15D所示。此外，在形成柱状电极25E和25F之后，在顶端形成阻挡金属26。
除去该用于电极的抗蚀层43之后，通过转移成型形成封装树脂28。
通过进行划片处理，将半导体衬底21切为多个块，形成如图15F所示的半导体器件20E。
而且，构造图16所示的半导体器件20F，使得与高频柱状电极25H的焊料球27接触的部分的直径(L3)大于接触高频电极垫45A(布线层24)的部分的直径(L4)(L3＞L4)。
因此，与高频柱状电极25H的焊料球27接触的部分的面积(S3)大于接触高频电极垫45A(布线层24)的部分的面积(S4)(S3＞S4)。
在本实施例中，提供高频柱状电极25H，使得其横截面积按照高频柱状电极25H离高频电极垫45A(布线层24)的距离而阶梯式增加。
特别地，高频柱状电极25H配置有位于焊料球27侧面上的大直径部分51和位于高频电极垫45A侧面上的小直径部分52，因此，它具有这样一种结构，其中在大直径部分51和小直径部分52之间提供有阶梯式增加的截面积。
此外，在本实施例中，不是高频柱状电极的普通柱状电极25G也具有与上述高频柱状电极25H相同的结构。
类似于图14的第五优选实施例的半导体器件20E，本实施例的半导体器件20F在接触高频电极垫45A的部分具有高频柱状电极25H的较小面积S4(直径L4)。这样允许降低高频柱状电极25H和半导体芯片22之间的寄生电容，可以提高传输特性。
而且，由于高频柱状电极25H在接触焊料球27的顶端的面积S1(直径L1)较大，因此可以提高高频柱状电极25H和焊料球27的接合性，并且可以提高安装可靠性。
此外，在本实施例的半导体器件20F中，类似于前面描述的实施例，每个柱状电极25G和25H的顶端都从封装树脂28的表面突出。
而且，在每个柱状电极25G和25H的顶端通过阻挡金属26设置焊料球27。因此，焊料球27和封装树脂28的表面彼此分离，可以实现与上述实施例相同的效果。
下面描述具有上述结构的半导体器件20F的制造方法。
图17A至17G示出了半导体器件20F的制造方法以及制造工序。此外，将适当省略对与图15的半导体器件20E的制造方法相同的工艺过程的描述。
图17A至17C与图15A至15C相同。
在本实施例中，如图17C所示形成电极垫24、45和45A之后，如图17D所示形成第二绝缘膜53。
在第二绝缘膜53与电极垫45和45A相对的位置形成小直径开口54。
小直径开口54的直径和面积与高频柱状电极25H的小直径部分52的直径(L4)和面积(S4)相同。此外，为了防止内部应力，期望第二绝缘膜53的材料与绝缘膜23的材料相同。
接着，在其中形成有第二绝缘膜53的半导体衬底21上形成用于电极的抗蚀层43。
为了在半导体衬底21上形成用于电极的抗蚀层43，在半导体衬底21上设置作为用于电极的抗蚀层43的光敏DFR，并通过进行曝光处理形成大直径开口55。大直径开口55的直径和面积与高频柱状电极25H的大直径部分51的直径(L3)和面积(S3)相同。
图17E示出了形成有大直径开口55的状态。在第二绝缘膜53中形成的小直径开口54位于每个大直径开口55的下部。因此，是这样的结构：电极垫45和高频电极垫45A通过小直径开口54和大直径开口55露出。
形成具有大直径开口55的用于电极的抗蚀层43之后，如图17F所示，利用该用于电极的抗蚀层43进行这样的处理，在大直径开口55和小直径开口54中形成高频柱状电极25H和柱状电极25G。
此外，在形成柱状电极25G和25H之后，在顶端形成阻挡金属26。
除去该用于电极的抗蚀层43之后，通过转移成型形成封装树脂28。
接着，通过进行划片处理，将半导体衬底21切为多个块，形成图17G所示的半导体器件20F。
本发明并不限于上述实施例，在不脱离本发明范围的情况下，可以进行变化和改型。

Claims (8)

1.一种半导体器件，包括：
一半导体芯片；
形成在该半导体芯片上的布线层；
一柱状电极，其第一端连接到该布线层；
形成在该半导体芯片上的封装树脂；
其中，该柱状电极具有与该第一端相对的、从该封装树脂突出的第二端，一外部连接部件在该第二端处连接到该柱状电极，并且该外部连接部件与该封装树脂的表面被该封装树脂与该外部连接部件之间的间距(H2)分离，
其中，该柱状电极与该外部连接部件相接触的第二端的横截面积大于该柱状电极与该布线层相接触的第一端的横截面积。
2.根据权利要求1所述的半导体器件，其中，该封装树脂表面和该外部连接部件之间的所述间距为10微米以上和80微米以下。
3.根据权利要求1所述的半导体器件，其中，在该柱状电极和该外部连接部件之间设置一阻挡金属。
4.根据权利要求1所述的半导体器件，其中，该柱状电极的横截面积按照离该布线层的距离从该第一端到该第二端连续增加。
5.根据权利要求1所述的半导体器件，其中，该柱状电极的横截面积按照离该布线层的距离从该第一端到该第二端阶梯式增加。
6.根据权利要求1所述的半导体器件，其中，与该封装树脂的表面分离的该柱状电极第二端的直径大于与该布线层接触的该柱状电极第一端的直径。
7.根据权利要求6所述的半导体器件，其中，该柱状电极的直径按照离该布线层的距离从该第一端到该第二端连续增加。
8.根据权利要求6所述的半导体器件，其中，该柱状电极的直径按照离该布线层的距离从该第一端到该第二端阶梯式增加。
CNB2004100851876A 2004-05-12 2004-09-30 半导体器件 Expired - Fee Related CN100386875C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004142765 2004-05-12
JP2004142765A JP4119866B2 (ja) 2004-05-12 2004-05-12 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101823218A Division CN100521125C (zh) 2004-05-12 2004-09-30 制造半导体器件的方法

Publications (2)

Publication Number Publication Date
CN1697148A CN1697148A (zh) 2005-11-16
CN100386875C true CN100386875C (zh) 2008-05-07

Family

ID=35308638

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100851876A Expired - Fee Related CN100386875C (zh) 2004-05-12 2004-09-30 半导体器件
CNB2007101823218A Expired - Fee Related CN100521125C (zh) 2004-05-12 2004-09-30 制造半导体器件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB2007101823218A Expired - Fee Related CN100521125C (zh) 2004-05-12 2004-09-30 制造半导体器件的方法

Country Status (5)

Country Link
US (2) US7122897B2 (zh)
JP (1) JP4119866B2 (zh)
KR (1) KR100625632B1 (zh)
CN (2) CN100386875C (zh)
TW (1) TWI238477B (zh)

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6815324B2 (en) 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP3772983B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置の製造方法
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US20060223313A1 (en) * 2005-04-01 2006-10-05 Agency For Science, Technology And Research Copper interconnect post for connecting a semiconductor chip to a substrate and method of fabricating the same
US7400470B2 (en) * 2005-04-21 2008-07-15 Hitachi Global Storage Technologies Netherlands B.V. Head gimbal assembly and magnetic disk drive with specific solder ball or slider pad and electrode stud dimensioning to produce reliable solder ball connection using laser energy
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7969015B2 (en) 2005-06-14 2011-06-28 Cufer Asset Ltd. L.L.C. Inverse chip connector
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
JP2007048887A (ja) * 2005-08-09 2007-02-22 Seiko Epson Corp 半導体装置およびその製造方法
US8039956B2 (en) * 2005-08-22 2011-10-18 Texas Instruments Incorporated High current semiconductor device system having low resistance and inductance
US7335536B2 (en) 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
JP5173214B2 (ja) * 2006-03-17 2013-04-03 パナソニック株式会社 導電性樹脂組成物とこれを用いた電極間の接続方法及び電子部品と回路基板の電気接続方法
JP5107529B2 (ja) * 2006-05-09 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US20070284420A1 (en) * 2006-06-13 2007-12-13 Advanpack Solutions Pte Ltd Integrated circuit chip formed on substrate
DE102006028811A1 (de) * 2006-06-21 2007-12-27 Qimonda Ag Verfahren zum Aufbringen von Lot auf Umverdrahtungsleitungen
US7538021B2 (en) * 2006-09-20 2009-05-26 Intel Corporation Removing dry film resist residues using hydrolyzable membranes
JP4222400B2 (ja) 2006-09-26 2009-02-12 カシオ計算機株式会社 半導体装置の製造方法
US7600667B2 (en) * 2006-09-29 2009-10-13 Intel Corporation Method of assembling carbon nanotube reinforced solder caps
US7700475B1 (en) 2006-10-05 2010-04-20 Marvell International Ltd. Pillar structure on bump pad
JP4922891B2 (ja) 2006-11-08 2012-04-25 株式会社テラミクロス 半導体装置およびその製造方法
US8749065B2 (en) * 2007-01-25 2014-06-10 Tera Probe, Inc. Semiconductor device comprising electromigration prevention film and manufacturing method thereof
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
EP1978559A3 (en) * 2007-04-06 2013-08-28 Hitachi, Ltd. Semiconductor device
SG152101A1 (en) * 2007-11-06 2009-05-29 Agency Science Tech & Res An interconnect structure and a method of fabricating the same
US20090127695A1 (en) * 2007-11-19 2009-05-21 Patrick Kim Surface mount package with enhanced strength solder joint
US7952207B2 (en) * 2007-12-05 2011-05-31 International Business Machines Corporation Flip-chip assembly with organic chip carrier having mushroom-plated solder resist opening
US20090279275A1 (en) * 2008-05-09 2009-11-12 Stephen Peter Ayotte Method of attaching an integrated circuit chip to a module
JP5337404B2 (ja) * 2008-05-21 2013-11-06 ローム株式会社 半導体装置および半導体装置の製造方法
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
DE102009010885B4 (de) * 2009-02-27 2014-12-31 Advanced Micro Devices, Inc. Metallisierungssystem eines Halbleiterbauelements mit Metallsäulen mit einem kleineren Durchmesser an der Unterseite und Herstellungsverfahren dafür
TWI445147B (zh) * 2009-10-14 2014-07-11 Advanced Semiconductor Eng 半導體元件
JP2011108733A (ja) * 2009-11-13 2011-06-02 Casio Computer Co Ltd 半導体装置及びその製造方法
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
CN203242609U (zh) * 2010-06-02 2013-10-16 株式会社村田制作所 Esd保护装置
US20110299259A1 (en) * 2010-06-04 2011-12-08 Yu-Ling Hsieh Circuit board with conductor post structure
CN203536403U (zh) 2010-08-18 2014-04-09 株式会社村田制作所 Esd保护器件
TWI478303B (zh) * 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
JP5503590B2 (ja) * 2011-04-28 2014-05-28 ラピスセミコンダクタ株式会社 半導体装置
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US9184144B2 (en) 2011-07-21 2015-11-10 Qualcomm Incorporated Interconnect pillars with directed compliance geometry
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
KR101894825B1 (ko) 2011-10-03 2018-10-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
KR101932665B1 (ko) * 2011-10-10 2018-12-27 삼성전자 주식회사 반도체 패키지
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
JP6006523B2 (ja) * 2012-04-27 2016-10-12 新光電気工業株式会社 接続構造体、配線基板ユニット、電子回路部品ユニット、及び電子装置
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US9287245B2 (en) * 2012-11-07 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contoured package-on-package joint
US9293338B2 (en) 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Semiconductor packaging structure and method
CN102915981B (zh) * 2012-11-08 2016-02-03 南通富士通微电子股份有限公司 半导体器件及其封装方法
US9620468B2 (en) * 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same
CN102931097B (zh) * 2012-11-08 2016-11-23 南通富士通微电子股份有限公司 半导体封装结构的形成方法
CN102915978B (zh) * 2012-11-08 2016-02-03 南通富士通微电子股份有限公司 半导体封装结构
US9343419B2 (en) * 2012-12-14 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US20150262952A1 (en) * 2014-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
US9806046B2 (en) * 2014-03-13 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure and manufacturing method
US20150262949A1 (en) * 2014-03-14 2015-09-17 Lsi Corporation Method for Fabricating Equal Height Metal Pillars of Different Diameters
US9824990B2 (en) * 2014-06-12 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
TWI546932B (zh) * 2014-07-17 2016-08-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP6456232B2 (ja) * 2015-04-30 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104992936A (zh) * 2015-05-19 2015-10-21 南通富士通微电子股份有限公司 晶圆级芯片封装结构
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9935024B2 (en) * 2016-04-28 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
JP6712050B2 (ja) * 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
JP6836121B2 (ja) * 2016-08-19 2021-02-24 セイコーエプソン株式会社 実装構造体、超音波デバイス、超音波探触子、超音波装置、電子機器、及び実装構造体の製造方法
JP6775391B2 (ja) * 2016-11-18 2020-10-28 新光電気工業株式会社 配線基板及びその製造方法
US20180226372A1 (en) * 2017-02-08 2018-08-09 Nanya Technology Corporation Package structure and manufacturing method thereof
JP6926647B2 (ja) * 2017-05-09 2021-08-25 セイコーエプソン株式会社 実装構造体、超音波デバイス、超音波探触子、超音波装置、及び電子機器
US10636758B2 (en) * 2017-10-05 2020-04-28 Texas Instruments Incorporated Expanded head pillar for bump bonds
US11444048B2 (en) * 2017-10-05 2022-09-13 Texas Instruments Incorporated Shaped interconnect bumps in semiconductor devices
TWI665774B (zh) * 2018-08-15 2019-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
CN109303037A (zh) * 2018-11-08 2019-02-05 罗源县盛源生态农业专业合作社 一种漂浮式捕鱼装置
CN109524311B (zh) * 2018-11-12 2021-11-05 通富微电子股份有限公司 一种半导体芯片封装方法
US11002926B1 (en) 2019-11-07 2021-05-11 Hewlett Packard Enterprise Development Lp Wavelength division multiplexing optical module
DE102021105572A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mikroelektromechanisches system und verfahren zu seiner herstellung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656863A (en) * 1993-02-18 1997-08-12 Mitsubishi Denki Kabushiki Kaisha Resin seal semiconductor package
US5821626A (en) * 1995-06-30 1998-10-13 Nitto Denko Corporation Film carrier, semiconductor device using same and method for mounting semiconductor element
US6380061B1 (en) * 1998-12-17 2002-04-30 Shinko Electric Industries Co., Ltd. Process for fabricating bump electrode

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03179755A (ja) 1989-12-07 1991-08-05 Sharp Corp 集積回路と回路基板との接続構造
TW291589B (zh) * 1995-03-30 1996-11-21 Ftl Co Ltd
JPH09162240A (ja) 1995-12-13 1997-06-20 Hitachi Ltd 半導体装置
KR100253314B1 (ko) 1997-09-04 2000-04-15 김영환 스터드 비지에이 패키지 및 그 제조방법
JPH11354578A (ja) 1998-06-11 1999-12-24 Casio Comput Co Ltd 半導体装置及びその製造方法
JP3420703B2 (ja) * 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法
JP3408172B2 (ja) 1998-12-10 2003-05-19 三洋電機株式会社 チップサイズパッケージ及びその製造方法
JP3389517B2 (ja) 1998-12-10 2003-03-24 三洋電機株式会社 チップサイズパッケージ及びその製造方法
JP3457926B2 (ja) 2000-04-11 2003-10-20 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002270721A (ja) 2001-03-12 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656863A (en) * 1993-02-18 1997-08-12 Mitsubishi Denki Kabushiki Kaisha Resin seal semiconductor package
US5821626A (en) * 1995-06-30 1998-10-13 Nitto Denko Corporation Film carrier, semiconductor device using same and method for mounting semiconductor element
US6380061B1 (en) * 1998-12-17 2002-04-30 Shinko Electric Industries Co., Ltd. Process for fabricating bump electrode

Also Published As

Publication number Publication date
TW200537627A (en) 2005-11-16
CN100521125C (zh) 2009-07-29
US20070249093A1 (en) 2007-10-25
US20050253264A1 (en) 2005-11-17
CN1697148A (zh) 2005-11-16
KR100625632B1 (ko) 2006-09-20
TWI238477B (en) 2005-08-21
JP2005327816A (ja) 2005-11-24
US7122897B2 (en) 2006-10-17
JP4119866B2 (ja) 2008-07-16
KR20050108308A (ko) 2005-11-16
CN101136344A (zh) 2008-03-05
US7456089B2 (en) 2008-11-25

Similar Documents

Publication Publication Date Title
CN100386875C (zh) 半导体器件
US7221045B2 (en) Flat chip semiconductor device and manufacturing method thereof
US6627824B1 (en) Support circuit with a tapered through-hole for a semiconductor chip assembly
US6093964A (en) Connection structure utilizing a metal bump and metal bump manufacturing method
US6551854B2 (en) Semiconductor device having bump electrodes and method of manufacturing the same
US20090014855A1 (en) Semiconductor integrated circuit device and method of manufacturing the same
US20080188037A1 (en) Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
US20030122253A1 (en) Wafer levelpackaging and chip structure
US8637391B2 (en) Flip chip semiconductor assembly with variable volume solder bumps
US6402970B1 (en) Method of making a support circuit for a semiconductor chip assembly
US20240047439A1 (en) Batch Soldering of Different Elements in Power Module
US7928559B2 (en) Semiconductor device, electronic component module, and method for manufacturing semiconductor device
JP3279470B2 (ja) 半導体装置およびその製造方法
JP2008160158A (ja) 半導体装置
US6348740B1 (en) Bump structure with dopants
JP4617339B2 (ja) 半導体装置の製造方法
CN107591382B (zh) 增强型焊料焊盘
US20210166997A1 (en) Semiconductor package using conductive metal structure
US7176580B1 (en) Structures and methods for wire bonding over active, brittle and low K dielectric areas of an IC chip
CN218975440U (zh) 芯片导电柱
JPH0684916A (ja) 多層バンプ
US10714450B2 (en) Method of bonding terminal of semiconductor chip using solder bump and semiconductor package using the same
US20230099856A1 (en) Integrated circuit package module including a bonding system
JP3078781B2 (ja) 半導体装置の製造方法及び半導体装置
CN116344350A (zh) 覆晶封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081107

Address after: Tokyo, Japan

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Ltd.

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150515

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150515

Address after: Kanagawa

Patentee after: SOCIONEXT Inc.

Address before: Yokohama City, Kanagawa Prefecture, Japan

Patentee before: FUJITSU MICROELECTRONICS Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080507

Termination date: 20160930