KR100484959B1 - 3차원 디바이스의 제조 방법 - Google Patents
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Abstract
본 발명의 3차원 디바이스의 제조방법은, 투광성의 기판(1)상에 분리층(2),중간층(3) 및 제1 피전사층(41)을 형성하며, 마찬가지로, 투광성의 기판(1)상에 분리층(2), 중간층(3) 및 제2 피전사층(42)을 형성하는 공정과, 피전사층(41)의 기판(1)과 반대측에 접착층(5)을 개재시켜 기판(전사측 기판)(21)을 접합하는 공정과, 분리층(2)에 조사광(7)을 조사하고, 어브레이젼에 의해 분리층(2)의 층내 및/또는 계면에서 박리를 발생시키며 피전사층(41)을 기판(1)으로부터 이탈시켜 기판(21)으로 전사하는 공정과, 피전사층(42)의 기판(1)과 반대측에 도전성 접착층(22)을 개재시켜 피전사층(41)을 접합하는 공정과, 상기와 같이 분리층(2)에 조사광(7)을 조사하며, 피전사층(42)을 기판(1)으로부터 이탈시켜 피전사층(41)상으로 전사하는 공정을 갖는다.
Description
본 발명은, 3차원 디바이스의 제조방법에 관한 것이다.
종래, 3차원 IC 등의 3차원 디바이스를 제조하는 경우에는, 먼저, Si 기판상에, 전계효과 트랜지스터(FET) 등을 포함하는 제1 층을 다수공정을 거쳐서 형성한다. 이어서, 이 제1 층상에, 동일한 제2 층을 형성한다. 이하, 동일하게 하여, 제3 층 이후를 형성한다.
그러나, 종래의 3차원 디바이스의 제조방법에서는, 동일 기판상에 각 층을 순차 겹쳐 가도록 형성하기 때문에, 상층의 형성은, 하층에 악영향을 주지 않도록 해야하며, 여러가지의 제약(예를 들면, 하층이 변질하지 않는 온도의 상한 등)을 받는다.
또한, 다른 층을 적층하는 경우, 각 층을 적합한 디바이스 파라미터(예를 들면, 게이트선폭, 게이트 절연막의 막두께, 디자인 룰, 제조시의 온도 등의 제조조건)로 형성하는 것은, 대단히 어렵다.
또한, 종래의 3차원 디바이스의 제조방법에서는, 디바이스를 구성하는 기판상에 각 층을 형성하기 때문에, 사용하는 기판은, 디바이스의 기판으로서의 적합성과, 각 층을 형성할 때의 기판으로서의 적합성을 겸비하고 있어야 하고, 이 때문에, 특정한 기판밖에 사용할 수 없어, 불리하였다.
이러한 이유로부터, 3차원 IC 등의 3차원 디바이스의 실용화는, 아직 이루어져 있지 않다.
본 발명의 목적은, 박막 디바이스층의 형성조건의 자유도를 넓히고, 용이하게, 고성능의 3차원 디바이스를 제조할 수 있는 3차원 디바이스의 제조방법을 제공하는 것에 있다.
도 1은 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 2는 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 3은 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 4는 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 5는 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 6은 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 7은 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 8은 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 9는 본 발명에 있어서 3차원 디바이스의 구성예를 모식적으로 도시하는 단면도이다.
도 10은 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 11은 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 12는 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 13은 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 14는 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 15는 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다.
도 16은 본 발명에 있어서의 3차원 디바이스의 다른 구성예를 모식적으로 도시하는 단면도이다.
도 17은 본 발명에 있어서의 3차원 디바이스의 다른 구성예를 모식적으로 도시하는 단면도이다.
도 18은 본 발명에 있어서의 3차원 디바이스의 다른 구성예를 모식적으로 도시하는 단면도이다.
도 19는 본 발명에 있어서의 유기 EL 소자의 구성예를 도시하는 단면도이다.
도 20은 본 발명에 있어서의 PIN 포토다이오드의 구성예를 도시하는 단면도이다.
[부호의 설명]
1: 기판
11: 분리층 형성면
12: 조사광 입사면
2: 분리층
2a, 2b: 계면
3: 중간층
4, 41 내지 43: 피전사층
411, 412: 접속전극
421, 422: 접속전극
413, 423: 발광부
414, 424: 수광부
431 내지 424: 접속전극
5: 접착층
6: 전사체
7: 조사광
10: 3차원 디바이스
21: 기판
22, 23: 도전성 접착층
24: 접착층
25: 투명의 접착층
30: 유기 EL 소자
31: 투명전극
32: 발광층
33: 금속전극
34: 격벽
50: PIN 포토다이오드
51: 수광부 창전극
52: p형 a-SiC층
53: i형 a-Si층
54: n형 a-SiC층
55: Al-Si-Cu층
60: 박막 트랜지스터
61: 소스층
62: 드레인층
63: 채널층
64: 게이트 절연막
65: 게이트 전극
66: 층간 절연막
67, 68: 전극
69: 보호막
이러한 목적은, 하기 (1) 내지 (22)의 본 발명에 의해 달성된다.
(1) 2차원 방향의 소정의 영역 내에 배치되는 박막 디바이스층을 그 두께 방향으로 복수 적층하여 3차원 디바이스를 제조하는 3차원 디바이스의 제조방법으로서,
상기 각 박막 디바이스층 중의 적어도 1개를 전사법에 의해 적층하는 것을 특징으로 하는 3차원 디바이스의 제조방법.
(2) 기체상에, 2차원 방향으로 넓어지는 소정의 영역 내에서 회로를 구성하는 박막 디바이스층을 그 두께 방향으로 복수 적층하여 3차원 방향의 회로를 구성하는 3차원 디바이스를 제조하는 3차원 디바이스의 제조방법으로서,
상기 각 박막 디바이스층 중의 적어도 1개를 전사법에 의해 적층한 것임을 특징으로 하는 3차원 디바이스의 제조방법.
(3) 상기 전사법은, 제1 기판상에 분리층을 개재시켜 박막 디바이스층을 형성한 후, 상기 분리층에 조사광을 조사하며, 상기 분리층의 층내 및/또는 계면에 있어서 박리를 발생시키고, 상기 제1 기판상의 박막 디바이스층을 제2 기판측으로 전사하는 것인 상기 (1) 또는 (2)에 기재된 3차원 디바이스의 제조방법.
(4) 상기 분리층의 박리는, 분리층을 구성하는 물질의 원자간 또는 분자간의 결합력이 소실 또는 감소함으로써 생기는 상기 (3)에 기재된 3차원 디바이스의 제조방법.
(5) 상기 분리층의 박리는, 분리층을 구성하는 물질로부터 기체가 발생함으로써 생기는 상기 (3)에 기재된 3차원 디바이스의 제조방법.
(6) 상기 조사광은, 레이저광인 상기 (3) 내지 (5)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(7) 상기 레이저광의 파장이, 100 내지 350nm인 상기 (6)에 기재된 3차원 디바이스의 제조방법.
(8) 상기 레이저광의 파장이, 350 내지 1200nm인 상기 (6)에 기재된 3차원 디바이스의 제조방법.
(9) 상기 분리층은, 비정질 실리콘, 세라믹스, 금속 또는 유기 고분자 재료로 구성되어 있는 상기 (3) 내지 (8)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(10) 상기 제1 기판은, 투명기판인 상기 (3) 내지 (9)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(11) 상기 박막 디바이스층에 접속전극을 형성하며, 당해 접속전극에 의해, 인접하는 상기 박막 디바이스층끼리를 전기적으로 접속하는 상기 (1) 내지 (10)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(12) 상기 접속전극은, 상기 박막 디바이스층의 양면에 존재하는 상기 (11)에 기재된 3차원 디바이스의 제조방법.
(13) 이방성 도전막을 개재시켜 인접하는 상기 박막 디바이스층끼리를 접합하는 상기 (11) 또는 (12)에 기재된 3차원 디바이스의 제조방법.
(14) 상기 각 박막 디바이스층 중의 대응하는 2층에 있어서, 한쪽의 층에 발광부를 형성하며, 다른쪽의 층에 상기 발광부로부터의 광을 수광하는 수광부를 형성하고, 이들 발광부 및 수광부에 의해, 상기 2층간에서 광에 의한 통신을 가능하게 하는 상기 (1) 내지 (10)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(15) 상기 전사하여 적층되는 박막 디바이스층은, 다른 박막 디바이스층 중의 적어도 1개와 동시에 제조되는 상기 (1) 내지 (14)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(16) 상기 각 박막 디바이스층 중의 적어도 1개는, 복수의 박막 트랜지스터를 갖는 상기 (1) 내지 (15)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(17) 메모리로서의 상기 박막 디바이스층을 복수회 전사하며, 대규모 메모리를 형성하는 상기 (1) 내지 (16)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(18) 논리로서의 상기 박막 디바이스층을 복수회 전사하며, 대규모 논리를 형성하는 상기 (1) 내지 (16)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(19) 메모리로서의 상기 박막 디바이스층과 논리로서의 상기 박막 디바이스층을 전사하며, 시스템 LSI를 형성하는 상기 (1) 내지 (16)의 어느 하나에 기재된 3차원 디바이스의 제조방법.
(20) 상기 논리와 상기 메모리는, 다른 디자인 룰로 형성하는 상기 (19)에 기재된 3차원 디바이스의 제조방법.
(21) 상기 논리와 상기 메모리는, 다른 디자인 파라미터로 형성하는 상기 (19)에 기재된 3차원 디바이스의 제조방법.
(22) 상기 논리와 상기 메모리는, 다른 제조 프로세스로 형성하는 상기 (19)에 기재된 3차원 디바이스의 제조방법.
이하, 본 발명의 3차원 디바이스의 제조방법을 첨부 도면에 도시하는 적합 실시예에 근거하여 상세히 설명한다.
본 발명에서는, 후술하는 「박막구조의 전사방법(전사기술)」을 사용하여 복수의 층을 적층하며, 3차원 디바이스(예를 들면, 3차원 IC 등)를 제조한다. 먼저, 상기 「박막구조의 전사방법」을 설명한다.
도 1 내지 도 8은, 각각, 본 발명에 있어서의 박막구조의 전사방법의 실시예의 공정을 모식적으로 도시하는 단면도이다. 이하, 이들 도면에 근거하여, 박막구조의 전사방법(박리방법)의 공정을 순차 설명한다.
〈1〉 도 1에 도시하는 바와 같이, 기판(1)의 한 면(분리층 형성면(11))에, 분리층(광흡수층)(2)을 형성한다.
기판(1)은, 기판(1)측으로부터 조사광(7)을 조사하는 경우, 그 조사광(7)이 투과할 수 있는 투광성을 갖는 것이 바람직하다.
이 경우, 조사광(7)의 투과율은, 10% 이상인 것이 바람직하고, 50% 이상인 것이 보다 바람직하다. 이 투과율이 너무 낮으면, 조사광(7)의 감쇠(로스)가 커지며, 분리층(2)을 박리하는 데 보다 큰 광량을 필요로 한다.
또한, 기판(1)은, 신뢰성이 높은 재료로 구성되어 있는 것이 바람직하며, 특히, 내열성이 우수한 재료로 구성되어 있는 것이 바람직하다. 그 이유는, 예를 들면 후술하는 피전사층(4)이나 중간층(3)을 형성할 때, 그 종류나 형성방법에 따라서는 프로세스 온도가 높아지는(예를 들면 350 내지 1000℃ 정도) 경우가 있지만, 그 경우라도, 기판(1)이 내열성이 우수하면, 기판(1)상으로의 피전사층(4) 등의 형성시에, 그 온도조건 등의 성막조건의 설정의 폭이 넓어지기 때문이다.
따라서, 기판(1)은, 피전사층(4)의 형성 시의 최고 온도를 Tmax로 하였을 때, 왜점이 Tmax 이상의 재료로 구성되어 있는 것이 바람직하다. 구체적으로는, 기판(1)의 구성재료는, 왜점이 350℃ 이상인 것이 바람직하며, 500℃ 이상인 것이보다 바람직하다. 이러한 것으로서는, 예를 들면, 석영 유리, 소다 유리, 코닝 7059, 니혼덴키 유리 OA-2 등의 내열성 유리를 들 수 있다.
또, 후술하는 분리층(2), 중간층(3) 및 피전사층(4)의 형성 시의 프로세스 온도를 낮게 하는 것이면, 기판(1)에 대해서도, 융점이 낮은 염가의 유리재나 합성 수지를 사용할 수 있다.
또한, 기판(1)의 두께는, 특히 한정되지 않지만, 통상은, 0.1 내지 5.0mm 정도인 것이 바람직하며, 0.5 내지 1.5mm 정도인 것이 보다 바람직하다. 기판(1)의 두께가 너무 얇으면 강도의 저하를 초래하고, 너무 두꺼우면, 기판(1)의 투과율이 낮은 경우에, 조사광(7)의 감쇠를 생기게 하기 쉽게 된다. 또, 기판(1)의 조사광(7)의 투과율이 높은 경우에는, 그 두께는, 상기 상한치를 넘는 것이어도 된다.
또, 조사광(7)을 균일하게 조사할 수 있도록, 기판(1)의 분리층 형성부분의 두께는, 균일한 것이 바람직하다.
또한, 기판(1)의 분리층 형성면(11)이나, 조사광 입사면(12)은, 도시한 바와 같은 평면에 한정되지 않으며, 곡면이어도 된다.
본 발명에서는, 기판(1)을 에칭 등에 의해 제거하는 것은 아니며, 기판(1)과 피전사층(4)과의 사이에 있는 분리층(2)을 박리하여 기판(1)을 이탈시키기 때문에, 작업이 용이한 동시에, 예를 들면 비교적 두께가 두꺼운 기판을 사용하는 등, 기판(1)에 관한 선택의 폭도 넓다.
다음에, 분리층(2)에 대해서 설명한다.
분리층(2)은, 후술하는 조사광(7)을 흡수하며, 그 층내 및/또는 계면(2a 또는 2b)에 있어서 박리(이하, 「층내 박리」,「계면 박리」라고 한다)를 생기게 하는 성질을 갖는 것이고, 바람직하게는, 조사광(7)의 조사에 의해, 분리층(2)을 구성하는 물질의 원자간 또는 분자간의 결합력이 소실 또는 감소하는 것, 바꾸어 말하면, 어브레이젼을 발생시킴으로써 층내 박리 및/또는 계면 박리에 이르는 것이다.
또한, 조사광(7)의 조사에 의해, 분리층(2)으로부터 기체가 방출되며, 분리효과가 발현되는 경우도 있다. 즉, 분리층(2)에 함유되어 있던 성분이 기체가 되어 방출되는 경우와, 분리층(2)이 광을 흡수하여 일순 기체가 되며, 그 증기가 방출되어, 분리에 기여하는 경우가 있다.
이러한 분리층(2)의 조성으로서는, 예를 들면 다음과 같은 것을 들 수 있다.
① 비정질 실리콘(a-Si)
이 비정질 실리콘 중에는, H(수소)가 함유되어 있어도 된다. 이 경우, H의 함유량은, 2at% 이상 정도인 것이 바람직하며, 2 내지 20at% 정도인 것이 보다 바람직하다. 이와 같이, H가 소정량 함유되어 있으면, 조사광(7)의 조사에 의해, 수소가 방출되고, 분리층(2)에 내압이 발생하여, 그것이 상하의 박막을 박리하는 힘이 된다.
비정질 실리콘 중의 H의 함유량은, 성막조건, 예를 들면 CVD에 있어서의 가스조성, 가스압, 가스분위기, 가스유량, 온도, 기판온도, 투입 파워 등의 조건을 적절히 설정함으로써 조정할 수 있다.
② 산화규소 또는 규산 화합물, 산화티탄 또는 티탄산 화합물, 산화 지르코늄 또는 지르콘산 화합물, 산화랜턴 또는 랜턴산 화합물 등의 각종 산화물 세라믹스, 유전체(강유전체) 또는 반도체
산화규소로서는, SiO, SiO2, Si3O2를 들 수 있으며, 규산 화합물로서는, 예를 들면 K2SiO3, Li2SiO3, CaSiO3, ZrSiO4, Na2SiO3를 들 수 있다.
산화티탄으로서는, TiO, Ti2O3, TiO2를 들 수 있으며, 티탄산 화합물로서는, 예를 들면, BaTiO4 , BaTiO3, Ba2Ti9O20, BaTi5O11, CaTiO3 , SrTiO3, PbTiO3, MgTiO3, ZrTiO2, SnTiO4, Al2TiO5, FeTiO3를 들 수 있다.
산화 지르코늄으로서는, ZrO2를 들 수 있으며, 지르콘산 화합물로서는, 예를 들면 BaZrO3, ZrSiO4, PbZrO3, MgZrO3, K2ZrO3를 들 수 있다.
③ PZT, PLZT, PLLZT, PBZT 등의 세라믹스 또는 유전체(강유전체)
④ 질화규소, 질화알루미늄, 질화 티탄 등의 질화물 세라믹스
⑤ 유기 고분자 재료
유기 고분자 재료로서는, -CH2-, -CO-(케톤), -CONH-(아미드), -NH-(이미드), -COO-(에스테르), -N=N-(아조), -CH=N-(시프) 등의 결합(조사광(7)의 조사에 의해 이들의 결합이 절단된다)을 갖는 것, 특히 이들 결합을 많이 갖는 것이라면 어떠한 것이라도 좋다. 또한, 유기 고분자 재료는, 구성식 중에 방향족 탄화수소(1 또는 2 이상의 벤젠환 또는 그 축합환)를 갖는 것이라도 좋다.
이러한 유기 고분자 재료의 구체적예로서는, 폴리에틸렌, 폴리프로필렌과 같은 폴리올레핀, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리메틸메타크릴레이트 (PMMA), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 에폭시 수지 등을 들 수 있다.
⑥ 금속
금속으로서는, 예를 들면, Al, Li, Ti, Mn, In, Sn, Sm 또는 이들 중의 적어도 1종을 포함하는 합금을 들 수 있다.
또한, 분리층(2)의 두께는, 박리 목적이나 분리층(2)의 조성, 층구성, 형성방법 등의 여러가지 조건에 따라 다르지만, 통상은, 1nm 내지 20μm 정도인 것이 바람직하며, 10nm 내지 2μm 정도인 것이 보다 바람직하고, 40nm 내지 1μm 정도인 것이 더욱 바람직하다.
분리층(2)의 막두께가 너무 작으면, 성막의 균일성이 손상되며, 박리에 불균일함이 생기는 경우가 있고, 또한, 막두께가 너무 두꺼우면, 분리층(2)의 양호한 박리성을 확보하기 위해서, 조사광(7)의 파워(광량)를 크게 할 필요가 있는 동시에, 나중에 분리층(2)을 제거할 때 그 작업에 시간이 걸린다. 또, 분리층(2)의 막두께는, 가능한 한 균일한 것이 바람직하다.
분리층(2)의 형성방법은, 특히 한정되지 않으며, 막조성이나 막두께 등의 여러가지 조건에 따라서 적절히 선택된다. 예를 들면, CVD(MOCVD, 저압 CVD, ECR-CVD를 포함한다), 증착, 분자선 증착(MB), 스퍼터링, 이온 도금, PVD 등의 각종 기상성막법, 전기 도금, 침지 도금(디핑), 무전해도금 등의 각종 도금법, 랭뮤어·블로젯(LB)법, 스핀 피복, 스프레이 피복, 로울 피복 등의 도포법, 각종 인쇄법, 전사법, 잉크젯법, 분말젯법 등을 들 수 있으며, 이들 중의 2 이상을 조합하여 형성할 수도 있다.
예를 들면, 분리층(2)의 조성이 비정질 실리콘(a-Si)의 경우에는, CVD, 특히 저압 CVD나 플라즈마 CVD에 의해 성막 하는 것이 바람직하다.
또한, 분리층(2)을 졸-겔(Geld)법에 의한 세라믹스로 구성하는 경우나, 유기 고분자 재료로 구성하는 경우에는, 도포법, 특히 스핀 피복에 의해 성막하는 것이 바람직하다.
또한, 분리층(2)의 형성은, 2 공정 이상의 공정(예를 들면, 층의 형성공정과 열처리공정)으로 행해져도 된다.
이러한 분리층(2)은, 2 이상의 층으로 구성되어도 된다. 이 경우, 상기 2이상의 층의 조성 또는 특성은, 동일해도 되고, 또한, 달라도 된다.
〈2〉 도 2에 도시하는 바와 같이, 분리층(2)의 위에 중간층(하지층)(3)을 형성한다.
이 중간층(3)은, 여러가지의 형성목적으로 형성되며, 예를 들면, 제조시 또는 사용시에 있어서 후술하는 피전사층(4)을 물리적 또는 화학적으로 보호하는 보호층, 절연층, 도전층, 조사광(7)의 차광층, 피전사층(4)으로의 또는 피전사층(4)으로부터의 성분의 이행(마이그레이션)을 저지하는 배리어층, 반사층으로서의 기능 중의 적어도 1개를 발휘하는 것을 들 수 있다.
이 중간층(3)의 조성으로서는, 그 형성목적에 따라서 적절히 설정되며, 예를 들면, 비정질 실리콘에 의한 분리층(2)과 박막 트랜지스터(TFT)에 의한 피전사층(4)과의 사이에 형성되는 중간층(3)의 경우에는, SiO2 등의 산화규소를 들 수 있고, 분리층(2)과 PZT에 의한 피전사층(4)과의 사이에 형성되는 중간층(3)의 경우에는, 예를 들면, Pt, Au, W, Ta, Mo, Al, Cr, Ti 또는 이들을 주로 하는 합금과 같은 금속을 들 수 있다.
이러한 중간층(3)의 두께는, 그 형성목적이나 발휘할 수 있는 기능의 정도에 따라서 적절히 결정되지만, 통상은, 10nm 내지 5μm 정도인 것이 바람직하며, 40nm 내지 내지 1μm 정도인 것이 보다 바람직하다.
또한, 중간층(3)의 형성방법도, 상기 분리층(2)에서 든 형성방법과 같은 방법을 들 수 있다. 또한, 중간층(3)의 형성은, 2공정 이상의 공정으로 행해져도 된다.
또, 이러한 중간층(3)은, 동일 또는 다른 조성인 것을 2층 이상 형성할 수도 있다. 또한, 본 발명에서는, 중간층(3)을 형성하지 않고, 분리층(2)상에 직접 피전사층(4)을 형성해도 된다.
〈3〉 도 3에 도시하는 바와 같이, 중간층(3)의 위에 피전사층(피박리물)(4)을 형성한다.
피전사층(4)은, 후술하는 전사체(6)로 전사되는 층으로서, 상기 분리층(2)에서 든 형성방법과 같은 방법에 의해 형성할 수 있다.
피전사층(4)의 형성목적, 종류, 형태, 구조, 조성, 물리적 또는 화학적 특성등은, 특히 한정되지 않지만, 전사의 목적이나 유용성을 고려하여, 박막, 특히 기능성 박막 또는 박막 디바이스인 것이 바람직하다.
기능성 박막 및 박막 디바이스로서는, 예를 들면, 박막 트랜지스터(TFT), 박막 다이오드, 그 밖의 박막 반도체 디바이스, 전극(예: ITO, 산화주석막과 같은 투명전극), 태양 전지나 이미지 센서 등에 사용되는 광전변환소자, 스위칭 소자, 메모리, 압전소자 등의 액추에이터, 마이크로 미러(피에조 박막 세라믹스), 자기기록매체, 광자기 기록매체, 광기록 매체 등의 기록매체, 자기기록 박막 헤드, 코일, 인덕트, 박막 고투자재료 및 그것들을 조합한 마이크로 자기 디바이스, 필터, 반사막, 다이클로익 미러, 편광소자 등의 광학박막, 반도체 박막, 초전도 박막(예: YBCO 박막), 자성박막, 금속다층박막, 금속 세라믹 다층박막, 금속 반도체 다층박막, 세라믹 반도체 다층박막, 유기박막과 다른 물질의 다층박막 등을 들 수 있다.
이 중에서도, 특히, 박막 디바이스, 마이크로 자기 디바이스, 마이크로 삼차원 구조물의 구성, 액추에이터, 마이크로 미러 등에 적용하는 것의 유용성이 높으며, 바람직하다.
이러한 기능성 박막 또는 박막 디바이스는, 그 형성방법과의 관계에서, 통상, 비교적 높은 프로세스 온도를 거쳐서 형성된다. 따라서, 이 경우, 상술한 바와 같이, 기판(1)으로서는, 그 프로세스 온도에 견딜 수 있는 신뢰성이 높은 것이 필요하게 된다.
또, 피전사층(4)은, 단층이거나, 복수 층의 적층체이어도 된다. 게다가, 상기 박막 트랜지스터 등과 같이, 소정의 패터닝이 실시된 것이라도 좋다. 피전사층(4)의 형성(적층), 패터닝은, 그것에 따른 소정의 방법에 의해 행해진다. 이러한 피전사층(4)은, 통상, 복수의 공정을 거쳐서 형성된다.
박막 트랜지스터에 의한 피전사층(4)의 형성은, 예를 들면, 일본 특공평2-50630호 공보나, 문헌: H.Ohshima et al : International Symposium Digest of Technical Papers SID 1983 ” B/W and Color LC Video Display Addressed by Poly Si TFTs”에 기재된 방법에 따라서 행할 수 있다.
또한, 피전사층(4)의 두께도 특별히 한정되지 않으며, 그 형성목적, 기능, 조성, 특성 등의 여러가지 조건에 따라서 적절히 설정된다. 피전사층(4)이 박막 트랜지스터의 경우, 그 합계 두께는, 바람직하게는 0.5 내지 200μm 정도, 보다 바람직하게는 1.0 내지 10μm 정도가 된다. 또한, 그 외의 박막의 경우, 적합한 합계 두께는, 더욱 넓은 범위로 좋으며, 예를 들면 50nm 내지 1000μm 정도로 할 수 있다.
또, 피전사층(4)은, 상술한 바와 같은 박막에 한정되지 않으며, 예를 들면, 도포막이나 시트와 같은 막두께라도 된다.
〈4〉도 4에 도시하는 바와 같이, 피전사층(피박리물)(4)상에 접착층(5)을 형성하며, 당해 접착층(5)을 개재시켜 전사체(6)를 접착(접합)한다.
접착층(5)을 구성하는 접착제의 적합한 예로서는, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기 경화형 접착제 등의 각종 경화형 접착제를 들 수 있다. 접착제의 조성으로서는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등, 어떠한 것이라도 좋다. 이러한 접착층(5)의 형성은, 예를 들면, 도포법에 의해 이루어진다.
상기 경화형 접착제를 사용하는 경우, 예를 들면 피전사층(4)상에 경화형 접착제를 도포하며, 그 위에 후술하는 전사체(6)를 접합한 후, 경화형 접착제의 특성에 따른 경화방법에 의해 상기 경화형 접착제를 경화시키고, 피전사층(4)과 전사체(6)를 접착, 고정한다.
광경화형 접착제를 사용하는 경우는, 투광성의 전사체(6)를 미경화의 접착층(5)상에 배치한 후, 전사체(6)상으로부터 경화용의 광을 조사하여 접착제를 경화시키는 것이 바람직하다. 또한, 기판(1)이 투광성을 갖는 것이라면, 기판(1)과 전사체(6)의 양측으로부터 경화용의 광을 조사하여 접착제를 경화시키면, 경화가 확실하게 되어 바람직하다.
또, 도시한 것과는 달리, 전사체(6)측에 접착층(5)을 형성하고, 그 위에 피전사층(4)을 접착해도 된다. 또한, 피전사층(4)과 접착층(5)의 사이에, 상술한 바와 같은 중간층을 형성해도 된다. 또한, 예를 들면 전사체(6) 자체가 접착기능을 갖는 경우 등에는, 접착층(5)의 형성을 생략해도 된다.
전사체(6)로서는, 특히 한정되지 않지만, 기판(판재), 특히 투명기판을 들 수 있다. 또, 이러한 기판은, 평판이라도, 만곡판이라도 된다.
또한, 전사체(6)는, 상기 기판(1)과 비교하여, 내열성, 내식성 등의 특성이 뒤떨어지는 것이라도 된다. 그 이유는, 본 발명에서는, 기판(1)측에 피전사층(4)을 형성하고, 그 후, 당해 피전사층(4)을 전사체(6)에 전사하기 때문에, 전사체(6)에 요구되는 특성, 특히 내열성은, 피전사층(4)의 형성 시의 온도조건 등에 의존하지 않기 때문이다.
따라서, 피전사층(4)의 형성 시의 최고 온도를 Tmax로 하였을 때, 전사체(6)의 구성재료로서, 유리 전이점(Tg) 또는 연화점이 Tmax 이하인 것을 사용할 수 있다. 예를 들면, 전사체(6)는, 유리 전이점(Tg) 또는 연화점이 바람직하게는 800℃ 이하, 보다 바람직하게는 500℃ 이하, 더욱 바람직하게는 320℃ 이하의 재료로 구성할 수 있다.
또한, 전사체(6)의 기계적 특성으로서는, 어느 정도의 강성(강도)을 갖는 것이 바람직하지만, 가요성, 탄성을 갖는 것이어도 된다.
이러한 전사체(6)의 구성재료로서는, 각종 합성 수지 또는 각종 유리재를 들 수 있으며, 특히, 각종 합성 수지나 통상의(저융점의) 염가인 유리재가 바람직하다.
합성 수지로서는, 열가소성수지, 열경화성 수지의 어떠한 것이라도 좋으며, 예를 들면, 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 공중합체, 에틸렌-비닐아세테이트 공중합체(EVA) 등의 폴리올레핀, 환상 폴리올레핀, 변성 폴리올레핀, 폴리염화비닐, 폴리염화비닐리덴, 폴리스티렌, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리카보네이트, 폴리-(4-메틸펜텐-1), 아이오노머, 아크릴계 수지, 폴리메틸메타크릴레이트(PMMA), 아크릴로니트릴-부타디엔-스티렌 공중합체(ABS 수지), 아크릴로니트릴-스티렌 공중합체(AS 수지), 부타디엔-스티렌 공중합체, 폴리옥시메틸렌, 폴리비닐알콜(PVA), 에틸렌-비닐알콜 공중합체(EVOH), 폴리에틸렌 테레프탈레이트(PET), 폴리부틸렌테레프탈레이트(PBT), 폴리사이클로헥산테레프탈레이트 (PCT) 등의 폴리에스테르, 폴리에테르, 폴리에테르케톤(PEK), 폴리에테르에테르케톤(PEEK), 폴리에테르이미드, 폴리아세탈(POM), 폴리페닐렌옥사이드, 변성 폴리페닐렌옥사이드, 폴리설폰, 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 폴리아릴레이트, 방향족 폴리에스테르(액정 중합체), 폴리테트라플루오로에틸렌, 폴리불화비닐리덴, 그 외 불소계 수지, 스티렌계, 폴리올레핀계, 폴리염화 비닐계, 폴리우레탄계, 폴리에스테르계, 폴리아미드계, 폴리부타디엔계, 트랜스폴리이소프렌계, 불소고무계, 염소화 폴리에틸렌계 등의 각종 열가소성 엘라스토머, 에폭시 수지, 페놀수지, 우레아 수지, 멜라민수지, 불포화 폴리에스테르, 실리콘수지, 폴리우레탄 등, 또는 이들을 주로 하는 공중합체, 혼합물, 중합체 알로이 등을 들 수 있으며, 이들 중의 1종 또는 2종 이상을 조합시켜(예를 들면 2층 이상의 적층체로서)사용할 수 있다.
유리재로서는, 예를 들면, 규산 유리(석영 유리), 규산 알칼리 유리, 소다석회 유리, 칼륨석회 유리, 납(알칼리) 유리, 바륨 유리, 붕규산 유리 등을 들 수 있다. 이 중, 규산 유리 이외의 것은, 규산 유리와 비교하여 융점이 낮으며, 또한, 성형, 가공도 비교적 용이하고, 더욱이 염가이며, 바람직하다.
전사체(6)로서 합성 수지로 구성된 것을 사용하는 경우에는, 대형의 전사체(6)를 일체적으로 성형할 수 있는 동시에, 만곡면이나 요철을 갖는 것 등의 복잡한 형상이라도 용이하게 제조할 수 있으며, 또한, 재료 비용, 제조 비용도 염가라는 여러가지의 이점을 향수할 수 있다. 따라서, 대형이고 염가인 디바이스(예를 들면, 액정 디스플레이)를 용이하게 제조할 수 있게 된다.
또, 전사체(6)는, 예를 들면, 액정 셀과 같이, 그 자체 독립된 디바이스를 구성하는 것이나, 예를 들면 컬러 필터, 전극층, 유전체층, 절연층, 반도체 소자와 같이, 디바이스의 일부를 구성하는 것이라도 된다.
또한, 전사체(6)는, 금속, 세라믹스, 석재, 목재, 종이 등의 물질이라도 좋고, 어떤 물품을 구성하는 임의의 면상(시계의 면상, 에어 콘디셔너의 표면상, 프린트 기판의 위 등), 또한 벽, 기둥, 대들보, 천장, 창문 유리 등의 구조물의 표면상이라도 좋다.
〈5〉 도 5에 도시하는 바와 같이, 기판(1)의 이면측(조사광 입사면(12)측)으로부터 조사광(7)을 조사한다. 이 조사광(7)은, 기판(1)을 투과한 후, 계면(2a)측으로부터 분리층(2)에 조사된다. 이것에 의해, 도 6 또는 도 7에 도시하는 바와 같이, 분리층(2)에 층내 박리 및/또는 계면 박리가 생기며, 결합력이 감소 또는 소멸하기 때문에, 기판(1)과 전사체(6)를 이간시키면, 피전사층(4)이 기판(1)으로부터 이탈하여, 전사체(6)로 전사된다.
또, 도 6은, 분리층(2)에 층내 박리가 생긴 경우를 도시하며, 도 7은, 분리층(2)에 계면(2a)에서의 계면 박리가 생긴 경우를 도시한다. 분리층(2)의 층내 박리 및/또는 계면 박리가 생기는 원리는, 분리층(2)의 구성재료에 어브레이젼이 생기는 것, 또한, 분리층(2)내에 내장하고 있는 가스의 방출, 또한 조사 직후에 생기는 용융, 증산 등의 상변화에 의한 것이 추정된다.
여기서, 어브레이젼이란, 조사광을 흡수한 고체재료(분리층(2)의 구성재료)가 광화학적 또는 열적으로 여기되며, 그 표면이나 내부의 원자 또는 분자의 결합이 절단되어 방출하는 것을 말하고, 주로, 분리층(2)의 구성재료의 전부 또는 일부가 용융, 증산(기화) 등의 상변화를 발생하는 현상으로서 나타난다. 또한, 상기 상변화에 의해서 미소한 발포상태가 되고, 결합력이 저하하는 것도 있다.
분리층(2)이 층내 박리를 발생하거나, 계면 박리를 발생하거나, 또는 그 양쪽인지는, 분리층(2)의 조성이나, 그 외 여러가지의 요인에 좌우되며, 그 요인의 하나로서, 조사광(7)의 종류, 파장, 강도, 도달 깊이 등의 조건을 들 수 있다.
조사광(7)으로서는, 분리층(2)에 층내 박리 및/또는 계면 박리를 일으키게 하는 것이면 어떠한 것이라도 좋으며, 예를 들면, X선, 자외선, 가시광, 적외선(열선), 레이저광, 밀리파, 마이크로파, 전자선, 방사선(α선, β선, γ 선) 등을 들 수 있지만, 그 중에서도, 분리층(2)의 박리(어브레이젼)를 발생시키기 쉽다는 점에서, 레이저광이 바람직하다.
이 레이저광을 발생시키는 레이저장치로서는, 각종 기체 레이저, 고체 레이저(반도체 레이저) 등을 들 수 있지만, 엑시머 레이저, Nd-YAG 레이저, Ar 레이저, CO2 레이저, CO 레이저, He-Ne 레이저 등이 적합하게 사용되며, 그 중에서도 엑시머 레이저가 특히 바람직하다.
엑시머 레이저는, 단파장역으로 고 에너지를 출력하기 때문에, 극히 단시간에서 분리층(2)에 어브레이젼을 발생시킬 수 있으며, 따라서, 인접하는 또는 부근의 중간층(3), 피전사층(4), 기판(1) 등에 온도 상승을 거의 발생시키지 않고서, 즉 열화, 손상을 발생시키는 일 없이 분리층(2)을 박리할 수 있다.
또한, 분리층(2)에 어브레이젼을 발생시킴에 있어서의 조사광에 파장 의존성이 있는 경우, 조사되는 레이저광의 파장은, 100 내지 350nm 정도인 것이 바람직하다.
또한, 분리층(2)에, 예를 들면 가스방출, 기화, 승화 등의 상변화를 일으켜 분리 특성을 주는 경우, 조사되는 레이저광의 파장은, 350 내지 1200nm 정도인 것이 바람직하다.
또한, 조사되는 레이저광의 에너지 밀도, 특히, 엑시머 레이저의 경우의 에너지 밀도는, 10 내지 5000mJ/cm2정도로 하는 것이 바람직하며, 100 내지 500 mJ/cm2 정도로 하는 것이 보다 바람직하다. 또한, 조사시간은, 1 내지 1000nsec 정도로 하는 것이 바람직하고, 10 내지 100nsec 정도로 하는 것이 보다 바람직하다.
에너지 밀도가 낮거나 또는 조사시간이 짧으면, 충분한 어브레이젼 등이 생기지 않으며, 또한, 에너지 밀도가 높거나 또는 조사시간이 길면, 분리층(2) 및 중간층(3)을 투과한 조사광에 의해 피전사층(4)에 악영향을 미치는 경우가 있다.
이러한 레이저광으로 대표되는 조사광(7)은, 그 강도가 균일하게 되도록 조사되는 것이 바람직하다.
조사광(7)의 조사방향은, 분리층(2)에 대하여 수직인 방향에 한정되지 않으며, 분리층(2)에 대하여 소정 각도 경사진 방향이라도 좋다.
또한, 분리층(2)의 면적이 조사광의 1회의 조사면적보다 큰 경우에는, 분리층(2)의 전체 영역에 대하여, 복수회로 나누어 조사광을 조사할 수 있다. 또한, 동일 개소에 2회 이상 조사해도 된다.
또한, 다른 종류, 다른 파장(파장 영역)의 조사광(레이저광)을 동일 영역 또는 다른 영역에 2회 이상 조사해도 된다.
〈6〉 도 8에 도시하는 바와 같이, 중간층(3)에 부착하고 있는 분리층(2)을, 예를 들면 세정, 에칭, 애싱(ashing), 연마 등의 방법 또는 이들을 조합한 방법에 의해 제거한다.
도 6에 도시하는 바와 같은 분리층(2)의 층내 박리의 경우에는, 기판(1)에 부착하고 있는 분리층(2)도 마찬가지로 제거한다.
또, 기판(1)이 석영 유리와 같은 고가의 재료, 희소한 재료로 구성되어 있는 경우 등에는, 기판(1)은, 바람직하게는 재이용(리사이클)에 제공된다. 바꾸어 말하면, 재이용하고자 하는 기판(1)에 대하여, 본 발명을 적용할 수 있으며, 유용성이 높다.
이상과 같은 각 공정을 거쳐서, 피전사층(4)의 전사체(6)로의 전사가 완료한다. 그 후, 피전사층(4)에 인접하는 중간층(3)의 제거나, 다른 임의의 층의 형성 등을 행할 수도 있다.
본 발명에서는, 피박리물인 피전사층(4) 자체를 직접 박리하는 것은 아니며, 피전사층(4)에 접합된 분리층(2)에 있어서 박리하기 때문에, 피박리물(피전사층(4))의 특성, 조건 등에 관계 없이, 용이하고 또한 확실히, 더욱이 균일하게 박리(전사)할 수 있으며, 박리조작에 수반하는 피박리물(피전사층(4))으로의 대미지도 없고, 피전사층(4)의 높은 신뢰성을 유지할 수 있다.
또한, 도시한 실시예에서는, 기판(1)측으로부터 조사광(7)을 조사하였지만, 예를 들면, 피전사층(4)이 조사광(7)의 조사에 의해 악영향을 받지 않는 경우에는, 조사광(7)의 조사방향은 상기에 한정되지 않으며, 기판(1)과 반대측으로부터 조사광을 조사해도 된다.
또한, 분리층(2)의 면방향에 대하여 부분적으로, 즉 소정의 패턴으로 조사광을 조사하며, 피전사층(4)을 상기 패턴으로 전사할 수 있는 구성이라도 된다(제1 방법). 이 경우에는, 상기 〈5〉의 공정 시에, 기판(1)의 조사광 입사면(12)에 대하여, 상기 패턴에 대응하는 마스킹을 실시하여 조사광(7)을 조사하거나, 또는, 조사광(7)의 조사위치를 정밀하게 제어하는 등의 방법에 의해 행할 수 있다.
또한, 분리층(2)을 기판(1)의 분리층 형성면(11) 전면에 형성하는 것은 아니며, 분리층(2)을 소정의 패턴으로 형성할 수도 있다(제2 방법). 이 경우, 마스킹 등에 의해 분리층(2)을 미리 소정의 패턴으로 형성하거나, 또는, 분리층(2)을 분리층 형성면(11)의 전면에 형성한 후, 에칭 등에 의해 패터닝 또는 트리밍하는 방법이 가능하다.
이상과 같은 제1 방법 및 제2 방법에 의하면, 피전사층(4)의 전사를, 그 패터닝이나 트리밍과 함께 행할 수 있다.
또한, 상술한 방법과 동일한 방법에 의해, 전사를 2회 이상 반복하여 행해도 된다. 이 경우, 전사 회수가 짝수회이면, 최후의 전사체에 형성된 피전사층의 표·리의 위치관계를, 최초에 기판(1)에 피전사층을 형성한 상태와 동일하게 할 수 있다.
또한, 대형의 투명기판(예를 들면, 유효영역이 900mm×1600mm)을 전사체(6)로 하며, 소형의 기판(1)(예를 들면, 유효영역이 45mm×40mm)에 형성한 소단위의 피전사층(4)(박막 트랜지스터)을 복수회(예를 들면, 약 800회) 바람직하게는 인접위치에 순차 전사하고, 대형의 투명기판의 유효영역 전체에 피전사층(4)을 형성하며, 최종적으로 상기 대형의 투명기판과 동일 사이즈의 액정 디스플레이를 제조할 수도 있다.
또한, 기판(1)상에 형성한 피전사층(4)을 복수 준비하며, 각 피전사층(4)을 전사체(6)상으로, 순차 전사하고(겹침), 피전사층(4)의 적층체를 형성해도 된다. 이 경우, 적층되는 피전사층(4)은, 동일해도 되고, 또한, 달라도 된다.
이상이, 본 발명에서 사용하는 박막구조의 전사방법이다.
다음에, 상술한 박막구조의 전사방법(전사기술)을 사용한 본 발명의 3차원 디바이스(다층구조의 디바이스)의 제1 실시예 및 그 제조방법을 설명한다.
도 9는, 3차원 디바이스의 구성예를 모식적으로 도시하는 단면도이며, 도 10 내지 도 15는, 각각, 본 발명의 3차원 디바이스의 제조방법의 제1 실시예의 공정을 모식적으로 도시하는 단면도이다. 또, 상술한 박막구조의 전사방법과의 공통점에 대해서는, 설명을 생략한다.
도 9에 도시하는 바와 같이, 3차원 디바이스(10)는, 기체(베이스)로서의 기판(전사측 기판)(21)과, 제1 피전사층(제1 박막 디바이스층)(41)과, 제2 피전사층(제2 박막 디바이스층)(42)을 가지고 있다. 피전사층(41 및 42)은, 각각, 2차원 방향(기판(21)에 대하여 평행한 방향)으로 넓어지고 있으며, 소정의 회로를 구성하고 있다.
이 경우, 기판(21)의 도 9중 위쪽에, 접착층(5)을 개재시켜 피전사층(41)이 접착(접합)되어 있다.
그리고, 이 피전사층(41)의 도 9중 위쪽에, 도전성 접착층(22)을 개재시켜 피전사층(42)이 접착(접합)되어 있다.
피전사층(41)은, 도 9중 위쪽에 접속전극(접속용의 단자)(411 및 412)을 각각 가지고 있다. 또한, 피전사층(41)은, 도 9중 아래쪽에 접속전극(421 및 422)을 각각 가지고 있다. 이 피전사층(41)의 접속전극(411)과 피전사층(42)의 접속전극(421)은, 도전성 접착층(22)을 개재시켜 전기적으로 접속되어 있으며, 또한, 피전사층(41)의 접속전극(412)과 피전사층(42)의 접속전극(422)과는, 도전성 접착층(22)을 개재시켜 전기적으로 접속되어 있다.
도전성 접착층(22)으로서는, 이방성 도전막(ACF:Anisotropic Conductive Film)이 바람직하다. 이방성 도전막으로 접착함으로써, 두께 방향(도 9 중, 상하방향)만으로 도통이 확보되기 때문에, 도 9중 가로방향의 쇼트를 방지할 수 있다. 즉, 접속전극(411)과 접속전극(412), 접속전극(411)과 접속전극(422), 접속전극(421)과 접속전극(422), 접속전극(421)과 접속전극(412)이 쇼트하는 것을 방지할 수 있다.
또한, 이방성 도전막으로 접착함으로써, 용이하게, 접속전극(411)과 접속전극(421), 접속전극(412)과 접속전극(422)이, 각각 전기적으로 접속하도록 위치맞춤을 하면서, 피전사층(41)과 피전사층(42)을 접착(접합)할 수 있다.
또, 이 3차원 디바이스(10)의 기판(전사측 기판)(21)은, 도 4 내지 도 8 중의 전사체(6)에 상당한다.
또한, 3차원 디바이스(10)의 피전사층(41 및 42)으로서는, 예를 들면, 상술한 피전사층(4)으로서 예시한 여러가지의 것을 들 수 있다.
구체적으로는, 피전사층(41 및 42)은, DRAM(다이나믹 RAM), SRAM(스태틱 RAM), E2 PROM, ROM 등의 메모리나 메모리 셀 어레이, CPU 등의 논리회로, 광 센서, 자기 센서 등의 센서 등으로 할 수 있다. 또, 피전사층(41 및 42)이 상기한 것에 한정되지 않는 것은, 물론이다.
또한, 피전사층(41)과 피전사층(42)은, 동일해도 되며, 또한, 달라도 된다.
피전사층(41)과 피전사층(42)이 동일한 경우로서는, 예를 들면, 피전사층(41) 및 피전사층(42)의 양쪽을 메모리나 메모리 셀 어레이로 할 수 있다. 이로써 대용량의 메모리(대규모 메모리)가 실현된다.
또한, 상기한 것 외에, 예를 들면, 피전사층(41) 및 피전사층(42)의 양쪽을 논리회로로 할 수 있다. 이로써 대규모의 논리회로(대규모 논리회로)가 실현된다.
또한, 피전사층(41)과 피전사층(42)이 다른 경우로서는, 예를 들면, 피전사층(41) 및 피전사층(42)중의 한쪽을 메모리나 메모리 셀 어레이로 하고, 다른쪽을 논리회로로 할 수 있다. 즉, 3차원 디바이스(10)는, 메모리와 논리회로를 혼재(일체화)한 시스템 IC(예를 들면, 시스템 LSI)가 된다.
이러한 경우, 본 발명에 의하면, 피전사층(41)과 피전사층(42)을 다른 디자인 룰(최소선폭)로 형성할 수 있다. 또한, 피전사층(41)과 피전사층(42)을 다른 디자인 파라미터로 형성할 수 있다. 또한, 피전사층(41)과 피전사층(42)을 다른 제조 프로세스로 형성할 수 있다. 종래에는, 적층된 층끼리로, 이러한 조건을 바꾸는 것은, 불가능하거나 또는 곤란하였다.
상기 시스템 IC에 있어서의 메모리의 최소선폭은, 예를 들면, 0.35μm(μm룰) 정도가 되며, 논리의 최소선폭은, 예를 들면, 0.5μm (μm룰) 정도가 된다(메모리의 최소선폭은, 논리의 최소선폭보다 작다). 또한, 이것과는 반대로, 메모리의 최소선폭을 논리의 최소선폭보다 크게 해도 된다.
상기 3차원 디바이스(10)는, 상술한 박막구조의 전사방법에 의해, 예를 들면, 하기와 같이 하여 제조한다.
〈A1〉 도 10에 도시하는 바와 같이, 기판(원 기판)(1)의 한 면에, 분리층(2)을 형성한다. 또한, 도 11에 도시하는 바와 같이, 기판(원 기판)(1)의 한 면에, 분리층(2)을 형성한다.
〈A2〉 도 10 및 도 11에 도시하는 바와 같이, 각 기판(1)의 분리층(2)의 위에, 각각, 중간층(하지층)(3)을 형성한다.
〈A3〉 도 10에 도시하는 바와 같이, 중간층(3)의 위에, 제1 피전사층(제1 박막 디바이스층)(41)을 형성한다. 또한, 도 11에 도시하는 바와 같이, 중간층(3)의 위에, 제2 피전사층(제2 박막 디바이스층)(42)을 형성한다.
피전사층(41)의 K 부분(도 10에 있어서 일점쇄선으로 둘러싸여 있는 부분)의 확대 단면도를 도 10중에 도시한다.
도 10에 도시하는 바와 같이, 피전사층(41)은, 예를 들면, 중간층(3)(예를 들면, SiO2 막)상에 형성된 박막 트랜지스터(TFT)(60)를 가지고 있다.
이 박막 트랜지스터(60)는, 폴리실리콘층에 n형 또는 p형 불순물을 도입하여 형성된 소스층(n+ 또는 p+ 층)(61) 및 드레인층(n+ 또는 p+ 층)(62)이, 채널층(63)과, 게이트 절연막(64)과, 게이트 전극(65)과, 층간 절연막(66)과, 예를 들면 알루미늄으로 이루어지는 전극(67 및 68)과, 보호막(69)으로 구성되어 있다.
이 박막 트랜지스터(60)의 보호막(69)의 도 10중 아래쪽에는, 접속전극(411)이 형성되어 있다. 이 접속전극(411)은, 보호막(69)에 형성된 콘택트 홀을 경유하여, 전극(68)에 전기적으로 접속되어 있다.
또한, 피전사층(42)의 K 부분(도 11에 있어서 일점쇄선으로 둘러싸여 있는 부분)의 확대 단면도를 도 11 중에 도시한다.
도 11에 도시하는 바와 같이, 피전사층(42)은, 예를 들면, 중간층(3)(예를 들면, SiO2 막)상에 형성된 박막 트랜지스터(TFT)(60)를 가지고 있다.
이 박막 트랜지스터(60)는, 폴리실리콘층에 n형 또는 p형 불순물을 도입하여 형성된 소스층(n+ 또는 p+ 층)(61) 및 드레인층(n+ 또는 p+ 층)(62)과, 채널층(63)과, 게이트 절연막(64)과, 게이트 전극(65)과, 층간 절연막(66)과, 예를 들면 알루미늄으로 이루어지는 전극(67 및 68)과, 보호막(69)으로 구성되어 있다.
이 박막 트랜지스터(60)의 보호막(69)의 도 11중 위쪽에는, 접속전극(421)이 형성되어 있다. 이 접속전극(421)은, 보호막(69)에 형성된 콘택트 홀을 경유하여, 전극(67)에 전기적으로 접속되어 있다.
또, 전극(412)의 부근의 피전사층(41) 및 전극(422)의 부근의 피전사층(42)의 구성은, 상기와 거의 같기 때문에, 설명을 생략한다.
본 발명에서는, 피전사층(41)을 도시하지 않는 1장의 기판(예를 들면, 유리제 기판)에 다수 동시에 형성하며, 그것을 잘라내도 된다. 마찬가지로, 피전사층(42)을 도시하지 않는 1장의 기판(예를 들면, 유리제 기판)에 다수 동시에 형성하고, 그것을 잘라내도 된다.
이 경우, 예를 들면, 피전사층(41, 42)이 형성된 기판을 각각 프로브 장치에 세트하며, 각 피전사층(41, 42)의 접속전극이나 도시하지 않는 단자에 촉침을 콘택트하고, 각 피전사층(41, 42)의 전기적 특성검사를 실시한다. 그리고, 불량이라고 판정된 피전사층(41, 42)에는 잉커(inker) 또는 스크래치침 등으로 마킹한다.
그 후, 각 피전사층(41, 42)을 개개에 다이싱한다. 이 때, 마킹의 유무에 의해, 개개의 피전사층(41, 42)을, 불량품과 우량품으로 선별해 둔다. 또, 다이싱후에, 개개의 피전사층(41, 42)의 전기적 특성검사를 실시해도 된다.
또한, 본 발명에서는, 피전사층(41)과 피전사층(42)을 동시에 제조해도 되며, 특히, 동일의 기판(원 기판)(1)상에, 동시에 제조해도 된다. 이로써, 공정수를 감소시킬 수 있다.
〈A4〉 도 12에 도시하는 바와 같이, 상기 기판(1)상에 형성한 피전사층(41)과, 기판(전사측 기판)(21)을 접착층(5)을 개재시켜 접착(접합)한다.
〈A5〉 도 12에 도시하는 바와 같이, 기판(1)의 이면측(조사광 입사면(12)측)으로부터 조사광(7)을 조사한다. 상술한 바와 같이, 이 조사광(7)은, 기판(1)을 투과한 후, 분리층(2)에 조사되며, 이것에 의해, 분리층(2)에 층내 박리 및/또는 계면 박리가 생겨, 결합력이 감소 또는 소멸한다.
그리고, 기판(1)과 기판(21)을 이간시킨다. 이것에 의해, 도 13에 도시하는 바와 같이, 피전사층(41)이 기판(1)으로부터 이탈하여, 기판(21)으로 전사된다.
〈A6〉도 13에 도시하는 바와 같이, 피전사층(41)상의 중간층(3)이나 분리층(2)을, 예를 들면 세정, 에칭, 애싱, 연마 등의 방법 또는 이들을 조합한 방법에 의해 제거한다. 또, 필요에 따라서, 접속전극(411, 412)이 노출하는 정도로, 상기 중간층(3)을 남겨도 된다.
또한, 분리층(2)의 층내 박리의 경우에는, 기판(1)에 부착하고 있는 분리층(2)도 마찬가지로 제거한다.
또, 기판(1)이 석영 유리와 같은 고가의 재료, 희소한 재료로 구성되어 있는 경우 등에는, 기판(1)은, 바람직하게는 재이용(리사이클)에 공급된다. 바꾸어 말하면, 재이용하고자 하는 기판(1)에 대하여, 본 발명을 적용할 수 있으며, 유용성이 높다.
이상과 같은 각 공정을 거쳐서, 피전사층(41)의 기판(21)으로의 전사가 완료한다. 그 후, 다른 임의의 층의 형성 등을 행할 수도 있다.
〈A7〉 도 14에 도시하는 바와 같이, 대응하는 접속전극끼리가 대향, 즉, 접속전극(411)과 접속전극(421)이 대향하며, 또한 접속전극(412)과 접속전극(422)이 대향하도록 위치 결정하면서, 상기 기판(1)상에 형성한 피전사층(42)과, 상기 기판(21)에 전사한 피전사층(41)을 도전성 접착층(22)을 개재시켜 접착(접합)한다.
이 도전성 접착층(22)으로서는, 상술한 바와 같이, 이방성 도전막이 바람직하지만, 본 발명은, 그것에 한정되는 것이 아니다.
이방성 도전막으로 접착할 때는, 피전사층(41)과 피전사층(42)의 사이에 소정의 도전성 접착제를 충전(배치)하고, 그 도전성 접착제를 도 14 중 세로방향에 가압하면서 경화시킨다. 이로써, 피전사층(41)과 피전사층(42)이 도전성 접착층(22)을 개재시켜 접착됨과 동시에, 이 도전성 접착층(22)중의 도시하지 않는 도전입자가 도 14중 세로방향으로 연결되며(접촉되며), 접속전극(411)과 접속전극(421), 접속전극(412)과 접속전극(422)이, 각각, 상기 도전입자를 개재시켜 전기적으로 접속된다.
〈A8〉 도 14에 도시하는 바와 같이, 기판(1)의 이면측(조사광 입사면(12)측)으로부터 조사광(7)을 조사한다. 상술한 바와 같이, 이 조사광(7)은, 기판(1)을 투과한 후, 분리층(2)에 조사되며, 이것에 의해, 분리층(2)에 층내 박리 및/또는 계면 박리가 생기고, 결합력이 감소 또는 소멸한다.
그리고, 기판(1)과 기판(21)을 이간시킨다. 이것에 의해, 도 15에 도시하는 바와 같이, 피전사층(42)이 기판(1)으로부터 이탈하여, 피전사층(41)상으로 전사된다.
또, 피전사층(41, 42) 및 도전성 접착층(22)의 K 부분(도 15에 있어서 일점쇄선으로 둘러싸여 있는 부분)의 확대 단면도를 도 15중에 도시한다.
〈A9〉 도 15에 도시하는 바와 같이, 피전사층(42)상의 중간층(3)이나 분리층(2)을, 예를 들면 세정, 에칭, 애싱, 연마 등의 방법 또는 이들을 조합한 방법에 의해 제거한다. 또, 필요에 따라서, 상기 중간층(3)을 남겨도 된다.
또한, 분리층(2)의 층내 박리의 경우에는, 기판(1)에 부착하고 있는 분리층(2)도 마찬가지로 제거한다.
또, 기판(1)이 석영 유리와 같은 고가의 재료, 희소한 재료로 구성되어 있는 경우 등에는, 기판(1)은, 바람직하게는 재이용(리사이클)에 공급된다. 바꾸어 말하면, 재이용하고자 하는 기판(1)에 대하여, 본 발명을 적용할 수 있어, 유용성이 높다.
이상과 같은 각 공정을 거쳐서, 피전사층(42)의 피전사층(41)상으로의 전사, 즉, 피전사층(42)과 피전사층(41)의 적층이 완료한다. 그 후, 다른 임의의 층의 형성 등을 행할 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 전사에 의해, 용이하게, 3차원 디바이스(예를 들면, 3차원 IC)(10)를 제조할 수 있다.
특히, 각 박막 디바이스층을 각각 단독으로 만들 수 있기 때문에, 종래와 같은 하층(아래쪽의 박막 디바이스층)으로의 악영향을 고려하지 않고서, 제조조건의 자유도가 넓다.
그리고, 본 발명에서는, 복수의 박막 디바이스층을 적층하기 때문에, 집적도를 향상할 수 있다. 즉, 비교적 느슨한 디자인 룰이라도 비교적 좁은 면적에 IC를 형성할 수 있다.
예를 들면, 3차원 디바이스(10)가 메모리를 갖는 경우(예를 들면, 피전사층(41 및 42)의 양쪽이 메모리의 경우)에는, 메모리의 대용량화를 도모할 수 있다. 또한, 3차원 디바이스(10)가 논리를 갖는 경우(예를 들면, 피전사층(41 및 42)의 양쪽이 논리의 경우)에는, 논리의 대규모화를 도모할 수 있다. 또한, 본 발명에서는, 각 박막 디바이스층을 일단, 다른 기판상에 형성할 수 있기 때문에, 각 박막 디바이스층을 임의의 디바이스 파라미터(예를 들면, 게이트선폭, 게이트 절연막의 막두께, 디자인 룰, 제조시의 온도 등의 제조조건)로 형성할 수 있다. 이로써, 각 박막 디바이스층을 각각 최적의 디바이스 파라미터로 형성할 수 있으며, 이로써 신뢰성이 높고, 고성능의 3차원 디바이스(10)를 제공할 수 있다.
예를 들면, 3차원 디바이스(10)가 메모리와 논리를 혼재(일체화)한 시스템 IC(예를 들면, 시스템 LSI)의 경우, 그 시스템 IC를 제조할 때에, 메모리와 논리를 각각에 따른 프로세스로 형성할 수 있기 때문에, 제조가 용이하며, 생산성이 높고, 대량생산에 유리하다.
또한, 각 박막 디바이스층의 일단에, 접속전극(접속용의 단자)을 형성하기 때문에, 인접하는 박막 디바이스층끼리를, 용이하고 또한 확실히, 전기적으로 접속할 수 있으며, 이로써 3차원 디바이스(10)의 3차원화를 도모할 수 있다(원 방향의 회로를 구성할 수 있다).
또한, 층마다 우량품의 박막 디바이스층만을 선별하여 적층할 수 있기 때문에, 동일 기판상에 각 층을 순차 형성(직접 각 층을 형성)하여 3차원 디바이스를 제조하는 경우와 비교하여, 수율이 높다.
또한, 기판(전사측 기판)(21)을 선택하지 않고, 여러가지 기판(21)으로의 전사가 가능하게 된다. 즉, 박막 디바이스층을 직접 형성할 수 없거나 또는 형성하는 데 적합하지 않는 재료, 성형이 용이한 재료, 염가의 재료 등으로 구성된 것 등에 대해서도, 전사에 의해 그것을 형성할 수 있다. 바꾸어 말하면, 기판(21)에 자유도가 있기 때문에, 예를 들면, 가요성의 기판상에 IC를 형성할 수 있으며, 이로써, 용이하게 IC 카드 등을 제조할 수 있다.
또한, 기판(원 기판)(1)으로서, 비교적 가격이 저렴하고, 또한 대면적의 유리제 기판을 사용할 수 있기 때문에, 비용을 저감할 수 있다.
또, 상술한 실시예에서는, 피전사층(박막 디바이스층)(41 및 42)의 전사의 회수는, 각각 1회이지만, 본 발명에서는, 피전사층(41)과 피전사층(42)을 적층할 수 있으면, 피전사층(41)의 전사의 회수는, 2회 이상이라도 되고, 또한, 피전사층(42)의 전사의 회수는, 2회 이상이라도 된다.
예를 들면, 피전사층의 전사회수를 2회로 하는 경우에는, 기판(1)상의 피전사층을, 기판(1) 및 기판(21) 이외의 도시하지 않는 제3 기판상에 전사하고, 이 후, 그 제3 기판상의 피전사층을 기판(21)상으로 전사한다. 또, 상기 제3 기판에는, 상술한 분리층(2) 등이 형성되어 있다.
피전사층의 전사회수가 짝수회이면, 최후의 전사체인 기판(전사측 기판)(21)에 형성된 피전사층의 표·리의 위치관계를, 최초에 기판(원 기판)(1)에 피전사층을 형성한 상태와 동일하게 할 수 있다.
또한, 본 발명에서는, 기판(전사측 기판)(21)상에 피전사층(41)을 직접 형성하며, 상술한 전사방법에 의해, 이 피전사층(41)상에 피전사층(42)을 전사하여, 3차원 디바이스(10)를 제조해도 된다.
또한, 본 발명에서는, 피전사층(박막 디바이스층)을 3층 이상 적층해도 된다. 피전사층(박막 디바이스층)의 층수를 증가함으로써, 집적도를 보다 높일 수 있다.
예를 들면, 3차원 디바이스(10)의 피전사층(박막 디바이스층)의 층수를 3층으로 하고, 인접하는 피전사층끼리를 전기적으로 접속하는 경우에는, 도 16에 도시하는 바와 같이, 제1 피전사층(제1 박막 디바이스층)(41)과 제2 피전사층(제2 박막 디바이스층)(42)과의 사이에 위치하는 제3 피전사층(제3 박막 디바이스층)(43)의 양단에 접속전극(접속용의 단자)을 형성한다. 즉, 피전사층(43)의 일단(도 16중 아래쪽)에, 접속전극(431 및 432)을 형성하고, 타단(도 16중 위쪽)에 접속전극(433 및 434)을 형성한다.
그리고, 피전사층(41)의 접속전극(411)과 피전사층(43)의 접속전극(431)을 도전성 접착층(22)을 개재시켜 전기적으로 접속하며, 피전사층(41)의 접속전극(412)과 피전사층(43)의 접속전극(432)을 도전성 접착층(22)을 개재시켜 전기적으로 접속한다. 마찬가지로, 피전사층(43)의 접속전극(433)과 피전사층(42)의 접속전극(421)을 도전성 접착층(23)을 개재시켜 전기적으로 접속하고, 피전사층(43)의 접속전극(434)과 피전사층(42)의 접속전극(422)을 도전성 접착층(23)을 개재시켜 전기적으로 접속한다.
도전성 접착층(23)으로서는, 도전성 접착층(22)과 동일한 이유로, 이방성 도전막이 바람직하다.
또, 피전사층(박막 디바이스층)을 3층 이상 적층하는 경우, 각 층이 전부 동일해도 되며, 또한, 각 층이 전부 달라도 되고, 또한, 일부의 층만이 동일해도 된다.
다음에, 3차원 디바이스의 제조방법의 제2 실시예를 설명한다.
도 17은, 3차원 디바이스의 구성예를 모식적으로 도시하는 단면도이다. 또, 상술한 제1 실시예와의 공통점에 대해서는, 설명을 생략하며, 주된 상이점을 설명한다.
도 17에 도시하는 3차원 디바이스(10)도 상술한 제1 실시예와 마찬가지로, 박막구조의 전사방법에 의해 제조한다.
단, 이 3차원 디바이스(10)에서는, 상기 공정〈A7〉에 있어서, 제1 피전사층(제1 박막 디바이스층)(41)의 접속전극(411)과 제2 피전사층(제2 박막 디바이스층)(42)의 접속전극(421)을 접촉시키며, 이들을 전기적으로 접속하고, 피전사층(41)의 접속전극(412)과 피전사층(42)의 접속전극(422)을 접촉시켜, 이들을 전기적으로 접속함과 동시에, 피전사층(41)과 피전사층(42)을 접착층(24)을 개재시켜 접착(접합)한다.
이 제2 실시예에서도 상술한 제1 실시예와 같은 효과가 얻어진다.
또, 본 발명에서는, 피전사층(41)과 피전사층(42)의 접착(접합)방법과, 대응하는 접속전극끼리를 전기적으로 접속하는 방법은, 각각, 상술한 제1 실시예 및 제2 실시예에는 한정되지 않는다.
예를 들면, 접속전극(411)과 접속전극(421), 접속전극(412)과 접속전극(422)을 각각 접촉시키며, 이들을 가열하고, 접촉면을 일단 용융하며, 고화시킴으로써, 대응하는 접속전극끼리를 고착시켜도 된다. 이로써, 대응하는 접속전극끼리가 전기적으로 접속함과 동시에, 피전사층(41)과 피전사층(42)이 접합한다.
또한, 접속전극(411)과 접속전극(421)과의 사이와, 접속전극(412)과 접속전극(422)의 사이에, 각각 땜납(도전성 납재)을 배치하며, 이들 땜납을 가열하여, 일단 용융시켜, 고화시켜도 된다. 이로써, 대응하는 접속전극끼리가 땜납을 통하여 전기적으로 접속함과 동시에, 피전사층(41)과 피전사층(42)이 땜납을 통하여 접착(접합)한다.
다음에, 3차원 디바이스의 제조방법의 제3 실시예를 설명한다.
도 18은, 3차원 디바이스의 구성예를 모식적으로 도시하는 단면도이다. 또, 상술한 제1 실시예와의 공통점에 대해서는, 설명을 생략하며, 주된 상이점을 설명한다.
도 18에 도시하는 3차원 디바이스(10)도 상술한 제1 실시예와 마찬가지로, 박막구조의 전사방법에 의해 제조한다.
이 3차원 디바이스(10)의 제1 피전사층(제1 박막 디바이스층)(41)의 일단(도 18중 위쪽)에는, 발광부(발광소자)(413) 및 수광부(수광소자)(414)가 형성되어 있다.
또한, 제2 피전사층(제2 박막 디바이스층)(42)의 일단(도 18중 아래쪽)에는, 발광부(발광소자)(423) 및 수광부(수광소자)(424)가 형성되어 있다.
이 3차원 디바이스(10)에서는, 상기 공정〈A7〉에 있어서, 대응하는 발광부와 수광부가 대향, 즉, 발광부(413)와 수광부(424)가 대향하며, 또한 발광부(423)와 수광부(414)가 대향하도록 위치 결정하면서, 피전사층(41)과 피전사층(42)을 실질적으로 투명한 발광부(413 및 423)로부터의 광에 대하여 광투과성을 갖는다) 접착층(25)을 개재시켜 접착(접합)한다.
이 3차원 디바이스(10)에 있어서의 발광부(413 및 423)로서는, 예를 들면, 유기 EL 소자를 사용할 수 있다.
도 19는, 유기 EL 소자의 구성예를 도시하는 단면도이다.
상기 도면에 도시하는 바와 같이, 유기 EL 소자(30)는, 격벽(뱅크)(34)과, 이 격벽(34)의 안쪽에 형성된 투명전극(31) 및 발광층(유기 EL)(32)과, 금속전극(33)으로 구성되어 있다.
이 경우, 투명전극(31)상에 발광층(32)이 형성되며, 격벽(34) 및 발광층(32)상에 금속전극(33)이 형성되어 있다.
투명전극(31)은, 예를 들면, ITO 등으로 구성된다.
또한, 발광층(32)은, 예를 들면, 주로 발광층(32)을 형성하는 공역계 고분자유기 화합물의 전구체와, 발광층(32)의 발광 특성을 변화시키기 위한 형광색소 등을 소정의 용매(극성용매)에 용해 또는 분산시킨 유기 EL 소자용 조성물(발광층(32)용의 조성물)을 가열처리하며, 그 유기 EL 소자용 조성물 중의 상기 전구체를 고분자화한 박막(고체 박막)으로 구성된다.
또한, 금속전극(33)은, 예를 들면, Al-Li 등으로 구성된다.
또한, 격벽(34)은, 예를 들면, 수지 블랙 레지스트 등으로 구성된다.
피전사층(41 및 42)에는, 각각, 이 유기 EL 소자(30)를 구동하는 도시하지 않는 구동부(구동회로)가 형성되어 있다.
이 유기 EL 소자(30)에서는, 상기 구동회로로부터 투명전극(31)과 금속전극(33)과의 사이에 소정의 전압이 인가되면, 발광층(32)에 전자 및 정공(홀)이 주입되며, 그것들은 인가된 전압에 의해서 생기는 전장에 의해 발광층(32)중을 이동하여 재결합한다. 이 재결합 시에 방출된 에너지에 의해 엑시톤(여기자)가 생성하며, 이 엑시톤이 기저상태로 되돌아갈 때에 에너지(형광·인광)을 방출한다. 즉, 발광한다. 또, 상기 현상을 EL 발광이라고 한다.
또한, 이 3차원 디바이스(10)에 있어서의 수광부(414 및 424)로서는, 예를 들면, PIN 포토다이오드를 사용할 수 있다.
도 20은, PIN 포토다이오드의 구성예를 도시하는 단면도이다.
상기 도면에 도시하는 바와 같이, PIN 포토다이오드(50)는, 수광부 창전극(51)과, p형 a-SiC층(p형반도체층)(52)과, i형 a-Si층(반도체층)(53)과, n형 a-SiC층(n형 반도체층)(54)과, 수광부 상부 전극와 배선(전기 배선)을 겸한 Al-Si-Cu층(55)으로 구성되어 있다.
이러한 수광부 창전극(51), p형 a-SiC층(52), i형 a-Si층(53), n형 a-SiC층(54) 및 Al-Si-Cu층(55)은, 도 20중 아래쪽으로부터 이 순서로 적층되어 있다. 또, 상기 수광부 창전극(51)은, 예를 들면, ITO 등으로 구성된다.
상술한 바와 같이, 유기 EL 소자(30)는, 당해 유기 EL 소자(30)에 전기적으로 접속되어 있는 도시하지 않는 구동회로에 의해 구동되어 발광한다. 즉, 유기 EL 소자(30)는, 광신호(광)를 송출(송신)한다.
이 유기 EL 소자(30)로부터의 광은, 접착층(25)을 투과하여 수광부 창전극(51)으로부터 입사한다. 즉, PIN 포토다이오드(50)에서 수광된다.
그리고, PIN 포토다이오드(50)로부터는, 수광 광량에 따른 크기의 전류, 즉 전기 신호(신호)가 출력된다(광신호가 전기 신호로 변환되어 출력된다).
이 PIN 포토다이오드(50)로부터의 신호에 근거하여, 당해 PIN 포토다이오드(50)에 전기적으로 접속되어 있는 도시하지 않는 회로가 작동한다.
또, 도 18에 도시하는 바와 같이, 발광부(413)로부터의 광은, 접착층(25)을 투과하여 수광부(424)에서 수광되며, 또한, 발광부(423)로부터의 광은, 접착층(25)을 투과하여 수광부(414)에서 수광된다. 즉, 발광부(413, 423), 수광부(414 및 424)에 의해, 피전사층(41)과 피전사층(42)과의 사이에서 광(광신호)에 의한 통신이 이루어진다.
이 제3 실시예에서도 상술한 제1 실시예와 동일한 효과가 얻어진다.
그리고, 이 제3 실시예에서는, 층간의 신호의 전달은, 전기(전기 신호)가 아닌, 광(광신호)으로 행하도록 구성되어 있기 때문에, 제조가 용이하며, 특히, 집적도를 보다 높일 수 있다.
또, 본 발명에서는, 발광부(413 및 423)는, 유기 EL 소자에 한정되지 않으며, 예를 들면, 무기 EL소자, 발광 다이오드(LED), 반도체 레이저(레이저 다이오드) 등으로 구성되어 있어도 된다.
또한, 본 발명에서는, 수광부(414 및 424)는, PIN 포토다이오드에 한정되지 않으며, 예를 들면, PN 포토다이오드, 애블란시 포토다이오드 등의 각종 포토다이오드, 포토트랜지스터, 포토루미네선스(유기포토루미네선스, 무기포토루미네선스등)등으로 구성되어 있어도 된다.
또한, 본 발명에서는, 피전사층(박막 디바이스층)(41)과 피전사층(박막 디바이스층)(42)과의 접착(접합) 방법은, 상술한 방법에 한정하지 않는다. 즉, 피전사층(41)과 피전사층(42)과의 사이에서, 광(광신호)에 의한 통신이 가능하도록, 피전사층(41)과 피전사층(42)을 접착(접합)할 수 있으면 된다.
예를 들면, 피전사층(41)과 피전사층(42)을 부분적으로 접착(접합)해도 된다. 이 경우, 발광부(413, 423), 수광부(414 및 424) 이외의 부분에서 접착(접합)할 때는, 불투명의 접착층으로 피전사층(41)과 피전사층(42)을 접착(접합)해도 된다.
또한, 피전사층(41)과 피전사층(42)과의 사이에 스페이서(예를 들면, 기둥)을 설치하고, 이 스페이서를 개재시켜 피전사층(41)과 피전사층(42)을 접착(접합)해도 된다. 이 경우에는, 피전사층(41)의 발광부(413) 및 수광부(414)과, 피전사층(42)의 수광부(424) 및 발광부(423)와의 사이에 공간이 형성된다.
또한, 피전사층(41)의 발광부(413) 및 수광부(414)와, 피전사층(42)의 수광부(424) 및 발광부(423)를, 각각 접촉시켜도 된다.
또한, 본 발명에서는, 3차원 디바이스의 피전사층(박막 디바이스층)의 층수를 3층 이상으로 하는 경우에는, 인접하지 않는 층간에 있어서, 광(광신호)에 의한 통신이 가능하도록 구성해도 된다.
또한, 본 발명에서는, 발광부를 발광 특성(예를 들면, 발광하는 광의 피크 파장)이 다른 복수의 발광소자로 구성하며, 수광부를 대응하는 상기 발광소자로부터의 광을 수광하는 복수의 수광소자로 구성해도 된다.
이 경우에는, 복수의 정보(신호)를 동시에 통신할 수 있다. 즉, 다 채널의 광통신에 의한 정보전달이 가능하게 된다.
또한, 본 발명에서는, 발광 특성(예를 들면, 발광하는 광의 피크 파장)이 다른 복수의 발광부를 설치하며, 대응하는 상기 발광부로부터의 광을 수광하는 복수의 수광부를 설치해도 된다.
또한, 본 발명에서는, 적어도 1개의 소정의 피전사층(박막 디바이스층)내에 있어서, 상기 피전사층(박막 디바이스층)간과 같은 광(광신호)에 의한 통신이 이루어지도록 구성해도 된다.
이상, 본 발명의 3차원 디바이스의 제조방법을 도시한 실시예에 근거하여 설명하였지만, 본 발명은, 이것에 한정되는 것은 아니다.
예를 들면, 본 발명에서는, 3차원 디바이스의 피전사층(박막 디바이스층)의 층수를 3층 이상으로 하는 경우에는, 소정의 피전사층간(피전사층끼리)을 제1 실시예 또는 제2 실시예 등과 같이 전기적으로 접속하며(이하, 「전기적으로 접속」이라고 한다), 다른 피전사층간에서는, 제3 실시예 등과 같이, 광(광신호)에 의한 통신이 가능(이하, 「광학적으로 접속」이라고 한다)하도록 구성해도 된다.
또한, 본 발명에서는, 소정의 피전사층간에 대해서, 그 일부를 전기적으로 접속하며, 잔부를 광학적으로 접속해도 된다.
또한, 본 발명에서는, 3차원 디바이스를 구성하는 복수의 피전사층(박막 디바이스층) 중의 적어도 1층을 상술한 박막구조의 전사방법(전사기술)에 의해 전사하여 당해 디바이스를 제조하면 된다.
또, 본 발명에 있어서의 전사방법은, 상술한 방법에는 한정되지 않는다.
이상 설명한 바와 같이, 본 발명의 3차원 디바이스의 제조방법에 의하면, 박막 디바이스층을 전사방법에 의해 적층하기 때문에, 용이하게, 3차원 디바이스(예를 들면, 3차원 IC)를 제조할 수 있다.
특히, 각 박막 디바이스층을 각각 단독으로 형성할 수 있기 때문에, 종래와 같은 하층(아래쪽의 박막 디바이스층)으로의 악영향을 고려하지 않고서, 제조조건의 자유도가 넓다.
그리고, 본 발명에서는, 복수의 박막 디바이스층을 적층하여 디바이스를 제조하기 때문에, 집적도를 높일 수 있다.
또한, 본 발명에서는, 각 박막 디바이스층을 다른 기판상에 형성할 수 있기 때문에, 각 박막 디바이스층을 각각 최적의 디바이스 파라미터로 형성할 수 있으며, 이로써 신뢰성이 높고, 고성능의 디바이스를 제공할 수 있다.
또한, 본 발명에서는, 층마다 우량품의 박막 디바이스층만을 선별하여 적층할 수 있기 때문에, 동일 기판상에 각 층을 순차 형성(직접각 층을 형성)하여 3차원 디바이스를 제조하는 경우와 비교하여, 높은 수율이 얻어진다.
Claims (22)
- 복수의 박막 디바이스 층들을 갖는 3차원 디바이스 제조 방법에 있어서:제 1 기판 상에 분리층을 형성하는 단계와;상기 분리층 상에 적어도 하나의 상기 박막 디바이스 층들을 형성하는 단계로서, 상기 적어도 하나의 상기 박막 디바이스 층들은 미리 정해진 패턴을 갖는, 상기 박막 디바이스 층들의 형성 단계와;상기 미리 정해진 패턴을 갖는 광을 상기 분리층에 조사하는 것을 포함하는 단계에 의해 상기 적어도 하나의 상기 박막 디바이스 층들을 제 2 기판으로 부분적으로 전사하는 단계를 포함하는, 3차원 디바이스의 제조방법.
- 복수의 박막 디바이스 층들을 갖는 3차원 디바이스 제조 방법에 있어서:제 1 기판 상에 분리층을 형성하는 단계와;상기 분리층 상에 적어도 하나의 상기 박막 디바이스 층들을 형성하는 단계로서, 상기 적어도 하나의 박막 디바이스 층들은 미리 정해진 패턴을 갖는, 상기 박막 디바이스 층들의 형성 단계와;상기 분리층의 박리를 형성하여 상기 박리가 상기 미리 정해진 패턴을 갖도록 하는 것을 포함하는 단계에 의해 상기 적어도 하나의 상기 박막 디바이스 층들을 제 2 기판으로 부분적으로 전사하는 단계로서, 상기 적어도 하나의 박막 디바이스 층들은 상기 적어도 하나의 박막 디바이스 층들이 상기 제 2 기판 상에 적층될 때 상기 미리 정해진 패턴에 대응하는 패턴을 갖는, 상기 전사 단계를 포함하는, 3차원 디바이스의 제조방법.
- 삭제
- 제1항 또는 제2항에 있어서, 상기 분리층의 박리는 상기 분리층을 구성하는 물질들의 원자간 또는 분자간의 결합력이 소실 또는 감소함으로써 생성되는, 3차원 디바이스의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 분리층의 박리는 상기 분리층을 구성하는 물질들로부터 발생된 기체에 의해 생성되는, 3차원 디바이스의 제조방법.
- 제1항에 있어서, 상기 조사광은 레이저광인, 3차원 디바이스의 제조방법.
- 제6항에 있어서, 상기 레이저광의 파장이, 100 내지 350nm인 3차원 디바이스의 제조방법.
- 제6항에 있어서, 상기 레이저광의 파장이, 350 내지 1200nm인 3차원 디바이스의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 분리층은 비정질 실리콘, 세라믹스, 금속 또는 유기 고분자 재료를 포함하는, 3차원 디바이스의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제 1 기판은 투명 기판인, 3차원 디바이스의 제조방법.
- 제1항에 있어서, 상기 박막 디바이스층에 접속전극을 형성하며, 상기 접속전극에 의해, 인접하는 상기 박막 디바이스층끼리를 전기적으로 접속하는 3차원 디바이스의 제조방법.
- 제11항에 있어서, 상기 접속전극은, 상기 박막 디바이스층의 양면에 존재하는 3차원 디바이스의 제조방법.
- 제11항에 있어서, 이방성 도전막을 개재시켜 인접하는 상기 박막 디바이스층끼리를 접합하는 3차원 디바이스의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 각 박막 디바이스층 중의 대응하는 2층에 있어서, 한쪽의 층에 발광부를 형성하며, 다른쪽의 층에 상기 발광부로부터의 광을 수광하는 수광부를 형성하고, 이들 발광부 및 수광부에 의해, 상기 2층간에서 광에 의한 통신을 가능하게 하는 3차원 디바이스의 제조방법.
- 제1항에 있어서, 상기 전사하여 적층되는 박막 디바이스층은, 다른 박막 디바이스층 중의 적어도 1개와 동시에 제조되는 3차원 디바이스의 제조방법.
- 제1항에 있어서, 상기 각 박막 디바이스층 중의 적어도 1개는, 복수의 박막 트랜지스터를 갖는 3차원 디바이스의 제조방법.
- 제1항에 있어서, 메모리로서의 상기 박막 디바이스층을 복수회 전사하여 대규모 메모리를 형성하는 3차원 디바이스의 제조방법.
- 제1항에 있어서, 논리로서의 상기 박막 디바이스층을 복수회 전사하여 대규모 논리를 형성하는 3차원 디바이스의 제조방법.
- 제1항에 있어서, 메모리로서의 상기 박막 디바이스층과 논리로서의 상기 박막 디바이스층을 전사하여 시스템 LSI를 형성하는 3차원 디바이스의 제조방법.
- 제19항에 있어서, 상기 논리와 상기 메모리는, 다른 디자인 룰로 형성하는 3차원 디바이스의 제조방법.
- 제19항에 있어서, 상기 논리와 상기 메모리는, 다른 디자인 파라미터로 형성하는 3차원 디바이스의 제조방법.
- 제19항에 있어서, 상기 논리와 상기 메모리는, 다른 제조 프로세스로 형성하는 3차원 디바이스의 제조방법.
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