KR100364011B1 - 다층 커패시터 및 전자 장치 및 그것을 이용한 고주파 회로 - Google Patents

다층 커패시터 및 전자 장치 및 그것을 이용한 고주파 회로 Download PDF

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야스유키 나이토
하루오 호리
다카노리 곤도
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명은, 등가 직렬 인덕턴스(equivalent serial inductance; ESL)를 줄이는 다층 커패시터를 제공하는 것이다. 커패시터 본체에서, 제 1 및 제 2내부 전극이 각각 연장되어 제 1 및 제 2단면과 제 1 및 제 2측면을 접속한다. 제 1 및 제 2단면 단자 전극은 상기 제 1 및 제 2단면 위에 형성된다. 또한, 제 1 및 제 2측면 단자 전극은 상기 제 1 및 제 2측면에 각각 형성된다. 상기 커패시터 본체의 폭 치수는 길이 치수의 0.9 내지 1.1배의 범위 내에서 설정된다. 또한, a가 상기 커패시터 본체의 길이 치수 및 폭 치수를 나타내고, b가 상기 제 1내부 전극 및 상기 제 2내부 전극의 폭을 나타내는 경우, a 및 b는 0.45 ≤ b/a ≤ 0.90의 관계를 갖도록 설정되는 것이 바람직하다.

Description

다층 커패시터 및 전자 장치 및 그것을 이용한 고주파 회로{Multilayered Capacitor and Electronic Device and High Frequency Circuit Using The Same}
본 발명은, 다층 커패시터에 관한 것으로, 상세하게는, 고주파 회로에 유용하게 사용될 수 있는 다층 커패시터에 관한 것이다. 또한, 본 발명은, 상기 다층 커패시터를 사용하여 구성되는 전자 장치에 관한 것이다.
본 발명에 관련된 다층 커패시터로서, 예를 들면, 일본국 실용 공개 No. 49-127736의 다층 커패시터가 있다. 여기에 개재된 다층 커패시터는, 잔류 인덕턴스를 줄여 고주파에 사용하기 적합하도록 하는 구조를 갖는다.
특히, 종래의 다층 커패시터는 사각-평행 육면체 모양의 커패시터 본체를 갖는다. 상기 커패시터 본체는 길이 치수, 상기 길이 치수보다 작은 폭 치수, 및 높이 치수로 정의된 전체 치수를 갖는다. 단면 단자 전극은 상기 커패시터 본체의 두 단면에 개별적으로 형성된다. 상기 단면은 서로 대향하고, 상기 커패시터 본체의 상기 폭 치수 및 높이 치수에 의해 개별적으로 정의된다.
또한, 제 1내부 전극 및 제 2내부 전극은 유전체 층을 통하여 상기 커패시터 본체에 형성된다. 상기 제 1내부 도체는 상기 커패시터 본체의 두 단면을 접속하도록 연장됨으로써, 상기 커패시터 본체 단면의 상기 단면 단자 전극에 전기적으로 접속된다. 한편, 상기 제 2내부 전극은 두 측면을 접속하도록 연장됨으로써, 상기커패시터 본체 측면의 상기 측면 단자 전극에 전기적으로 접속된다.
따라서, 앞서 설명한 간행물에 개재된 다층 커패시터는 두 단면 및 두 측면에 네개의 단자 전극을 갖는다. 따라서, 잔류 인덕턴스는, 두 단자 전극만을 갖는 종래의 다층 커패시터의 경우 보다 작게 감소될 수 있다. 그러나, 네 단자 전극을 갖는 상기 다층 커패시터를 사용하는 전자 회로는 고주파 대역에서의 사용이 여전히 필요하게 된다. 이러한 요구를 만족하기 위하여, 잔류 인덕턴스, 즉, 등가 직렬 인덕턴스(equivalent serial inductance; ESL)은 더욱 더 줄여야만 한다.
상기에 대하여, 본 발명의 목적은, ESL을 더욱 줄일 수 있는 다층 커패시터를 제공하는 것이다. 본 발명의 다른 목적은, 상기 다층 커패시터를 사용하여 개별적으로 구성된 전자 장치 및 고주파 회로를 제공한다.
도 1은 본 발명에 따른 다층 커패시터의 실시예의 외형을 도시하는 사시도이다.
도 2A는 두 내부 전극 중 하나를 연장한 단면에서, 도 1의 다층 커패시터의 내부 구조를 도시하는 평면도이다.
도 2B는 두 내부 전극 중 다른 하나를 연장한 단면에서, 도 1의 다층 커패시터의 내부 구조를 도시하는 평면도이다.
도 3은, 도 1의 다층 커패시터의 커패시터 본체의 평면도이고, 상기 커패시터 본체의 길이 치수 및 폭 치수와, 내부 전극이 단자 전극에 접속된 부분의 폭과의 관계를 설명하는데 사용된다.
도 4는 도 1의 다층 커패시터를 유용하게 사용하는 예로서 위성 통신 휴대 전화의 수신측 증폭기 회로도이다.
도 5는 도 1의 다층 커패시터가 배선 기판 위에 실장되는 구조의 상면도이다.
도 6은 본 발명의 다른 실시예의 다층 커패시터가 배선 기판 위에 실장되는 구조의 상면도이다.
도 7은 본 발명의 다른 실시예에 따른 다층 커패시터의 내부 구조의 상면도이다.
이러한 목적을 위하여, 본 발명의 한 양태에 따르면, 위에서 설명한 다층 커패시터와 유사하며, 길이 치수, 폭 치수 및 높이 치수로 정의된 모양을 갖는 커패시터 본체; 서로 대향하고, 상기 길이 치수 및 상기 폭 치수에 의해 개별적으로 정의되는 제 1 및 제 2 주면; 서로 대향하고, 상기 길이 치수 및 상기 높이 치수에 의해 개별적으로 정의되는 제 1 및 제 2 측면; 및 서로 대향하고, 상기 폭 치수 및 상기 높이 치수에 의해 개별적으로 정의되는 제 1 및 제 2 단면;을 포함하는 다층 커패시터를 제공한다.
상기 커패시터 본체는, 상기 주면으로 연장되는 복수의 유전체 층; 및 미리형성된 상기 유전체 층을 통해 서로 대향하여 커패시터 유니트를 형성하는 적어도 한 쌍의 제 1 및 제 2내부 전극;을 포함한다.
상기 제 1내부 전극은 상기 제 1단면과 제 2단면을 접속하도록 연장되고, 상기 제 2내부 전극은 상기 제 1측면과 제 2측면을 접속하도록 연장된다.
또한, 상기 제 1내부 전극의 개별 단에 전기적으로 접속되는 제 1 및 제 2단면 단자 전극은 상기 제 1 및 제 2단면에 각각 형성되고, 상기 제 2내부 전극의 개별 단에 전기적으로 접속되는 제 1 및 제 2측면 단자 전극은 상기 제 1 및 제 2측면에 각각 형성된다.
위와 같이 구성된 다층 커패시터에서, 위에서 설명한 기술적 문제를 해결하기 위하여, 상기 커패시터 본체의 폭 치수와 길이 치수의 비가 변화되었고, ESL은 변형예에서 얻어졌다. 그 결과, 상기 ESL는, 상기 길이 치수와 상기 폭 치수를 동일하게 형성함으로써 최소화될 수 있다는 것을 알았다. 본 발명은 위의 사실에 기초하여 제공되었다.
위에서 설명한 바와 같이, 상기 ESL는, 길이 치수와 폭 치수가 동일한 경우, 최소화 될 수 있다는 것을 알았다. 그럼에도 불구하고, 다층 커패시터의 제조에서, 서로 동일한 길이 치수 및 폭 치수를 갖는 커패시터 본체를, 치수 분산이 발생하지 않고, 안정하게 얻는 것은 상당히 어렵다.
따라서, 본 발명에 따르면, 상기 길이 치수와 상기 폭 치수의 비의 적당한 범위가 제공됨으로써, 상기 ESL이, 상기 길이 치수와 상기 폭 치수가 동일한 경우에 뿐만이 아니라, 안정하게 최소화 될 수 있다. 본 발명에 따르면, 상기 커패시터본체의 폭 치수는 상기 길이 치수의 0.9 내지 1.1배의 범위 내에서 설정된다.
위에 따르면, 상기 다층 커패시터에 흐르는 전류에 기인한 자속은 효과적으로 상쇄될 수 있으므로, 상기 ESL을 줄일 수 있다. 이 때문에, 상기 다층 커패시터에서의 공진 주파수를 줄일 수 있다. 따라서, 상기 다층 커패시터에서 기능하는 주파수 범위는 증가될 수 있으므로, 상기 다층 커패시터는, 고주파 전자 회로에 사용하기에 충분히 적합하게 될 수 있다.
또한, 위에 따르면, 상기 길이 치수와 상기 폭 치수의 바람직한 비로서, 하나의 특정 값뿐만 아니라, 값의 범위, 즉, 0.9 내지 1.1이 제공된다. 따라서, 상기 다층 커패시터의 커패시터 본체의 제조에서, 치수 분산의 문제를 해결할 수 있다.
또한, 위에서, 상기 제 1 및 제 2내부 전극의 개별 폭은 균일하고 동일한 것이 바람직하다. 이러한 경우, 상기 길이 치수 및 상기 폭 치수는 동일하거나 또는 실질적으로 동일하게 형성된다. 또한, 상기 단자 전극은 두 단면 및 두 측면 위에 개별적으로 형성되고, 개별 단자 전극의 각각은 항상 내부 전극의 단 중 하나에 접속된다. 따라서, 상기 길이 방향 및 상기 폭 방향에 대한 방향 특성은 실질적으로 무시할 수 있다. 이 때문에, 상기 다층 커패시터는 용이하게 조절되고, 또한, 단자 전극을 형성하는 제조 단계를 효율적으로 진행할 수 있다.
또한, 상기 제 1 및 제 2내부 전극의 개별 폭이 균일하고 동일한 경우, 상기 내부 전극이 서로 겹쳐지지 않는 네 부분의 치수는 실질적으로 동일하게 형성할 수 있다. 따라서, 상기 내부 전극이 서로 겹쳐지지 않는 부분에 흐르는 전류에 기인한 자속은 상쇄될 수 있으므로, 상기 ESL의 감소를 향상시킬 수 있다.
또한, 위에서 설명한 바와 같이, 상기 내부 전극의 개별 폭이 균일한 경우, 즉, 상기 내부 전극이 주변 모서리부에서 각을 형성하지 않는 경우, 전계 집중이 용이하게 발생하기 않는다. 따라서, 상기 다층 커패시터의 유전 강도는 향상될 수 있다.
또한, 상기 커패시터 본체의 길이 치수 및 폭 치수가 1.5 내지 4.0mm의 범위 내에서 설정되는 것이 바람직하다. 이러한 경우, 상기 제 1 및 제 2 내부 전극의 폭이 0.9 내지 2.5mm의 범위 내에서 설정되는 것이 더욱 바람직하다. 이러한 경우, 설명한 상기 ESL에 대한 감소 효과는 확보될 수 있다.
또한, 위에서, a가 길이 치수 및 폭 치수를 나타내고, b가 상기 제 1내부 전극 및 상기 제 2내부 전극의 폭을 나타내는 경우, 위에 정의된 a 및 b는 0.45 ≤ b/a ≤ 0.90의 관계를 갖도록 설정되는 것이 바람직하다.
이러한 경우, a 및 b는 0.50 ≤ b/a ≤ 0.85의 관계를 갖도록 설정되는 것이 더욱 바람직하다.
위에 따르면, 상기 ESL은 안정하게 감소될 수 있다. 또한, 표유 커패시턴스에 기인한 제 2공진이 기본 제 1공진에 이르는 경우가 발생될 수 있는 주파수 특성에서의 감소는 안전하게 방지될 수 있다.
또한, 위에서, 상기 유전체 층을 구성하는 유전체 재료의 비유전율은 50보다 작은 것이 바람직하다. 이에 따르면, 제 2공진 주파수가 제 1공진 주파수에 이르는 현상은 용이하게 발생할 수 없다. 따라서, 상기 다층 커패시터는 고주파 사용에 대해 적합하게 될 수 있다.
또한, 위에서, 증가된 커패시턴스를 얻기 위하여, 설명된 다층 커패시터는 제 1 및 제 2내부 전극의 복수의 쌍을 포함하는 것이 바람직하다. 이 때문에, 상기 다층 커패시터는 더욱 큰 정전 커패시턴스를 생성할 수 있다.
또한, 위에서, 상기 제 1 및 제 2내부 전극은 상기 커패시터 본체의 제 1 및 제 2주면 중 하나에 근접하게 형성된다.
또한, 제 1공진 주파수는 적어도 1GHz이고, 제 2공진 주파수는 상기 제 1공진 주파수의 적어도 1.5배가 되는 것이 바람직하다. 이러한 경우, 상기 제 2공진은 상기 제 1공진에 영향을 줌으로써, 주파수 특성에서의 감소를 방지할 수 있다. 따라서, 상기 다층 커패시터는 고주파 사용에 적합하게 될 수 있다.
또한, 본 발명의 다른 양태에 따르면, 위에서 설명한 다층 커패시터, 및 상기 제 1주면과 제 2주면을 대향하게 하고, 상기 다층 커패시터가 실장될 수 있도록 위치된 배선 기판을 포함하는 전자 장치를 제공한다. 이러한 경우, 상기 배선 기판은, 상기 커패시터 본체의 제 1 및 제 2주면 중에서, 상기 커패시터에서, 상기 제 1 및 제 2내부 전극이 근접하게 형성되는 하나가 상기 배선 기판에 대향하도록 위치되는 것이 바람직하다.
위의 구성에 따르면, 단자 전극을 통하여 흐르는 전류의 패스(path) 길이는 감소될 수 있음으로, 상기 ESL을 감소할 수 있다.
또한, 본 발명의 다른 양태에 따르면, 위에서 설명한 다층 커패시터를 포함하는 고주파 회로를 제공한다.
따라서, 고주파 회로에서, 본 발명에 따른 다층 커패시터는 감결합(decoupl-ing) 커패시터, 임피던스-정합 커패시터, 직류 차단 커패시터, 및 저역-통과/고역-통과 필터 커패시터 중 하나로서 유용하게 사용될 수 있다.
도 1은 본 발명의 실시예에 다른 다층 커패시터 1의 외형을 도시하는 사시도이다. 도 2A는 다층 커패시터 1의 단면에서 내부 구조의 평면도이고, 도 2B는 다층 커패시터 1의 다른 단면에서 내부 구조의 평면도이다.
다층 커패시터 1은 커패시터 본체 2를 갖는다. 커패시터 본체 2의 외부 치수는 길이 치수 L, 폭 치수 W, 및 두께 T에 의해 결정된다. 커패시터 본체 2는 제 1주면 3 및 제 2주면 4, 제 1측면 5 및 제 2측면 6, 그리고 제 1단면 7 및 제 2단면 8을 갖는다. 제 1 및 제 2주면 3,4는 서로 대향하고, 길이 치수 L 및 폭 치수 W에 의해 설정된다. 제 1 및 제 2측면 5,6은 서로 대향하고, 길이 치수 L 및 두께 T에 의해 설정된다. 제 1 및 제 2단면 7,8은 서로 대향하고, 상기 길이 치수 및 상기 높이 치수에 의해 설정된다.
또한, 커패시터 본체 2는 복수의 유전체 층 9 및 제 1내부 전극 10을 갖는다. 유전체 층 9는 제 1 및 제 2주면 3,4의 방향으로 연장된다. 제 1 및 제 2내부 전극 10,11은 소정의 유전체 층 9를 통하여 서로 대항하도록 형성됨으로서, 커패시터 본체를 형성한다. 이 실시예에서, 단지, 하나의 단일 쌍의 제 1 및 제 2내부 전극 10, 11만이 형성된다. 아래 설명되는 다른 실시예에서 명백한 바와 같이, 복수의 쌍의 상기 내부 전극이 형성될 수 있다.
도 2A는 제 1내부 전극 10이 연장된 단면을 도시한다. 도 2B는 제 2내부 전극 11이 연장된 단면을 도시한다. 도 2A에 도시된 바와 같이, 제 1내부 전극 10은커패시터 본체 2의 제 1 및 제 2단면 7,8 사이의 영역을 접속하도록 연장된다. 또한, 도 2B에 도시된 바와 같이, 제 2내부 전극 11은 커패시터 본체 2의 제 1 및 제 2측면 5,6 사이의 영역을 접속하도록 연장된다.
본 실시예에서, 제 1 및 제 2내부 전극 10,11의 폭 치수는 동일하다. 제 1단면 단자 12 및 제 2단면 단자 13은, 커패시터 본체 2의 제 1단면 7 및 제 2단면 8 위에 각각 형성된다. 유사하게, 제 1측면 단자 14 및 제 2측면 단자 15는, 제 1측면 5 및 제 2측면 6에 각각 형성된다. 제 1 및 제 2단면 단자 12,13은 제 1내부 전극 10의 개별 단에 전기적으로 접속된다. 유사하게, 제 1 및 제 2측면 단자 14,15는 제 2내부 전극 11의 개별 단에 전기적으로 접속된다.
위에서 설명한 바와 같은 다층 커패시터 1에서, 커패시터 본체 2의 폭 치수 W는 길이 치수 L의 0.9 내지 1.1배의 범위에서 설정된다. 길이 치수 L과 폭 치수 W의 이러한 바람직한 비는 다음의 도표에서 설명되는 실험으로부터 얻어졌다.
표 1에 도시된 바와 같이, 길이 치수 L(L 치수)를 2.0mm로 고정하고, 폭 치수 W가 변화되고, 그에 의해, L-W 비가 변하는 표본 1 내지 7에 대한 다층 커패시터가 제조된다. 이에 따라, 등가 직렬 인덕턴스(ESL)가 얻어진다.
표본 No. L-W 비 L(mm) W(mm) ESL(pH)
1 1:0.6 2.0 1.2 117
2 1:0.8 2.0 1.6 113
3 1:0.9 2.0 1.8 106
4 1:1.0 2.0 2.0 106
5 1:1.1 2.0 2.2 107
6 1:1.2 2.0 2.4 140
7 1:1.4 2.0 2.8 179
상기 실험에서, 내부 전극의 폭은 1.0mm로 고정된다. 또한, 한 쌍의 제 1 및제 2내부 전극이 형성되어, 유전체 층 사이의 두께는 100㎛로 설정된다. 상기 유전체 층을 구성하는, 25의 비유전율을 갖는 유전체 재료가 사용된다.
표 1을 참조하면, 표본 1의 경우와 같이, 상기 ESL은 1대1의 L-W 비에서 최소화될 수 있다. 또한, 표본 3,4,5의 경우와 같이, L-W 비가 1:0.9 내지 1:1.1의 범위 내인 경우, 상기 ESL이 비교적 낮은 값으로 안정하게 된다. 이것은, 커패시터 본체 2의 폭 치수 W가 길이 치수 L의 0.9 내지 1.1배의 범위 내에서 바람직하게 설정되는 것을 나타낸다. 상기 범위 내에서 폭 치수 W를 설정함으로써, 상기 ESL이 이와 같이 줄어들 수 있는 이유는 아래에 설명하는 바와 같은 것으로 생각된다.
도 2A 및 2B를 참조하면, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지는 부분과 겹쳐지지 않은 부분이 있다. 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지는 부분에서, 전류는 다른 방향(실선 화살표 및 점선 화살표로 나타나는)으로 흐른다. 이 때문에, 이러한 전류에 의한 자속은 서로 상쇄되므로, 상기 ESL을 줄일 수 있다. 한편, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않는 부분에서, 전류는 단일 방향으로만 흐른다. 따라서, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지는 부분과 비교하여, 상기 ESL이 증가된다.
그러나, 커패시터 본체 2의 길이 치수 L과 폭 치수 W가 동일한 경우, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않은 네 부분의 치수는 동일하다. 따라서, 이러한 네 부분에 대하여, 상기 네 부분에 대하여 흐르는 전류의 패스 길이는 동일하게 형성될 수 있다. 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않은 영역에 대하여 흐르는 전류에 의해 유도되는 자속이 완전히 조사되는 경우, 상기 자속은 서로 상쇄되도록 작용한다. 이 때문에 상기 ESL의 상당한 증가를 방지할 수 있다.
커패시터 본체 2의 길이 치수 L과 폭 치수 W 사이의 상대적 차가 매우 큰 경우, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않은 네 영역의 치수는 서로 다르게 된다. 이것에 의해, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않은 네 영역에 대하여 흐르는 전류의 패스 길이의 불균형이 발생한다. 이것은 자속에서 충분히 상쇄되는 효과를 얻을 수 없고, 상기 ESL이 증가하는 이유로 생각된다.
위에서 설명한 바와 같이, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않은 네 영역의 치수를 형성함으로써, 상기 ESL의 증가를 방지하기 위하여, 도 2A 및 2B에 도시된 바와 같이, 개별 폭 치수는 바람직하게 균일하고 동일하다.
다음 실험이 다음에 수행된다. 도 2A 및 2B에 도시된 다층 커패시터 1과 같이, 커패시터 본체 2의 길이 치수 L 및 폭 치수 W는 동일하게 형성된다. 이러한 조건에서, 상기 L 및 W 치수는 1.0mm에서부터 5.0mm까지 범위에서 변화되고, 상기 제 1 및 제 2내부 전극의 개별 폭은 상기 변화된 L 및 W 치수에 따라 0.4mm에서부터 2.5mm까지 범위에서 변화됨으로써, 다양한 다층 커패시터가 얻어진다. 다음, 실험은 아래 표 2에 도시된 결과로 이러한 다층 커패시터에 대한 ESL을 얻도록 수행된다. 이 실험에서 다른 조건은 앞의 실험의 조건과 동일하다.
표 2를 참조하면, 표본 12 내지 15의 경우에서와 같이, 상기 ESL은, L 및 W 치수가 1.5부터 4.0mm까지의 범위일 경우, 줄어든다.
표본 No. L 및 W 치수(mm) 내부 전극 폭(mm) ESL(pH)
11 1.0 0.4 269
12 1.5 0.9 87
13 2.0 1.4 54
14 3.0 2.0 63
15 4.0 2.5 82
16 4.5 2.5 110
17 5.0 2.5 149
이에 대하여, 일반적으로, 상기 L 및 W 치수가 증가되는 경우, 내부 전극의 폭은 증가될 수 있음으로, 상기 내부 전극 및 단자 전극이 접속되는 부분에서의 전류 집중 레벨은 감소될 수 있다. 이러한 이유 때문에, 상기 L 및 W 치수를 증가함으로써, 상기 ESL이 감소될 수 있다.
그러나, 표본 16,17의 경우에서와 같이, 4.0mm 보다 크게 증가되는 L 및 W 치수에 의해, 상기 ESL은 매우 증가된다. 이것은, 상기 내부 전극들이 서로 겹쳐지지 않은 부분의 치수가 증가되는 것에 기인한 것으로 생각된다. 또한, 상기 L 및 W 치수의 과도한 증가는, 발생 가능한 표유 커패시터가 무시될 수 없다고 하는 다른 문제를 발생한다. 한편, 표본 11의 경우에서와 같이, 1.5mm 보다 작게 감소된 L 및 W 치수에 의해, 상기 내부 전극이 형성되는 영역의 각 측에서 0.3mm의 마진이 제공되는 경우, 상기 내부 전극의 폭은 0.4mm와 같이 작게 감소함으로써, 상기 ESL을 과도하게 높은 레벨로 증가시킨다. 이런 방법에 있어서, 표 2에 도시된 실험 결과에 따르면, 바람직한 L 및 W 치수는 1.5 내지 4.0mm의 범위 내이다. 또한, 상기 개별 폭 치수의 치수는 0.9 내지 2.5mm의 범위에서 바람직하게 설정된다.
도 3에서, 문자 a는 커패시터 본체 2의 길이 치수 L 및 폭 치수 W를 나타낸다. 문자 b는 제 1내부 전극 10이 제 1 및 제 2 단면 단자 12,13에 접속되는 부분(도 2A 및 2B 참조)의 폭을 나타낸다. 또한, b는 제 1내부 전극 10의 폭 및 제 2내부 전극 11의 폭을 나타낸다(도 2A 및 2B 참조). 이러한 경우, a와 b의 비, 즉, b/a에 대한 바람직한 범위가 존재한다. 구체적으로, b/a는 바람직하게는 0.45 ≤ b/a ≤ 0.90의 범위 내이고, 더욱 바람직하게는, 0.50 ≤ b/a ≤ 0.85의 범위 내이다. 이런 b/a 비의 바람직한 범위는 아래 설명된 데이터로부터 얻어진다.
표 3은, 폭 a가 1.0mm, 2.0mm, 3.0mm 및 4.0mm로 설정된 각각의 경우에, 상기 b/a 비를 0.3 내지 0.9의 범위 내에서 변경함으로써 얻어지는 각종의 다층 커패시터의 ESL을 도시한다.
b/a=0.9 b/a=0.85 b/a=0.8 b/a=0.6 b/a=0.5 b/a=0.45 b/a=0.35 b/a=0.3
a=1.0mm 48pH 54pH 62pH 110pH 160pH 200pH 300pH 380pH
a=2.0mm 20pH 24pH 31pH 80pH 120pH 150pH 250pH 310pH
a=3.0mm 16pH 21pH 27pH 70pH 110pH 130pH 220pH 280pH
a=4.0mm 17pH 23pH 29pH 70pH 110pH 130pH 220pH 280pH
표 4는 제 1공진 주파수, 제 2공진 주파수, 및 ESL이 표 1에 도시된 각 다층 커패시터의 상기 제 1공진 주파수에 대한 상기 제 2공진 주파수의 비를 도시한다.
b/a=0.95 b/a=0.9 b/a=0.85 b/a=0.8 b/a=0.6 b/a=0.5 b/a=0.45 b/a=0.35 b/a=0.3
a=1.0mm 제1(*1)제2(*2)제2/제1 12GHz23GHz1.91 12GHz24GHz2.00 12GHz26GHz2.17 12GHz28GHz2.33 12GHz37GHz3.08 12GHz40GHz3.33 12GHz41GHz3.41 13GHz44GHz3.38 13GHz45GHz3.46
a=2.0mm 제1(*1)제2(*2)제2/제1 9.6GHz10GHz1.04 9.4GHz12GHz1.28 9.2GHz14GHz1.52 8.5GHz15GHz1.76 7.1GHz21GHz2.96 6.9GHz25GHz3.62 6.8GHz27GHz3.97 6.8GHz32GHz4.71 7.2GHz34GHz4.72
a=3.0mm 제1(*1)제2(*2)제2/제1 7.4GHz7.6GHz1.03 7.0GHz8.6GHz1.23 6.5GHz9.8GHz1.51 6.0GHz10GHz1.67 5.1GHz15GHz2.94 4.9GHz18GHz3.67 4.9GHz19GHz3.88 4.9GHz24GHz4.90 5.1GHz27GHz5.29
a=4.0mm 제1(*1)제2(*2)제2/제1 5.5GHz5.9GHz1.07 5.1GHz6.5GHz1.27 4.6GHz7.4GHz1.61 4.4GHz8.1GHz1.84 3.8GHz11GHz2.89 3.6GHz13GHz3.61 3.6GHz15GHz4.17 3.7GHz19GHz5.14 3.8GHz21GHz5.53
주 :
*1 : "제1"은 제 1공진 주파수를 나타낸다.
*2 : "제2"는 제 2공진 주파수를 나타낸다.
표 3은, b/a 비가 더 작게 감소할수록, 상기 ESL은 더 크게 증가하고; 특히, 상기 b/a 비가 0.45보다 작게 감소하는 경우, 상기 ESL은 샤프하게 증가하는 경향을 나타낸다.
위의 설명과 같이, 상기 b/a 비의 감소에 대응하여, 제 1 및 제 2내부 전극 10,11이 서로 겹쳐지지 않은 영역은 제 1 및 제 2 내부 전극 10,11의 각각에서 증가된다. 따라서, 제 1 및 제 2단면 단자 12,13 및 제 1 및 제 2측면 단자 14,15가 연장되는 개별 부분에서의 전류의 집중 레벨 증가된다. 위의 설명과 같이, 전류 집중 레벨의 증가는, 상기 ESL이 상기 b/a 비의 감소에 대응하여 증가하기 때문이라 생각된다. 이러한 요소들로부터, 바람직한 b/a 비는 적어도 0.45로 설정되고, 보다 바람직한 b/a 비는 적어도 0.50으로 설정되어 상기 ESL을 더욱 안정하게 감소시킨다.
표 4는 제 1공진 주파수 및 제 2공진 주파수가, 상기 b/a 비의 감소에 대응하여 서로 더욱 근접하게 되는 현상을 나타낸다. 상기 제 1공진은 기본 용량 및 ESL에 의한 것이다. 상기 제 2 공진은 두 표유 용량에 의한 것이다. 상기 용량 중 하나는 제 1내부 전극 10과, 상기 제 1내부 전극 10에 접속되지 않은 제 1 및 제 2측면 단자 14,15 사이에서 생성된다. 상기 용량 중 다른 하나는 제 2내부 전극 11과, 제 2내부 전극 11에 접속되지 않은 제 1 및 제 2 단면 단자 12,13 사이에서 생성된다.
특히, 상기 b/a 비가 0.9를 초과하는 경우, 예를 들면, 상기 b/a 비가 0.95인 경우, a는 개별적으로 2.0mm, 3.0mm 및 4.0mm이고, 제 1공진 및 제 2공진은 실질적으로 서로 겹쳐진다. 이것은, a가 상기 표유 용량에 기인하여 비교적 크게 되는 경우, b가 증가한다는 사실에 기인한 것으로, 상기 제 1공진 주파수는 저주파대로 이동한다.
따라서, 상기 제 2공진의 점이 상기 제 1공진의 점에 이르는 경우, 다층 커패시터 1의 주파수 특성은 감소되어, 상기 제 2공진 주파수는 저주파대로 이동한다. 따라서, 커패시터로서 사용 가능한 주파수 범위는 낮아져서 고주파 사용에 적합하지 않게 된다.
위로부터, 상기 제 1공진 주파수의 적어도 1.5배인 상기 제 2공진 주파수는, 사용-주파수 범위가 1GHz이상인 고주파 회로, 구체적으로, 사용-주파수 범위가 5GHz이상인 고주파 회로에 대해 바람직한 것을 알 수 있다. 이러한 요건을 만족하기 위하여, 바람직한 b/a 비는 최대한 0.9로 설정되고, 보다 안전하게 상기 요건을 만족하기 위해서는, 상기 비가 최대한 0.85로 설정되는 것이 바람직하다.
위로부터, 안정하게 낮고, 고주파에 사용하기 적합한 ESL을 얻기 위하여, 위에서 설명한 바와 같이, 바람직한 b/a는 0.45 ≤ b/a ≤ 0.90의 범위내 이고, 더욱 바람직하게는, 0.50 ≤ b/a ≤ 0.85의 범위 내이다. 이와 같이 형성된 다층 커패시터 1은 적어도 1GHz 고주파 사용에 유용하게 되고, 특히, 적어도 5GHz 고주파 사용에 바람직하게 된다.
가장 전형적인 종래의 두-단자 커패시터가 위에서 설명한 바와 같은 주파수대역에서 사용되는 경우, 상기 종래의 커패시터는, 높은 ESL 및 저주파대에 위치된 공진점을 갖기 때문에, 커패시터로서 작용할 수 없다. 그러나, 상기 주파수 대역에서 기능할 수 있는 종래의 커패시터들 중에서, 매우 작은 용량을 갖는 커패시터만이 상기와 같이 기능할 수 있다. 이러한 상황에서, 큰 용량 및 낮은 ESL을 갖는 커패시터가 요구된다. 본 실시예의 다층 커패시터 1은 상기 조건을 만족한다.
고주파 회로에서, 다층 커패시터 1은 감결합 커패시터, 임피던스-정합 커패시터, DC 차단 커패시터, 또는 저역-통과/고역-통과 필터 커패시터로서 유용하게 사용된다.
또한, 사용-주파수 범위가 적어도 1GHz인 고주파 회로는, 휴대 전화 또는 휴대 전화의 기지국에 의해 사용된다. 사용-주파수 범위가 적어도 5GHz인 고주파 회로는, 예를 들면, 무선 LAN(5 내지 30GHz), 위성 통신(10 내지 20GHz), 및 ETC (5GHz부터)에서 사용된다. 실용예로서, 도 4는 위성 통신 휴대용 전화의 수신단 증폭기 회로도를 도시한다.
도 4에서, DC-차단 커패시터 18,19는, 입력 단자 16으로부터 출력 단자 17까지 통과하는 신호에서 DC 성분을 차단하기 위하여 접속된다. 이러한 신호선에 대하여, 임피던스-정합 커패시터 20,21은, 임피던스를 정합하기 위하여 접속된다. 또한, DC 전압 Vcc는 상기 트랜지스터 22의 소스와 드레인 사이에 인가된다.
상기 설명된 고주파 회로에서, 본 실시예의 다층 커패시터 1은, DC-차단 커패시터 18,19 및 임피던스-정합 커패시터 20,21 중 어느 하나로서 유용하게 사용될 수 있다. DC-차단 커패시터 18,19에 대하여, 우수한 주파수 특성이 얻어진다. 따라서, 바람직하게는, 상기 커패시터는, 제 2공진 주파수가 제 1공진 주파수의 1.5배가되는 특성을 갖는다.
또한, 다층 커패시터 1에 대하여, 유전체 층 9를 구성하는 유전체 재료의 비유전율은 바람직하게는 50 보다 작다. 이러한 바람직한 조건은 아래에 설명한 실험에 따라 얻어진다.
다층 커패시터 1에 대하여, 도 3에 도시된 다층 커패시터 1의 a 및 b는 2.0mm 및 1.7mm로 각각 형성된다. 다층 커패시터 1은, 동일 용량을 생성하도록 설계된다. 다음, 도 5에 도시된 바와 같이, 비유전율 ε가 10 내지 100의 범위 내에서 변화된다. 이러한 조건에서, 제 1공진 주파수, 제 2공진 주파수, 및 상기 제 1공진 주파수에 대한 상기 제 2공진 주파수의 비는 상기 비유전율 ε의 각각의 변화에 대하여 얻어진다.
ε=10 ε=25 ε=35 ε=50 ε=100
제 1(*1)제 2(*2)제 1/제 2 6.4GHz23GHz3.59 6.3GHz14GHz2.22 6.3GHz12GHz1.90 6.1GHz10GHz1.64 6.1GHz6.6GHz1.08
주;
*1 : "제 1"은 제 1공진 주파수를 나타낸다.
*2 : "제 2"는 제 2공진 주파수를 나타낸다.
알 수 있는 바와 같이, 표 5는, 제 1공진 주파수가, 비유전율 ε의 증가에 대응하여, 제 2공진 주파수에 근접하게 이르는 현상을 나타낸다. ε이 50을 초과하는 경우, 예를 들면, 100인 경우, 제 1공진 주파수에 대한 제 2공진 주파수의 비는1.08이다. 이 값은, 다층 커패시터 1이 앞서 설명한 고주파에 사용되는 경우에 요구되는 바람직한 조건의 하한인 1.5 보다 낮은 값이다. 이것은, 다층 커패시터 1을 고주파에서 안정하게 사용할 수 있도록 하는, 바람직한 비유전율 ε는 50이하임을 나타낸다.
도 5는 전자 장치의 부분을 도시한다. 상기 전자 장치는 다층 커패시터 1 및 배선 기판 23을 갖는다. 예를 들면, 배선 기판 23은 다층 커패시터 1의 커패시터 본체 2의 제 2주면 4에 대향하도록 위치된다.
예를 들면, 도 5에 도시된 바와 같이, 배선 기판 23에 실장된 다층 커패시터 1에 대하여, 바람직하게는, 도 6에 도시된 바와 같은 다층 커패시터 1a가 사용된다. 다층 커패시터 1a는, 예를 들면, 커패시터 본체 2의 제 2주면 4에 근접한 위치에 형성된 제 1 및 제 2내부 전극 10,11을 갖는다. 다층 커패시터 1a는, 바람직하게는, 제 1 및 제 2내부 전극 10,11이 근접하게 형성되는 위치에 형성된 제 2주면 4에 대항하도록, 배선 기판 23이 위치된 상태에서, 배선 기판 23에 실장된다.
도 6에 도시된 실장 구조에 따르면, 제 1 및 제 2내부 전극 10,11은 배선 기판 23에 근접하게 형성될 수 있다. 따라서, 단자 전극 12 내지 15를 통하여 흐르는 전류의 패스 길이는, 도 5에 도시된 다층 커패시터 1의 경우보다 짤게 줄어들 수 있다. 이에 의해 상기 ESL은 더욱 감소될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 다층 커패시터 1b를 도시하는 단면도이다.
다층 커패시터 1b는 세 쌍의 제 1 및 제 2내부 전극 10,11을 갖는다. 제 1및 제 2내부 전극 10,11은 서로 대향하도록 형성된다.
도 7에 도시된 바와 같이, 다층 커패시터 1b에서, 제 1내부 전극 10과 제 2내부 전극 11이 대향하는 복수의 부분이 형성되고, 복수의 커패시터 유니트가 형성된다. 복수의 커패시터 유니트는 도 7에 도시된 단자 전극 14,15 및 단자 전극 12, 13(도 7에 도시되지 않음, 도 2 참조)을 통하여 병렬 접속된다. 이러한 구조에 의해, 더욱 커진 정전 용량을 얻을 수 있다.
위와 같이, 본 발명은, 도면에 도시된 실시예를 참조하여 설명되었지만, 이에 제한되지 않는다. 한편, 본 발명은, 본 발명의 정신 및 범위 내에서 다양한 다른 수정 및 동등한 구성을 포함할 것이다.
본 발명에 따르면, 길이 치수와 폭 치수의 비의 적당한 범위가 제공됨으로써, ESL이, 상기 길이 치수와 상기 폭 치수가 동일한 경우에 뿐만이 아니라, 안정하게 최소화 될 수 있다.
또한, 본 발명에 따르면, 다층 커패시터에 흐르는 전류에 기인한 자속은 효과적으로 상쇄될 수 있으므로, 상기 ESL을 줄일 수 있다. 이 때문에, 상기 다층 커패시터에서의 공진 주파수를 줄일 수 있다. 따라서, 상기 다층 커패시터에서 기능하는 주파수 범위는 증가될 수 있으므로, 상기 다층 커패시터는, 고주파 전자 회로에 사용하기에 충분히 적합하게 될 수 있다.
또한, 본 발명에 따르면, 상기 길이 치수와 상기 폭 치수의 바람직한 비로서, 하나의 특정 값뿐만 아니라, 값의 범위, 즉, 0.9 내지 1.1이 제공된다. 따라서, 상기 다층 커패시터의 커패시터 본체의 제조에서, 치수 분산의 문제를 해결할 수 있다.
또한, 본 발명에 따르면, 제 1 및 제 2내부 전극의 개별 폭은 균일하고 동일한 것이 바람직하다. 이러한 경우, 상기 길이 치수 및 상기 폭 치수는 동일하거나 또는 실질적으로 동일하게 형성된다. 또한, 상기 단자 전극은 두 단면 및 두 측면 위에 개별적으로 형성되고, 개별 단자 전극의 각각은 항상 내부 전극의 단 중 하나에 접속된다. 따라서, 상기 길이 방향 및 상기 폭 방향에 대한 방향 특성은 실질적으로 무시할 수 있다. 이 때문에, 상기 다층 커패시터는 용이하게 조절되고, 또한, 단자 전극을 형성하는 제조 단계를 효율적으로 진행할 수 있다.
또한, 본 발명에 따르면, 상기 제 1 및 제 2내부 전극의 개별 폭이 균일하고 동일한 경우, 상기 내부 전극이 서로 겹쳐지지 않는 네 부분의 치수는 실질적으로 동일하게 형성할 수 있다. 따라서, 상기 내부 전극이 서로 겹쳐지지 않는 부분에 흐르는 전류에 기인한 자속은 상쇄될 수 있으므로, 상기 ESL의 감소를 향상시킬 수 있다.
또한, 위에서 설명한 바와 같이, 상기 내부 전극의 개별 폭이 균일한 경우, 즉, 상기 내부 전극이 주변 모서리부에서 각을 형성하지 않는 경우, 전계 집중이 용이하게 발생하기 않는다. 따라서, 상기 다층 커패시터의 유전 강도는 향상될 수 있다.
또한, 본 발명에 따르면, 상기 커패시터 본체의 길이 치수 및 폭 치수가 1.5 내지 4.0mm의 범위 내에서 설정되는 것이 바람직하다. 이러한 경우, 상기 제 1 및제 2 내부 전극의 폭이 0.9 내지 2.5mm의 범위 내에서 설정되는 것이 더욱 바람직하다. 이러한 경우, 설명한 상기 ESL에 대한 감소 효과는 확보될 수 있다.
또한, 본 발명에 따르면, 상기 ESL은 안정하게 감소될 수 있다. 또한, 표유 커패시턴스에 기인한 제 2공진이 기본 제 1공진에 이르는 경우가 발생될 수 있는 주파수 특성에서의 감소는 안전하게 방지될 수 있다.
또한, 본 발명에 따르면, 상기 유전체 층을 구성하는 유전체 재료의 비유전율은 50보다 작은 것이 바람직하다. 이에 따르면, 제 2공진 주파수가 제 1공진 주파수에 이르는 현상은 용이하게 발생할 수 없다. 따라서, 상기 다층 커패시터는 고주파 사용에 대해 적합하게 될 수 있다.
또한, 본 발명에 따르면, 증가된 커패시턴스를 얻기 위하여, 설명한 다층 커패시터는 복수의 쌍의 제 1 및 제 2내부 전극을 포함하는 것이 바람직하다. 이 때문에, 상기 다층 커패시터는 더욱 큰 정전 용량을 생성할 수 있다.
또한, 본 발명에 따르면, 제 1공진 주파수는 적어도 1GHz이고, 제 2공진 주파수는 상기 제 1공진 주파수의 적어도 1.5배가 되는 것이 바람직하다. 이러한 경우, 상기 제 2공진은 상기 제 1공진에 영향을 줌으로써, 주파수 특성에서의 감소를 방지할 수 있다. 따라서, 상기 다층 커패시터는 고주파 사용에 적합하게 될 수 있다.
또한, 본 발명의 다른 양태에 따르면, 위에서 설명한 다층 커패시터, 및 상기 제 1주면과 제 2주면을 대향하게 하고, 상기 다층 커패시터가 실장될 수 있도록 위치된 배선 기판을 포함하는 전자 장치를 제공한다. 이러한 경우, 상기 배선 기판은, 상기 커패시터 본체의 제 1 및 제 2주면 중에서, 상기 커패시터에서, 상기 제 1 및 제 2내부 전극이 근접하게 형성되는 하나가 상기 배선 기판에 대향하도록 위치되는 것이 바람직하다.
위의 구성에 따르면, 단자 전극을 통하여 흐르는 전류의 거리는 감소될 수 있음으로, 상기 ESL을 감소할 수 있다.
또한, 본 발명의 다른 양태에 따르면, 위에서 설명한 다층 커패시터를 포함하는 고주파 회로를 제공한다.
따라서, 고주파 회로에서, 본 발명에 따른 다층 커패시터는 감결합(decoupl-ing) 커패시터, 임피던스-정합 커패시터, 직류 차단 커패시터, 및 저역-통과/고역-통과 필터 커패시터 중 하나로서 유용하게 사용될 수 있다.

Claims (14)

  1. 길이 치수, 폭 치수 및 높이 치수로 정의된 모양을 갖는 커패시터 본체;
    서로 대향하고, 상기 길이 치수 및 상기 폭 치수에 의해 개별적으로 정의되는 제 1 및 제 2 주면;
    서로 대향하고, 상기 길이 치수 및 상기 높이 치수에 의해 개별적으로 정의되는 제 1 및 제 2 측면; 및
    서로 대향하고, 상기 폭 치수 및 상기 높이 치수에 의해 개별적으로 정의되는 제 1 및 제 2 단면;
    을 포함하고,
    상기 커패시터 본체는,
    상기 주면으로 연장되는 복수의 유전체 층; 및
    미리 형성된 상기 유전체 층을 통해 서로 대향하여 커패시터 유니트를 형성하는 적어도 한 쌍의 제 1 및 제 2내부 전극;을 포함하며,
    상기 제 1내부 전극은 상기 제 1단면과 제 2단면을 접속하도록 연장되고, 상기 제 2내부 전극은 상기 제 1측면과 제 2측면을 접속하도록 연장되며,
    상기 제 1내부 전극의 개별 단에 전기적으로 접속되는 제 1 및 제 2단면 단자 전극은 상기 제 1 및 제 2단면에 각각 형성되고,
    상기 제 2내부 전극의 개별 단에 전기적으로 접속되는 제 1 및 제 2측면 단자 전극은 상기 제 1 및 제 2측면에 각각 형성되며,
    상기 커패시터 본체의 상기 폭 치수는 상기 길이 치수의 0.9 내지 1.1배의 범위 내에서 설정되는 것을 특징으로 하는 다층 커패시터.
  2. 제 1항에 있어서, 상기 제 1 및 제 2내부 전극의 개별 폭은 균일하고 동일한 것을 특징으로 하는 다층 커패시터.
  3. 제 1항 및 제 2항 중 한 항에 있어서, 상기 커패시터 본체의 상기 길이 치수 및 상기 폭 치수는 1.5 내지 4.0mm의 범위 내에서 설정되는 것을 특징으로 하는 다층 커패시터.
  4. 제 3항에 있어서, 상기 제 1 및 제 2내부 전극의 폭은 0.9 내지 2.5mm의 범위 내에서 설정되는 것을 특징으로 하는 다층 커패시터.
  5. 제 1항 또는 제 2항에 있어서, a가 상기 길이 치수 및 상기 폭 치수를 나타내고, b가 상기 제 1내부 전극 및 상기 제 2내부 전극의 폭을 나타내는 경우, 위에서 정의된 a 및 b는
    0.45 ≤ b/a ≤ 0.90
    의 관계를 갖도록 설정되는 것을 특징으로 하는 다층 커패시터.
  6. 제 5항에 있어서, a 및 b는
    0.50 ≤ b/a ≤ 0.85
    의 관계를 갖도록 설정되는 것을 특징으로 하는 다층 커패시터.
  7. 제 1항 또는 제 2항에 있어서, 상기 유전체 층을 구성하는 유전체 재료의 비유전율은 50보다 작은 것을 특징으로 하는 다층 커패시터.
  8. 제 1항 또는 제 2항에 있어서, 상기 제 1 및 제 2내부 전극의 복수의 쌍을 포함하는 것을 특징으로 하는 다층 커패시터.
  9. 제 1항 또는 제 2항에 있어서, 상기 제 1 및 제 2내부 전극은 상기 커패시터 본체의 상기 제 1 및 제 2주면 중 하나에 근접하게 위치되는 것을 특징으로 하는 다층 커패시터.
  10. 제 1항 또는 제 2항에 있어서, 제 1공진 주파수는 적어도 1GHz 이고, 제 2공진 주파수는 적어도 상기 제 1공진 주파수의 1.5배인 것을 특징으로 하는 다층 커패시터.
  11. 제 1항 또는 제 2항의 상기 다층 커패시터; 및
    상기 제 1주면 및 제 2주면에 대향하고, 상기 다층 커패시터가 실장될 수 있도록 위치된 배선 기판;
    을 포함하는 전자 장치.
  12. 제 9항의 상기 다층 커패시터; 및
    상기 커패시터 본체의 상기 제 1 및 제 2주면 중에서, 상기 제 1 및 제 2내부 전극이 근접하게 형성되는 하나에 대향하고, 상기 다층 커패시터가 실장될 수 있도록 위치된 배선 기판;
    을 포함하는 전자 장치.
  13. 제 1항 또는 제 2항의 상기 다층 커패시터를 포함하는 것을 특징으로 하는 무선-주파 회로.
  14. 임피던스 정합 커패시터, 직류 차단 커패시터, 또는 저역-통과/고역-통과 필터용 커패시터 중 하나로서 제 10항의 상기 다층 커패시터를 사용하는 것을 특징으로 하는 무선-주파 회로.
KR1020000024925A 1999-05-10 2000-05-10 다층 커패시터 및 전자 장치 및 그것을 이용한 고주파 회로 KR100364011B1 (ko)

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