JPS63219150A - 能動インダクタ - Google Patents
能動インダクタInfo
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- JPS63219150A JPS63219150A JP5276687A JP5276687A JPS63219150A JP S63219150 A JPS63219150 A JP S63219150A JP 5276687 A JP5276687 A JP 5276687A JP 5276687 A JP5276687 A JP 5276687A JP S63219150 A JPS63219150 A JP S63219150A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は電界効果トランジスタ（以下、ＦＥＴという。
）を用いた能動インダクタに関する。
［従来の技術］
第３図（Ａ）は第１の従来例のスパイラルインダクタの
平面図であり、第３図（Ｂ）は第３図（Ａ、）のＡ−Ａ
’線の縦断面図である。第３図（Ａ）及び（Ｂ）におい
て、誘電体基板２上に渦巻状の金属導体パターンＩが形
成され、該金属導体パターン１の２端部１ａ、Ｉｂを端
子とするスパイラルインダクタが構成される。
平面図であり、第３図（Ｂ）は第３図（Ａ、）のＡ−Ａ
’線の縦断面図である。第３図（Ａ）及び（Ｂ）におい
て、誘電体基板２上に渦巻状の金属導体パターンＩが形
成され、該金属導体パターン１の２端部１ａ、Ｉｂを端
子とするスパイラルインダクタが構成される。
第４図及び第５図はそれぞれ第２の従来例のシンクルゲ
ートＦＥＴ１１及びデュアルゲ−１−ＦＥＴ２１を用い
た能動インダクタの回路図である。
ートＦＥＴ１１及びデュアルゲ−１−ＦＥＴ２１を用い
た能動インダクタの回路図である。
第４図において、抵抗１６がシングルゲートＦＥＴ１１
のドレイン１２、ゲート１４間に接続され、また、コン
デンサ１５がＦ’ＥＴＩＩのソース１３、ゲート１４間
に接続される。ここで、ＦＥＴＩＩのドレイン１２及び
ソースＩ３にそれぞれ接続される端子１７及び１８から
ＦＥＴＩＩ側をみたインピーダンスＺ。が誘導性を示す
ので、第４図のＦＥＴ回路を能動インダクタとして用い
ることができる。
のドレイン１２、ゲート１４間に接続され、また、コン
デンサ１５がＦ’ＥＴＩＩのソース１３、ゲート１４間
に接続される。ここで、ＦＥＴＩＩのドレイン１２及び
ソースＩ３にそれぞれ接続される端子１７及び１８から
ＦＥＴＩＩ側をみたインピーダンスＺ。が誘導性を示す
ので、第４図のＦＥＴ回路を能動インダクタとして用い
ることができる。
第５図において、抵抗１６がデュアルゲートＦＥＴ２＋
のドレイン２２、第１のケート２４間に接続され、また
、コンデンサ１５がＦＥＴ２＋のソース２＋、第１のゲ
ート２４間に接続され、さらに、コンデンサ２６がＦＥ
Ｔ２＋のソース２＋。
のドレイン２２、第１のケート２４間に接続され、また
、コンデンサ１５がＦＥＴ２＋のソース２＋、第１のゲ
ート２４間に接続され、さらに、コンデンサ２６がＦＥ
Ｔ２＋のソース２＋。
第２のゲート２５間に接続される。このコンデンサ２６
は第２のゲート２５を高周波的に接地し、ドレイン２２
及び第１のゲート２４間の容王性静電結合が抑圧される
ので、第５図の能動インダクタは第４図の能動インダク
タに比較して高周波特性が改善される。
は第２のゲート２５を高周波的に接地し、ドレイン２２
及び第１のゲート２４間の容王性静電結合が抑圧される
ので、第５図の能動インダクタは第４図の能動インダク
タに比較して高周波特性が改善される。
［発明が解決しようとする問題点］
しかしながら、第１の従来例のスパイラルインダクタは
、上述のように簡単な構成であるが、所要のインダクタ
ンスを得るためには、該スパイクルインダクタの形状が
大きくなるとともに、該スパイラルインダクタで発生ず
る磁界が周辺に漏れるため近辺の基板上に他の回路パタ
ーンを形成することができず、これによって実質的な占
有面積が広がる等の問題点があった。
、上述のように簡単な構成であるが、所要のインダクタ
ンスを得るためには、該スパイクルインダクタの形状が
大きくなるとともに、該スパイラルインダクタで発生ず
る磁界が周辺に漏れるため近辺の基板上に他の回路パタ
ーンを形成することができず、これによって実質的な占
有面積が広がる等の問題点があった。
これに対して、第２の従来例のＦＥＴを用いた能動イン
ダクタは、ＦＥＴ回路自身を第１の従来例に比較して小
型に構成でき、かつ磁界を使用しないことから他の回路
パターンを近接して配置でき、従って、該能動インダク
タは集積回路の小型化に適している。しかしながら、上
述の第５図の回路を用いて該静電結合容量を無視できる
としても、以下の理由ににす、従来の回路構成ではマイ
クロ波帯以上での良好な動作が実現できないという欠点
があった。
ダクタは、ＦＥＴ回路自身を第１の従来例に比較して小
型に構成でき、かつ磁界を使用しないことから他の回路
パターンを近接して配置でき、従って、該能動インダク
タは集積回路の小型化に適している。しかしながら、上
述の第５図の回路を用いて該静電結合容量を無視できる
としても、以下の理由ににす、従来の回路構成ではマイ
クロ波帯以上での良好な動作が実現できないという欠点
があった。
この能動インダクタ回路の解析を簡単化するため、シン
クルゲートＰ Ｅ’Ｉ’あるいはデコアルゲー１− Ｆ
ＥＴがゲート直下のゲート、ソース間の空乏層容量Ｃ
ｇｓと相互コンダクタンスｇｍのみて表現されるとすれ
ば、従来例の能動インダクタのインピーダンスＺ。は次
式で与えられる。
クルゲートＰ Ｅ’Ｉ’あるいはデコアルゲー１− Ｆ
ＥＴがゲート直下のゲート、ソース間の空乏層容量Ｃ
ｇｓと相互コンダクタンスｇｍのみて表現されるとすれ
ば、従来例の能動インダクタのインピーダンスＺ。は次
式で与えられる。
ここで、Ｃｎ＝Ｃ＋＋Ｃｇｓであり、Ｒ及びＣ１はそれ
ぞれ抵抗１６の抵抗値、コンデンサＩ５の静電容量であ
る。上記（１）式を等価回路で表イっずと、ｇｍ＞ω’
Ｃｎ’Ｒという条件のもとでは、第６図に示すように抵
抗値（＋／ｇｍ）の抵抗６Ｉとインダクタンス値（Ｃｎ
Ｒ／ｇｍ）のインダクタンス６２の直列回路に静電容量
Ｃｎのコンデンサ６３が、並列に接続された回路と概ね
一致する。この場合、並列容量Ｃｎの影響により周波数
が高くなるに従って、（１）式のインダクタンス成分は
急激に減少する。また、並列容ｉｆ Ｃｎの影響を小さ
くするためＣＩ＝０としても、次式に示ずように空乏層
容量Ｃｇｓの影響が依然どして残り、能動インダクタの
インダクタンス値の減少を防止することが困難であ っ
ノこ。
ぞれ抵抗１６の抵抗値、コンデンサＩ５の静電容量であ
る。上記（１）式を等価回路で表イっずと、ｇｍ＞ω’
Ｃｎ’Ｒという条件のもとでは、第６図に示すように抵
抗値（＋／ｇｍ）の抵抗６Ｉとインダクタンス値（Ｃｎ
Ｒ／ｇｍ）のインダクタンス６２の直列回路に静電容量
Ｃｎのコンデンサ６３が、並列に接続された回路と概ね
一致する。この場合、並列容量Ｃｎの影響により周波数
が高くなるに従って、（１）式のインダクタンス成分は
急激に減少する。また、並列容ｉｆ Ｃｎの影響を小さ
くするためＣＩ＝０としても、次式に示ずように空乏層
容量Ｃｇｓの影響が依然どして残り、能動インダクタの
インダクタンス値の減少を防止することが困難であ っ
ノこ。
ｇｍ 十、１ωしｇｓ
第７図のスミスチャート」二に、ゲート長０．５μｍの
Ｐ Ｅ Ｔを用いた場合の（２）式のインピーダンスＺ
。の周波数軌跡計算値を実線７１で示し、抵抗６１とイ
ンダクタンス６２の直列回路の周波数軌跡計算値を破線
７２で示す。ここで、周波数を０．５Ｃ，ｌ−１ｚから
１０ＧＩ■Ｚまで変化したとき、各軌跡７１．７２はそ
れぞれ７］ａから７１ｂまで、７２ａから７２ｂまで変
化する。
Ｐ Ｅ Ｔを用いた場合の（２）式のインピーダンスＺ
。の周波数軌跡計算値を実線７１で示し、抵抗６１とイ
ンダクタンス６２の直列回路の周波数軌跡計算値を破線
７２で示す。ここで、周波数を０．５Ｃ，ｌ−１ｚから
１０ＧＩ■Ｚまで変化したとき、各軌跡７１．７２はそ
れぞれ７］ａから７１ｂまで、７２ａから７２ｂまで変
化する。
第７図から明らかなように、各軌跡７１及び７２は一致
せず、従来の能動インダクタにおいてはＦＥＴのゲート
・ソース間の空乏層容ｉｃｇｓの影響を無視できない。
せず、従来の能動インダクタにおいてはＦＥＴのゲート
・ソース間の空乏層容ｉｃｇｓの影響を無視できない。
この原因は、端子１７に流入する電流の中に、抵抗１６
および容量Ｃｎを流れる電流が含まれているためである
。従って、該能動インダクタを、例えばマイクロ波帯以
上の高周波帯で動作させることがむずかしいという問題
点があった。
および容量Ｃｎを流れる電流が含まれているためである
。従って、該能動インダクタを、例えばマイクロ波帯以
上の高周波帯で動作させることがむずかしいという問題
点があった。
本発明の目的は以上の問題点を解決し、例えばマイクロ
波帯以上の高周波帯においてもインダクタンス値か減少
せず、しかも小型化が可能な能動インダクタを提供する
ことにある。
波帯以上の高周波帯においてもインダクタンス値か減少
せず、しかも小型化が可能な能動インダクタを提供する
ことにある。
［問題点を解決するための手段］
本発明は、第１の電界効果トランジスタと、ソース電極
が上記第１の電界効果トランジスタのドレイン電極に接
続されゲート電極が上記第１の電界効果トランジスタの
ソース電極に接続された第２の電界効果トランジスタと
、上記第１の電界効果トランジスタのゲート電極と上記
第２の電界効果トランジスタのドレイン電極との間に接
続される抵抗とを備え、上記第２の電界効果ｌ・ランジ
スタのドレイン電極とゲート電極を二端子としたことを
特徴とする。
が上記第１の電界効果トランジスタのドレイン電極に接
続されゲート電極が上記第１の電界効果トランジスタの
ソース電極に接続された第２の電界効果トランジスタと
、上記第１の電界効果トランジスタのゲート電極と上記
第２の電界効果トランジスタのドレイン電極との間に接
続される抵抗とを備え、上記第２の電界効果ｌ・ランジ
スタのドレイン電極とゲート電極を二端子としたことを
特徴とする。
また本発明は、第１の電界効果トランジスタと、ソース
電極が上記第１の電界効果ｌ・ランジスタのドレイン電
極に接続されゲート電極が上記第１の電界効果トランジ
スタのソース電極に接続された第２の電界効果トランジ
スタと、上記第１の電界効果トランジスタのゲート電極
と上記第２の電界効果トランジスタのドレイン電極との
間に接続される抵抗と、上記第１の電界効果トランジス
タの＝７＝ ゲート電極とソース電極の間に接続されるコンデンサと
を備え、上記第２の電界効果トランジスタのドレイン電
極とゲート電極を二端子としたことを特徴とする。
電極が上記第１の電界効果ｌ・ランジスタのドレイン電
極に接続されゲート電極が上記第１の電界効果トランジ
スタのソース電極に接続された第２の電界効果トランジ
スタと、上記第１の電界効果トランジスタのゲート電極
と上記第２の電界効果トランジスタのドレイン電極との
間に接続される抵抗と、上記第１の電界効果トランジス
タの＝７＝ ゲート電極とソース電極の間に接続されるコンデンサと
を備え、上記第２の電界効果トランジスタのドレイン電
極とゲート電極を二端子としたことを特徴とする。
［作用］
前者のように構成することにより、ソース接地の第１の
電界効果トランジスタとゲート接地の第２の電界効果ト
ランジスタが縦続接続され、抵抗が第１の電界効果トラ
ンジスタのゲート電極と第２の電界効果トランジスタの
ドレイン電極に接続され、上記抵抗及び第１の電界効果
トランジスタの空乏層容量を流れる電流ｉにほぼ等しい
電流が第２の電界効果トランジスタの空乏層容量から第
１の電界効果トランジスタのドレイン電極に供給される
。従って、第２の電界効果トランジスタのドレイン電流
は上記電流ｉだげ小さくなり、能動インダクタの一端子
に流入する電流に上記電流１が含まれなくなる。これに
よって、能動インダクタの二端子のインダクタンスの減
少を従来例に比較して抑圧することができる。
電界効果トランジスタとゲート接地の第２の電界効果ト
ランジスタが縦続接続され、抵抗が第１の電界効果トラ
ンジスタのゲート電極と第２の電界効果トランジスタの
ドレイン電極に接続され、上記抵抗及び第１の電界効果
トランジスタの空乏層容量を流れる電流ｉにほぼ等しい
電流が第２の電界効果トランジスタの空乏層容量から第
１の電界効果トランジスタのドレイン電極に供給される
。従って、第２の電界効果トランジスタのドレイン電流
は上記電流ｉだげ小さくなり、能動インダクタの一端子
に流入する電流に上記電流１が含まれなくなる。これに
よって、能動インダクタの二端子のインダクタンスの減
少を従来例に比較して抑圧することができる。
また、後者のように構成することにより、上記前者の構
成に加えて、第１の電界効果トランジスタのソース電極
、ゲート電極間にコンデンサを設けたので、上記コンデ
ンサによって能動インダクタのインダクタンスを増大さ
せることができる。
成に加えて、第１の電界効果トランジスタのソース電極
、ゲート電極間にコンデンサを設けたので、上記コンデ
ンサによって能動インダクタのインダクタンスを増大さ
せることができる。
従って、上記インダクタンスの減少の抑圧に加えて、上
記付加コンデンサの静電容量を変化することによって、
任意のインダクタンスを有する能動インダクタを実現す
ることができる。
記付加コンデンサの静電容量を変化することによって、
任意のインダクタンスを有する能動インダクタを実現す
ることができる。
［実施例］
第１図は本発明の第１の実施例である能動インダクタの
回路図である。この能動インダクタは、ソース接地のＦ
ＥＴ３１とゲート接地のＦＥＴ３５を縦続接続し、ＦＥ
Ｔ３１のゲートとＰＥＴ ３５のドレイン間に抵抗１６
を接続することによって、上述の並列容量Ｃｎを抑圧ず
ろことを特徴としている。第１図において、」二連の図
面と同一のものについては同一の符号を付している。
回路図である。この能動インダクタは、ソース接地のＦ
ＥＴ３１とゲート接地のＦＥＴ３５を縦続接続し、ＦＥ
Ｔ３１のゲートとＰＥＴ ３５のドレイン間に抵抗１６
を接続することによって、上述の並列容量Ｃｎを抑圧ず
ろことを特徴としている。第１図において、」二連の図
面と同一のものについては同一の符号を付している。
第１図において、ＦＥＴ３１のドレイン３２かＦＥＴ３
５のソース３７に接続され、ＦＥＴ３１のソース３３及
びＦＥＴ３５のゲート３８が接地端子Ｉ８に接続される
。また、抵抗値Ｒの抵抗１６がＦＥＴ３１のゲート３４
とＦＥＴ３５のドレイン３６間に接続され、該ｒ’ＥＴ
３５のドレイン３６が端子１７に接続される。さらに、
抵抗値Ｒｏの抵抗５０が端子１７．１８間に接続される
。
５のソース３７に接続され、ＦＥＴ３１のソース３３及
びＦＥＴ３５のゲート３８が接地端子Ｉ８に接続される
。また、抵抗値Ｒの抵抗１６がＦＥＴ３１のゲート３４
とＦＥＴ３５のドレイン３６間に接続され、該ｒ’ＥＴ
３５のドレイン３６が端子１７に接続される。さらに、
抵抗値Ｒｏの抵抗５０が端子１７．１８間に接続される
。
なお、ＦＥＴ３１及び３５はそれぞれゲート、ソース間
の寄生容量Ｃｇｓ＋、 Ｃｇｓｔを有し、ここで、この
寄生容ｆｌｃｇｓ＋及びＣｇｓ、、は一般にゲート電極
直下の空乏層容量に概ね等しい。以下、該寄生容’ｆｋ
Ｃｇｓ ｌ及びＣｇｓ、を空乏層容量という。
の寄生容量Ｃｇｓ＋、 Ｃｇｓｔを有し、ここで、この
寄生容ｆｌｃｇｓ＋及びＣｇｓ、、は一般にゲート電極
直下の空乏層容量に概ね等しい。以下、該寄生容’ｆｋ
Ｃｇｓ ｌ及びＣｇｓ、を空乏層容量という。
まず、抵抗５０がない場合の第１図の端子１７゜１８か
らＦＥＴ回路側を見たインピーダンスＺ。
らＦＥＴ回路側を見たインピーダンスＺ。
を求める。ここで、従来例と同様に解析を簡単にするた
め、ＦＥＴ３１及び３５がゲート直下の空乏履古ｉｃｇ
ｓ＋及びＣｇＳ、と相互コンダクタンスｇｍ＋及びｇｍ
ｚで表現されるとすれば、インピーダンスＺ。は次式で
与えられる。
め、ＦＥＴ３１及び３５がゲート直下の空乏履古ｉｃｇ
ｓ＋及びＣｇＳ、と相互コンダクタンスｇｍ＋及びｇｍ
ｚで表現されるとすれば、インピーダンスＺ。は次式で
与えられる。
Ｚｏ ＝ Ｚａ／Ｚｂ −−（３）
Ｚａ ＝ １＋ｊωＣｇｓ＋Ｒ−−−（４）Ｚｂ ＝
ｇｍ＋＋ｊω（Ｃｇｓ＋ ＣｇＳ、（ｇｍ＋／ｇｍ
、）＋（ω２ＣｇＳ＋ＣｇＳ２／ｇｍｐ’）（４ｓ２）
−・−・−（５：）ここで、ＦＥＴ３１とＦＥＴ３５は
電気的にほぼ同じ特性を有するものとし、ＣｇＳ＋”
ＣｇＳ、”’ＣｇＳ、 ｇｌｌ−ｇｍ、−ｇｍとすれば
、」二足（３）式のインピーダンスＺ。は次式となる。
Ｚａ ＝ １＋ｊωＣｇｓ＋Ｒ−−−（４）Ｚｂ ＝
ｇｍ＋＋ｊω（Ｃｇｓ＋ ＣｇＳ、（ｇｍ＋／ｇｍ
、）＋（ω２ＣｇＳ＋ＣｇＳ２／ｇｍｐ’）（４ｓ２）
−・−・−（５：）ここで、ＦＥＴ３１とＦＥＴ３５は
電気的にほぼ同じ特性を有するものとし、ＣｇＳ＋”
ＣｇＳ、”’ＣｇＳ、 ｇｌｌ−ｇｍ、−ｇｍとすれば
、」二足（３）式のインピーダンスＺ。は次式となる。
一般に、マイクロ波帯以」二で使用される短ゲート長の
ＦＥＴについては、（ωＣｇｓ／訃）２はｌより十分小
さいので、（２）式と比較して分かるように、ＦＥＴの
寄生容量の影響は大幅に抑圧される。
ＦＥＴについては、（ωＣｇｓ／訃）２はｌより十分小
さいので、（２）式と比較して分かるように、ＦＥＴの
寄生容量の影響は大幅に抑圧される。
この理由を定性的に説明すると、抵抗Ｒ及び空乏層容量
Ｃｇｓ、を流れる電流ｉにほぼ等しい電流が空乏層容量
Ｃｇｓ２からＦＥＴ３１のドレインに供給され、従って
、ＦＥＴ３５のドレイン電流は」二足電流ｉだけ小さく
なり、端子１７に流入する電流には上記電流ｉが含まれ
るないためである。
Ｃｇｓ、を流れる電流ｉにほぼ等しい電流が空乏層容量
Ｃｇｓ２からＦＥＴ３１のドレインに供給され、従って
、ＦＥＴ３５のドレイン電流は」二足電流ｉだけ小さく
なり、端子１７に流入する電流には上記電流ｉが含まれ
るないためである。
従って、例えばマイクロ波帯以上の周波数においても、
（ωＣｇｓ／ｇｍ）２＜ １であるので、」二足（６）
１１一 式の分母の虚数項を無視でき、第１図の回路が能動イン
ダクタとして動作する。
（ωＣｇｓ／ｇｍ）２＜ １であるので、」二足（６）
１１一 式の分母の虚数項を無視でき、第１図の回路が能動イン
ダクタとして動作する。
（６）式のインピーダンスＺ。の周波数軌跡計算値を第
８図のスミスチャート上で実線７３で示す。
８図のスミスチャート上で実線７３で示す。
また、」二連の第６図の等価回路にお（）る抵抗６１と
インダクタンス６２の直列回路の周波数軌跡計算値を第
８図のスミスチャート上で破線７２で示す。ここで、周
波数を０．５ＧＨｚからｌ０ＣＴ（ｚまで変化したとき
、各軌跡７２．７３はそれぞれ７２ａから７２ｂまで、
７３ａから７３ｂまで変化する。第７図と第８図とを比
較することによって、軌跡７３が軌跡７１に比較して、
抵抗６１とインダクタンス６２の直列回路の軌跡７２に
近づく。
インダクタンス６２の直列回路の周波数軌跡計算値を第
８図のスミスチャート上で破線７２で示す。ここで、周
波数を０．５ＧＨｚからｌ０ＣＴ（ｚまで変化したとき
、各軌跡７２．７３はそれぞれ７２ａから７２ｂまで、
７３ａから７３ｂまで変化する。第７図と第８図とを比
較することによって、軌跡７３が軌跡７１に比較して、
抵抗６１とインダクタンス６２の直列回路の軌跡７２に
近づく。
従って、抵抗５０がない場合の第１図の本発明の能動イ
ンダクタがマイクロ波帯においても良好に動作すること
がわかる。
ンダクタがマイクロ波帯においても良好に動作すること
がわかる。
次に、抵抗５０を付加した場合の第１図の端子１７．１
８からＦＥＴ回路側を見たインピーダンスＺ。のインダ
クタンス値について説明する。
８からＦＥＴ回路側を見たインピーダンスＺ。のインダ
クタンス値について説明する。
第９図は第１図において、抵抗５０をＦ Ｅ Ｔ ３５
のドレイン３６、ゲート３８間に接続した効果を説明す
る図であって、実線７７Ｉは抵抗５０が無い場合、一点
鎖線７５は抵抗５０を付加した場合の第１図の能動イン
ダクタのインダクタンスの周波数特性である。破線７６
は第４図の従来例の能動インダクタの周波数特性（Ｃ，
−〇）である。
のドレイン３６、ゲート３８間に接続した効果を説明す
る図であって、実線７７Ｉは抵抗５０が無い場合、一点
鎖線７５は抵抗５０を付加した場合の第１図の能動イン
ダクタのインダクタンスの周波数特性である。破線７６
は第４図の従来例の能動インダクタの周波数特性（Ｃ，
−〇）である。
第９図において、抵抗５０が無い場合のインダクタンス
値は周波数２ＧＨｚから」二昇して周波数約８ＧＨｚで
ピーク値を有し、それ以上の周波数では該インダクタン
ス値が低下する。一方、抵抗５０がある場合のインダク
タンス値は、周波数約６ＧＨｚまでほぼ一定であり、そ
れ以」二の周波数では該インダクタンス値が徐々に低下
する。さらに、第４図の従来例の能動インダクタのイン
ダクタンス値は周波数ＩＧＩ−Ｉｚから低下する。従っ
て、抵抗５０は抵抗５０が無い場合の特性７５における
インダクタンス値の増大を抑圧し、特性７４を従来例の
特性７６に近づけようとする働きがある。
値は周波数２ＧＨｚから」二昇して周波数約８ＧＨｚで
ピーク値を有し、それ以上の周波数では該インダクタン
ス値が低下する。一方、抵抗５０がある場合のインダク
タンス値は、周波数約６ＧＨｚまでほぼ一定であり、そ
れ以」二の周波数では該インダクタンス値が徐々に低下
する。さらに、第４図の従来例の能動インダクタのイン
ダクタンス値は周波数ＩＧＩ−Ｉｚから低下する。従っ
て、抵抗５０は抵抗５０が無い場合の特性７５における
インダクタンス値の増大を抑圧し、特性７４を従来例の
特性７６に近づけようとする働きがある。
それ故、抵抗５０の抵抗値を適当に設定することによっ
て、広い周波数範囲で一定のイングクタンスを実現する
ことができる。
て、広い周波数範囲で一定のイングクタンスを実現する
ことができる。
第２図は本発明の第２の実施例である能動インダクタの
回路図である。第２図において、上述の図面と同一のも
のについては同一の符号を付している。第２図の回路が
第１図の回路と異なるのは、Ｆ、ＥＴ３１のゲート３４
、ソース３３間に静電容量Ｃ１のコンデンサ１５が接続
されるとともに、ＦＥＴ３５のゲート３８、ソース３７
間に静電容量Ｃ２のコンデンサ５１が接続されているこ
とである。
回路図である。第２図において、上述の図面と同一のも
のについては同一の符号を付している。第２図の回路が
第１図の回路と異なるのは、Ｆ、ＥＴ３１のゲート３４
、ソース３３間に静電容量Ｃ１のコンデンサ１５が接続
されるとともに、ＦＥＴ３５のゲート３８、ソース３７
間に静電容量Ｃ２のコンデンサ５１が接続されているこ
とである。
この第２の実施例の回路の端子１７．１８から回路側を
見たインピーダンスＺ。は、（５）式において、容量Ｃ
ｇｓ、を容量（ｃ＋＋ｃｇｓ＋）で置き換えるとともに
、０ｇＳ２を容量（Ｃ、＋ Ｃｇｓｔ）で置き換えるこ
とによって次式で求めることができる。
見たインピーダンスＺ。は、（５）式において、容量Ｃ
ｇｓ、を容量（ｃ＋＋ｃｇｓ＋）で置き換えるとともに
、０ｇＳ２を容量（Ｃ、＋ Ｃｇｓｔ）で置き換えるこ
とによって次式で求めることができる。
Ｚｏ−ＺＣ／Ｚｄ ・・・・・・（７
）Ｚｃ ＝ １ ＋ｊω（Ｃ＋＋Ｃｇｓ＋）Ｒ・・・
・（８）Ｚｄ ＝ ｇｍ＋＋ｊω［（Ｃ＋＋ＣｇＳ＋）
−（Ｃ２＋Ｃｇｓ、）・（ｇｍ１／ｇｍ２）＋（Ｃ２（
ＣＩ＋ＣｇＳ１）１（Ｃ２＋ＣｇＳ２）／ｇｍｔ’）Ｃ
ｇＳｐ］ ・−・・−・（９）上記（９）式において
、次式を満足するようにＦＥＴ３１及び３５、コンデン
サ１５及び５１を選択すると、 Ｃ＋ 十〇ｇＳ＋ ”Ｆ （Ｃ２＋ ＣｇｓＪ（ｇｍ＋
／ ｇｍ、）−（］ ０ ）上記（９）式のＺｄは次式
のようになる。
）Ｚｃ ＝ １ ＋ｊω（Ｃ＋＋Ｃｇｓ＋）Ｒ・・・
・（８）Ｚｄ ＝ ｇｍ＋＋ｊω［（Ｃ＋＋ＣｇＳ＋）
−（Ｃ２＋Ｃｇｓ、）・（ｇｍ１／ｇｍ２）＋（Ｃ２（
ＣＩ＋ＣｇＳ１）１（Ｃ２＋ＣｇＳ２）／ｇｍｔ’）Ｃ
ｇＳｐ］ ・−・・−・（９）上記（９）式において
、次式を満足するようにＦＥＴ３１及び３５、コンデン
サ１５及び５１を選択すると、 Ｃ＋ 十〇ｇＳ＋ ”Ｆ （Ｃ２＋ ＣｇｓＪ（ｇｍ＋
／ ｇｍ、）−（］ ０ ）上記（９）式のＺｄは次式
のようになる。
Ｚｄζｇｍ＋ −−（Ｉ Ｉ
）これにより、上述の並列容量６３の影響を抑圧するこ
とができ、第２図の回路を能動インダクタとして高周波
帯で動作させることが可能となる。
）これにより、上述の並列容量６３の影響を抑圧するこ
とができ、第２図の回路を能動インダクタとして高周波
帯で動作させることが可能となる。
また、（８）式かられかるように、コンデンサ１５の静
電容量Ｃ１を大きくすることによって、能動インダクタ
のインダクタンス値を第１の実施例よりも大きくするこ
とができるとともに、コンデンサ１５及び５１の静電容
量Ｃ，，Ｃ２を」二足（１０）式を満足するように変化
させることによってＦＥＴ３１のゲート幅等の構造を変
化させずに、任意のインダクタンス値を有する能動イン
ダクタを実現することができるという利点がある。
電容量Ｃ１を大きくすることによって、能動インダクタ
のインダクタンス値を第１の実施例よりも大きくするこ
とができるとともに、コンデンサ１５及び５１の静電容
量Ｃ，，Ｃ２を」二足（１０）式を満足するように変化
させることによってＦＥＴ３１のゲート幅等の構造を変
化させずに、任意のインダクタンス値を有する能動イン
ダクタを実現することができるという利点がある。
以上の第２の実施例において、コンデンサ１５゜５１を
設けているが、これに限らず、少なくともコンデンサＩ
５を設けるようにしてもよい。コンデンサ１５のみを設
けたとき（Ｃ＊＝Ｏ）、（１０）式を満足するようにコ
ンデンサの静電容量及びＦＥＴの相互コンダクタンス、
ゲート長又は空乏層容量Ｃｇｓを設定する必要がある。
設けているが、これに限らず、少なくともコンデンサＩ
５を設けるようにしてもよい。コンデンサ１５のみを設
けたとき（Ｃ＊＝Ｏ）、（１０）式を満足するようにコ
ンデンサの静電容量及びＦＥＴの相互コンダクタンス、
ゲート長又は空乏層容量Ｃｇｓを設定する必要がある。
なお、第２の実施例において、２個のコンデンサ１５．
５１を設けた場合は、２個のコンデンサ１５，５］のう
ちコンデンサ１５のみを設けた場合に比較して、（９）
式を満足させるようにコンデンサの静電容量及びＦＥＴ
の・相互コンダクタンスを設定することが容易であると
いう利点がある。
５１を設けた場合は、２個のコンデンサ１５，５］のう
ちコンデンサ１５のみを設けた場合に比較して、（９）
式を満足させるようにコンデンサの静電容量及びＦＥＴ
の・相互コンダクタンスを設定することが容易であると
いう利点がある。
［発明の効果］
以上詳述したように本発明によれば、ソース接地の第１
の電界効果トランジスタとゲート接地の第２の電界効果
トランジスタが縦続接続され、さらに、抵抗が第１の電
界効果トランジスタのゲート電極と第２の電界効果トラ
ンジスタのドレイン電極に接続されるので、上記抵抗及
び第１の電界効果トランジスタの空乏層容量を流れる電
流１にほぼ等しい電流が第２の電界効果トランジスタの
空乏層容量から第１の電界効果トランジスタのドレイン
電極に供給される。従って、第２の電界効果トランジス
タのドレイン電流は上記電流ｉだけ小さくなり、これに
よって、能動インダクタの一端子に流入する電流に上記
電流ｉが含まれなくなり、能動インダクタの二端子のイ
ンダクタンスの減少を従来例に比較して抑圧することが
できる。
の電界効果トランジスタとゲート接地の第２の電界効果
トランジスタが縦続接続され、さらに、抵抗が第１の電
界効果トランジスタのゲート電極と第２の電界効果トラ
ンジスタのドレイン電極に接続されるので、上記抵抗及
び第１の電界効果トランジスタの空乏層容量を流れる電
流１にほぼ等しい電流が第２の電界効果トランジスタの
空乏層容量から第１の電界効果トランジスタのドレイン
電極に供給される。従って、第２の電界効果トランジス
タのドレイン電流は上記電流ｉだけ小さくなり、これに
よって、能動インダクタの一端子に流入する電流に上記
電流ｉが含まれなくなり、能動インダクタの二端子のイ
ンダクタンスの減少を従来例に比較して抑圧することが
できる。
しかも、電界効果トランジスタと抵抗のみを用いて構成
することができ、磁界の漏れもないので、従来例のスパ
イラルインダクタに比較して小型にすることができる。
することができ、磁界の漏れもないので、従来例のスパ
イラルインダクタに比較して小型にすることができる。
また、上記の構成に加えて、第１の電界効果トランジス
タのソース電極、ゲート電極間にコンデンサを設けたの
で、上記コンデンサによって能動インダクタのインダク
タンスを増大させることができる。従って、上記インダ
クタンスの減少の抑圧に加えて、上記付加コンデンサの
静電容量を変化することによって、任意のインダクタン
スを有する能動インダクタを実現することができるとい
う利点がある。
タのソース電極、ゲート電極間にコンデンサを設けたの
で、上記コンデンサによって能動インダクタのインダク
タンスを増大させることができる。従って、上記インダ
クタンスの減少の抑圧に加えて、上記付加コンデンサの
静電容量を変化することによって、任意のインダクタン
スを有する能動インダクタを実現することができるとい
う利点がある。
第１図は本発明の第１の実施例である能動インダクタの
回路図、 第２図は本発明の第２の実施例である能動インダクタの
回路図、 第３図（Ａ］を第１の従来例のスパイラルインダクタの
平面図、 第３図（Ｂ）は第３図（Ａ）のＡ−Ａ’線の縦断面図、 第４図及び第５図はそれぞれ第２の従来例のシングルＰ
ＥＴ及びデュアルＦＥＴを用いた能動インダクタの回路
図、 第６図は第４図及び第５図の回路の等価回路の回路図、 第７図は第４図の能動インダクタ及び第６図の等価回路
の抵抗とインダクタの直列回路の各周波数軌跡計算値を
示すスミスチャート、 第８図は第１図の能動インダクタ及び第６図の上記直列
回路の各周波数軌跡計算値を示すスミスチャート、 第９図は、第１図及び第２図の能動インダクタ並びに第
４図の能動インダクタの各インダクタンスの周波数特性
を示す図である。 ３１．３５ ・電界効果トランジスタ（ＦＥＴ）、３
２．３６・・ドレイン、 ３３．３７・・・ソース、 ３４．３８ ・ゲート、 １６．５０・・・抵抗、 １５．５１・・コンデンサ。 特許出願人 株式会社エイ・ティ・アール光電波通信研
究所
回路図、 第２図は本発明の第２の実施例である能動インダクタの
回路図、 第３図（Ａ］を第１の従来例のスパイラルインダクタの
平面図、 第３図（Ｂ）は第３図（Ａ）のＡ−Ａ’線の縦断面図、 第４図及び第５図はそれぞれ第２の従来例のシングルＰ
ＥＴ及びデュアルＦＥＴを用いた能動インダクタの回路
図、 第６図は第４図及び第５図の回路の等価回路の回路図、 第７図は第４図の能動インダクタ及び第６図の等価回路
の抵抗とインダクタの直列回路の各周波数軌跡計算値を
示すスミスチャート、 第８図は第１図の能動インダクタ及び第６図の上記直列
回路の各周波数軌跡計算値を示すスミスチャート、 第９図は、第１図及び第２図の能動インダクタ並びに第
４図の能動インダクタの各インダクタンスの周波数特性
を示す図である。 ３１．３５ ・電界効果トランジスタ（ＦＥＴ）、３
２．３６・・ドレイン、 ３３．３７・・・ソース、 ３４．３８ ・ゲート、 １６．５０・・・抵抗、 １５．５１・・コンデンサ。 特許出願人 株式会社エイ・ティ・アール光電波通信研
究所
Claims (5)
- （１）第１の電界効果トランジスタと、 ソース電極が上記第１の電界効果トランジスタのドレイ
ン電極に接続されゲート電極が上記第１の電界効果トラ
ンジスタのソース電極に接続された第２の電界効果トラ
ンジスタと、 上記第１の電界効果トランジスタのゲート電極と上記第
２の電界効果トランジスタのドレイン電極との間に接続
される抵抗とを備え、 上記第２の電界効果トランジスタのドレイン電極とゲー
ト電極を二端子としたことを特徴とする能動インダクタ
。 - （２）上記第２の電界効果トランジスタのドレイン電極
とゲート電極との間に別の抵抗を備えたことを特徴とす
る特許請求の範囲第１項記載の能動インダクタ。 - （３）第１の電界効果トランジスタと、 ソース電極が上記第１の電界効果トランジスタのドレイ
ン電極に接続されゲート電極が上記第１の電界効果トラ
ンジスタのソース電極に接続された第２の電界効果トラ
ンジスタと、 上記第１の電界効果トランジスタのゲート電極と上記第
２の電界効果トランジスタのドレイン電極との間に接続
される抵抗と、 上記第１の電界効果トランジスタのゲート電極とソース
電極の間に接続されるコンデンサとを備え、 上記第２の電界効果トランジスタのドレイン電極とゲー
ト電極を二端子としたことを特徴とする能動インダクタ
。 - （４）上記第２の電界効果トランジスタのソース電極と
ゲート電極の間に別のコンデンサを備えたことを特徴と
する特許請求の範囲第３項記載の能動インダクタ。 - （５）上記第２の電界効果トランジスタのドレイン電極
とゲート電極との間に別の抵抗を備えたことを特徴とす
る特許請求の範囲第３項記載の能動インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276687A JPS63219150A (ja) | 1987-03-07 | 1987-03-07 | 能動インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276687A JPS63219150A (ja) | 1987-03-07 | 1987-03-07 | 能動インダクタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63219150A true JPS63219150A (ja) | 1988-09-12 |
| JPH0524685B2 JPH0524685B2 (ja) | 1993-04-08 |
Family
ID=12923994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276687A Granted JPS63219150A (ja) | 1987-03-07 | 1987-03-07 | 能動インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219150A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205107A (ja) * | 1989-02-02 | 1990-08-15 | A T R Koudenpa Tsushin Kenkyusho:Kk | 能動インダクタ |
| JPH09260946A (ja) * | 1996-03-27 | 1997-10-03 | Ricoh Co Ltd | 発振回路 |
| JP2002185253A (ja) * | 2000-12-13 | 2002-06-28 | Seiko Epson Corp | 発振回路 |
| US6515560B1 (en) | 2000-02-21 | 2003-02-04 | Sharp Kabushiki Kaisha | Active inductor |
| JP2013070375A (ja) * | 2011-09-21 | 2013-04-18 | Fujitsu Ltd | アクティブインダクタ |
| JP2015002398A (ja) * | 2013-06-14 | 2015-01-05 | 富士通株式会社 | 可変インダクタ回路及び高周波回路 |
| JP2018110281A (ja) * | 2016-12-28 | 2018-07-12 | 東芝メモリ株式会社 | アクティブインダクタ及び増幅回路 |
| JP2019501536A (ja) * | 2015-11-05 | 2019-01-17 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | アクティブインダクタの動作範囲およびピーキングゲインを増加させる方法 |
-
1987
- 1987-03-07 JP JP5276687A patent/JPS63219150A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205107A (ja) * | 1989-02-02 | 1990-08-15 | A T R Koudenpa Tsushin Kenkyusho:Kk | 能動インダクタ |
| JPH09260946A (ja) * | 1996-03-27 | 1997-10-03 | Ricoh Co Ltd | 発振回路 |
| US6515560B1 (en) | 2000-02-21 | 2003-02-04 | Sharp Kabushiki Kaisha | Active inductor |
| JP2002185253A (ja) * | 2000-12-13 | 2002-06-28 | Seiko Epson Corp | 発振回路 |
| JP2013070375A (ja) * | 2011-09-21 | 2013-04-18 | Fujitsu Ltd | アクティブインダクタ |
| JP2015002398A (ja) * | 2013-06-14 | 2015-01-05 | 富士通株式会社 | 可変インダクタ回路及び高周波回路 |
| JP2019501536A (ja) * | 2015-11-05 | 2019-01-17 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | アクティブインダクタの動作範囲およびピーキングゲインを増加させる方法 |
| JP2018110281A (ja) * | 2016-12-28 | 2018-07-12 | 東芝メモリ株式会社 | アクティブインダクタ及び増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0524685B2 (ja) | 1993-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |