JP3216693B2

JP3216693B2 - 能動インダクタ

Info

Publication number: JP3216693B2
Application number: JP01457396A
Authority: JP
Inventors: 等林; 征士中津川; 正弘村口
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-02-01
Filing date: 1996-01-30
Publication date: 2001-10-09
Anticipated expiration: 2016-01-30
Also published as: JPH08274584A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、トランジスタを
用いた小型，広帯域かつ低損失な能動インダクタに関す
る。

【０００２】

【従来の技術】従来のＭＭＩＣ（マイクロ波モノリシッ
ク集積回路）では、チップサイズの小型化を目的とし
て、誘電体基板上に金属導体を渦巻状に形成したスパイ
ラルインダクタが用いられることが多い。このスパイラ
ルインダクタは簡単な構成ではあるが、所要インダクタ
ンスを得るためには、スパイラルインダクタの形状が大
きくなって実質的な占有面積が広がる等の問題があっ
た。これに対して、能動素子であるＦＥＴ（電界効果ト
ランジスタ）等を用いることで、スパイラルインダクタ
に比較して小型に構成でき、したがって、ＭＭＩＣの小
型化に適した能動インダクタが考えられている。

【０００３】

【発明が解決しようとする課題】ところで、ＦＥＴを用
いた従来の能動インダクタは、ＦＥＴ回路自体をスパイ
ラルインダクタと比較して小型に構成することができる
ためＭＭＩＣの小型化に適している。しかしながら、従
来の能動インダクタでは、ドレインコンダクタンスなど
に起因して発生する抵抗損失によって、マイクロ波帯，
特にＦＥＴの性能が劣化し始める遮断周波数ｆ_T の１／
２以上の周波数，での良好な動作が実現できないという
欠点があった。そこで以下この点について詳しく説明す
ることとする。

【０００４】〔第１の従来例〕図４６に、小型化・高周
波化を図った第１の従来例の構成を示す（特公平５−２
４６８５号公報）。この能動インダクタ７００は、ソー
ス接地のＦＥＴ３１とゲート接地のＦＥＴ３５とをカス
コード接続し、ＦＥＴ３１のゲート３４とＦＥＴ３５の
ドレイン３６間に抵抗値Ｒの抵抗１６を接続している。
また、端子１７，１８間には抵抗値Ｒ₀ の抵抗５０を接
続している。ここで、抵抗５０は、この抵抗が存在しな
い場合に問題となる「高周波特性におけるインダクタン
ス値の増大」を抑制し、広い周波数範囲で一定のインダ
クタンス値に近づける働きをするものである。なお、図
４６において、各Ｐは高周波を遮断するコイルを介して
電圧が印加されるポイント，各Ｃは直流電圧阻止用のコ
ンデンサであり、以下の図面においても同様である。

【０００５】ＦＥＴ３５のドレイン３６，ゲート３８に
それぞれ接続された端子１７，１８からＦＥＴ３５側を
見たときのインピーダンスＺ₀ は誘導性を示すので、図
４６のＦＥＴ回路を能動インダクタとして用いることが
できる。そこで、図４６の能動インダクタ７００におい
て抵抗５０が存在しないとした場合に、端子１７，１８
からＦＥＴ回路側を見たインピーダンスＺ₀ を求める。
回路の解析を簡単にするため、ＦＥＴ３１，ＦＥＴ３５
が電気的に同じ特性を有し、それぞれがゲート直下のゲ
ート・ソース間の空乏層容量Ｃgs1，Ｃgs2および相互コ
ンダクタンスｇｍ1，ｇｍ2のみで表現されるとすると、
インピーダンスＺ₀ は次式で与えられる。

【数１】

【０００６】ここで、ＦＥＴの遮断周波数ｆ_T＝ｇｍ1／
（２πＣgs1）＝ｇｍ2／（２πＣgs2）とする。同一の
ウェハ内では、このようなｆ_Tの等しい特性を有するＦ
ＥＴを容易に構成することが可能である。上記条件下に
おける等価回路の回路図を図４７に示す。同図に示すよ
うに、抵抗値（１／ｇｍ1）の抵抗６１とインダクタン
ス値（Ｃgs1 Ｒ／ｇｍ1）のインダクタンス６２の直列
回路に対して、静電容量（ｆ／ｆ_T）²Ｃgs1 のコンデン
サ６３が並列に接続された回路と概ね一致する。

【０００７】いま、マイクロ波帯用の短ゲート長のＦＥ
Ｔを概ねｆ_T／３以下の周波数帯で使用した場合、（ｆ
／ｆ_T）²＝１／９＜＜１となる。これにより、（１）式
における分母の虚数項を無視することができ、図４６の
回路は、抵抗６１とインダクタンス６２の直列回路と等
価な能動インダクタとして動作する。ゲート幅１００μ
ｍのＦＥＴ（相互コンダクタンスｇｍ＝２０ｍｓ、空乏
層容量Ｃgs＝０．１６ｐＦ、遮断周波数ｆ_T ＝ｇｍ／
（２πＣgs）＝２０ＧＨｚ）を用いた場合の（１）式の
インピーダンスＺ₀ （＝Ｒ＋ｊωＬ，以下同様）の周波
数特性を図４８に示す。ここで、使用する各ＦＥＴのゲ
ート幅はそれぞれ同じ大きさのものを使用するものとす
る。また、抵抗１６の抵抗値Ｒは５０Ωである。

【０００８】図４８からもわかるように、この能動イン
ダクタはインダクタンスと直列に抵抗成分を有するが、
マイクロ波帯では相互コンダクタンスｇｍがそれほど大
きくはないため、損失が大きくなって該能動インダクタ
をマイクロ波帯以上の高い周波数で良好に動作させるこ
とが難しい。

【０００９】〔第２の従来例〕図４９に、小型化・高周
波化を図った第２の従来例の構成を示す（特開平２−２
０５１０７号公報）。この能動インダクタ８００は、ソ
ース接地のＦＥＴ３１とゲート接地のＦＥＴ３５とをカ
スコード接続するとともに、ＦＥＴ３５のドレイン３６
からＦＥＴ３１のゲート３４に対して、ゲート接地のＦ
ＥＴ３９による一方向の帰還をかけたことを特徴として
いる。

【００１０】ＦＥＴ３５のドレイン３６，ゲート３８に
接続されている端子１７，１８からＦＥＴ３５側を見た
ときのインピーダンスＺ₀ は誘導性を示すので、図４９
のＦＥＴ回路を能動インタクタとして用いることができ
る。なお、周波数が比較的低いマイクロ波帯ではインピ
ーダンスＺ₀ が概ねインダクタンス成分のみで与えられ
無損失となるため、この能動インダクタ８００は、図４
６の能動インダクタ７００に比較して高周波特性が改善
されている。

【００１１】次に、能動インダクタ８００において抵抗
５０が存在しないとした場合に、端子１７，１８からＦ
ＥＴ回路側を見たインピーダンスＺ₀ を求める。回路の
解析を簡単にするため、ＦＥＴ３１，ＦＥＴ３５，ＦＥ
Ｔ３９が電気的に同じ特性を有し、それぞれがゲート直
下のゲート・ソース間の空乏層容量Ｃgs1，Ｃgs2，Ｃgs
f および相互コンダクタンスｇｍ1，ｇｍ2，ｇｍf のみ
で表現されるとすると、インピーダンスＺ₀は次式で与
えられる。

【数２】

【００１２】ここで、ＦＥＴの遮断周波数ｆ_T＝ｇｍ1／
（２πＣgs1）＝ｇｍ2／（２πＣgs2）＝ｇｍf／（２π
Ｃgsf）とする。上記条件下における等価回路の回路図
を図５０に示す。同図に示すように、抵抗値［１／
｛（ｆ／ｆ_T）²ｇｍf｝］の抵抗６１とインダクタンス
値｛Ｃgs1／（ｇｍ1 ｇｍf）｝のインダクタンス６２の
並列回路と概ね一致する。

【００１３】いま、マイクロ波帯用の短ゲート長のＦＥ
Ｔを概ねｆ_T／３以下の周波数帯で使用した場合、（ｆ
／ｆ_T）²＝１／９＜＜１となり、（２）式における分母
の実数項を無視できるので、インピーダンスＺ₀ がイン
ダクタンス成分のみで与えられ、無損失な能動インダク
タとして動作する。ゲート幅１００μｍのＦＥＴ（相互
コンダクタンスｇｍ＝２０ｍｓ、空乏層容量Ｃgs＝０．
１６ｐＦ、遮断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝２０
ＧＨｚ）を用いた場合の（２）式のインピーダンスＺ₀
の周波数特性を図５１（ａ）および同図（ｂ）に示す。
この図では、インピーダンスのうちのインダクタンス分
（Ｌ）の周波数特性（同図（ａ））と抵抗分（Ｒ）の周
波数特性（同図（ｂ））を示している。ここで、使用す
る各ＦＥＴのゲート幅はそれぞれ同じ大きさのものを使
用するものとする。また、この図においては、ドレイン
コンダクタンスＧｄ＝０，１，２ｍＳの３つの場合につ
いて示してある。

【００１４】この図からわかるように、ドレインコンダ
クタンスが増加するにつれて、数ＧＨｚ程度の比較的低
い周波数帯においても定常的な抵抗損失が発生する。さ
らに、１０ＧＨｚ（ｆ＝ｆ_T／２）付近では、もはや
（２）式の分母の実数項（ｆ／ｆ_T）²ｇｍf／｛１＋
（ｆ／ｆ_T）²｝の影響が無視できず、損失が増加して
いる。したがって、この能動インダクタをマイクロ波帯
以上の高い周波数において無損失で動作させることは難
しいと言える。

【００１５】〔第３の従来例〕第３の従来例として、図
５２にカスコード接続・ゲート接地カスコード接続帰還
型の能動インダクタの構成を示す（上記の特開平２−２
０５１０７号公報）。この能動インダクタ９００は、図
４９中のＦＥＴ３９を用いた帰還回路の代わりに、ゲー
ト接地したカスコード接続のＦＥＴ３９，ＦＥＴ４３に
よる帰還回路を接続したものである。

【００１６】次に、抵抗５０を接続しないとした場合に
おける端子１７，１８からみた回路のインピーダンスＺ
₀ を求める。回路解析を簡単にするためにＦＥＴ３１，
ＦＥＴ３５，ＦＥＴ３９，ＦＥＴ４３が電気的に同じ特
性を有し、ゲート直下のゲート・ソース間の空乏層容量
Ｃgs1，Ｃgs2，Ｃgsf，Ｃgsaと相互コンダクタｇｍ1，
ｇｍ2，ｇｍf，ｇｍaのみで表わすとすれば、インピー
ダンスＺ₀は、

【数３】で与えられる。ここで、ＦＥＴの遮断周波数ｆ_Tをｆ_T＝
ｇｍ1／（２πＣgs1）＝ｇｍ2／（２πＣgs2）＝ｇｍf
／（２πＣgsf）＝ｇｍa／（２πＣgsa）とする。

【００１７】図５３に示すように、この能動インダクタ
９００の等価回路は、抵抗値Ｒ₀ の抵抗５０と抵抗値
（−１／ｇｍf）の負性抵抗６１とインダクタンス値Ｃg
s1／（ｇｍ1 ｇｍf）のインダクタンス６２の並列回路
と概ね一致する。ここで、抵抗値Ｒ₀＝１／ｇｍfとする
と、負性抵抗分が打ち消されてインダクタンス成分のみ
となって無損失な能動インダクタとして動作する。

【００１８】ゲート幅１００μｍのＦＥＴ（相互コンダ
クタンスｇｍ＝２０ｍＳ、空乏層容量Ｃgs＝０．１６ｐ
Ｆ、ドレインコンダクタンスＧｄ＝０，１，２，４ｍ
Ｓ、遮断周波数ｆ_T＝ｇｍ／（２πＣgs）＝２０ＧＨ
ｚ）を用いた場合のインピーダンスＺ₀ に関するＬお
よびＲの周波数特性を図５４（ａ）および同図（ｂ）に
示す。ここで、使用する各ＦＥＴのゲート幅はそれぞれ
同じ大きさのものを使用するものとする。また、ここで
は抵抗値Ｒ₀ ＝２００Ωの場合を示してある。この能動
インダクタ９００は、インダクタンスに対して並列に負
性抵抗を発生させているため、抵抗値Ｒ₀ を調整するこ
とで低損失化が図れるものの、損失補償される周波数範
囲が狭いことが問題点として挙げられる。

【００１９】〔第４の従来例〕第４の従来例として、図
５５にゲート抵抗挿入型の能動インダクタの構成を示す
（P.Alinikula et al.,"Monolithic active resonators
for wireless applications." IEEE Microwave and Mi
llimeter-Wave Monolithic Circuits Symposium Dig. ,
pp.197-200,1994. 又は P.Alinikula et al.,"Integra
ting Active Resonators for Wireless applications,"
Microwave journal, pp.106-113,Jan,1995.）。この能
動インダクタ１０００は、ソース接地のＦＥＴ３１のド
レイン３２からゲート３４に対してゲート接地のＦＥＴ
３９を用いて帰還をかけるとともに、ＦＥＴ３９のゲー
ト４２と直流電圧阻止用のコンデンサＣとの間に抵抗値
Ｒ₀ の抵抗５０を挿入している。

【００２０】次に、能動インダクタ１０００の端子１
７，１８からみたインピーダンスＺ₀を求める。回路解
析を簡単にするために、ＦＥＴ３１，ＦＥＴ３９が電気
的に同じ特性を有し、ゲート直下のゲート・ソース間の
空乏層容量Ｃgs1，Ｃgsfと相互コンダクタンスｇｍ1，
ｇｍfのみで表わすとすれば、インピーダンスＺ₀は、

【数４】で与えられる。ここで、ＦＥＴの遮断周波数ｆ_Tは、ｆ_T
＝ｇｍ1／（２πＣgs1）＝ｇｍf／（２πＣgsf）とす
る。同一ウェハ内では、このような遮断周波数ｆ_Tが等
しい特性を有するＦＥＴを容易に構成することができ
る。

【００２１】図５６に示すように、この能動インダクタ
１０００の等価回路は、抵抗値−（ｆ／ｆ_T）²｛Ｒ₀−
１／ｇｍf｝の抵抗６１とインダクタンス値Ｃgs1／
（ｇｍ1ｇｍf）のインダクタンス６２の直列回路と概ね
一致する。ゲート幅１００μｍのＦＥＴ（相互コンダク
タンスｇｍ＝２０ｍＳ、空乏層容量Ｃgs＝０．１６ｐ
Ｆ、ドレインコンダクタンスＧｄ＝０，１，２ｍＳ、遮
断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝２０ＧＨｚ）を用
いた場合のインピーダンスＺ₀ に関するＬおよびＲの周
波数特性は図５７（ａ）および同図（ｂ）に示すものと
なる。ここで、使用する各ＦＥＴのゲート幅はそれぞれ
同じ大きさのものを使用するものとする。また、ここで
は抵抗値Ｒ₀ ＝１００Ωの場合を示してある。この能動
インダクタ１０００は、周波数に依存する負性抵抗を発
生させているため、抵抗値Ｒ₀ を調整することで低損失
化が図れるものの、損失補償される周波数範囲が狭いこ
とが問題点として挙げられる。

【００２２】〔第５の従来例〕第５の従来例として、図
５８に、ゲート抵抗挿入型の能動インダクタの構成を示
す（S.Lucyszyn et al., "Monolithic narrow-band fil
ter using ultrahigh-Q tunable active inductors", I
EEE Transactions on Microwave Theory and Technique
s, vol.42, pp.2617-2622, Dec. 1994）。この能動イン
ダクタ１１００は、第２の従来例と同様に、ソース接地
のＦＥＴ３１とゲート接地のＦＥＴ３５をカスコード接
続し、ＦＥＴ３５からＦＥＴ３１に対してゲート接地の
ＦＥＴ３９による一方向の帰還をかけている。これに加
えて、ＦＥＴ３９のゲート４２と直流電圧阻止用のコン
デンサＣとの間に抵抗値Ｒ₀ の抵抗５０を、ＦＥＴ３１
のゲート３４とＦＥＴ３９のドレイン４０との間にイン
ダクタンス調整用の帰還抵抗１６（抵抗値Ｒ）を挿入し
ている。

【００２３】次に、能動インダクタ１１００の端子１
７，１８からみた回路のインピーダンスＺ₀ を求める。
回路解析を簡単にするために、第１の従来例と同様に、
インダクタンス値調整用の帰還抵抗として機能する抵抗
１６の抵抗値Ｒ＝０Ωとし、ＦＥＴ３１，ＦＥＴ３５，
ＦＥＴ３９が電気的に同じ特性を有し、ゲート直下のゲ
ート・ソース間の空乏層容量Ｃgs1，Ｃgs2，Ｃgsfと、
相互コンダクタンスｇｍ1，ｇｍ2，ｇｍfのみで表わす
とすれば、インピーダンスＺ₀は、

【数５】で与えられる。ここで、ＦＥＴの遮断周波数ｆ_Tは、ｆ_T
＝ｇｍ1／（２πＣgs1）＝ｇｍ2／（２πＣgs2）＝ｇｍ
f／（２πＣgsf）とする。同一ウェハ内では、このよう
な遮断周波数ｆ_T が等しい特性を有するＦＥＴを容易に
構成することができる。

【００２４】図５９に示すように、能動インダクタ１１
００の等価回路は、抵抗値１／｛（ｆ／ｆ_T）²ｇｍf｝
の抵抗６１とインダクタンス値Ｃgs1／｛ｇｍ1 ｇｍf｝
のインダクタンス６２の並列回路と、抵抗値−（ｆ／ｆ
_T）²Ｒ₀ の負性抵抗６３とインダクタンスＣgsf Ｒ₀／
｛（ｆ／ｆ_T）²ｇｍf｝のインダクタンス６４の並列回
路とからなる直列回路と概ね一致する。

【００２５】ゲート幅１００μｍのＦＥＴ（相互コンダ
クタンスｇｍ＝２０ｍＳ、空乏層容量Ｃgs＝０．１６ｐ
Ｆ、ドレインコンダクタンスＧｄ＝０，１，２ｍＳ、遮
断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝２０ＧＨｚ）を用
いた場合のインピーダンスＺ₀ に関するＬおよびＲの周
波数特性を図６０（ａ）および同図（ｂ）に示す。ここ
で、使用する各ＦＥＴのゲート幅はそれぞれ同じ大きさ
のものを使用するものとする。また、ここでは抵抗値Ｒ
₀＝５０Ωの場合を示してある。このように、この能動
インダクタ１１００は周波数に依存する負性抵抗を発生
させているため、抵抗値Ｒ₀ を調整することで低損失化
が図れるものの、損失補償される周波数範囲が狭いこと
が問題点として挙げられる。

【００２６】以上のように、既存の能動インダクタにあ
っては、ＦＥＴのドレイン・ソース間のドレインコンダ
クタンスやゲートバイアス用抵抗，ＤＣバイアス回路な
どの影響によって抵抗損失が発生するために、マイクロ
波帯以上の高周波帯域において良好な動作が実現できな
いという欠点を有していた。この発明は、このような背
景の下になされたものであって、マイクロ波帯以上の高
周波帯においても、インダクタンス値が大きくドレイン
コンダクタンスなどによって発生する抵抗損失を補償し
て低損失となり、しかも小型化が可能な能動インダクタ
を提供することを目的としている。

【００２７】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、周波数によらず定常的に
発生する抵抗損失を、周波数に対して一定の負性抵抗を
発生させて相殺する第１の補償手段と、周波数が高くな
るにつれて増大する抵抗損失を、該抵抗損失の周波数特
性と相反する周波数特性を持つ負性抵抗を発生させて相
殺する第２の補償手段とを有し、能動素子のみから構成
されたことを特徴としている。また、請求項２記載の発
明は、請求項１記載の発明において、前記第１の補償手
段は、前記能動インダクタに内在するインダクタンス成
分に対して前記負性抵抗を直列に発生させることを特徴
としている。また、請求項３記載の発明は、周波数によ
らず定常的に発生する抵抗損失を、周波数に対して一定
の負性抵抗を発生させて相殺するとともに、自身の能動
インダクタに内在するインダクタンス成分に対して前記
負性抵抗を直列に発生させる第１の補償手段を有し、能
動素子のみから構成されたことを特徴としている。

【００２８】また、請求項４記載の発明は、第１のトラ
ンジスタと、第１電極が前記第１のトランジスタの第２
電極に接続され、第２電極が前記第１のトランジスタの
第３電極に接続された第２のトランジスタと、第１電極
が前記第２のトランジスタの第２電極に接続され、第２
電極が前記第２のトランジスタの第３電極に接続され、
第３電極が前記第１のトランジスタの第１電極に接続さ
れた第３のトランジスタとを有し、前記第２のトランジ
スタの第３電極と前記第３のトランジスタの第２電極と
の接続線から引き出した第１の端子と、前記第１のトラ
ンジスタの第２電極から引き出した第２の端子とを２端
子とし、前記第１〜第３のトランジスタの各トランジス
タがＦＥＴまたはＨＥＭＴである場合、前記各トランジ
スタの第１電極はゲート電極，第２電極はソース電極，
第３電極はドレイン電極であり、前記第１〜第３のトラ
ンジスタの各トランジスタがバイポーラトランジスタで
ある場合、前記各トランジスタの第１電極はベース電
極，第２電極はエミッタ電極，第３電極はコレクタ電極
であることを特徴としている。また、請求項５記載の発
明は、請求項４記載の発明において、前記第２のトラン
ジスタの第３電極と前記第３のトランジスタの第２電極
との接続線と、前記第１の端子との間に第１の抵抗素子
を挿入したことを特徴としている。

【００２９】また、請求項６記載の発明は、請求項４又
は５記載の発明において、前記第２のトランジスタの第
２電極と前記第３のトランジスタの第１電極との間に第
２の抵抗素子を挿入したことを特徴としている。また、
請求項７記載の発明は、請求項４〜６の何れかの項記載
の発明において、前記第１のトランジスタの第２電極と
前記第２のトランジスタの第１電極との間に第３の抵抗
素子を挿入したことを特徴としている。

【００３０】また、請求項８記載の発明は、請求項４〜
７の何れかの項記載の発明において、前記第１のトラン
ジスタの第１電極と前記第１のトランジスタの第２電極
との間に第４の抵抗素子を挿入したことを特徴としてい
る。また、請求項９記載の発明は、請求項４〜８の何れ
かの項記載の発明において、前記第１のトランジスタの
第１電極と前記第３のトランジスタの第３電極との間に
第５の抵抗素子を挿入したことを特徴としている。

【００３１】また、請求項１０記載の発明は、請求項４
〜９の何れかの項記載の発明において、前記第１のトラ
ンジスタの第１電極及び第２電極の間に第１のコンデン
サを接続し、前記第２のトランジスタの第１電極及び第
２電極の間に第２のコンデンサを接続し、前記第３のト
ランジスタの第１電極及び第２電極の間に第３のコンデ
ンサを接続したことを特徴としている。

【００３２】

【００３３】また、請求項１１記載の発明は、請求項４
〜１０の何れかの項記載の発明において、前記第１のト
ランジスタの第１電極と前記第３のトランジスタの第３
電極との間にｎ（ｎ≧１）個のトランジスタを挿入し、
前記ｎ個のトランジスタを前記第３のトランジスタへカ
スコードに接続し、前記ｎ個のトランジスタの各トラン
ジスタがＦＥＴまたはＨＥＭＴである場合、これら各ト
ランジスタの第１電極はゲート電極，第２電極はソース
電極，第３電極はドレイン電極であり、前記ｎ個のトラ
ンジスタの各トランジスタがバイポーラトランジスタで
ある場合、これら各トランジスタの第１電極はベース電
極，第２電極はエミッタ電極，第３電極はコレクタ電極
であることを特徴としている。また、請求項１２記載の
発明は、請求項１１記載の発明において、前記ｎ個のト
ランジスタの各々の第１電極及び第２電極の間にそれぞ
れコンデンサを接続したことを特徴としている。

【００３４】また、請求項１３記載の発明は、請求項４
〜１２の何れかの項記載の発明において、前記第２のト
ランジスタの第３電極と前記第３のトランジスタの第２
電極との間にｐ（ｐ≧１）個のトランジスタを挿入し、
前記ｐ個のトランジスタを前記第２のトランジスタへカ
スコードに接続し、前記ｐ個のトランジスタの各トラン
ジスタがＦＥＴまたはＨＥＭＴである場合、これら各ト
ランジスタの第１電極はゲート電極，第２電極はソース
電極，第３電極はドレイン電極であり、前記ｐ個のトラ
ンジスタの各トランジスタがバイポーラトランジスタで
ある場合、これら各トランジスタの第１電極はベース電
極，第２電極はエミッタ電極，第３電極はコレクタ電極
であることを特徴としている。また、請求項１４記載の
発明は、請求項１３記載の発明において、前記ｐ個のト
ランジスタの各々の第１電極及び第２電極の間にそれぞ
れコンデンサを接続したことを特徴としている。

【００３５】なお、この発明において、各トランジスタ
がＦＥＴもしくはＨＥＭＴ（HighElectron Mobility T
ransistor）の場合、これらトランジスタの第１電極は
ゲート電極，第２電極はソース電極，第３電極はドレイ
ン電極である。また、各トランジスタがバイポーラトラ
ンジスタの場合、これらトランジスタの第１電極はベー
ス電極，第２電極はエミッタ電極，第３電極はコレクタ
電極である。

【００３６】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。〔実施形態１〕図１はこの実施形態による能動インダク
タ１００の回路図である。この図において、端子１７，
１８は、この回路をインダクタ素子と見なしたときの端
子，Ｚ₀ は端子１７，１８からこの回路を見たときのイ
ンピーダンス，Ｃは直流電圧阻止用のコンデンサ，Ｐは
電圧が印加されるポイントである。

【００３７】３１，３９，４３はＦＥＴであって、ゲー
ト直下のゲート・ソース間の空乏層容量として各々Ｃgs
1，Ｃgsf，Ｃgsa を有し、相互コンダクタンスとして各
々ｇｍ1，ｇｍf，ｇｍa を有する。また、図に示した
Ｇ，Ｓ，Ｄはそれぞれ、ＦＥＴのゲート電極，ソース電
極，ドレイン電極である。すなわち、端子３２，４０，
４４はそれぞれＦＥＴ３１，３９，４３のドレイン電
極、端子３３，４１，４５はそれぞれＦＥＴ３１，３
９，４３のソース電極、端子３４，４２，４６はそれぞ
れＦＥＴ３１，３９，４３のゲート電極である。また、
５０は抵抗値Ｒ₀ を有する抵抗である。

【００３８】この能動インダクタ１００は、ソース接地
のＦＥＴ３１に対して、ゲート接地でカスコード接続し
たＦＥＴ３９とＦＥＴ４３により一方向の帰還を行って
いる。また、ＦＥＴ３９のドレイン４０とＦＥＴ４３の
ソース４５の接続点と端子１７との間に抵抗５０が接続
されている。

【００３９】次に、端子１７，１８からＦＥＴ３９側を
見たインピーダンスＺ₀ を求める。回路の解析を簡単に
するため、ＦＥＴ３１，ＦＥＴ３９，ＦＥＴ４３がすべ
て電気的に同じ特性を有し、それぞれがゲート直下のゲ
ート・ソース間の空乏層容量Ｃgs1，Ｃgsf，Ｃgsaおよ
び相互コンダクタンスｇｍ1，ｇｍf，ｇｍaのみで表現
されるとすれば、インピーダンスＺ₀は次式で与えられ
る。

【数６】

【００４０】いま、ＦＥＴの遮断周波数ｆ_T ＝ｇｍ1／
（２πＣgs1）＝ｇｍf／（２πＣgsf）＝ｇｍa／（２π
Ｃgsa）とする。このときの等価回路を図２に示す。同
図に示すように、抵抗値Ｒ₀の抵抗５０と抵抗値（−１
／ｇｍf）の抵抗６１とインダクタンス値｛（１／ｇｍf
＋１／ｇｍa）Ｃgs1／ｇｍ1｝のインダクタンス６２の
直列回路と概ね一致する。

【００４１】抵抗５０の抵抗値Ｒ₀ を抵抗６１の抵抗値
と同じ大きさの１／ｇｍf とすると、（６）式における
抵抗分が打ち消され、インピーダンスＺ₀ がインダクタ
ンス成分のみで与えられ、無損失なインダクタとして動
作する。このことを図３を用いて説明する。同図は、横
軸に周波数をとり縦軸に能動インダクタの抵抗分の抵抗
値Ｒをとった周波数特性図である。抵抗５０が存在しな
いとした場合に、能動インダクタの抵抗値は、同図にお
ける「定常的に発生する抵抗損失＋負性抵抗」の値であ
って、負の抵抗値を有する。すなわち、従来の「定常的
に発生する抵抗損失」に対して「負性抵抗」を発生させ
ることによって、これらの和の抵抗値が負の抵抗値にな
るようにしたものである。一方、抵抗５０の抵抗値は同
図における「直列抵抗」の値であって、正の抵抗値を有
する。したがって、抵抗５０の抵抗値を、これら抵抗値
の和と符号が逆で同じ大きさとすることによって抵抗値
が相殺され、同図における「補償後」の特性，すなわち
「０」，とすることができる。

【００４２】次に、ゲート幅１００μｍのＦＥＴ（相互
コンダクタンスｇｍ＝２０ｍｓ、空乏層容量Ｃgs＝０．
１６ｐＦ、遮断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝２０
ＧＨｚ）を用いた能動インダクタにおけるインピーダン
スＺ₀ に関するＬおよびＲの周波数特性を図４（ａ）お
よび同図（ｂ）に示す。ここで、使用する各ＦＥＴのゲ
ート幅はそれぞれ同じ大きさのものを使用するものとす
る。また、抵抗５０の抵抗値Ｒ₀ を０とする。さらに、
この図ではドレインコンダクタンスＧｄ＝０，１，２，
４ｍＳの４つの場合について示してある。なお、上述し
たように、全ＦＥＴが電気的に同じ特性を有するとした
ことにより、すべてのＦＥＴは同一のドレインコンダク
タンスＧｄを持つ。

【００４３】図４（ｂ）に示す抵抗分Ｒの周波数特性か
ら負性抵抗を有することがわかる。従って、上述したよ
うに、抵抗５０の抵抗値をこの負性抵抗値に合わせるこ
とによって、等価的な抵抗値を０とすることができる。
以上のように、抵抗５０の抵抗値Ｒ₀ を適切に設定する
ことによって、定常的に発生する抵抗損失を補償し、低
損失な周波数特性を持たせることができる。したがっ
て、本実施形態の能動インダクタがマイクロ波帯以上の
周波数においても良好に動作することがわかる。

【００４４】〔実施形態２〕図５はこの実施形態による
能動インダクタ２００の回路図である。この図におい
て、図１と同一の部品，信号等には同一の符号を付して
あり、その説明を省略する。図１との比較からわかるよ
うに、この能動インダクタ２００は、前述の能動インダ
クタ１００に対してさらに抵抗値Ｒf1 の抵抗７１を有
する。

【００４５】すなわち、この能動インダクタ２００は、
ソース接地のＦＥＴ３１に対して、ゲート接地でカスコ
ード接続したＦＥＴ３９とＦＥＴ４３により一方向の帰
還を行っている。また、ＦＥＴ３９のドレイン４０とＦ
ＥＴ４３のソース４５の接続点と端子１７との間に抵抗
値Ｒ₀ の抵抗５０を接続するとともに、ＦＥＴ３９のソ
ース４１とＦＥＴ４３のゲート４６間に抵抗７１を接続
している。

【００４６】次に、端子１７，１８からＦＥＴ３９側を
見たインピーダンスＺ₀ を求める。回路の解析を簡単に
するため、ＦＥＴ３１，ＦＥＴ３９，ＦＥＴ４３がすべ
て電気的に同じ特性を有し、それぞれがゲート直下のゲ
ート・ソース間の空乏層容量Ｃgs1，Ｃgsf，Ｃgsaおよ
び相互コンダクタンスｇｍ1，ｇｍf，ｇｍaのみで表現
されるとすれば、インピーダンスＺ₀は次式で与えられ
る。

【数７】

【００４７】いま、ＦＥＴの遮断周波数ｆ_T ＝ｇｍ1／
（２πＣgs1）＝ｇｍf／（２πＣgsf）＝ｇｍa／（２π
Ｃgsa）とする。このときの等価回路の回路図を図６に
示す。同図に示すように、抵抗値Ｒ₀の抵抗５０と抵抗
値−｛１／ｇｍf＋（ｆ／ｆ_T）²Ｒf1｝の抵抗６１とイ
ンダクタンス値｛（１／ｇｍf＋１／ｇｍa）Ｃgs1／ｇ
ｍ1｝のインダクタンス６２の直列回路と概ね一致す
る。抵抗５０の抵抗値Ｒ₀ を抵抗６１と同じ大きさの
｛１／ｇｍf＋（ｆ／ｆ_T）²Ｒf1｝とすると、（７）式
における抵抗分が打ち消され、インピーダンスＺ₀ がイ
ンダクタンス成分のみで与えられて、無損失なインダク
タとして動作する。

【００４８】ここで、ゲート幅１００μｍのＦＥＴ（相
互コンダクタンスｇｍ＝２０ｍｓ、空乏層容量Ｃgs＝
０．１６ｐＦ、遮断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝
２０ＧＨｚ、ドレインコンダクタンスＧｄ＝２ｍＳ）を
用いた能動インダクタに対して、抵抗７１の抵抗値Ｒf1
を変化させた場合におけるインピーダンスＺ₀ に関する
ＬおよびＲの周波数特性を図７（ａ）および同図（ｂ）
に示す。この図では、抵抗値Ｒf1＝０，１０，５０Ωの
３つの場合を示してある。なお、使用する各ＦＥＴのゲ
ート幅はそれぞれ同じ大きさのものを使用するものとす
る。また、抵抗５０の抵抗値Ｒ₀ は０とする。

【００４９】前掲の図４（ｂ）における抵抗分Ｒの周波
数特性図から、ドレインコンダクタンス値が変化すると
抵抗損失の周波数特性が変化することがわかる。しか
し、図７（ｂ）に示すように、発生する負性抵抗の周波
数特性が抵抗７１の抵抗値Ｒf1に応じて変化するので、
抵抗値Ｒf1を適切に設定することで上記の周波数特性の
変化を補償することができる。すなわち、図６の抵抗６
１が持つ｛−（ｆ／ｆ_T）²Ｒf1｝の周波数依存性によ
って、図４（ｂ）に示すドレインコンダクタンス値の変
化によって発生する抵抗損失の周波数特性を相殺するこ
とができる。

【００５０】このことを図８を用いて説明する。同図は
横軸に周波数をとり、縦軸に能動インダクタの抵抗分の
抵抗値Ｒをとった場合の周波数特性図である。図４
（ｂ）に示した抵抗分の周波数特性は、図８における
「周波数が高くなるにつれて増加する抵抗損失」に相当
し、１０ＧＨｚ近傍を越える周波数領域では正の抵抗値
を有する。一方、抵抗７１の抵抗値Ｒf1に基づく｛−
（ｆ／ｆ_T）²Ｒf1｝の周波数特性は、図８における「挿
入抵抗により発生させた負性抵抗」に相当し、１０ＧＨ
ｚ近傍を越える周波数領域では負の抵抗値を有する。し
たがって、抵抗損失における周波数特性の変化が相殺さ
れ、図８における「補償後」の特性，すなわち抵抗損失
「０」，の特性が得られる。

【００５１】以上のように、抵抗７１の抵抗値Ｒf1を調
整することで、所与のドレインコンダクタンス値に対し
て適切な損失補償を行うことができる。また、抵抗５０
の抵抗値Ｒ₀ を適切に設定することで、定常的に発生す
る抵抗損失（図３を参照）を補償し、低損失な周波数特
性を持たせることができる。したがって、本実施形態の
能動インダクタがマイクロ波帯以上の周波数においても
良好に動作することがわかる。

【００５２】〔実施形態３〕図９はこの実施形態による
能動インダクタ３００の回路図である。この図におい
て、図５と同一の部品，信号等には同一の符号を付して
あり、その説明を省略する。

【００５３】この能動インダクタ３００は、ソース接地
のＦＥＴ３１に対して、ゲート接地でカスコード接続し
たＦＥＴ３９とＦＥＴ４３により一方向の帰還を行って
いる。また、ＦＥＴ３９のドレイン４０とＦＥＴ４３の
ソース４５の接続点と端子１７との間に抵抗値Ｒ₀ の抵
抗５０を接続するとともに、ＦＥＴ３９のゲート４２と
ＦＥＴ３１のソース３３間に抵抗値Ｒf2の抵抗７２を接
続している。

【００５４】次に、端子１７，１８からＦＥＴ３９側を
見たインピーダンスＺ₀ を求める。回路の解析を簡単に
するため、ＦＥＴ３１，ＦＥＴ３９，ＦＥＴ４３がすべ
て電気的に同じ特性を有し、それぞれがゲート直下のゲ
ート・ソース間の空乏層容量Ｃgs1，Ｃgsf，Ｃgsaおよ
び相互コンダクタンスｇｍ1，ｇｍf，ｇｍaのみで表現
されるとすれば、インピーダンスＺ₀は次式で与えられ
る。

【数８】

【００５５】いま、ＦＥＴの遮断周波数ｆ_T ＝ｇｍ1／
（２πＣgs1）＝ｇｍf／（２πＣgsf)=gma／（２πＣgs
a）とする。このときの等価回路の回路図を図１０に示
す。同図に示すように、抵抗値Ｒ₀の抵抗５０と抵抗値
−｛１／ｇｍf＋（ｆ／ｆ_T）²Ｒf2｝の抵抗６１とイン
ダクタンス値｛（１／ｇｍf＋１／ｇｍa−Ｒf2）Ｃgs1
／ｇｍ1｝のインダクタンス６２の直列回路と概ね一致
する。抵抗５０の抵抗値Ｒ₀ を抵抗６１と同じ大きさの
｛１／ｇｍf＋（ｆ／ｆ_T）²Ｒf2｝とすると、（８）式
における抵抗分が打ち消され、インピーダンスＺ₀ がイ
ンダクタンス成分のみで与えられて、無損失なインダク
タとして動作する。

【００５６】ここで、ゲート幅１００μｍのＦＥＴ（相
互コンダクタンスｇｍ＝２０ｍｓ、空乏層容量Ｃgs＝
０．１６ｐＦ、遮断周波数ｆ_T ＝（ｇｍ／２πＣgs）＝
２０ＧＨｚ、ドレインコンダクタンスＧｄ＝２ｍＳ）を
用いた能動インダクタに対して、抵抗７２の抵抗値Ｒf2
を変化させた場合のインピーダンスＺ₀ に関するＬおよ
びＲの周波数特性を図１１（ａ）および同図（ｂ）に示
す。この図では、抵抗値Ｒf2＝０，１０，５０Ωの３つ
の場合を示してある。なお、使用する各ＦＥＴのゲート
幅はそれぞれ同じ大きさのものを使用するものとする。
また、抵抗５０の抵抗値Ｒ₀は０とする。

【００５７】前掲の図４（ｂ）における抵抗分Ｒの周波
数特性図から、ドレインコンダクタンス値が変化すると
抵抗損失の周波数特性が変化することがわかる。しか
し、図１１（ｂ）に示すように、発生する負性抵抗の周
波数特性が抵抗７２の抵抗値Ｒf2に応じて変化するの
で、抵抗７２の抵抗値Ｒf2を適切に設定することによ
り、実施形態２と同様に、上記の周波数特性の変化を補
償することができる。

【００５８】以上のように、抵抗７２の抵抗値Ｒf2を調
整することで、所与のドレインコンダクタンス値に対し
て適切な損失補償を行うことができる。また、抵抗５０
の抵抗値Ｒ₀ を適切に設定することで、定常的に発生す
る抵抗損失（図３を参照）を補償し、低損失な周波数特
性を持たせることができる。したがって、本実施形態の
能動インダクタがマイクロ波帯以上の周波数においても
良好に動作することがわかる。

【００５９】〔実施形態４〕図１２はこの実施形態によ
る能動インダクタ４００の回路図である。この図におい
て、図５と同一の部品，信号等には同一の符号を付して
あり、その説明を省略する。

【００６０】この能動インダクタ４００は、ソース接地
のＦＥＴ３１に対して、ゲート接地でカスコード接続し
たＦＥＴ３９とＦＥＴ４３により一方向の帰還を行って
いる。また、ＦＥＴ３９のドレイン４０とＦＥＴ４３の
ソース４５の接続点と端子１７との間に抵抗値Ｒ₀ の抵
抗５０を接続するとともに、ＦＥＴ３１のゲート３４と
ソース３３間に抵抗値Ｒf3の抵抗７３を接続している。

【００６１】次に、端子１７，１８からＦＥＴ３９側を
見たインピーダンスＺ₀ を求める。回路の解析を簡単に
するため、ＦＥＴ３１，ＦＥＴ３９，ＦＥＴ４３がすべ
て電気的に同じ特性を有し、それぞれがゲート直下のゲ
ート・ソース間の空乏層容量Ｃgs1，Ｃgsf，Ｃgsaおよ
び相互コンダクタンスｇｍ1，ｇｍf，ｇｍaのみでそれ
ぞれ表現されるものとする。このときの等価回路の回路
図は、数ＧＨｚ程度の低い周波数帯では概ね図１３のよ
うになる。抵抗７３の抵抗値Ｒf3を｛ｇｍf／（ｇｍ1
ｇｍa）｝とすると、抵抗６１の抵抗値が０となる。し
たがって、抵抗５０の抵抗値Ｒ₀ を０とすることによっ
て抵抗分を無視することができ、インピーダンスＺ₀ が
インダクタンス成分のみで与えられる。

【００６２】ここで、ゲート幅１００μｍのＦＥＴ（相
互コンダクタンスｇｍ＝２０ｍｓ、空乏層容量Ｃgs＝
０．１６ｐＦ、遮断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝
２０ＧＨｚ、ドレインコンダクタンスＧｄ＝２ｍＳ）を
用いた能動インダクタに対して、抵抗７３の抵抗値Ｒf3
を変化させた場合のインピーダンスＺ₀ に関するＬおよ
びＲの周波数特性を図１４（ａ）および同図（ｂ）に示
す。この図では、抵抗値Ｒf3＝５０，１００，１ＧΩの
３つの場合を示してある。なお、使用する各ＦＥＴのゲ
ート幅はそれぞれ同じ大きさのものを使用するものとす
る。また、抵抗５０の抵抗値Ｒ₀ は０とする。

【００６３】前掲の図４（ｂ）における抵抗分Ｒの周波
数特性図から、ドレインコンダクタンス値が変化すると
抵抗損失の周波数特性が変化することがわかる。しか
し、図１４（ｂ）に示すように、発生する負性抵抗の周
波数特性が抵抗７３の抵抗値Ｒf3に応じて変化するの
で、抵抗７３の抵抗値Ｒf3を適切に設定することで、実
施形態２と同様に、上記の周波数特性の変化を補償する
ことができる。

【００６４】以上のように、抵抗７３の抵抗値Ｒf3を調
整することで、所与のドレインコンダクタンス値に対し
て適切な損失補償を行うことができる。また、抵抗５０
の抵抗値Ｒ₀ を適切に設定することで、定常的に発生す
る抵抗損失（図３を参照）を補償し、低損失な周波数特
性を持たせることができる。したがって、本実施形態の
能動インダクタがマイクロ波帯以上の周波数においても
良好に動作することがわかる。

【００６５】〔実施形態５〕図１５はこの実施形態によ
る能動インダクタ５００の回路図である。この図におい
て、図５と同一の部品，信号等には同一の符号を付して
あり、その説明を省略する。

【００６６】この能動インダクタ５００は、ソース接地
のＦＥＴ３１に対して、ゲート接地でカスコード接続し
たＦＥＴ３９とＦＥＴ４３により一方向の帰還を行って
いる。また、ＦＥＴ３９のドレイン４０とＦＥＴ４３の
ソース４５の接続点と端子１７との間に抵抗値Ｒ₀ の抵
抗５０を接続するとともに、ＦＥＴ４３のドレイン４４
とＦＥＴ３１のゲート３４間に抵抗値Ｒf4の抵抗７４を
接続している。

【００６７】次に、ゲート幅１００μｍのＦＥＴ（相互
コンダクタンスｇｍ＝２０ｍｓ、空乏層容量Ｃgs＝０．
１６ｐＦ、遮断周波数ｆ_T ＝ｇｍ／（２πＣgs）＝２０
ＧＨｚ、ドレインコンダクタンスＧｄ＝２ｍＳ）を用い
た能動インダクタに対して、抵抗７４の抵抗値Ｒf4を変
化させた場合に、インピーダンスＺ₀ に関するＬおよび
Ｒの周波数特性を図１６（ａ）および同図（ｂ）に示
す。この図では、抵抗値Ｒf4＝０，２００，４００Ωの
３つの場合を示してある。なお、使用する各ＦＥＴのゲ
ート幅はそれぞれ同じ大きさのものを使用するものとす
る。また、抵抗５０の抵抗値Ｒ₀ は０とする。

【００６８】前掲の図４（ｂ）における抵抗分Ｒの周波
数特性図から、ドレインコンダクタンス値が変化すると
抵抗損失の周波数特性が変化することがわかる。しか
し、図１６（ｂ）に示すように、発生する負性抵抗の周
波数特性が抵抗７４の抵抗値Ｒf4に応じて変化するの
で、抵抗７４の抵抗値Ｒf4を適切に設定することで、実
施形態２同様に、上記の周波数特性の変化を補償するこ
とができる。

【００６９】以上のように、抵抗７４の抵抗値Ｒf4を調
整することで、所与のドレインコンダクタンス値に対し
て適切な損失補償を行うことができる。また、抵抗５０
の抵抗値Ｒ₀ を適切に設定することで、定常的に発生す
る抵抗損失（図３を参照）を補償し、低損失な周波数特
性を持たせることができる。したがって、本実施形態の
能動インダクタがマイクロ波帯以上の周波数においても
良好に動作することがわかる。

【００７０】そして、以上説明した各実施形態の能動イ
ンダクタにあっては、本質的に抵抗素子やコンデンサを
必要とせず能動素子だけで構成できることから、素子数
の削減による回路の小型化が図れる上に、コンデンサな
どの受動素子を要するインダクタに比べて自己共振周波
数を高くすることができる。また、ＦＥＴのゲートへの
電圧印加ポイントＰの電圧を変化させることによって、
ＦＥＴの相互コンダクタンスｇｍが変化し、能動インダ
クタのインダクタンス値を可変できることから、電圧調
整型の能動インダクタを実現できる。

【００７１】〔変形例１〕上述した実施形態１〜５にお
いて、低周波での等価回路がこれらの各実施形態のもの
と同様であれば、上記以外の回路構成としても良い。こ
のような回路構成の第１の例として、上述した各能動イ
ンダクタ中のソース接地のＦＥＴ３１を、ソース接地の
ＦＥＴとゲート接地のＦＥＴからなるカスコード接続回
路へ置き換える構成が考えられる。このように構成した
能動インダクタの回路図を、実施形態１〜実施形態５に
対応させてそれぞれ図１７〜図２１に示す。

【００７２】例えば、実施形態１に対応する回路構成に
ついて説明すると、図１７の回路では、図１の回路に対
してＦＥＴ３５が追加されており、図１のソース接地の
ＦＥＴ３１が、ＦＥＴ３１およびＦＥＴ３５から成るソ
ース接地カスコードＦＥＴに置き換えられている。な
お、ＦＥＴ３５の後段へさらにＦＥＴを追加して、ソー
ス接地カスコードＦＥＴの段数を増やした構成としても
良い。そして、以上のように構成しても、実施形態１〜
５で説明したものと同様の作用，効果が得られる。

【００７３】〔変形例２〕また、低周波での等価回路が
実施形態１〜５と同様な第２の例として、ゲート接地カ
スコードＦＥＴを構成するＦＥＴ３９をカスコード接続
とした構成が考えられる。その一例として、このような
変形を実施形態１の回路（図１を参照）へ適用した場合
の回路構成を図２２に示してある。この図に示すよう
に、ＦＥＴ３９のドレイン４０と、ＦＥＴ４３のソース
４５との間に新たなＦＥＴ８１が挿入されており、ＦＥ
Ｔ８１のソース８３がＦＥＴ３９のドレイン４０とＦＥ
Ｔ４３のゲート４６に接続され、ＦＥＴ８１のゲート８
４，ドレイン８２がそれぞれＦＥＴ３９のソース４１，
ＦＥＴ４３のソース４５に接続されている。

【００７４】いま、回路の解析を簡単にするため、ＦＥ
Ｔ８１がＦＥＴ３１，ＦＥＴ３９，ＦＥＴ４３と電気的
に同じ特性を有し、ゲート直下のゲート・ソース間の空
乏層容量Ｃgsbおよび相互コンダクタンスｇｍbのみで表
現されるとし、ＦＥＴの遮断周波数ｆ_T ＝ｇｍ1／（２
πＣgs1）＝ｇｍf／（２πＣgsf）＝ｇｍa／（２πＣgs
a）＝ｇｍb／（２πＣgsb）とする。そうすると、図２
２に示す能動インダクタの低周波での等価回路は、抵抗
値Ｒ₀の抵抗と抵抗値−（１／ｇｍf ＋１／ｇｍb）の負
性抵抗とインダクタンス値｛（１／ｇｍb＋１／ｇｍa）
Ｃgs1／ｇｍ1｝のインダクタンスの直列回路と概ね一致
する。したがって、相互コンダクタンスｇｍb とｇｍf
を等しくとれば、負性抵抗値が２倍になる以外は図１に
示す能動インダクタの等価回路（図２を参照）と同じに
なる。そして、このように負性抵抗値が大きいことは、
能動インダクタを発振器に使用する場合を考えると都合
が良い。

【００７５】なお、実施形態２〜５に対しても同様の変
形が可能であることはもちろんである。また、ＦＥＴ８
１の後段へＦＥＴをさらに追加して、カスコード接続の
段数を増やした構成としても良い。そして、以上のよう
に構成しても、実施形態１〜５で説明したものと同様の
作用，効果が得られる。

【００７６】〔変形例３〕さらに、低周波での等価回路
が実施形態１〜５と等しい第３の例として、ゲート接地
のカスコードＦＥＴを構成するＦＥＴ４３をカスコード
接続とした構成が考えられる。その一例として、このよ
うな変形を実施形態１の回路（図１を参照）へ適用した
場合の回路構成を図２３に示してある。この図に示すよ
うに、ＦＥＴ４３のドレイン４４とＦＥＴ３１のゲート
３４の間に新たなＦＥＴ８５が挿入されており、ＦＥＴ
８５のソース８７，ゲート８８がそれぞれＦＥＴ４３の
ドレイン４４，ソース４５に接続され、ＦＥＴ８５のド
レイン８６がＦＥＴ３１のゲート３４に接続されてい
る。

【００７７】なお、実施形態２〜５に対しても同様の変
形が可能であることはもちろんである。また、ＦＥＴ８
５の後段へＦＥＴをさらに追加して、カスコード接続の
段数を増やした構成としても良い。以上のように構成し
ても、実施形態１〜５で説明したものと同様の作用，効
果が得られる。さらに、低周波での等価回路が同様であ
れば、変形例１〜変形例３以外の回路構成であっても良
い。

【００７８】〔変形例４〕上述した実施形態２〜５で
は、周波数に依存した負性抵抗を発生させるために、抵
抗値Ｒf1〜Ｒf4の抵抗７１〜７４を互いに異なる箇所に
１個だけ挿入している。しかし、本発明はこれに限定さ
れるものではなく、これら実施形態を組み合わせること
で、周波数に依存した負性抵抗を発生させるための抵抗
素子を２箇所以上に挿入した回路構成としても良い。

【００７９】そこでまず、抵抗素子を２箇所に挿入した
場合における回路構成を図２４〜図２９に示す。図２４
は、実施形態２，３の組み合わせに相当し、ＦＥＴ３９
のソース４１とＦＥＴ４３のゲート４６間に抵抗値Ｒf1
の抵抗７１を挿入し、ＦＥＴ３９のゲート４２とＦＥＴ
３１のソース３３間に抵抗値Ｒf2の抵抗７２を挿入した
構成となっている。

【００８０】また、図２５は実施形態２，４の組み合わ
せであって、ＦＥＴ３９のソース４１とＦＥＴ４３のゲ
ート４６間に抵抗値Ｒf1の抵抗７１を挿入し、ＦＥＴ３
１のソース３３とゲート３４間に抵抗値Ｒf3の抵抗７３
を挿入した構成である。さらに、図２６は実施形態２，
５の組み合わせであって、ＦＥＴ３９のソース４１とＦ
ＥＴ４３のゲート４６間に抵抗値Ｒf1の抵抗７１を挿入
し、ＦＥＴ３１のゲート３４とＦＥＴ４３のドレイン４
４間に抵抗値Ｒf4の抵抗７４を挿入した構成である。

【００８１】以下同様に、図２７は実施形態３，４の組
み合わせ、図２８は実施形態３，５の組み合わせ、図２
９は実施形態４，５の組み合わせである。次に、抵抗素
子を３箇所に挿入した場合における回路構成を図３０〜
図３３に示す。図３０は実施形態２，３，４を組み合わ
せた場合、図３１は実施形態２，３，５を組み合わせた
場合、図３２は実施形態２，４，５を組み合わせた場
合、図３３は実施形態３，４，５を組み合わせた場合で
ある。さらに、抵抗素子を４箇所すべてに挿入した場
合、その回路構成は図３４のようになる。以上のように
構成した場合であっても、挿入された抵抗７１〜７４の
抵抗値Ｒf1〜Ｒf4を調整することで、実施形態２〜５と
同様の損失補償が実現できる。

【００８２】〔変形例５〕上述した実施形態１〜５につ
いて、抵抗５０を削除した構成，すなわち抵抗値Ｒ₀ ＝
０Ω，とした回路構成としても良い。このように構成し
た能動インダクタの回路構成を実施形態１の場合につい
て図３５に示す。なお、実施形態２〜５については、図
５，図９，図１２，図１５からそれぞれ抵抗５０を削除
すれば良く、当業者であればその回路構成を容易に想起
できるため、ここでは図示を省略する。

【００８３】〔変形例６〕大きなインダクタンス値を得
る目的で、図３６に示すように、各ＦＥＴにそれぞれコ
ンデンサを接続した構成としても良い。この図に示す能
動インダクタ６００は、実施形態１の能動インダクタ１
００（図１を参照）に対して、ＦＥＴ３１のソース３
３，ゲート３４間、ＦＥＴ３９のソース４１，ゲート４
２間、ＦＥＴ４３のソース４５，ゲート４６間に、それ
ぞれ容量Ｃ1，Ｃ2，Ｃ3 を有するコンデンサ５１，５
２，５３を接続したものである。

【００８４】ここで、端子１７，１８から見た能動イン
ダクタ６００のインピーダンスＺ₀は、（６）式におけ
る容量Ｃgs1 を（Ｃ1＋Ｃgs1）で置き換えたものにな
る。したがって、実施形態１と比較すると、遮断周波数
ｆ_T は小さくなるものの、（６）式における容量Ｃgs1
が等価的に大きくなって、実施形態１の能動インダクタ
１００よりも大きなインダクタンス値が得られる。

【００８５】なお、実施形態２〜５の能動インダクタに
ついても、各ＦＥＴにそれぞれコンデンサを接続するこ
とで同様なインダクタンス値の増大効果が得られる。そ
して、このように構成しても、能動インダクタを本質的
にはトランジスタ，コンデンサのみで構成できるため、
上記各実施と同様に回路の小型化を図ることができる。

【００８６】〔変形例７〕上記の各実施形態では、３端
子の能動素子としてＦＥＴを用いた場合を示したが、こ
れに限らず、例えばバイポーラトランジスタやＨＥＭＴ
を用いても同様に構成できる。なお、上述した変形例１
〜変形例７を任意に組み合わせた構成としても良いのは
勿論である。

【００８７】〈実験例１〉図１７に示す回路構成（実施
形態１に対して変形例１による変形を施した構成）によ
る能動インダクタの試作結果を以下に示す。実験では、
図１７におけるＦＥＴ３１，３５，３９，４３およびＤ
Ｃバイアス用のＦＥＴとしてゲート幅２５μｍのＨＥＭ
Ｔ（相互コンダクタンスｇｍ＝１１ｍＳ）を用い、抵抗
５０の抵抗値Ｒ₀ ＝３６Ωとした。ゲートバイアス抵抗
は２ｋΩであって、それぞれＦＥＴのソース電極と接続
した。バイアス条件はドレイン電圧が１０Ｖ，ドレイン
電流が１５ｍＡとした。なお、チップサイズは０．４３
×０．４０ｍｍ² であった。

【００８８】図３７には、Ｓパラメータのシミュレーシ
ョン結果を示してあり、１ＧＨｚにおける直列抵抗値は
０．３Ωである。一方、図３８には測定したＳパラメー
タの結果を示してある。測定した抵抗値とインダクタン
ス値は図３７に示すシミュレーション結果よりも大きい
が、これはパターンレイアウトに起因する寄生容量や、
ＤＣバイアス用のＦＥＴのインピーダンスの影響による
ものと考えられ、さらには、ＦＥＴのゲートバイアス用
抵抗をそれぞれＦＥＴのソース電極と接続しているため
に、バイアスが固定されて負性抵抗値の微調整ができな
いからだと考えられる。なお、１ＧＨｚにおける直列抵
抗値は０．８Ωであり、Ｑ値換算では２８であった。

【００８９】〈実験例２〉実施形態１の回路構成を用い
た別の実験の結果の詳細を以下に述べる。図３９に当実
験で使用した能動インダクタの詳細な回路図を示す。図
に示すＦＥＴ３１，３９，４３およびＤＣバイアス用の
ＦＥＴ５１は、すべてゲート長０．１μｍのInAlAs/InG
aAs/InP のＨＥＭＴを用いた。これらのＨＥＭＴは２５
μｍ幅，平均のｆ_T＝１４０ＧＨｚ，ｆ_max＝１８０ＧＨ
ｚであり、ソース電極とドレイン電極は非合金オーム接
触とし、接触抵抗を低減させるために n⁺-InGaAs/n⁺-In
AlASキャップ層を用いた。また、バイアス条件は、Ｖｇ
１＝０．０Ｖ，Ｖｇ２＝１．２Ｖ，Ｖｇ３＝２．４Ｖ，
Ｖｇ４＝３．５Ｖ，Ｖｄ＝４．９Ｖ，ドレイン電流Ｉｄ
＝１１ｍＡとした。なお、抵抗値Ｒ₀ は２９Ωとし、ま
たチップサイズは０．７８×０．４０ｍｍ²であった。

【００９０】図４０に２ＧＨｚ〜２６ＧＨｚについて測
定したＳパラメータを示す。結果として、０．０４５Ｇ
Ｈｚ〜２６．５ＧＨｚの周波数範囲で直列抵抗が０Ω以
上に保たれ、２０ＧＨｚを越える範囲まで損失補償がな
されている。なお、直流カット用のコンデンサのため
に、２ＧＨｚでのＳパラメータは容量性となっている。

【００９１】また、図４１には、能動インダクタのイン
ピーダンスを抵抗及びインダクタンスの直列接続で表わ
したとして、その際のインピーダンスの周波数特性の測
定結果を示してある。６ＧＨｚ及び２０ＧＨｚにおける
インダクタンス値はそれぞれ０．４１ｎＨ及び０．８２
ｎＨであり、これらの間の周波数範囲におけるＱ値は１
００を越えている。また、７ＧＨｚ及び１５ＧＨｚにお
けるインダクタンス値はそれぞれ０．４４ｎＨ及び０．
５９ｎＨであり、これらの間の周波数範囲におけるＱ値
は１０００を越えている。

【００９２】ところで、アクティブフィルタ，位相シフ
タ，発振器などへの応用を考えると、バイアスと温度変
化に対する安定性が重要であると言える。図４２は、１
８ＧＨｚにおいてバイアス電圧Ｖｇ３を変化させたとき
の特性変化の測定結果である。２．５Ｖ及び１．５Ｖで
のインダクタンス値はそれぞれ０．７３ｎＨ及び０．８
３ｎＨであり、これらのバイアス値におけるＱ値は３５
０及び４２０であった。また、１８ＧＨｚにおいて−５
〜５５°Ｃの温度変化をさせて測定を行った結果、イン
ダクタンス値及び抵抗値の変化はそれぞれ０．１ｎＨ以
内および２Ω以内であった。

【００９３】また、ダイナミックレンジを調べるため
に、２．６ＧＨｚにおいて入射パワーを変化させたとき
のインダクタンス値，抵抗値の変化を調べた。このとき
の装置構成を図４３に示す。図に示すように、信号発生
器８１が発生した２．６ＧＨｚの信号をサーキュレータ
８２を介して能動インダクタ８３へ注入し、反射された
信号をスペクトラムアナライザ８４で観測した。図４４
に示すように、１-ｄＢのゲイン圧縮点は入射パワーが
-１ｄＢｍのときであり、反射信号においては第２高調
波のパワーに対する基本波のパワーが２０ｄＢを越えて
いる。また、位相偏差は図示した入射パワーの範囲にお
いて１度未満であった。このように、インダクタンス値
及び抵抗値の変化は入射パワーが -１ｄＢｍまでは無視
できる。

【００９４】さらに、図４５には、最近の報告のうち５
０を越えるＱ値が実測されたものについて、これら報告
におけるバンド幅を本発明の実測値と比較した結果を示
してある。従来例によると、測定された周波数範囲の最
大値はおよそ１ＧＨｚ〜２ＧＨｚであるのに対し、本発
明はこれよりも広帯域，低損失となっていることがわか
る。

【００９５】

【発明の効果】以上説明したように、請求項１，２，
３，４，５記載の発明によれば、周波数によらず定常的
に発生する抵抗損失を、周波数に対して一定の負性抵抗
を発生させて相殺させ、しかも、インダクタを能動素子
のみから構成できるようにしたので、素子数の削減によ
る回路の小型化を実現できるとともに、コンデンサなど
の受動素子を要するインダクタに比べて自己共振周波数
を高くすることができるという効果が得られる。また、
マイクロ波帯以上の周波数領域においても能動インダク
タのインピーダンスがインダクタンス成分のみとなっ
て、任意のインダクタンス値が得られ、直流から高周波
帯までの広い帯域にわたって低損失な能動インダクタを
実現できるという効果も得られる。

【００９６】また、請求項１，２，６〜９記載の発明に
よれば、周波数が高くなるにつれて増大する抵抗損失
を、該抵抗損失の周波数特性と相反する周波数特性を持
つ負性抵抗を発生させて相殺するようにしたので、ドレ
インコンダクタンス値の変化により発生する抵抗損失の
周波数特性が相殺できることとなり、所与のドレインコ
ンダクタンス値に対して適切な損失補償を行うことがで
きるという効果が得られる。

【００９７】また、請求項２，３記載の発明によれば、
能動インダクタに内在するインダクタンス成分に対して
負性抵抗を直列に発生させるようにしたので、損失補償
される周波数範囲を広くできるという効果が得られる。
また、請求項１０，１２，１４記載の発明によれば、各
トランジスタの第１電極及び第２電極の間にコンデンサ
を接続するようにしたので、各トランジスタの空乏層容
量の容量値を等価的に増大させることができ、能動イン
ダクタのインダクタンス値を大きくできるという効果が
得られる。

【００９８】また、請求項１１，１３記載の発明によれ
ば、第１〜第３のトランジスタのそれぞれに対して１個
以上のトランジスタをカスコードに接続するようにした
ので、上記の各能動インダクタと低周波での等価回路が
等しい能動インダクタを異なる回路構成により実現でき
るという効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施形態１による能動インダクタ
の回路図である。

【図２】同実施形態による能動インダクタの等価回路
の回路図である。

【図３】この発明が採用している「直列抵抗による損
失補償」の原理を説明する図である。

【図４】同実施形態による能動インダクタのインダク
タンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））の
周波数特性を示す図である。

【図５】この発明の実施形態２による能動インダクタ
の回路図である。

【図６】同実施形態による能動インダクタの等価回路
の回路図である。

【図７】同実施形態による能動インダクタのインダク
タンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））の
周波数特性を示す図である。

【図８】この発明が採用している「挿入抵抗による損
失補償」の原理を説明する図である。

【図９】この発明の実施形態３による能動インダクタ
の回路図である。

【図１０】同実施形態による能動インダクタの等価回
路の回路図である。

【図１１】同実施形態による能動インダクタのインダ
クタンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））
の周波数特性を示す図である。

【図１２】この発明の実施形態４による能動インダク
タの回路図である。

【図１３】同実施形態による能動インダクタの等価回
路の回路図である。

【図１４】同実施形態による能動インダクタのインダ
クタンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））
の周波数特性を示す図である。

【図１５】この発明の実施形態５による能動インダク
タの回路図である。

【図１６】同実施形態による能動インダクタのインダ
クタンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））
の周波数特性を示す図である。

【図１７】この発明の変形例１を実施形態１に適用し
た場合の回路図である。

【図１８】この発明の変形例１を実施形態２に適用し
た場合の回路図である。

【図１９】この発明の変形例１を実施形態３に適用し
た場合の回路図である。

【図２０】この発明の変形例１を実施形態４に適用し
た場合の回路図である。

【図２１】この発明の変形例１を実施形態５に適用し
た場合の回路図である。

【図２２】この発明の変形例２を実施形態１に適用し
た場合の回路図である。

【図２３】この発明の変形例３を実施形態１に適用し
た場合の回路図である。

【図２４】この発明の実施形態２，３を組み合わせた
場合の回路図である。

【図２５】この発明の実施形態２，４を組み合わせた
場合の回路図である。

【図２６】この発明の実施形態２，５を組み合わせた
場合の回路図である。

【図２７】この発明の実施形態３，４を組み合わせた
場合の回路図である。

【図２８】この発明の実施形態３，５を組み合わせた
場合の回路図である。

【図２９】この発明の実施形態４，５を組み合わせた
場合の回路図である。

【図３０】この発明の実施形態２，３，４を組み合わ
せた場合の回路図である。

【図３１】この発明の実施形態２，３，５を組み合わ
せた場合の回路図である。

【図３２】この発明の実施形態２，４，５を組み合わ
せた場合の回路図である。

【図３３】この発明の実施形態３，４，５を組み合わ
せた場合の回路図である。

【図３４】この発明の実施形態２〜５を組み合わせた
場合の回路図である。

【図３５】この発明の変形例５を実施形態１に適用し
た場合の回路図である。

【図３６】この発明の変形例６を実施形態１に適用し
た場合の回路図である。

【図３７】この発明の変形例１を実施形態１に適用し
た能動インダクタに関するＳパラメータの計算値を示す
図である。

【図３８】この発明の変形例１を実施形態１に適用し
た実験例１の能動インダクタに関するＳパラメータの測
定値を示す図である。

【図３９】実験例２による能動インダクタの詳細な回
路図である。

【図４０】同実験例による能動インダクタのＳパラメ
ータの測定結果を示す図である。

【図４１】同実験例による能動インダクタのインピー
ダンスの周波数特性図である。

【図４２】同実験例において、能動インダクタを構成
するＦＥＴのバイアス電圧を変化させた時のインダクタ
ンス及びＱ値の特性変化を表わす図である。

【図４３】同実験例において、能動インダクタのダイ
ナミックレンジを調べるための装置の構成を示す図であ
る。

【図４４】同実験例において、能動インダクタへ入射
させた信号のパワーと反射された信号のパワーとの関係
を示す図である。

【図４５】同実験例において、ダイナミックレンジを
第３及び第５の従来例と本発明とで比較した結果を示す
図である。

【図４６】第１の従来例による能動インダクタの回路
図である。

【図４７】同従来例による能動インダクタの等価回路
の回路図である。

【図４８】同従来例による能動インダクタの周波数特
性を示す図である。

【図４９】第２の従来例による能動インダクタの回路
図である。

【図５０】同従来例による能動インダクタの等価回路
の回路図である。

【図５１】同従来例による能動インダクタのインダク
タンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））の
周波数特性を示す図である。

【図５２】第３の従来例による能動インダクタの回路
図である。

【図５３】同従来例による能動インダクタの等価回路
の回路図である。

【図５４】同従来例による能動インダクタのインダク
タンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））の
周波数特性を示す図である。

【図５５】第４の従来例による能動インダクタの回路
図である。

【図５６】同従来例による能動インダクタの等価回路
の回路図である。

【図５７】同従来例による能動インダクタのインダク
タンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））の
周波数特性を示す図である。

【図５８】第５の従来例による能動インダクタの回路
図である。

【図５９】同従来例による能動インダクタの等価回路
の回路図である。

【図６０】同従来例による能動インダクタのインダク
タンスＬ（同図（ａ））および抵抗Ｒ（同図（ｂ））の
周波数特性を示す図である。

【符号の説明】

Ｃ直流電圧阻止用のコンデンサＰ高周波を遮断するコイルを介して電圧が印加される
ポイント１６，５０，６１，７１〜７４抵抗１７，１８端子３１，３５，３９，４３，８１，８５ＦＥＴ３２，３６，４０，４４，８２，８６ドレイン３３，３７，４１，４５，８３，８７ソース３４，３８，４２，４６，８４，８８ゲート５１，５２，５３コンデンサ６２，６４インダクタンス

フロントページの続き (56)参考文献特開平２−205107（ＪＰ，Ａ) 米国特許5256991（ＵＳ，Ａ) 電子情報通信学会技術研究報告Ｖｏｌ．95，Ｎｏ．179（ＭＷ95−66）、 1995年７月25日発行，ｐ．57〜62 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 11/48

Claims

(57)【特許請求の範囲】

【請求項１】周波数によらず定常的に発生する抵抗損
失を、周波数に対して一定の負性抵抗を発生させて相殺
する第１の補償手段と、周波数が高くなるにつれて増大する抵抗損失を、該抵抗
損失の周波数特性と相反する周波数特性を持つ負性抵抗
を発生させて相殺する第２の補償手段とを有し、能動素子のみから構成されたことを特徴とする能動イン
ダクタ。
【請求項２】前記第１の補償手段は、前記能動インダ
クタに内在するインダクタンス成分に対して前記負性抵
抗を直列に発生させることを特徴とする請求項１記載の
能動インダクタ。
【請求項３】周波数によらず定常的に発生する抵抗損
失を、周波数に対して一定の負性抵抗を発生させて相殺
するとともに、自身の能動インダクタに内在するインダ
クタンス成分に対して前記負性抵抗を直列に発生させる
第１の補償手段を有し、能動素子のみから構成されたことを特徴とする能動イン
ダクタ。
【請求項４】第１のトランジスタと、第１電極が前記第１のトランジスタの第２電極に接続さ
れ、第２電極が前記第１のトランジスタの第３電極に接
続された第２のトランジスタと、第１電極が前記第２のトランジスタの第２電極に接続さ
れ、第２電極が前記第２のトランジスタの第３電極に接
続され、第３電極が前記第１のトランジスタの第１電極
に接続された第３のトランジスタとを有し、前記第２のトランジスタの第３電極と前記第３のトラン
ジスタの第２電極との接続線から引き出した第１の端子
と、前記第１のトランジスタの第２電極から引き出した
第２の端子とを２端子とし、前記第１〜第３のトランジスタの各トランジスタがＦＥ
ＴまたはＨＥＭＴである場合、前記各トランジスタの第
１電極はゲート電極，第２電極はソース電極，第３電極
はドレイン電極であり、前記第１〜第３のトランジスタ
の各トランジスタがバイポーラトランジスタである場
合、前記各トランジスタの第１電極はベース電極，第２
電極はエミッタ電極，第３電極はコレクタ電極であるこ
とを特徴とする能動インダクタ。
【請求項５】前記第２のトランジスタの第３電極と前
記第３のトランジスタの第２電極との接続線と、前記第
１の端子との間に第１の抵抗素子を挿入したことを特徴
とする請求項４記載の能動インダクタ。
【請求項６】前記第２のトランジスタの第２電極と前
記第３のトランジスタの第１電極との間に第２の抵抗素
子を挿入したことを特徴とする請求項４又は５記載の能
動インダクタ。
【請求項７】前記第１のトランジスタの第２電極と前
記第２のトランジスタの第１電極との間に第３の抵抗素
子を挿入したことを特徴とする請求項４〜６の何れかの
項記載の能動インダクタ。
【請求項８】前記第１のトランジスタの第１電極と前
記第１のトランジスタの第２電極との間に第４の抵抗素
子を挿入したことを特徴とする請求項４〜７の何れかの
項記載の能動インダクタ。
【請求項９】前記第１のトランジスタの第１電極と前
記第３のトランジスタの第３電極との間に第５の抵抗素
子を挿入したことを特徴とする請求項４〜８の何れかの
項記載の能動インダクタ。
【請求項１０】前記第１のトランジスタの第１電極及
び第２電極の間に第１のコンデンサを接続し、前記第２
のトランジスタの第１電極及び第２電極の間に第２のコ
ンデンサを接続し、前記第３のトランジスタの第１電極
及び第２電極の間に第３のコンデンサを接続したことを
特徴とする請求項４〜９の何れかの項記載の能動インダ
クタ。
【請求項１１】前記第１のトランジスタの第１電極と
前記第３のトランジスタの第３電極との間にｎ（ｎ≧
１）個のトランジスタを挿入し、前記ｎ個のトランジスタを前記第３のトランジスタへカ
スコードに接続し、前記ｎ個のトランジスタの各トランジスタがＦＥＴまた
はＨＥＭＴである場合、これら各トランジスタの第１電
極はゲート電極，第２電極はソース電極，第３電極はド
レイン電極であり、前記ｎ個のトランジスタの各トラン
ジスタがバイポーラトランジスタである場合、これら各
トランジスタの第１電極はベース電極，第２電極はエミ
ッタ電極，第３電極はコレクタ電極であることを特徴と
する請求項４〜１０の何れかの項記載の能動インダク
タ。
【請求項１２】前記ｎ個のトランジスタの各々の第１
電極及び第２電極の間にそれぞれコンデンサを接続した
ことを特徴とする請求項１１記載の能動インダクタ。
【請求項１３】前記第２のトランジスタの第３電極と
前記第３のトランジスタの第２電極との間にｐ（ｐ≧
１）個のトランジスタを挿入し、前記ｐ個のトランジスタを前記第２のトランジスタへカ
スコードに接続し、前記ｐ個のトランジスタの各トランジスタがＦＥＴまた
はＨＥＭＴである場合、これら各トランジスタの第１電
極はゲート電極，第２電極はソース電極，第３電極はド
レイン電極であり、前記ｐ個のトランジスタの各トラン
ジスタがバイポーラトランジスタである場合、これら各
トランジスタの第１電極はベース電極，第２電極はエミ
ッタ電極，第３電極はコレクタ電極であることを特徴と
する請求項４〜１２の何れかの項記載の能動インダク
タ。
【請求項１４】前記ｐ個のトランジスタの各々の第１
電極及び第２電極の間にそれぞれコンデンサを接続した
ことを特徴とする請求項１３記載の能動インダクタ。