JPH0616578B2 - 能動インダクタ - Google Patents
能動インダクタInfo
- Publication number
- JPH0616578B2 JPH0616578B2 JP1026036A JP2603689A JPH0616578B2 JP H0616578 B2 JPH0616578 B2 JP H0616578B2 JP 1026036 A JP1026036 A JP 1026036A JP 2603689 A JP2603689 A JP 2603689A JP H0616578 B2 JPH0616578 B2 JP H0616578B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- field effect
- effect transistor
- electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Coils Or Transformers For Communication (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電界効果トランジスタ（以下ＦＥＴと略
記）を用いた能動インダクタに関する。
記）を用いた能動インダクタに関する。
［従来の技術］ 第６図(A)に第１の従来例のスパイラルインダクタの平
面図を示しており、第６図(A)におけるＡ−Ａ′線の縦
断面図を第６図(B)に示している。
面図を示しており、第６図(A)におけるＡ−Ａ′線の縦
断面図を第６図(B)に示している。
第６図(A)及び第６図(B)において、誘電体基板２の一方
の面上に金属導体パターン１が渦巻状に形成されてお
り、該金属導体パターン１のそれぞれの端部1a，1bを２
端子とするスパイラルインダクタが構成される。
の面上に金属導体パターン１が渦巻状に形成されてお
り、該金属導体パターン１のそれぞれの端部1a，1bを２
端子とするスパイラルインダクタが構成される。
第７図及び第８図に、ＦＥＴを用いた第２の従来例の能
動インダクタを示している。
動インダクタを示している。
第７図において、シングルゲートのＦＥＴ１１のドレイ
ン１２とゲート１４との間に抵抗１６が接続され、ＦＥ
Ｔ１１のソース１３とゲート１４との間にコンデンサ１
５が接続される。ここで、ＦＥＴ１１のドレイン１２及
びソース１３にそれぞれ接続される端子１７及び１８か
らＦＥＴ１１側をみたインピーダンスＺoが誘導性を示
すことから、第７図のＦＥＴ回路を能動インダクタとし
て用いている。
ン１２とゲート１４との間に抵抗１６が接続され、ＦＥ
Ｔ１１のソース１３とゲート１４との間にコンデンサ１
５が接続される。ここで、ＦＥＴ１１のドレイン１２及
びソース１３にそれぞれ接続される端子１７及び１８か
らＦＥＴ１１側をみたインピーダンスＺoが誘導性を示
すことから、第７図のＦＥＴ回路を能動インダクタとし
て用いている。
第８図において、デュアルゲートのＦＥＴ２１のドレイ
ン２２と、第１のゲート２４との間に抵抗１６が接続さ
れ、ＦＥＴ２１のソース２３と第１のゲート２４との間
にコンデンサ１５が接続され、更に、ＦＥＴ２１の第２
のゲート２５とソース２３との間にコンデンサ２６が接
続されている。コンデンサ２６は第２のゲート２５を高
周波的に接地することにより、ドレイン２２及び第１の
ゲート２４との間の容量性静電荷が抑圧されるので、第
８図の能動インダクタは、第７図の能動インダクタに比
較して高周波特性が改善される。
ン２２と、第１のゲート２４との間に抵抗１６が接続さ
れ、ＦＥＴ２１のソース２３と第１のゲート２４との間
にコンデンサ１５が接続され、更に、ＦＥＴ２１の第２
のゲート２５とソース２３との間にコンデンサ２６が接
続されている。コンデンサ２６は第２のゲート２５を高
周波的に接地することにより、ドレイン２２及び第１の
ゲート２４との間の容量性静電荷が抑圧されるので、第
８図の能動インダクタは、第７図の能動インダクタに比
較して高周波特性が改善される。
［発明が解決しようとする課題］ しかしながら、第１の従来例のスパイラルインダクタ
は、上述のごとく簡単な構成であるが、所要インダクタ
ンスを得るためには、このスパイラルインダクタの形状
が大きくなり、それ故、このスパイラルインダクタで発
生する磁界の周辺への漏れが大きくなり、その結果、近
辺の基板上に他の回路パターンを形成できず、実質的に
占有面積が大きくなる等の問題点があった。
は、上述のごとく簡単な構成であるが、所要インダクタ
ンスを得るためには、このスパイラルインダクタの形状
が大きくなり、それ故、このスパイラルインダクタで発
生する磁界の周辺への漏れが大きくなり、その結果、近
辺の基板上に他の回路パターンを形成できず、実質的に
占有面積が大きくなる等の問題点があった。
これに対して、第２の従来例のＦＥＴを用いた能動イン
ダクタは、ＦＥＴ回路自身を第１の従来例に比較して小
型に構成でき、かつ、磁界を発生しないことから、他の
回路パターンを近接して設置できるので、このような能
動インダクタは集積回路の小型化に適している。しかし
ながら、上述の第８図の回路を用いたとき、その回路に
おける静電結合容量を無視できるとしても、以下の理由
により、従来の回路構成ではマイクロ波以上の周波数帯
域で良好な動作を実現できないという欠点があった。
ダクタは、ＦＥＴ回路自身を第１の従来例に比較して小
型に構成でき、かつ、磁界を発生しないことから、他の
回路パターンを近接して設置できるので、このような能
動インダクタは集積回路の小型化に適している。しかし
ながら、上述の第８図の回路を用いたとき、その回路に
おける静電結合容量を無視できるとしても、以下の理由
により、従来の回路構成ではマイクロ波以上の周波数帯
域で良好な動作を実現できないという欠点があった。
即ち、能動インダクタ回路の解析を簡単化するため、シ
ングルゲートＦＥＴあるいはデュアルゲートＦＥＴが、
ゲート直下のゲート，ソース間の空乏層容量Ｃgsと相互
コンダクタンスgmのみで表現されるとすれば、従来例の
能動インダクタのインピーダンスＺoは次式で与えられ
る。
ングルゲートＦＥＴあるいはデュアルゲートＦＥＴが、
ゲート直下のゲート，ソース間の空乏層容量Ｃgsと相互
コンダクタンスgmのみで表現されるとすれば、従来例の
能動インダクタのインピーダンスＺoは次式で与えられ
る。
ここでＣn＝Ｃ1＋Ｃgsであり、Ｒ及びＣ1はそれぞれ抵
抗１６の抵抗値、コンデンサ１５の静電容量である。上
記(1)式を等価回路で表すと、gm2≫ω２Ｃn2の条件のも
とでは、第９図に示すように、抵抗値(１/gm)の抵抗６
１と、インダクタンス値(Ｃn・Ｒ/gm)のインダクタンス
６２との直列回路に、静電容量Ｃnのコンデンサ６３が
並列に接続された回路と概ね一致する。この場合、コン
デンサ６３の影響により周波数が高くなるに従って、
(1)式のインダクタンス成分が急激に減少して、所望の
インダクタンス値が得られなくなる。並列容量Ｃnの影
響を小さくするために、Ｃ1を０にしても、次の(2)式で
示すように、空乏層容量Ｃgsの影響がいぜんとして残る
ため、能動インダクタンス値の減少を防止するのは困難
であった。又、従来の構成では、直列抵抗成分１/gmを
なくすことはできず損失を生じた。
抗１６の抵抗値、コンデンサ１５の静電容量である。上
記(1)式を等価回路で表すと、gm2≫ω２Ｃn2の条件のも
とでは、第９図に示すように、抵抗値(１/gm)の抵抗６
１と、インダクタンス値(Ｃn・Ｒ/gm)のインダクタンス
６２との直列回路に、静電容量Ｃnのコンデンサ６３が
並列に接続された回路と概ね一致する。この場合、コン
デンサ６３の影響により周波数が高くなるに従って、
(1)式のインダクタンス成分が急激に減少して、所望の
インダクタンス値が得られなくなる。並列容量Ｃnの影
響を小さくするために、Ｃ1を０にしても、次の(2)式で
示すように、空乏層容量Ｃgsの影響がいぜんとして残る
ため、能動インダクタンス値の減少を防止するのは困難
であった。又、従来の構成では、直列抵抗成分１/gmを
なくすことはできず損失を生じた。
第１０図は、スミスチャート上に、ゲート長０．５μｍ
のＦＥＴを用いた場合の(２)式で求められたインピーダ
ンスＺoの周波数軌跡計算値を実線７１で示したもので
あり、併せて第６図(Ａ)，(Ｂ)の従来のスパイラルイン
ダクタの計算例を破線７２にて示している。ここで、周
波数を０．５ＧＨzから１０ＧＨzまで変化したとき、各
軌跡７１，７２は、それぞれ７１aから７１bまで、７２
aから７２bまで変化する。
のＦＥＴを用いた場合の(２)式で求められたインピーダ
ンスＺoの周波数軌跡計算値を実線７１で示したもので
あり、併せて第６図(Ａ)，(Ｂ)の従来のスパイラルイン
ダクタの計算例を破線７２にて示している。ここで、周
波数を０．５ＧＨzから１０ＧＨzまで変化したとき、各
軌跡７１，７２は、それぞれ７１aから７１bまで、７２
aから７２bまで変化する。
この第１０図から明らかなように、軌跡７２と比較して
軌跡７１は、ＦＥＴのゲート・ソース間の空乏層容量の
影響により、内側に回り込んでいる。このことは軌跡７
１の能動インダクタに損失が大きいことを表している。
この原因は以下の通りである。
軌跡７１は、ＦＥＴのゲート・ソース間の空乏層容量の
影響により、内側に回り込んでいる。このことは軌跡７
１の能動インダクタに損失が大きいことを表している。
この原因は以下の通りである。
端子１７−１８間に印加された電圧は抵抗Ｒと容量Ｃn
により分圧され、その分圧された電圧に比例した電流が
ＦＥＴに流れ込む。そのため、第７図及び第８図の能動
インダクタは、ＦＥＴの相互コンダクタンスgmの逆数に
よって表される抵抗分１/gmと、並列容量Ｃnとを持つ。
マイクロ波帯では、相互コンダクタンスはそれほど大き
くはなく、又、ゲート・ソース間容量も無視できないの
で、該能動インダクタを、マイクロ波帯以上の高周波帯
で動作させることが難しいという問題点があった。
により分圧され、その分圧された電圧に比例した電流が
ＦＥＴに流れ込む。そのため、第７図及び第８図の能動
インダクタは、ＦＥＴの相互コンダクタンスgmの逆数に
よって表される抵抗分１/gmと、並列容量Ｃnとを持つ。
マイクロ波帯では、相互コンダクタンスはそれほど大き
くはなく、又、ゲート・ソース間容量も無視できないの
で、該能動インダクタを、マイクロ波帯以上の高周波帯
で動作させることが難しいという問題点があった。
本発明の目的は、以上の問題点を解決し、例えばマイク
ロ波帯以上の高周波帯においてもインダクタンス値が減
少せず、損失が少なく、しかも小型化が可能な能動イン
ダクタを提供することにある。
ロ波帯以上の高周波帯においてもインダクタンス値が減
少せず、損失が少なく、しかも小型化が可能な能動イン
ダクタを提供することにある。
［課題を解決するための手段］ 本発明の能動インダクタの基本回路を第１図に示す、第
１図に示すように、第１のＦＥＴ３１と、ソース電極が
前記第１のＦＥＴ３１のドレインに接続され、ゲート電
極が前記第１のＦＥＴ３１のソース電極に接続された第
２のＦＥＴ３５とからなるソース接地のカスコード接続
ＦＥＴに対し、第２のＦＥＴ３５のドレイン端子から第
１のＦＥＴ３１のゲート端子へ、前記第２のＦＥＴ３５
のドレイン・ゲート電極間の電圧に比例した電流を帰還
するように入力電圧Ｖinと同相の電流帰還がかかる帰還
回路Ｗを設けた。
１図に示すように、第１のＦＥＴ３１と、ソース電極が
前記第１のＦＥＴ３１のドレインに接続され、ゲート電
極が前記第１のＦＥＴ３１のソース電極に接続された第
２のＦＥＴ３５とからなるソース接地のカスコード接続
ＦＥＴに対し、第２のＦＥＴ３５のドレイン端子から第
１のＦＥＴ３１のゲート端子へ、前記第２のＦＥＴ３５
のドレイン・ゲート電極間の電圧に比例した電流を帰還
するように入力電圧Ｖinと同相の電流帰還がかかる帰還
回路Ｗを設けた。
本発明において、上記帰還回路Ｗは、例えば第３図乃至
第５図に示すように、１つのＦＥＴ３９又は２つのＦＥ
Ｔ３９，４３から構成される能動素子を用いた帰還回路
Ｗであり、第２のＦＥＴ３５のドレイン電極及びゲート
電極にそれぞれ接続される出力端子１７，１８間に抵抗
５０が接続される。
第５図に示すように、１つのＦＥＴ３９又は２つのＦＥ
Ｔ３９，４３から構成される能動素子を用いた帰還回路
Ｗであり、第２のＦＥＴ３５のドレイン電極及びゲート
電極にそれぞれ接続される出力端子１７，１８間に抵抗
５０が接続される。
ここで、帰還回路Ｗとして１つのＦＥＴ３９を用いる場
合は、例えば第３図又は第５図に示すように、ＦＥＴ３
９のドレイン電極が第１のＦＥＴ３１のゲート電極に接
続され、ＦＥＴ３９のソース電極が第２のＦＥＴ３５の
ドレイン電極に接続され、ＦＥＴ３９のゲート電極が第
２のＦＥＴ３５のゲート電極に接続される。
合は、例えば第３図又は第５図に示すように、ＦＥＴ３
９のドレイン電極が第１のＦＥＴ３１のゲート電極に接
続され、ＦＥＴ３９のソース電極が第２のＦＥＴ３５の
ドレイン電極に接続され、ＦＥＴ３９のゲート電極が第
２のＦＥＴ３５のゲート電極に接続される。
また、帰還回路Ｗとして互いに接続された２つのＦＥＴ
３９，４３を用いる場合は、例えば第４図に示すよう
に、ＦＥＴ３９のソース電極が第２のＦＥＴ３５のドレ
イン電極に接続され、ＦＥＴ３９のゲート電極が第２の
ＦＥＴゲート電極に接続されるとともに、ＦＥＴ４３の
ドレイン電極が第１のＦＥＴ３１のゲート電極に接続さ
れ、ＦＥＴ４３のソース電極がＦＥＴ３９のドレイン電
極に接続され、ＦＥＴ４３のゲート電極がＦＥＴ３９の
ソース電極に接続される。
３９，４３を用いる場合は、例えば第４図に示すよう
に、ＦＥＴ３９のソース電極が第２のＦＥＴ３５のドレ
イン電極に接続され、ＦＥＴ３９のゲート電極が第２の
ＦＥＴゲート電極に接続されるとともに、ＦＥＴ４３の
ドレイン電極が第１のＦＥＴ３１のゲート電極に接続さ
れ、ＦＥＴ４３のソース電極がＦＥＴ３９のドレイン電
極に接続され、ＦＥＴ４３のゲート電極がＦＥＴ３９の
ソース電極に接続される。
さらに、例えば第５図に示すように、第１のＦＥＴ３１
のソース電極とゲート電極との間にコンデンサ１５を接
続してもよいし、第２のＦＥＴ３５のソース電極とゲー
ト電極との間にコンデンサ５１を接続してもよい。
のソース電極とゲート電極との間にコンデンサ１５を接
続してもよいし、第２のＦＥＴ３５のソース電極とゲー
ト電極との間にコンデンサ５１を接続してもよい。
［作用］ 第１図における回路の作用を第２図の位相関係図を参照
して説明する。
して説明する。
交流電圧Ｖinが入力端子に加わると、帰還回路ＷにＶin
と同相の電流ＩＦ3が流れる。この電流ＩＦ3により、第
１のＦＥＴ３１のゲート・ソース間の空乏層容量Ｃgs1
によってＩＦ3より９０゜位相の遅れた電圧Ｖc1が生じ
る。この電圧Ｖc1によって、第１のＦＥＴ３１にはＶc1
と同相の電流ＩＦ1が流れ込む。
と同相の電流ＩＦ3が流れる。この電流ＩＦ3により、第
１のＦＥＴ３１のゲート・ソース間の空乏層容量Ｃgs1
によってＩＦ3より９０゜位相の遅れた電圧Ｖc1が生じ
る。この電圧Ｖc1によって、第１のＦＥＴ３１にはＶc1
と同相の電流ＩＦ1が流れ込む。
この電流ＩＦ1は、容量Ｃgs2から流れ込む電流Ｉc2と、
第２のＦＥＴ３５から流れ込む電流とに分かれる。容量
Ｃgs2に流れる電圧Ｉc2によって、第２のＦＥＴ３５の
ソース・ゲート間にＩc2より９０゜位相の遅れた電圧Ｖ
c2が生じ、この電圧Ｖc2によってＦＥＴ２にＶc2と同相
の電流ＩＦ2が流れる。
第２のＦＥＴ３５から流れ込む電流とに分かれる。容量
Ｃgs2に流れる電圧Ｉc2によって、第２のＦＥＴ３５の
ソース・ゲート間にＩc2より９０゜位相の遅れた電圧Ｖ
c2が生じ、この電圧Ｖc2によってＦＥＴ２にＶc2と同相
の電流ＩＦ2が流れる。
電流ＩＦ2とＩＦ3とのベクトル合成が、入力端からこの
回路に流れ込む電流Ｉinである。一方のＩＦ3は電圧Ｖi
nと同じ向き、即ち抵抗成分を意味する。他方のＩＦ
2は、電圧Ｖinと同相、即ち、第２図の位相ベクトル図
でわかるように、負の抵抗成分とインダククタンス成分
とを持つ。
回路に流れ込む電流Ｉinである。一方のＩＦ3は電圧Ｖi
nと同じ向き、即ち抵抗成分を意味する。他方のＩＦ
2は、電圧Ｖinと同相、即ち、第２図の位相ベクトル図
でわかるように、負の抵抗成分とインダククタンス成分
とを持つ。
以上のことから、正の抵抗成分を負の抵抗成分で相殺す
ることにより、インダクタンス成分のみの能動インダク
タが得られ、その結果、従来の能動インダクタと比較し
てマイクロ波帯においても低損失の能動インダクタを実
現する。
ることにより、インダクタンス成分のみの能動インダク
タが得られ、その結果、従来の能動インダクタと比較し
てマイクロ波帯においても低損失の能動インダクタを実
現する。
更に、本発明の能動インダクタのインダクタンス成分
は、本回路のＦＥＴによる電流／電圧変換作用により、
概略、第１のソース接地ＦＥＴのゲート・ソース間の容
量を、第１のＦＥＴの相互コンダクタンスと帰還ＦＥＴ
の相互コンダクタンスとで除した値となる。一方、浮遊
容量としては、帰還ＦＥＴのゲート・ソース間の容量が
存在するが、マイクロ波用ＦＥＴにおいては、電流遮断
周波数の１／３程度以下の周波数においては、gm2≫ω2
Ｃgs2が成立するため、上記インダクタンス成分に比べ
て、この並列容量によるインピーダンスは費消に大き
く、その影響は、受動素子を用いた帰還回路を備えた従
来例の能動インダクタにおける浮遊容量の影響に比較し
て無視できるので、非常に広帯域となる。
は、本回路のＦＥＴによる電流／電圧変換作用により、
概略、第１のソース接地ＦＥＴのゲート・ソース間の容
量を、第１のＦＥＴの相互コンダクタンスと帰還ＦＥＴ
の相互コンダクタンスとで除した値となる。一方、浮遊
容量としては、帰還ＦＥＴのゲート・ソース間の容量が
存在するが、マイクロ波用ＦＥＴにおいては、電流遮断
周波数の１／３程度以下の周波数においては、gm2≫ω2
Ｃgs2が成立するため、上記インダクタンス成分に比べ
て、この並列容量によるインピーダンスは費消に大き
く、その影響は、受動素子を用いた帰還回路を備えた従
来例の能動インダクタにおける浮遊容量の影響に比較し
て無視できるので、非常に広帯域となる。
さらに、上述のように、少なくとも１つのコンデンサ１
５，５１を接続した場合、当該能動インダクタのインダ
クタンス値をさらに増大させることができる。
５，５１を接続した場合、当該能動インダクタのインダ
クタンス値をさらに増大させることができる。
［実施例］ 入力電圧と同相の電流による帰還をかける帰還回路Ｗと
して、本発明では、ＦＥＴの能動素子を用いており、以
下、本発明を実施例に基づき説明する。
して、本発明では、ＦＥＴの能動素子を用いており、以
下、本発明を実施例に基づき説明する。
第３図は、本発明の第１の実施例である能動インダクタ
１００の回路図である。
１００の回路図である。
ソース接地のＦＥＴ３１とゲート接地のＦＥＴ３５とを
カスコード接続するとともに、ＦＥＴ３５のドレインか
らＦＥＴ３１のゲートに対し、ゲート接地のＦＥＴ３９
による一方向の帰還をかけていることを特徴としてい
る。
カスコード接続するとともに、ＦＥＴ３５のドレインか
らＦＥＴ３１のゲートに対し、ゲート接地のＦＥＴ３９
による一方向の帰還をかけていることを特徴としてい
る。
即ち、第３図において、ソース３３を接地したＦＥＴ３
１のドレイン３２と、ゲート３８を接地したＦＥＴ３５
のソース３７とがカスコード接続され、このＦＥＴ３
１，３５の回路に帰還をかけるために、ゲート４２を接
地したＦＥＴ３９のドレイン４０及びソース４１が、Ｆ
ＥＴ３１のゲート３４と、ＦＥＴ３５のドレイン３６と
にそれぞれ接続される。ＦＥＴ３５のドレイン３６及び
接地ラインが、該能動インダクタの端子１７，１８とな
り、両端子間には抵抗値Ｒ0の抵抗５０が接続される、
尚、ＦＥＴ３１，３５及び３９は、図中記したように、
それぞれゲート・ソース間の寄生容量Ｃgs1，Ｃgs2及び
Ｃgsfを有していて、これらの寄生容量Ｃgs1，Ｃgs2及
びＣgsfは、一般にゲート電極直下の空乏層容量に概ね
等しいため、以下、空乏層容量Ｃgs1，Ｃgs2，Ｃgsfと
いう。又、図中の各Ｐは、高周波を遮断するコイルを介
して電圧が印加されるポイントであり、Ｃは、直流電圧
阻止用のコンデンサである。
１のドレイン３２と、ゲート３８を接地したＦＥＴ３５
のソース３７とがカスコード接続され、このＦＥＴ３
１，３５の回路に帰還をかけるために、ゲート４２を接
地したＦＥＴ３９のドレイン４０及びソース４１が、Ｆ
ＥＴ３１のゲート３４と、ＦＥＴ３５のドレイン３６と
にそれぞれ接続される。ＦＥＴ３５のドレイン３６及び
接地ラインが、該能動インダクタの端子１７，１８とな
り、両端子間には抵抗値Ｒ0の抵抗５０が接続される、
尚、ＦＥＴ３１，３５及び３９は、図中記したように、
それぞれゲート・ソース間の寄生容量Ｃgs1，Ｃgs2及び
Ｃgsfを有していて、これらの寄生容量Ｃgs1，Ｃgs2及
びＣgsfは、一般にゲート電極直下の空乏層容量に概ね
等しいため、以下、空乏層容量Ｃgs1，Ｃgs2，Ｃgsfと
いう。又、図中の各Ｐは、高周波を遮断するコイルを介
して電圧が印加されるポイントであり、Ｃは、直流電圧
阻止用のコンデンサである。
動作としては、端子１７，１８間に電圧を印加すると、
この電圧がＦＥＴ３９のソース４１とゲート４２との間
に印加されるので、このＦＥＴ３９のソース４１からド
レイン４０の向きに前記入力電圧と同相の電流が流れ、
この電流は、ＦＥＴ３１のゲート３４に帰還電流として
入力される。従って、このＦＥＴ３９が上記帰還回路Ｗ
として作用する。
この電圧がＦＥＴ３９のソース４１とゲート４２との間
に印加されるので、このＦＥＴ３９のソース４１からド
レイン４０の向きに前記入力電圧と同相の電流が流れ、
この電流は、ＦＥＴ３１のゲート３４に帰還電流として
入力される。従って、このＦＥＴ３９が上記帰還回路Ｗ
として作用する。
まず、抵抗５０を取り外したときの端子１７，１８から
みた能動インダクタ１００のアドミタンスＹ0を求め
る。ここで、従来例と同様に解析を簡単にするために、
ＦＥＴ３１，３５及び３９がそれぞれ、ゲート直下の空
乏層容量Ｃgs1，Ｃgs2及びＣgsfと、相互コンダクタン
スgm1，gm2及びgmfとで表現されるとすれば、gm≫ω２
・Ｃgs2という条件のもとでは、アドミタンスＹ0は次式
で与えられる。
みた能動インダクタ１００のアドミタンスＹ0を求め
る。ここで、従来例と同様に解析を簡単にするために、
ＦＥＴ３１，３５及び３９がそれぞれ、ゲート直下の空
乏層容量Ｃgs1，Ｃgs2及びＣgsfと、相互コンダクタン
スgm1，gm2及びgmfとで表現されるとすれば、gm≫ω２
・Ｃgs2という条件のもとでは、アドミタンスＹ0は次式
で与えられる。
ここで、ＦＥＴ３１とＦＥＴ３５が同じＦＥＴである場
合、gm1＝gm2＝gma、又は、Ｃgs1＝Ｃgs2＝Ｃgsaである
ため、アドミタンス中のコンダクタンスは打ち消し合
い、第３図の回路のインピーダンスＺ0は、次式のごと
くインダクタンス成分のみで与えられ、無損失となる。
合、gm1＝gm2＝gma、又は、Ｃgs1＝Ｃgs2＝Ｃgsaである
ため、アドミタンス中のコンダクタンスは打ち消し合
い、第３図の回路のインピーダンスＺ0は、次式のごと
くインダクタンス成分のみで与えられ、無損失となる。
実際のＦＥＴは、gmとＣgsのみでは表現できないので、
周波数によって若干の損失がある。又、負性抵抗を生じ
る周波数もある。そこで抵抗５０を付加することによ
り、負性抵抗を打ち消し、低損失な能動インダクタとし
て動作させる。
周波数によって若干の損失がある。又、負性抵抗を生じ
る周波数もある。そこで抵抗５０を付加することによ
り、負性抵抗を打ち消し、低損失な能動インダクタとし
て動作させる。
第４図は、本発明の第２の実施例である能動インダクタ
２００の回路図であり、第３図と同一の部分には同一の
符号を付している。
２００の回路図であり、第３図と同一の部分には同一の
符号を付している。
この能動インダクタ２００は、第３図におけるＦＥＴ３
９による帰還回路の代わりに、ゲート接地としたカスコ
ード接続のＦＥＴ３９，４３による帰還回路を設けたこ
とを特徴としている。
９による帰還回路の代わりに、ゲート接地としたカスコ
ード接続のＦＥＴ３９，４３による帰還回路を設けたこ
とを特徴としている。
即ち、第４図のおいて、ゲート４２を接地したＦＥＴ３
９のドレイン４０及びソース４１は、それぞれＦＥＴ４
３のソース４５及びゲート４６に接続され、ＦＥＴ３９
のソース４１がＦＥＴ３５のドレイン３６に接続され、
ＦＥＴ４３のドレイン４４がＦＥＴ３１のゲート３４に
接続される。ＦＥＴ３１，３５、及びＦＥＴ３９，４３
は、それぞれゲート・ソース間の浮遊容量Ｃgsa及びＣg
sfを有する。
９のドレイン４０及びソース４１は、それぞれＦＥＴ４
３のソース４５及びゲート４６に接続され、ＦＥＴ３９
のソース４１がＦＥＴ３５のドレイン３６に接続され、
ＦＥＴ４３のドレイン４４がＦＥＴ３１のゲート３４に
接続される。ＦＥＴ３１，３５、及びＦＥＴ３９，４３
は、それぞれゲート・ソース間の浮遊容量Ｃgsa及びＣg
sfを有する。
この回路においても、端子１７，１８間に印加した電圧
がカスコード接続の一方のＦＥＴ３９のソース４１とゲ
ート４２との間に印加されるので、このＦＥＴ３９のソ
ース４１からドレイン４０の向きに前記電圧と同相の電
流が流れ、このようにＦＥＴ３９に電流が流れれば、カ
スコード接続の他方のＦＥＴ４３において、ソース４５
からドレイン４４の向きにＦＥＴ３９に流れた電流と同
相の電流が流れ、この電流がＦＥＴ３１のゲート３４に
入力される。従って、カスコード接続したＦＥＴ３９，
４３が帰還回路Ｗとして作用する。
がカスコード接続の一方のＦＥＴ３９のソース４１とゲ
ート４２との間に印加されるので、このＦＥＴ３９のソ
ース４１からドレイン４０の向きに前記電圧と同相の電
流が流れ、このようにＦＥＴ３９に電流が流れれば、カ
スコード接続の他方のＦＥＴ４３において、ソース４５
からドレイン４４の向きにＦＥＴ３９に流れた電流と同
相の電流が流れ、この電流がＦＥＴ３１のゲート３４に
入力される。従って、カスコード接続したＦＥＴ３９，
４３が帰還回路Ｗとして作用する。
まず、抵抗５０を取り外したときの端子１７，１８から
みた能動インダクタ２００のアドミタンスＹ0を求め
る。ここで、第１実施例と同様に解析を簡単にするため
に、ＦＥＴ３１，３５及び３９，４３がそれぞれ、ゲー
ト直下の空乏層容量Ｃgsa及びＣgsfと、相互コンダクタ
ンスgma及びgmfとで表現されるとすれば、gm≫ω２・Ｃ
gs2という条件のもとでは、アドミタンスＹ0は次式で与
えられる。
みた能動インダクタ２００のアドミタンスＹ0を求め
る。ここで、第１実施例と同様に解析を簡単にするため
に、ＦＥＴ３１，３５及び３９，４３がそれぞれ、ゲー
ト直下の空乏層容量Ｃgsa及びＣgsfと、相互コンダクタ
ンスgma及びgmfとで表現されるとすれば、gm≫ω２・Ｃ
gs2という条件のもとでは、アドミタンスＹ0は次式で与
えられる。
上式は、負性抵抗(Ｃgsa／Ｃgsf・gma)と、インダクタ
(Ｃgsa／gma・gmf)との並列回路を意味する。ここで抵
抗値(Ｃgsa／Ｃgsf・gma)の抵抗５０を端子１７と１８
との間に負性抵抗分接続すると、(５)の右辺の第１項の
抵抗分が打ち消され、インピーダンスＺ0は、次式で与
えられ無損失となる。
(Ｃgsa／gma・gmf)との並列回路を意味する。ここで抵
抗値(Ｃgsa／Ｃgsf・gma)の抵抗５０を端子１７と１８
との間に負性抵抗分接続すると、(５)の右辺の第１項の
抵抗分が打ち消され、インピーダンスＺ0は、次式で与
えられ無損失となる。
又、第４図の回路において、ＦＥＴ４３のゲート４６へ
の電圧印加ポイントＰの電圧を変化させることにより、
相互コンダクタンスgmfが変化するので、電圧制御型の
能動インダクタを実現できる。
の電圧印加ポイントＰの電圧を変化させることにより、
相互コンダクタンスgmfが変化するので、電圧制御型の
能動インダクタを実現できる。
第１１図は、スミスチャート上に、ゲート長０．５μｍ
のＦＥＴを用いた場合の第３図及び第４図の回路のイン
ピーダンスＺ0の周波数軌跡計算値を、それぞれ実線７
３及び点線７４で示したものであり、併せて、第６図
(Ａ)，(Ｂ)の従来のスパイラルインダクタの計算例を破
線７２にて示している。ここで、周波数を０．５ＧＨz
から１０ＧＨzまで変化したとき、各軌跡７２，７３，
７４は、それぞれ７２aから７２bで、７３aから７３bま
で、７４aから７４bまで変化する。第１１図における能
動インダクタ１００及び２００に対する軌跡７３及び７
４は、第１０図で示した従来の能動インダクタの軌跡７
１と比較してわかるように、極めて低損失であり、マイ
クロ波帯においても良好に動作することがわかる。
のＦＥＴを用いた場合の第３図及び第４図の回路のイン
ピーダンスＺ0の周波数軌跡計算値を、それぞれ実線７
３及び点線７４で示したものであり、併せて、第６図
(Ａ)，(Ｂ)の従来のスパイラルインダクタの計算例を破
線７２にて示している。ここで、周波数を０．５ＧＨz
から１０ＧＨzまで変化したとき、各軌跡７２，７３，
７４は、それぞれ７２aから７２bで、７３aから７３bま
で、７４aから７４bまで変化する。第１１図における能
動インダクタ１００及び２００に対する軌跡７３及び７
４は、第１０図で示した従来の能動インダクタの軌跡７
１と比較してわかるように、極めて低損失であり、マイ
クロ波帯においても良好に動作することがわかる。
第５図は、本発明の第３の実施例である能動インダクタ
３００を示しており、第３図の能動インダクタ１００に
対し、ＦＥＴ３１のゲート３４・ソース３３間及び、Ｆ
ＥＴ３５のソース３７・ゲート３８間にそれぞれ容量が
Ｃ1，Ｃ2のコンデンサ１５及び５１が接続されたもので
ある。
３００を示しており、第３図の能動インダクタ１００に
対し、ＦＥＴ３１のゲート３４・ソース３３間及び、Ｆ
ＥＴ３５のソース３７・ゲート３８間にそれぞれ容量が
Ｃ1，Ｃ2のコンデンサ１５及び５１が接続されたもので
ある。
第５図において、抵抗５０を取り外したときの、端子１
７，１８からみた能動インダクタ３００のアドミタンス
Ｙ0は、(３)式において、容量Ｃgs1を(Ｃ1＋Ｃgs1)で置
き換えるとともに、容量Ｃgs2を(Ｃ2＋Ｃgs2)で置き換
えることによって第１の実施例と同様にして、コンデン
サＣ1及びＣ2が比較的小さい場合、次式で与えられる。
７，１８からみた能動インダクタ３００のアドミタンス
Ｙ0は、(３)式において、容量Ｃgs1を(Ｃ1＋Ｃgs1)で置
き換えるとともに、容量Ｃgs2を(Ｃ2＋Ｃgs2)で置き換
えることによって第１の実施例と同様にして、コンデン
サＣ1及びＣ2が比較的小さい場合、次式で与えられる。
この(７)式からわかるように、第３の実施例である能動
インダクタ３００は、第１の実施例である能動インダク
タ１００と比較して大きなインダクタンス値を実現でき
る。又、適当な素子値、例えばＦＥＴ３１と３５が同じ
ＦＥＴで、かつ、Ｃ1＝Ｃ2、とすることにより、インピ
ーダンスＺ0は、次式で与えられ無損失のインダクタを
実現できる。
インダクタ３００は、第１の実施例である能動インダク
タ１００と比較して大きなインダクタンス値を実現でき
る。又、適当な素子値、例えばＦＥＴ３１と３５が同じ
ＦＥＴで、かつ、Ｃ1＝Ｃ2、とすることにより、インピ
ーダンスＺ0は、次式で与えられ無損失のインダクタを
実現できる。
尚、第２の実施例に対しても、第５図で設けたコンデン
サ１５及び５１を接続することにより、インダクタンス
値の増大を期待できる。
サ１５及び５１を接続することにより、インダクタンス
値の増大を期待できる。
［発明の効果］ 以上説明したように、この発明の能動インダクタは、カ
スコード接続のＦＥＴ３１，３５に対して、１つのＦＥ
Ｔ３９又は２つのＦＥＴ３９，４３から構成される能動
素子を用いた帰還回路にて、ＦＥＴ３５のドレイン・ゲ
ート電極間の電圧に比例した電流を帰還するように入力
電圧と同相の電流帰還をかけた構成としたので、受動素
子を用いた従来の帰還回路と比較して、マイクロ波帯の
周波数においても低損失であってしかも広帯域の特性を
実現でき、更には、電界効果トランジスタと抵抗とで構
成できるので磁界漏れがなく、小型化を達成できる。
スコード接続のＦＥＴ３１，３５に対して、１つのＦＥ
Ｔ３９又は２つのＦＥＴ３９，４３から構成される能動
素子を用いた帰還回路にて、ＦＥＴ３５のドレイン・ゲ
ート電極間の電圧に比例した電流を帰還するように入力
電圧と同相の電流帰還をかけた構成としたので、受動素
子を用いた従来の帰還回路と比較して、マイクロ波帯の
周波数においても低損失であってしかも広帯域の特性を
実現でき、更には、電界効果トランジスタと抵抗とで構
成できるので磁界漏れがなく、小型化を達成できる。
さらに、少なくとも１つのコンデンサ１５，５１を備え
ることによって、当該能動イダクタのインダクタンス値
をさらに増大させることができるという特有の利点があ
る。
ることによって、当該能動イダクタのインダクタンス値
をさらに増大させることができるという特有の利点があ
る。
【図面の簡単な説明】 第１図は本発明の能動インダクタの回路図、第２図は第
１図における位相関係を示すベクトル図、第３図は本発
明の第１の実施例を示す回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は本発明の第３の実施例
を示す回路図、第６図(Ａ)は、第１の従来例のスパイラ
ルインダクタの平面図、第６図(Ｂ)は第６図(Ａ)におけ
るＡ−Ａ′線の縦断面図、第７図及び第８図はそれぞれ
第２の従来例のシングルＦＥＴ及びデュアルＦＥＴを用
いた能動インダクタの回路図、第９図は第７図及び第８
図の回路の等価回路図、第１０図は第７図の能動インダ
クタ及び第６図のスパイラルインダクタのインピーダン
スにおける周波数軌跡計算値を示すスミスチャート、第
１１図は第１図及び第２図の能動インダクタ及び第６図
のスパイラルインダクタのインピーダンスにおける周波
数軌跡計算値を示すスミスチャートである。 ３１，３５，３９，４３……ＦＥＴ、３２，３６，４
０，４４……ドレイン、３３，３７，４１，４５……ソ
ース、３４，３８，４２，４６……ゲート、１７，１８
……端子、５０……抵抗、１５，５１……コンデンサ。
１図における位相関係を示すベクトル図、第３図は本発
明の第１の実施例を示す回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は本発明の第３の実施例
を示す回路図、第６図(Ａ)は、第１の従来例のスパイラ
ルインダクタの平面図、第６図(Ｂ)は第６図(Ａ)におけ
るＡ−Ａ′線の縦断面図、第７図及び第８図はそれぞれ
第２の従来例のシングルＦＥＴ及びデュアルＦＥＴを用
いた能動インダクタの回路図、第９図は第７図及び第８
図の回路の等価回路図、第１０図は第７図の能動インダ
クタ及び第６図のスパイラルインダクタのインピーダン
スにおける周波数軌跡計算値を示すスミスチャート、第
１１図は第１図及び第２図の能動インダクタ及び第６図
のスパイラルインダクタのインピーダンスにおける周波
数軌跡計算値を示すスミスチャートである。 ３１，３５，３９，４３……ＦＥＴ、３２，３６，４
０，４４……ドレイン、３３，３７，４１，４５……ソ
ース、３４，３８，４２，４６……ゲート、１７，１８
……端子、５０……抵抗、１５，５１……コンデンサ。
フロントページの続き (72)発明者 相川 正義 京都府相楽郡精華町大字乾谷小字三平谷５ 番地 株式会社エイ・ティ・アール光電波 通信研究所内 (56)参考文献 特開 昭63−219150（ＪＰ，Ａ)
Claims (6)
- 【請求項１】第１の電界効果トランジスタと、 ソース電極が前記第１の電界効果トランジスタのドレイ
ン電極に接続され、ゲート電極が前記第１の電界効果ト
ランジスタのソース電極に接続された第２の電界効果ト
ランジスタと、 ドレイン電極が前記第１の電界効果トランジスタのゲー
ト電極に接続され、ソース電極が前記第２の電界効果ト
ランジスタのドレイン電極に接続され、ゲート電極が前
記第２の電界効果トランジスタのゲート電極に接続され
た第３の電界効果トランジスタと、 前記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極との間に接続される抵抗と、を備え、 上記第２の電界効果トランジスタのドレイン電極とゲー
ト電極とを２端子としたことを特徴とする能動インダク
タ。 - 【請求項２】第１の電界効果トランジスタと、 ソース電極が前記第１の電界効果トランジスタのドレイ
ン電極に接続され、ゲート電極が前記第１の電界効果ト
ランジスタのソース電極に接続された第２の電界効果ト
ランジスタと、 ソース電極が前記第２の電界効果トランジスタのドレイ
ン電極に接続され、ゲート電極が前記第２の電界効果ト
ランジスタのゲート電極に接続された第３の電界効果ト
ランジスタと、 ドレイン電極が前記第１の電界効果トランジスタのゲー
ト電極に接続され、ソース電極が前記第３の電界効果ト
ランジスタのドレイン電極に接続され、ゲート電極が前
記第３の電界効果トランジスタのソース電極に接続され
た第４の電界効果トランジスタと、 前記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極との間に接続された抵抗と、を備え、 上記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極とを２端子としたことを特徴とする能動イ
ンダクタ。 - 【請求項３】第１の電界効果トランジスタと、 ソース電極が前記第１の電界効果トランジスタのドレイ
ン電極に接続され、ゲート電極が前記第１の電界効果ト
ランジスタのソース電極に接続された第２の電界効果ト
ランジスタと、 ドレイン電極が前記第１の電界効果トランジスタのゲー
ト電極に接続され、ソース電極が前記第２の電界効果ト
ランジスタのドレイン電極に接続され、ゲート電極が前
記第２の電界効果トランジスタのゲート電極に接続され
た第３の電界効果トランジスタと、 前記第１の電界効果トランジスタにおけるゲート電極と
ソース電極との間に接続されたコンデンサと、 前記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極との間に接続された抵抗と、を備え、 上記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極とを２端子としたことを特徴とする能動イ
ンダクタ。 - 【請求項４】上記第２の電界効果トランジスタにおける
ソース電極とゲート電極との間に更にコンデンサを接続
した請求項３記載の能動インダクタ。 - 【請求項５】第１の電界効果トランジスタと、 ソース電極が前記第１の電界効果トランジスタのドレイ
ン電極に接続され、ゲート電極が前記第１の電界効果ト
ランジスタのソース電極に接続された第２の電界効果ト
ランジスタと、 ソース電極が前記第２の電界効果トランジスタのドレイ
ン電極に接続され、ゲート電極が前記第２の電界効果ト
ランジスタのゲート電極に接続された第３の電界効果ト
ランジスタと、 ドレイン電極が前記第１の電界効果トランジスタのゲー
ト電極に接続され、ソース電極が前記第３の電界効果ト
ランジスタのドレイン電極に接続され、ゲート電極が前
記第３の電界効果トランジスタのソース電極に接続され
た第４の電界効果トランジスタと、 前記第１の電界効果トランジスタにおけるゲート電極と
ソース電極との間に接続されたコンデンサと、 前記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極との間に接続された抵抗と、を備え、 上記第２の電界効果トランジスタにおけるドレイン電極
とゲート電極とを２端子としたことを特徴とする能動イ
ンダクタ。 - 【請求項６】上記第２の電界効果トランジスタにおける
ソース電極とゲート電極との間に更にコンデンサを接続
した請求項５記載の能動インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026036A JPH0616578B2 (ja) | 1989-02-02 | 1989-02-02 | 能動インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026036A JPH0616578B2 (ja) | 1989-02-02 | 1989-02-02 | 能動インダクタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205107A JPH02205107A (ja) | 1990-08-15 |
| JPH0616578B2 true JPH0616578B2 (ja) | 1994-03-02 |
Family
ID=12182473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026036A Expired - Fee Related JPH0616578B2 (ja) | 1989-02-02 | 1989-02-02 | 能動インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616578B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04284005A (ja) * | 1991-03-13 | 1992-10-08 | Sharp Corp | 発振回路 |
| JP3216693B2 (ja) * | 1995-02-01 | 2001-10-09 | 日本電信電話株式会社 | 能動インダクタ |
| US5726613A (en) * | 1995-02-01 | 1998-03-10 | Nippon Telegraph And Telephone Corporation | Active inductor |
| KR100439734B1 (ko) * | 1996-12-28 | 2004-10-08 | 주식회사 하이닉스반도체 | 반도체 인덕터 |
| JP3599627B2 (ja) | 2000-02-21 | 2004-12-08 | シャープ株式会社 | 能動インダクタ |
| JP2002185253A (ja) * | 2000-12-13 | 2002-06-28 | Seiko Epson Corp | 発振回路 |
| US9774315B2 (en) * | 2015-11-05 | 2017-09-26 | Xilinx, Inc. | Method for increasing active inductor operating range and peaking gain |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219150A (ja) * | 1987-03-07 | 1988-09-12 | A T R Hikari Denpa Tsushin Kenkyusho:Kk | 能動インダクタ |
-
1989
- 1989-02-02 JP JP1026036A patent/JPH0616578B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02205107A (ja) | 1990-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3888785B2 (ja) | 高周波電力増幅器 | |
| JP4206589B2 (ja) | 分布増幅器 | |
| US6211754B1 (en) | Integrated resonance circuit consisting of a parallel connection of a microstrip line and a capacitor | |
| JP2002076845A (ja) | 能動インダクタ | |
| US5233313A (en) | High power field effect transistor amplifier | |
| JPH0616578B2 (ja) | 能動インダクタ | |
| JP2000312122A (ja) | 高周波入力整合回路装置及び高周波出力整合回路装置及び、半導体集積回路 | |
| JPH06152206A (ja) | 無反射終端 | |
| JPS63219150A (ja) | 能動インダクタ | |
| JP3634223B2 (ja) | 移相器 | |
| US5099155A (en) | Active element filter network | |
| JP3204481B2 (ja) | 能動インダクタ | |
| JP3211859B2 (ja) | 能動フィルタ | |
| JPH08274584A (ja) | 能動インダクタ | |
| JPH10200302A (ja) | 可変移相器 | |
| JP2771861B2 (ja) | 移相器 | |
| JPH07312508A (ja) | 可変減衰器 | |
| JPH08321726A (ja) | 増幅回路 | |
| JPH0766659A (ja) | マイクロ波増幅器 | |
| JP3216686B2 (ja) | 移相器 | |
| JP2537518B2 (ja) | 移相器 | |
| JP3150806B2 (ja) | マイクロ波フィルタ回路 | |
| JP3216687B2 (ja) | 移相器 | |
| JP2001352204A (ja) | 伝送線路およびそれを用いた回路素子およびそれらを用いた電子回路およびそれを用いた電子装置 | |
| JPH04287507A (ja) | 電界効果トランジスタ増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |