KR100581633B1 - 적층형 세라믹 칩 필터 - Google Patents

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KR100581633B1
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Abstract

본 발명은 이동통신 시스템에 사용되는 세라믹 칩 필터에 관한 것으로서, 세라믹 칩 필터의 칩 본체 상부면에 구현되는 입출력단 전극을 칩 본체내 공진기의 길이 방향으로 중간에 위치시킴으로써, 세라믹 칩 필터의 충분한 부하 캐패시턴스를 얻을 수 있는 공간을 확보하여 캐패시터용 전극 패턴 사이에서 발생할 수 있는 불필요한 기생성분을 억제하는 적층형 세라믹 칩 필터를 제공한다.
이동통신 시스템, 세라믹 칩 필터, 입출력단 전극, 스트립라인 공진기, 전극 패턴

Description

적층형 세라믹 칩 필터{MULTILAYER CERAMIC CHIP FILTER}
도 1은 종래의 적층형 세라믹 칩 필터의 구조를 설명하기 위한 도면.
도 2는 도 1에 도시한 세라믹 칩 필터의 등가회로.
도 3은 본 발명의 실시예에 따른 적층형 세라믹 칩 필터의 구조를 설명하기 위한 도면.
도 4는 도 3에 도시한 세라믹 칩 필터의 등가회로.
도 5는 적층형 세라믹 칩 필터의 결합 캐패시턴스 변화에 대한 주파수 특성을 나타내는 도면.
도 6은 적층형 세라믹 칩 필터의 공진기간의 거리 변화에 대한 주파수 특성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
7a, 7b : 입출력단 전극
8a, 8b : 입출력 결합 캐패시터용 전극 패턴
9a, 9b : 부하 캐패시터용 전극 패턴
10a, 10b : 스트립라인 공진기
11 : 결합 캐패시터용 전극 패턴
본 발명은 이동통신 시스템에 사용되는 대역 통과 필터에 관한 것으로서, 특히 필터의 설계시에 충분한 크기의 캐패시턴스를 얻기 위한 공간을 확보할 수 있는 적층형 세라믹 칩 필터에 관한 것이다.
일반적으로, 대역 통과 필터(band pass filter)는 주파수 신호의 입출력을 담당하는 입출력단, 다수의 전극 패턴 및 주파수 선택적 특성을 갖는 다수의 공진기(resonator)의 조합으로 구현된 RF(Radio Frequency) 소자로서, 이동통신 시스템에 사용되는 주파수 신호 중에서 통과 대역내의 주파수 신호만을 통과시키는 필터이다.
도 1 및 도 2를 참조하여 대역 통과 필터로서 사용되는 적층형 세라믹 칩 필터에 대하여 설명한다. 도 1은 종래의 적층형 세라믹 칩 필터(100)의 구조를 설명하기 위한 도면이며, 도 2는 도 1에 도시한 세라믹 칩 필터(100)의 등가회로를 나타낸다.
적층형 세라믹 칩 필터(100)의 칩 본체는 세라믹 유전 재료로 형성된 다수의 유전체층(1~5)을 적층함으로써 제조되는데, 세라믹 칩 필터(100)의 공진기에 요구되는 임피던스와 세라믹 칩 필터(100)의 캐패시턴스를 고려하여, 제 2 및 제 5 유전체층(2,5)과 제 1, 제 3 및 제 4 유전체층(1,3,4)은 서로 다른 두께를 갖는다.
제 1 유전체층(1)의 상부면에는 구리(copper), 은(silver) 등과 같은 금속을 도포하여 세라믹 칩 필터(100)의 제 1 접지면(6)이 구현된다.
제 2 유전체층(2)의 상부면에는 공진기와 병렬로 연결되어 세라믹 칩 필터(100)의 결합 캐패시터(coupling capacitor) Cc를 구현하기 위한 전극 패턴(11)이 후술되는 제 1 및 제 2 스트립라인 공진기(10a,10b)의 수직 방향으로 후막(thick film) 인쇄된다. 또한, 공진기와 접지 사이에 형성되는 부하 캐패시터(load capacitor) CL을 구현하기 위한 전극 패턴(12a,12b)이 제 2 유전체층(2)의 일단면(20)으로부터 결합 캐패시터용 전극 패턴(11)이 위치하는 방향으로 후막 인쇄된다. 여기서, 후막 인쇄란 50~200㎛ 두께의 유전체층에 페이스트(paste) 전극을 이용하여 스크린 프린팅 방식에 의해 전극 패턴을 구현하는 것으로서, 본 기술분야에 잘 알려진 기법이므로 여기서는 그 자세한 설명은 생략한다.
제 3 유전체층(3)의 상부면에는 세라믹 칩 필터(100)의
Figure 112003014734826-pat00001
공진기로서 사용되는 제 1 및 제 2 스트립라인(stripline) 공진기(10a,10b)가 후막 인쇄된다. 각각의 스트립라인 공진기(10a,10b)의 일단(10c,10d)은 제 1 접지면(6) 및 후술되는 제 2 접지면(13)과 단락되고, 제 1 및 제 2 접지면(6,13)과 단락되지 않은 제 1 및 제 2 스트립라인 공진기(10a,10b)의 타단(10e,10f)은 세라믹 칩 필터(100)의 개방단을 형성하는데, 이하에서는 제 1 및 제 2 스트립라인 공진기의 타단(10e,10f)을 개방단으로 표현한다.
제 4 유전체층(4)의 상부면에는 공진기와 입출력단 사이에 형성되는 입출력 결합 캐패시터 C01을 구현하기 위한 전극 패턴(8a,8b)이 제 1 및 제 2 스트립라인 공진기(10a,10b)와 동일한 방향으로 후막 인쇄된다. 또한, 공진기와 접지 사이에 형성되는 부하 캐패시터 CL을 구현하기 위한 전극 패턴(9a,9b)이 제 4 유전체층(4)의 일단면(40)으로부터 입출력 결합 캐패시터용 전극 패턴(8a,8b)이 위치하는 방향으로 후막 인쇄된다.
제 5 유전체층(5)의 상부면에는 제 1 유전체층(1)의 상부면에 구현된 것과 동일한 방식의 제 2 접지면(13)이 구현된다. 제 2 접지면(13)의 일부분을 두 개의 "ㄷ" 형태로 제거하여 제 2 접지면과 절연된 부분(7a,7b)은 세라믹 칩 필터(100)의 입출력단으로서 사용되며, 이하에서는 입출력단 전극(7a,7b)으로 표현한다.
상술한 제 1 및 제 2 스트립라인 공진기와 다수의 전극 패턴은 세라믹 칩 필터의 접지면을 구현하기 위하여 도포된 금속과 동일한 금속이 사용된다. 또한, 제 2 내지 제 5 유전체층의 사전결정된 위치에 존재하는 비아 홀(via hole, 도시하지 않음)에 전도성 물질을 채움으로써, 제 1 및 제 2 스트립라인 공진기, 다수의 전극 패턴, 입출력단 전극 및 접지면은 전기적으로 각각 연결된다.
도 1 및 도 2를 참조하여 상술한 종래의 적층형 세라믹 칩 필터(100)는 일체형 유전체 필터의 설계 방식에 기초하여 설계된 것으로서, 제 5 유전체층(5)의 상부면에 구현된 입출력단 전극(7a,7b)이 제 3 유전체층(3)의 상부면에 후막 인쇄된 제 1 및 제 2 스트립라인 공진기(10a,10b)의 개방단(10e,10f) 근처에 위치할 수 밖에 없는 구조를 갖는다. 이러한 구조가 적층형 세라믹 칩 필터의 설계시에 적용됨으로써, 세라믹 칩 필터의 부하 캐패시터를 구현하기 위한 공간 확보에 제약이 발생한다. 즉, 도 1에 도시한 바와 같이, 제 4 유전체층(4)의 상부면에 후막 인쇄된 입출력 결합 캐패시터용 전극 패턴(8a,8b)과 제 4 유전체층(4)의 일단면(40) 사이의 공간만을 세라믹 칩 필터(100)의 부하 캐패시터를 구현하기 위한 용도로서 사용할 수 있다. 그 결과, 세라믹 칩 필터(100)에서 요구하는 충분한 부하 캐패시턴스를 얻기 위하여, 제 4 유전체층(4)의 상부면에 후막 인쇄된 입출력 결합 캐패시터용 전극 패턴(8a,8b)과 제 4 유전체층(4)의 일단면(40) 사이에 후막 인쇄된 부하 캐패시터용 전극 패턴(9a,9b) 및 제 2 유전체층(2)의 상부면에 후막 인쇄된 결합 캐패시터용 전극 패턴(11)과 제 2 유전체층(2)의 일단면(20) 사이에 후막 인쇄된 부하 캐패시터용 전극 패턴(12a,12b)을 병렬로 연결함으로써, 세라믹 칩 필터(100)의 부하 캐패시터 CL을 구현한다.
그러나, 상술한 바와 같은 구조의 세라믹 칩 필터(100)에 고주파 신호가 통과할 때, 제 2 유전체층(2)의 상부면에 후막 인쇄된 결합 캐패시터용 전극 패턴(11)과 부하 캐패시터용 전극 패턴(12a,12b)에 고주파 신호 에너지가 상호 유입되는 커플링(coupling) 현상에 의해 잡음, 에너지 누설 등과 같은 불필요한 기생성분이 발생하는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 세라믹 칩 필터에서 요구하는 충분한 캐패시턴스를 얻을 수 있는 공간을 확보하고, 캐패시터용 전극 패턴 사이에서 발생할 수 있는 불필요한 기생성분을 억제하는 적층형 세라믹 칩 필터를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 세라믹 칩 필터로서, 세라믹 유전 재료로 형성된 다수의 유전체층을 적층하여 제조된 칩 본체와, 상기 칩 본체의 제 1 유전체층 상부면에 사전설정된 금속으로 도포된 제 1 접지면과, 상기 칩 본체의 제 3 유전체층 상부면에 인쇄된 제 1 및 제 2 스트립라인 공진기와, 상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 2 유전체층 상부 면에 상기 제 1 및 제 2 스트립라인 공진기의 수직 방향으로 인쇄된 결합 캐패시터용 전극 패턴과, 상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 4 유전체층 상부 면에 상기 제 1 및 제 2 스트립라인 공진기와 동일한 방향으로 각각 인쇄된 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴, 및 상기 제 4 유전체층의 일단면으로부터 상기 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴이 위치하는 방향으로 각각 인쇄된 부하 캐패시터용 제 1 및 제 2 전극 패턴과, 상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 5 유전체층 상부면에 형성된 한 쌍의 입출력단 전극을 포함하며, 여기서, 상기 제 2 유전체 층과 상기 제 4 유전체 층은 실질적으로 서로 다른 유전체 층인 적층형 세라믹 칩 필터가 제공된다.
이하에서는, 도 3 내지 도 6을 참조하여 본 발명의 실시예에 따른 적층형 세라믹 칩 필터에 대하여 상세하게 설명하기로 한다.
도 3 은 적층형 세라믹 칩 필터(200)의 구조를 설명하기 위한 도면이며, 도 4는 도 3에 도시한 세라믹 칩 필터(200)의 등가회로이다. 설명의 편의상, 도 1 및 도 2와 동일한 구성요소들에 한해서는 동일한 참조부호를 사용하며, 도 1 및 도 2와 비교하여 변화된 부분에 대해서만 설명한다.
제 2 유전체층(2)의 상부면에는 공진기에 병렬로 연결되어 세락믹 칩 필터(200)의 결합 캐패시터 Cc를 구현하기 위한 전극 패턴(11)을 제 3 유전체층(3)의 상부면에 후막 인쇄되는 제 1 및 제 2 스트립라인 공진기(10a,10b) 길이(length)의 중간에 위치하도록 제 1 및 제 2 스트립라인 공진기(10a,10b)의 수직 방향으로 후막 인쇄한다. 따라서, 도 4에 도시한 세라믹 칩 필터(200)의 등가회로에서는 각각의 접지 사이에 구현된 두 개의 공진기가 합해져서 도 2에 도시한 바와 같은 하나의
Figure 112003014734826-pat00002
공진기가 구현된다.
제 4 유전체층(4)의 상부면에는 공진기와 입출력단 사이에 형성되는 입출력 결합 캐패시터 C01을 구현하기 위한 전극 패턴(8a,8b)을 제 3 유전체층(3)의 상부면에 후막 인쇄한 제 1 및 제 2 스트립라인 공진기(10a,10b) 길이의 중간에 위치하도록 제 1 및 제 2 스트립라인 공진기(10a,10b)와 동일한 방향으로 후막 인쇄한다. 또한, 공진기와 접지 사이에 형성되는 부하 캐패시터 CL을 구현하기 위한 전극 패턴(9a,9b)을 제 4 유전체층(4)의 일단면(40)으로부터 입출력 결합 캐패시터용 전극 패턴(8a,8b)이 위치하는 방향으로 후막 인쇄한다.
제 5 유전체층(5)의 상부면에는 도 1을 참조하여 설명한 바와 같이, 제 2 접지면의 일부분을 두 개의 "ㄷ" 형태로 제거하여 제 2 접지면과 절연된 부분(7a,7b)을 세라믹 칩 필터(200)의 입출력단 전극으로서 사용하는데, 입출력단 전극(7a,7b)은 제 3 유전체층(3)의 상부면에 후막 인쇄된 제 1 및 제 2 스트립라인 공진기(10a,10b) 길이의 중간에 위치하도록 구현한다.
또한, 제 3 유전체층(3)의 상부면에 후막 인쇄된 제 1 및 제 2 스트립라인 공진기(10a,10b)는 제 2 내지 제 5 유전체층(2~5) 각각의 제 1 및 제 2 비아 홀(도시하지 않음)에 전도성 물질을 채움으로써 제 1 및 제 2 접지면(6,13)과 전기적으로 연결하고, 제 2 유전체층(2)의 상부면에 후막 인쇄된 결합 캐패시터용 전극 패턴(11)은 제 2 유전체층(2)의 제 3 비아 홀(도시하지 않음)에 전도성 물질을 채움으로써 제 1 접지면(6)과 전기적으로 연결하며, 제 4 유전체층(4)의 상부면에 후막 인쇄된 입출력 결합 캐패시터용 전극 패턴(8a,8b)은 제 5 유전체층(5)의 제 3 및 제 4 비아 홀(도시하지 않음)에 전도성 물질을 채움으로써 입출력단 전극(7a,7b)과 각각 전기적으로 연결하며, 제 4 유전체층(4)의 상부면에 후막 인쇄된 부하 캐패시터용 전극 패턴(9a,9b)은 제 5 유전체층(5)의 제 5 및 제 6 비아 홀(도시하지 않음)에 전도성 물질을 채움으로써 제 2 접지면(13)과 각각 전기적으로 연결한다.
도 3 및 도 4를 참조하여 상술한 본 발명의 실시예에 따른 적층형 세라믹 칩 필터(200)는 결합 캐패시터용 전극 패턴(11), 입출력 결합 캐패시터용 전극 패턴(8a,8b) 및 입출력단 전극(7a,7b)이 제 1 및 제 2 스트립라인 공진기(10a,10b) 길이의 중간에 위치한 구조이다. 특히, 제 5 유전체층(5) 상부면의 입출력단 전극(7a,7b)이 제 3 유전체층(3)의 상부면에 후막 인쇄한 제 1 및 제 2 스트립라인 공진기(10a,10b) 길이의 중간에 위치하였기 때문에, 제 4 유전체층(4)의 상부면에 후막 인쇄된 입출력 결합 캐패시터용 전극 패턴(8a,8b)과 제 4 유전체층(4)의 일단면(40) 사이에 부하 캐패시터용 전극 패턴(9a,9b)을 후막 인쇄할 충분한 공간을 확보할 수 있다. 그 결과, 제 2 유전체층(2)의 상부면에 후막 인쇄된 결합 캐패시터용 전극 패턴(11)과 제 2 유전체층(2)의 일단면(20) 사이에 도 1에 도시한 바와 같은 부하 캐패시터용 전극 패턴(12a,12b)을 후막 인쇄할 필요가 없을 뿐만 아니라 캐패시터용 전극 패턴 사이에서 발생하던 불필요한 기생성분을 억제할 수 있다.
한편, 도 4에 도시한 등가회로에서, 입출력단과 공진기 사이에 형성되는 입출력 결합 캐패시턴스(C01) 및 공진기와 접지 사이에 형성되는 부하 캐패시턴스(CL)는 다음의 수학식 1 및 수학식 2로부터 얻는다.
Figure 112003014734826-pat00003
Figure 112003014734826-pat00004
여기서, J01 : 어드미턴스 인버터
G0 : 공진기의 컨덕턴스
Y0 : 공진기의 특성 어드미턴스
Figure 112003014734826-pat00005
: 공진기의 전기적 길이
Figure 112003014734826-pat00006
: 공진 각주파수이다.
특히, 수학식 2에서 공진기의 특성 어드미턴스와 공진 각주파수가 고정된 값이라면, 부하 캐패시턴스(CL)의 값이 클수록 공진기의 전기적 길이는 짧아짐을 의미한다. 따라서, 본 발명의 적층형 세라믹 칩 필터는 칩 본체의 상부면에 구현된 입출력단 전극이 칩 본체내 공진기 길이의 중간에 위치하여 충분한 부하 캐패시턴스(CL)를 구현할 수 있는 공간을 확보하기 때문에, 부하 캐패시턴스(CL)의 값을 크게하여 공진기의 전기적 길이를 짧게함으로써 세라믹 칩 필터의 소형화에 기여할 수 있다.
또한, 도 4에 도시한 등가회로에서, 세라믹 칩 필터의 결합 캐패시턴스(CC) 및 공진기간의 거리(s)는 수학식 3과 같이 적층형 세라믹 칩 필터의 감쇠극(attenuation pole)이 발생하는 위치를 결정한다.
Figure 112003014734826-pat00007
여기서, C12 : 결합 캐패시턴스(Cc)와 공진기간의 거리(s)에 따라 발생하는 결합 캐패시턴스를 합한 총 결합 캐패시턴스
Z12 : 공진기에 대한 전송선(transmission line)의 특성 임피던스
Figure 112003014734826-pat00008
: 감쇠극이 존재하는 각주파수이다.
결합 캐패시턴스(Cc) 및 공진기간의 거리(s) 변화에 대한 적층형 세라믹 칩 필터의 주파수 특성은 도 5 및 도 6과 같다. 도 5 및 도 6에 도시한 바와 같이, S21은 대역 통과 필터의 통과 대역에서만 0㏈에 가까운 값으로 상승하고, 그 외의 주파수 대역에서는 억제되어 낮은 값을 가짐을 알 수 있다. 특히, 결합 캐패시턴스(Cc) 및 공진기간의 거리(s)를 변화시켜 감쇠극이 발생하는 위치를 조절함으로써, 대역 통과 필터의 통과 대역 이외의 주파수 신호를 저지하는 특성이 더욱 향상된다.
본 발명은 적층형 세라믹 칩 필터의 칩 본체 상부면에 구현되는 입출력단 전 극을 칩 본체내 공진기 길이의 중간에 위치시킴으로써, 세라믹 칩 필터에서 요구하는 충분한 부하 캐패시턴스를 얻을 수 있는 공간을 확보하여 캐패시터용 전극 패턴 사이에서 발생할 수 있는 불필요한 기생성분을 억제할 뿐만 아니라 세라믹 칩 필터의 소형화에 기여할 수 있다. 또한, 적층형 세라믹 칩 필터의 결합 캐패시턴스 및 공진기간의 거리를 변화시켜 감쇠극이 발생하는 위치를 조절함으로써, 우수한 대역 통과 적층형 세라믹 칩 필터를 제공할 수 있다.
상술한 실시예는 본 발명의 원리를 응용한 다양한 실시예의 일부를 나타낸 것에 지나지 않음을 이해해야 한다. 본 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질로부터 벗어남이 없이 여러 가지 변형이 가능함을 명백히 알 수 있을 것이다.

Claims (8)

  1. 세라믹 칩 필터로서,
    세라믹 유전 재료로 형성된 다수의 유전체층을 적층하여 제조된 칩 본체와,
    상기 칩 본체의 제 1 유전체층 상부면에 사전설정된 금속으로 도포된 제 1 접지면과,
    상기 칩 본체의 제 3 유전체층 상부면에 인쇄된 제 1 및 제 2 스트립라인 공진기와,
    상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 2 유전체층 상부 면에 상기 제 1 및 제 2 스트립라인 공진기의 수직 방향으로 인쇄된 결합 캐패시터용 전극 패턴과,
    상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 4 유전체층 상부 면에 상기 제 1 및 제 2 스트립라인 공진기와 동일한 방향으로 각각 인쇄된 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴, 및 상기 제 4 유전체층의 일단면으로부터 상기 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴이 위치하는 방향으로 각각 인쇄된 부하 캐패시터용 제 1 및 제 2 전극 패턴과,
    상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 5 유전체층 상부면에 형성된 한 쌍의 입출력단 전극을 포함하며,
    여기서, 상기 제 2 유전체 층과 상기 제 4 유전체 층은 실질적으로 서로 다른 유전체 층인 적층형 세라믹 칩 필터.
  2. 제 1 항에 있어서,
    상기 칩 본체는 상기 제 5 유전체층 상부면에 사전설정된 금속으로 도포된 제 2 접지면을 포함하는 적층형 세라믹 칩 필터.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 스트립라인 공진기의 일단은 상기 제 1 및 제 2 접지면과 단락되며, 상기 제 1 및 제 2 스트립라인 공진기의 타단은 개방된 적층형 세라믹 칩 필터.
  4. 제 3 항에 있어서,
    상기 한 쌍의 입출력단 전극은 상기 제 2 접지면의 일부분을 두 개의 "ㄷ" 모양으로 제거하여 상기 제 2 접지면과 절연된 부분인 적층형 세라믹 칩 필터.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 스트립라인 공진기는 상기 제 2 내지 제 5 유전체층 각각의 제 1 및 제 2 비아 홀에 전도성 물질을 채움으로써 상기 제 1 및 제 2 접지면과 전기적으로 연결되고,
    상기 결합 캐패시터용 전극 패턴은 상기 제 2 유전체층의 제 3 비아 홀에 전도성 물질을 채움으로써 상기 제 1 접지면과 전기적으로 연결되며,
    상기 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴은 상기 제 5 유전체층의 제 3 및 제 4 비아 홀에 전도성 물질을 채움으로써 상기 한 쌍의 입출력단 전극과 각각 전기적으로 연결되며,
    상기 부하 캐패시터용 제 1 및 제 2 전극 패턴은 상기 제 5 유전체층의 제 5 및 제 6 비아 홀에 전도성 물질을 채움으로써 상기 제 2 접지면과 각각 전기적으로 연결되는 적층형 세라믹 칩 필터.
  7. 제 6 항에 있어서,
    상기 부하 캐패시터용 제 1 및 제 2 전극 패턴의 캐패시턴스를 증가시킴으로써 상기 제 1 및 제 2 스트립라인 공진기의 길이를 감소시키는 적층형 세라믹 칩 필터.
  8. 제 6 항에 있어서,
    상기 결합 캐패시터용 전극 패턴의 캐패시턴스와 상기 제 1 및 제 2 스트립라인 공진기간의 거리를 변화시킴으로써 감쇠극의 위치를 조절하는 적층형 세라믹 칩 필터.
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