JPH1022703A - 誘電体フィルタ - Google Patents
誘電体フィルタInfo
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- JPH1022703A JPH1022703A JP17022596A JP17022596A JPH1022703A JP H1022703 A JPH1022703 A JP H1022703A JP 17022596 A JP17022596 A JP 17022596A JP 17022596 A JP17022596 A JP 17022596A JP H1022703 A JPH1022703 A JP H1022703A
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- JP
- Japan
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- electrodes
- bef
- air
- capacitance
- core coil
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Abstract
(57)【要約】
【課題】 実装面積を縮小して小型化を計り得，基本特
性を十分確保し得る誘電体フィルタ（ＢＥＦ／バンドエ
リミネーションフィルタ）を提供すること。 【解決手段】 このＢＥＦでは、従来製品と比べれば、
プリント基板３上から２ｆ，３ｆの減衰を要するインダ
クタンス素子としての空芯コイル４ａ（Ｌ2 ）に対して
並列共振回路を成すキャパシタンス素子としてのチップ
コンデンサが排除され、これに代わってプリント基板３
上には空芯コイル４ａ（Ｌ2 ）の接続用の導体パターン
である電極１の形状や電極１間の距離を工夫して調整す
ることで電極１間においてキャパシタンス素子としての
静電容量パターンが形成されている。これにより、従来
のディスクリートのチップコンデンサを用いて構成され
る並列共振回路と同一な回路構成にして高域側の減衰極
を成すものとすることでスプリアスの高減衰量を確保し
ている。
性を十分確保し得る誘電体フィルタ（ＢＥＦ／バンドエ
リミネーションフィルタ）を提供すること。 【解決手段】 このＢＥＦでは、従来製品と比べれば、
プリント基板３上から２ｆ，３ｆの減衰を要するインダ
クタンス素子としての空芯コイル４ａ（Ｌ2 ）に対して
並列共振回路を成すキャパシタンス素子としてのチップ
コンデンサが排除され、これに代わってプリント基板３
上には空芯コイル４ａ（Ｌ2 ）の接続用の導体パターン
である電極１の形状や電極１間の距離を工夫して調整す
ることで電極１間においてキャパシタンス素子としての
静電容量パターンが形成されている。これにより、従来
のディスクリートのチップコンデンサを用いて構成され
る並列共振回路と同一な回路構成にして高域側の減衰極
を成すものとすることでスプリアスの高減衰量を確保し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機器等
に用いられると共に、数１００（ＭＨｚ）〜数（ＧＨ
ｚ）の高周波帯域で適用される誘電体フィルタに関す
る。
に用いられると共に、数１００（ＭＨｚ）〜数（ＧＨ
ｚ）の高周波帯域で適用される誘電体フィルタに関す
る。
【０００２】
【従来の技術】一般に、誘電体フィルタの特性には、通
過帯域内において低挿入損失であること、通過帯域外と
して特に中心周波数ｆの２倍（２ｆ），３倍（３ｆ）と
いった一層高周波帯域のスプリアスにおいて高減衰量で
あること等が要求される。
過帯域内において低挿入損失であること、通過帯域外と
して特に中心周波数ｆの２倍（２ｆ），３倍（３ｆ）と
いった一層高周波帯域のスプリアスにおいて高減衰量で
あること等が要求される。
【０００３】このような特性を充足した誘電体フィルタ
としては、例えば図１３に示すような構成ものが挙げら
れる。
としては、例えば図１３に示すような構成ものが挙げら
れる。
【０００４】この誘電体フィルタは、電極を含む導体パ
ターンが施されると共に、所定の４箇所に入出力端子６
が設けられたプリント基板３上に対し、誘電体共振器９
ａ，９ｂと、チップコンデンサ１０ａ（Ｃ2 ），１０ｂ
（Ｃ1 ），１０ｃ（Ｃ3 ）と、インダクタンス素子とし
ての空芯コイル４ａ（Ｌ2 ），４ｂ（Ｌ1 ）とを設け、
バンドエリミネーションフィルタ（ＢＥＦ）として構成
されている。
ターンが施されると共に、所定の４箇所に入出力端子６
が設けられたプリント基板３上に対し、誘電体共振器９
ａ，９ｂと、チップコンデンサ１０ａ（Ｃ2 ），１０ｂ
（Ｃ1 ），１０ｃ（Ｃ3 ）と、インダクタンス素子とし
ての空芯コイル４ａ（Ｌ2 ），４ｂ（Ｌ1 ）とを設け、
バンドエリミネーションフィルタ（ＢＥＦ）として構成
されている。
【０００５】図１４は、この誘電体フィルタにおける図
１３中Ｅ領域にある局部構成を示したもので、同図
（ａ）は空芯コイル４ａ（Ｌ2 ）用の電極１に関するも
の，同図（ｂ）は空芯コイル４ａ（Ｌ2 ）近傍の側面断
面図に関するもの，同図（ｃ）は空芯コイル４ａ
（Ｌ2 ）近傍の等価回路に関するもの，同図（ｄ）は空
芯コイル４ａ（Ｌ2 ）近傍の静電容量パターンＣＰを示
した側面断面図に関するものである。
１３中Ｅ領域にある局部構成を示したもので、同図
（ａ）は空芯コイル４ａ（Ｌ2 ）用の電極１に関するも
の，同図（ｂ）は空芯コイル４ａ（Ｌ2 ）近傍の側面断
面図に関するもの，同図（ｃ）は空芯コイル４ａ
（Ｌ2 ）近傍の等価回路に関するもの，同図（ｄ）は空
芯コイル４ａ（Ｌ2 ）近傍の静電容量パターンＣＰを示
した側面断面図に関するものである。
【０００６】ここでは、上述した２ｆ，３ｆにおいて高
減衰量を確保するために、空芯コイル４ａ（Ｌ2 ）に関
してその近傍に図１４（ｃ）に示されるようにチップコ
ンデンサ１０ｃ（Ｃ3 ）を用いて並列共振回路を構成し
ている。
減衰量を確保するために、空芯コイル４ａ（Ｌ2 ）に関
してその近傍に図１４（ｃ）に示されるようにチップコ
ンデンサ１０ｃ（Ｃ3 ）を用いて並列共振回路を構成し
ている。
【０００７】図１５は、この誘電体フィルタのプリント
基板３における導体パターンを示したもので、同図
（ａ）はその表面に関するもの，同図（ｂ）はその裏面
に関するものである。ここでは、導体パターンとして上
述した電極１を含む並列共振回路５及び入出力端子６と
共に接地導体７が設けられ、プリント基板３の表面及び
裏面の接地導体７の所定箇所には２つのスルーホール８
が設けられた様子を示している。
基板３における導体パターンを示したもので、同図
（ａ）はその表面に関するもの，同図（ｂ）はその裏面
に関するものである。ここでは、導体パターンとして上
述した電極１を含む並列共振回路５及び入出力端子６と
共に接地導体７が設けられ、プリント基板３の表面及び
裏面の接地導体７の所定箇所には２つのスルーホール８
が設けられた様子を示している。
【０００８】図１６は、この誘電体フィルタの等価回路
を示したものである。ここでは、等価回路が図１３に示
した誘電体フィルタの各部を含み、誘電体共振器９ａ，
９ｂがそれぞれ周波数ｆ2 ，ｆ1 に設定される様子を示
している。
を示したものである。ここでは、等価回路が図１３に示
した誘電体フィルタの各部を含み、誘電体共振器９ａ，
９ｂがそれぞれ周波数ｆ2 ，ｆ1 に設定される様子を示
している。
【０００９】
【発明が解決しようとする課題】上述した誘電体フィル
タの場合、インダクタンス素子としての空芯コイル（イ
ンダクタ）とキャパシタンス素子としてのチップコンデ
ンサとによる並列共振回路を含む構成となっているが、
近年の電子部品の小型化や低背化の要求にあって、誘電
体フィルタにおいても必然的に実装面積の縮小化が要望
されているため、上記と同様な空芯コイル及びチップコ
ンデンサによる並列共振回路を含む構成ではこのような
要望に対応するための小型化を計り難いという問題があ
る。
タの場合、インダクタンス素子としての空芯コイル（イ
ンダクタ）とキャパシタンス素子としてのチップコンデ
ンサとによる並列共振回路を含む構成となっているが、
近年の電子部品の小型化や低背化の要求にあって、誘電
体フィルタにおいても必然的に実装面積の縮小化が要望
されているため、上記と同様な空芯コイル及びチップコ
ンデンサによる並列共振回路を含む構成ではこのような
要望に対応するための小型化を計り難いという問題があ
る。
【００１０】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、実装面積を縮小し
て小型化を計り得ると共に、基本特性を十分確保し得る
誘電体フィルタを提供することにある。
なされたもので、その技術的課題は、実装面積を縮小し
て小型化を計り得ると共に、基本特性を十分確保し得る
誘電体フィルタを提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、プリン
ト基板上に施された所定の導体パターンに接続されると
共に、インダクタンス素子にキャパシタンス素子を並列
接続して成る並列共振回路を含む誘電体フィルタにおい
て、キャパシタンス素子は所定の導体パターンにおける
インダクタンス素子を接続するための電極間において静
電容量パターンとして形成されると共に、並列共振回路
における高域側の減衰極を成すものである誘電体フィル
タが得られる。
ト基板上に施された所定の導体パターンに接続されると
共に、インダクタンス素子にキャパシタンス素子を並列
接続して成る並列共振回路を含む誘電体フィルタにおい
て、キャパシタンス素子は所定の導体パターンにおける
インダクタンス素子を接続するための電極間において静
電容量パターンとして形成されると共に、並列共振回路
における高域側の減衰極を成すものである誘電体フィル
タが得られる。
【００１２】又、本発明によれば、上記誘電体フィルタ
において、減衰極の周波数は、電極の形状及び該電極間
の距離に関しての少なくとも一方の調整により定められ
た誘電体フィルタが得られる。
において、減衰極の周波数は、電極の形状及び該電極間
の距離に関しての少なくとも一方の調整により定められ
た誘電体フィルタが得られる。
【００１３】更に、本発明によれば、上記何れかの誘電
体フィルタにおいて、電極間にはアースラインが設けら
れた誘電体フィルタが得られる。
体フィルタにおいて、電極間にはアースラインが設けら
れた誘電体フィルタが得られる。
【００１４】
【作用】本発明の誘電体フィルタでは、プリント基板上
に施された所定の導電パターンに含まれるインダクタン
ス素子に対する実装用の電極間が静電容量を持つことに
着目し、これを活用することによって部品点数を少な
く、しかも実装面積の小さい構成としている。即ち、誘
電体フィルタにおいて、インダクタンス素子に対する接
続用の電極の形状や電極間の距離を工夫して調整するこ
とで静電容量パターンを形成し、特にプリント基板の作
製時にその電極の形状を工夫することで静電容量を変え
て共振周波数を変化させることにより、等価回路上にお
いて従来のディスクリートのチップコンデンサを用いて
構成される並列共振回路と同一な回路構成にしてスプリ
アスの高減衰量を確保している。この結果、実装面積を
縮小しつつ高周波域において減衰量の大きい誘電体フィ
ルタが低コストで提供可能となり、製造時においても部
品点数や組み立て工数の削減化が計られる。
に施された所定の導電パターンに含まれるインダクタン
ス素子に対する実装用の電極間が静電容量を持つことに
着目し、これを活用することによって部品点数を少な
く、しかも実装面積の小さい構成としている。即ち、誘
電体フィルタにおいて、インダクタンス素子に対する接
続用の電極の形状や電極間の距離を工夫して調整するこ
とで静電容量パターンを形成し、特にプリント基板の作
製時にその電極の形状を工夫することで静電容量を変え
て共振周波数を変化させることにより、等価回路上にお
いて従来のディスクリートのチップコンデンサを用いて
構成される並列共振回路と同一な回路構成にしてスプリ
アスの高減衰量を確保している。この結果、実装面積を
縮小しつつ高周波域において減衰量の大きい誘電体フィ
ルタが低コストで提供可能となり、製造時においても部
品点数や組み立て工数の削減化が計られる。
【００１５】
【発明の実施の形態】以下に実施例を挙げ、本発明の誘
電体共振器を用いたバンドエリミネーションフィルタ
（以下、ＢＥＦとする）について、図面を参照して詳細
に説明する。
電体共振器を用いたバンドエリミネーションフィルタ
（以下、ＢＥＦとする）について、図面を参照して詳細
に説明する。
【００１６】図１は、本発明の一実施例に係るＢＥＦの
基本構成を示した斜視図である。このＢＥＦでは、図１
３に示した従来製品と比べれば、プリント基板３上から
２ｆ，３ｆの減衰を要するインダクタンス素子としての
空芯コイル４ａ（Ｌ2 ）に対して並列共振回路を成すキ
ャパシタンス素子としてのチップコンデンサ１０ｃ（Ｃ
３）が排除され、これに代わってプリント基板３上には
空芯コイル４ａ（Ｌ2）の接続用の導体パターンである
電極１の形状や電極１間の距離を工夫して調整すること
で電極１間においてキャパシタンス素子としての静電容
量パターンが形成されている。これにより、ディスクリ
ートのチップコンデンサ１０ｃ（Ｃ３）を用いて構成さ
れる並列共振回路と同一にして高域側の減衰極を成す回
路構成とすることでスプリアスの高減衰量を確保してい
る。
基本構成を示した斜視図である。このＢＥＦでは、図１
３に示した従来製品と比べれば、プリント基板３上から
２ｆ，３ｆの減衰を要するインダクタンス素子としての
空芯コイル４ａ（Ｌ2 ）に対して並列共振回路を成すキ
ャパシタンス素子としてのチップコンデンサ１０ｃ（Ｃ
３）が排除され、これに代わってプリント基板３上には
空芯コイル４ａ（Ｌ2）の接続用の導体パターンである
電極１の形状や電極１間の距離を工夫して調整すること
で電極１間においてキャパシタンス素子としての静電容
量パターンが形成されている。これにより、ディスクリ
ートのチップコンデンサ１０ｃ（Ｃ３）を用いて構成さ
れる並列共振回路と同一にして高域側の減衰極を成す回
路構成とすることでスプリアスの高減衰量を確保してい
る。
【００１７】即ち、このＢＥＦでは、プリント基板３上
の導体パターンにおける空芯コイル４ａ（Ｌ2 ）に対す
る電極１間の静電容量パターンを活用して従来の並列共
振回路を成すチップコンデンサ１０ｃの静電容量Ｃ３を
その静電容量パターンで得る回路構成とした点を特色と
している。
の導体パターンにおける空芯コイル４ａ（Ｌ2 ）に対す
る電極１間の静電容量パターンを活用して従来の並列共
振回路を成すチップコンデンサ１０ｃの静電容量Ｃ３を
その静電容量パターンで得る回路構成とした点を特色と
している。
【００１８】図２は、このＢＥＦの図１中Ｅ領域にある
局部構成を示したもので、同図（ａ）は空芯コイル４ａ
（Ｌ2 ）用の電極１に関するもの，同図（ｂ）は同図
（ａ）のＡ−Ａ´線方向における空芯コイル４ａ
（Ｌ2 ）近傍の側面断面図に関するもの，同図（ｃ）は
空芯コイル４ａ（Ｌ2 ）近傍の等価回路に関するもの，
同図（ｄ）は空芯コイル４ａ（Ｌ2 ）近傍の静電容量パ
ターンＣＰを示す側面断面図に関するものである。又、
図３はこのＢＥＦに用いられるプリント基板３における
導体パターンを示したもので、同図（ａ）はその表面に
関するもの，同図（ｂ）はその裏面に関するものであ
る。更に、図４はこのＢＥＦの等価回路を示したもので
ある。
局部構成を示したもので、同図（ａ）は空芯コイル４ａ
（Ｌ2 ）用の電極１に関するもの，同図（ｂ）は同図
（ａ）のＡ−Ａ´線方向における空芯コイル４ａ
（Ｌ2 ）近傍の側面断面図に関するもの，同図（ｃ）は
空芯コイル４ａ（Ｌ2 ）近傍の等価回路に関するもの，
同図（ｄ）は空芯コイル４ａ（Ｌ2 ）近傍の静電容量パ
ターンＣＰを示す側面断面図に関するものである。又、
図３はこのＢＥＦに用いられるプリント基板３における
導体パターンを示したもので、同図（ａ）はその表面に
関するもの，同図（ｂ）はその裏面に関するものであ
る。更に、図４はこのＢＥＦの等価回路を示したもので
ある。
【００１９】ここでは、空芯コイル４ａ（Ｌ2 ）を搭載
する電極１が図１４（ａ）に示した従来のものと比べて
大形状で電極１間の距離も狭められて形成されている。
これにより、図２（ａ）に示す電極１間の静電容量は、
従来の電極１間の静電容量０．０８（ｐＦ）の約３倍で
ある０．２５（ｐＦ）となっている。又、従来では図１
４（ｂ）及び図１４（ｃ）に示したように、空芯コイル
４ａ（Ｌ2 ）及びコンデンサ１０ｃ（Ｃ３）によりＬＣ
の並列共振回路を構成していたのに対し、ここでは図２
（ｂ）及び図２（ｃ）に示されるように、電極１間の静
電容量パターンＣＰの容量ＣS が大きいため、空芯コイ
ル４ａ（Ｌ2 ）を実装することでＬＣの並列共振回路が
形成されることを示している。
する電極１が図１４（ａ）に示した従来のものと比べて
大形状で電極１間の距離も狭められて形成されている。
これにより、図２（ａ）に示す電極１間の静電容量は、
従来の電極１間の静電容量０．０８（ｐＦ）の約３倍で
ある０．２５（ｐＦ）となっている。又、従来では図１
４（ｂ）及び図１４（ｃ）に示したように、空芯コイル
４ａ（Ｌ2 ）及びコンデンサ１０ｃ（Ｃ３）によりＬＣ
の並列共振回路を構成していたのに対し、ここでは図２
（ｂ）及び図２（ｃ）に示されるように、電極１間の静
電容量パターンＣＰの容量ＣS が大きいため、空芯コイ
ル４ａ（Ｌ2 ）を実装することでＬＣの並列共振回路が
形成されることを示している。
【００２０】即ち、見かけ上の等価回路は図４に示され
るようになるが、実際の等価回路は図中の点線を含む回
路，即ち、図１６に示したようにディスクリートのＬＣ
の並列共振回路と同一の等価回路が形成される。このた
め、実装面積を縮小することが可能となり、プリント基
板３はそのサイズが大幅に小型化されている。更に、図
３（ａ）及び図３（ｂ）では、導体パターンとして上述
した空芯コイル４ａ（Ｌ2 ）用の電極１及び空芯コイル
４ｂ（Ｌ1 ）用の電極１´と共に、入出力端子６及び接
地導体７が設けられ、プリント基板３の表面及び裏面の
接地導体７の所定箇所には２つのスルーホール８が設け
られた様子を示している。
るようになるが、実際の等価回路は図中の点線を含む回
路，即ち、図１６に示したようにディスクリートのＬＣ
の並列共振回路と同一の等価回路が形成される。このた
め、実装面積を縮小することが可能となり、プリント基
板３はそのサイズが大幅に小型化されている。更に、図
３（ａ）及び図３（ｂ）では、導体パターンとして上述
した空芯コイル４ａ（Ｌ2 ）用の電極１及び空芯コイル
４ｂ（Ｌ1 ）用の電極１´と共に、入出力端子６及び接
地導体７が設けられ、プリント基板３の表面及び裏面の
接地導体７の所定箇所には２つのスルーホール８が設け
られた様子を示している。
【００２１】図５は、このようなＢＥＦの減衰特性を周
波数ｆ（ＭＨｚ）に対する減衰量Ｄ（ｄＢ）の関係で示
したもので、同図（ａ）は従来のＢＥＦに関するもの，
同図（ｂ）は一実施例のＢＥＦに関するものである。図
５（ａ）及び図５（ｂ）からは、両者の減衰特性ははほ
ぼ一致し、基本特性としては一実施例の場合の構成でも
従来製品と遜色が無いことが判る。
波数ｆ（ＭＨｚ）に対する減衰量Ｄ（ｄＢ）の関係で示
したもので、同図（ａ）は従来のＢＥＦに関するもの，
同図（ｂ）は一実施例のＢＥＦに関するものである。図
５（ａ）及び図５（ｂ）からは、両者の減衰特性ははほ
ぼ一致し、基本特性としては一実施例の場合の構成でも
従来製品と遜色が無いことが判る。
【００２２】ところで、図２（ａ）に示した電極１に関
して、電極１間の静電容量を変化させるため、例えば図
６に示されるように、電極１の形状を変えて図２（ａ）
の場合よりも電極１の面積を増大させ、電極１間同士の
対向面積を大きくすることができる。ここでは電極１間
の静電容量が変わることで並列共振回路の共振点が変わ
り、減衰極を調整することが可能になる。因みに、ここ
でも従来のディスクリートのチップコンデンサ１０ｃ
（Ｃ３）で並列共振回路を形成していたときの静電容量
Ｃ３と同一になるように静電容量パターンＣＰを形成す
れば、上述した一実施例の場合と同様な効果が得られ
る。又、図２（ａ）に示した電極１に関して、電極１間
の対向する部分を多くするため、図７に示されるように
電極１の形状を変えることもできる。これはプリント基
板３に関して実装面積等に問題があり、図６に示すよう
に電極１のパターンを大きく形成できない場合に有効と
なる。
して、電極１間の静電容量を変化させるため、例えば図
６に示されるように、電極１の形状を変えて図２（ａ）
の場合よりも電極１の面積を増大させ、電極１間同士の
対向面積を大きくすることができる。ここでは電極１間
の静電容量が変わることで並列共振回路の共振点が変わ
り、減衰極を調整することが可能になる。因みに、ここ
でも従来のディスクリートのチップコンデンサ１０ｃ
（Ｃ３）で並列共振回路を形成していたときの静電容量
Ｃ３と同一になるように静電容量パターンＣＰを形成す
れば、上述した一実施例の場合と同様な効果が得られ
る。又、図２（ａ）に示した電極１に関して、電極１間
の対向する部分を多くするため、図７に示されるように
電極１の形状を変えることもできる。これはプリント基
板３に関して実装面積等に問題があり、図６に示すよう
に電極１のパターンを大きく形成できない場合に有効と
なる。
【００２３】従って、このＢＥＦにおいて、減衰極の周
波数は電極１の形状や電極１間の距離に関しての少なく
とも一方の調整により定められるものとみなせる。
波数は電極１の形状や電極１間の距離に関しての少なく
とも一方の調整により定められるものとみなせる。
【００２４】ところで、このようなＢＥＦでは、プリン
ト基板３への部品実装に際して、導電パターンにおける
インダクタンス素子に対する接続用の電極１が従来では
位置ズレすることなく且つ十分に半田付けが行われるよ
うな適当な大きさで形成されていたが、ここでは電極１
のパターン面が大きく広がったり、或いは電極１間が狭
まった分，位置ズレや短絡を起こすことが考えられる。
そこで、そうした問題の対策として、図２（ａ），図２
（ｂ），及び図２（ｄ）に示したように導電パターンの
一部，即ち、従来よりも広げられた部分をレジスト面２
で被うようにすれば良い。これにより、半田付け部分の
面積を従来の場合と変わりなく、部品実装を問題無く行
うことができる。
ト基板３への部品実装に際して、導電パターンにおける
インダクタンス素子に対する接続用の電極１が従来では
位置ズレすることなく且つ十分に半田付けが行われるよ
うな適当な大きさで形成されていたが、ここでは電極１
のパターン面が大きく広がったり、或いは電極１間が狭
まった分，位置ズレや短絡を起こすことが考えられる。
そこで、そうした問題の対策として、図２（ａ），図２
（ｂ），及び図２（ｄ）に示したように導電パターンの
一部，即ち、従来よりも広げられた部分をレジスト面２
で被うようにすれば良い。これにより、半田付け部分の
面積を従来の場合と変わりなく、部品実装を問題無く行
うことができる。
【００２５】図８は、本発明の他の実施例に係るＢＥＦ
の基本構成を斜視図により示したものである。
の基本構成を斜視図により示したものである。
【００２６】このＢＥＦでは、図１に示したＢＥＦと比
べ、空芯コイル４ｂ（Ｌ1 ）用の電極１´の構成が異な
る点以外は同様な構成となっている。即ち、このＢＥＦ
では、ＬＣの並列共振回路によるスプリアス対策を不要
とするため、図９に示されるように空芯コイル４ｂ（Ｌ
1 ）用の電極１´間に局部的な接地導体（アースライ
ン）７ａを形成し、先の一実施例の構成と組み合わせて
使用することにより、一層優れた減衰特性が得られるよ
うにしている。尚、ここで空芯コイル４ａ（Ｌ2）用の
電極１はＬＣの並列共振回路を形成するために電極１間
の距離が狭められているが、空芯コイル４ｂ（Ｌ1 ）用
の電極１´は並列共振回路を必要としないインダクタン
ス素子の接続用パターンであるため、通常のパターン形
成がなされている。
べ、空芯コイル４ｂ（Ｌ1 ）用の電極１´の構成が異な
る点以外は同様な構成となっている。即ち、このＢＥＦ
では、ＬＣの並列共振回路によるスプリアス対策を不要
とするため、図９に示されるように空芯コイル４ｂ（Ｌ
1 ）用の電極１´間に局部的な接地導体（アースライ
ン）７ａを形成し、先の一実施例の構成と組み合わせて
使用することにより、一層優れた減衰特性が得られるよ
うにしている。尚、ここで空芯コイル４ａ（Ｌ2）用の
電極１はＬＣの並列共振回路を形成するために電極１間
の距離が狭められているが、空芯コイル４ｂ（Ｌ1 ）用
の電極１´は並列共振回路を必要としないインダクタン
ス素子の接続用パターンであるため、通常のパターン形
成がなされている。
【００２７】この接地導体７ａは、一実施例で実測値と
して例示したように導体パターンが形成されている部分
では厳密には僅かな静電容量を持っており、これによっ
て並列共振回路を形成してしまう場合や、その近傍の他
の回路構成素子の接続用の導電パターン，或いは引き回
し導電パターンと容量結合してしまう場合等、意図しな
い並列共振回路の形成を防ぐための処置として設けられ
ている。
して例示したように導体パターンが形成されている部分
では厳密には僅かな静電容量を持っており、これによっ
て並列共振回路を形成してしまう場合や、その近傍の他
の回路構成素子の接続用の導電パターン，或いは引き回
し導電パターンと容量結合してしまう場合等、意図しな
い並列共振回路の形成を防ぐための処置として設けられ
ている。
【００２８】尚、ここでの接地導体７ａは、図９
（ａ），図９（ｂ）にプリント基板３の表面，裏面にお
ける導体パターンの一例としてそれぞれ示されるよう
に、他の接地導体７から延ばして別の接地導体７に落と
す場合を示している。
（ａ），図９（ｂ）にプリント基板３の表面，裏面にお
ける導体パターンの一例としてそれぞれ示されるよう
に、他の接地導体７から延ばして別の接地導体７に落と
す場合を示している。
【００２９】一方、この他にも例えば図１０に示される
ように、スルーホール８が両端部に設けられた接地導体
７ｂを設けることもできる。但し、この場合には図１１
（ａ），図１１（ｂ）にプリント基板３の表面，裏面に
おける導体パターンの他例としてそれぞれ示されるよう
に、表面側からスルーホール８により裏面側の接地導体
７に落とすようにすれば良い。
ように、スルーホール８が両端部に設けられた接地導体
７ｂを設けることもできる。但し、この場合には図１１
（ａ），図１１（ｂ）にプリント基板３の表面，裏面に
おける導体パターンの他例としてそれぞれ示されるよう
に、表面側からスルーホール８により裏面側の接地導体
７に落とすようにすれば良い。
【００３０】ここでの接地導体７ｂが電極１´間に形成
された場合、接地導体７ｂはスルーホール８によってプ
リント基板３の裏面の接地導体７に短絡するため、プリ
ント基板３におけるインダクタンス素子の接続用パター
ンの容量結合は除去されるか、或いは低減される。
された場合、接地導体７ｂはスルーホール８によってプ
リント基板３の裏面の接地導体７に短絡するため、プリ
ント基板３におけるインダクタンス素子の接続用パター
ンの容量結合は除去されるか、或いは低減される。
【００３１】図１２は、このスルーホール８を有する接
地導体７ｂを形成したＢＥＦの減衰特性を周波数ｆ（Ｍ
Ｈｚ）に対する減衰量Ｄ（ｄＢ）の関係で示したもので
ある。ここでの減衰特性は、図５及び図６に示したもの
と比べると、通過帯域での特性には変化がないが、明ら
かに２ｆから３ｆにかけての減衰量が改善され、高減衰
量を確保できることが判る。
地導体７ｂを形成したＢＥＦの減衰特性を周波数ｆ（Ｍ
Ｈｚ）に対する減衰量Ｄ（ｄＢ）の関係で示したもので
ある。ここでの減衰特性は、図５及び図６に示したもの
と比べると、通過帯域での特性には変化がないが、明ら
かに２ｆから３ｆにかけての減衰量が改善され、高減衰
量を確保できることが判る。
【００３２】
【発明の効果】以上に述べた通り、本発明のＢＥＦによ
れば、プリント基板上から２ｆ，３ｆの減衰を要するイ
ンダクタンス素子に対して並列共振回路を成すキャパシ
タンス素子を排除し、これに代わってプリント基板上に
はインダクタンス素子の接続用の導体パターンである電
極の形状や電極間の距離を工夫して調整することで電極
間においてキャパシタンス素子としての静電容量パター
ンを形成し、これによって従来のディスクリートのチッ
プコンデンサを用いて構成される並列共振回路と同一な
回路構成にして高域側の減衰極を成すものとしているの
で、実装面積を縮小しつつ高周波域において減衰量の大
きい減衰特性が得られて基本特性が保持される他、製造
時においても部品点数や組み立て工数が削減化され、コ
ストダウンを計り得るようになる。
れば、プリント基板上から２ｆ，３ｆの減衰を要するイ
ンダクタンス素子に対して並列共振回路を成すキャパシ
タンス素子を排除し、これに代わってプリント基板上に
はインダクタンス素子の接続用の導体パターンである電
極の形状や電極間の距離を工夫して調整することで電極
間においてキャパシタンス素子としての静電容量パター
ンを形成し、これによって従来のディスクリートのチッ
プコンデンサを用いて構成される並列共振回路と同一な
回路構成にして高域側の減衰極を成すものとしているの
で、実装面積を縮小しつつ高周波域において減衰量の大
きい減衰特性が得られて基本特性が保持される他、製造
時においても部品点数や組み立て工数が削減化され、コ
ストダウンを計り得るようになる。
【図１】本発明の実施例１に係るＢＥＦの基本構成を示
した斜視図である。
した斜視図である。
【図２】図１に示すＢＥＦのＥ領域にある局部構成を示
したもので、（ａ）は空芯コイル用の電極に関するも
の，（ｂ）は（ａ）のＡ−Ａ´線方向における空芯コイ
ル近傍の側面断面図に関するもの，（ｃ）は空芯コイル
近傍の等価回路に関するもの，（ｄ）は空芯コイル近傍
の静電容量パターンを示す側面断面図に関するものであ
る。
したもので、（ａ）は空芯コイル用の電極に関するも
の，（ｂ）は（ａ）のＡ−Ａ´線方向における空芯コイ
ル近傍の側面断面図に関するもの，（ｃ）は空芯コイル
近傍の等価回路に関するもの，（ｄ）は空芯コイル近傍
の静電容量パターンを示す側面断面図に関するものであ
る。
【図３】図１に示すＢＥＦに用いられるプリント基板に
おける導体パターンを示した平面図であり、（ａ）はそ
の表面に関するもの，（ｂ）はその裏面に関するもので
ある。
おける導体パターンを示した平面図であり、（ａ）はそ
の表面に関するもの，（ｂ）はその裏面に関するもので
ある。
【図４】図１に示すＢＥＦの等価回路を示したものであ
る。
る。
【図５】ＢＥＦの減衰特性を周波数に対する減衰量の関
係で示したもので、（ａ）は従来のＢＥＦに関するも
の，（ｂ）は実施例１のＢＥＦに関するものである。
係で示したもので、（ａ）は従来のＢＥＦに関するも
の，（ｂ）は実施例１のＢＥＦに関するものである。
【図６】図２（ａ）に示した空芯コイル用の電極の他例
に関するものである。
に関するものである。
【図７】図２（ａ）に示した空芯コイル用の電極の別例
に関するものである。
に関するものである。
【図８】本発明の他の実施例に係るＢＥＦの基本構成を
示した斜視図である。
示した斜視図である。
【図９】図８に示したＢＥＦに用いられるプリント基板
における導体パターンの一例を示した平面図であり、
（ａ）はその表面に関するもの，（ｂ）はその裏面に関
するものである。
における導体パターンの一例を示した平面図であり、
（ａ）はその表面に関するもの，（ｂ）はその裏面に関
するものである。
【図１０】図８に示したＢＥＦにおける空芯コイル用の
電極の他例に関するものである。
電極の他例に関するものである。
【図１１】図８に示したＢＥＦに用いられるプリント基
板における導体パターンの他例を示した平面図であり、
（ａ）はその表面に関するもの，（ｂ）はその裏面に関
するものである。
板における導体パターンの他例を示した平面図であり、
（ａ）はその表面に関するもの，（ｂ）はその裏面に関
するものである。
【図１２】図１０及び図１１で説明した電極を有するＢ
ＥＦの減衰特性を周波数に対する減衰量の関係で示した
ものである。
ＥＦの減衰特性を周波数に対する減衰量の関係で示した
ものである。
【図１３】従来のＢＥＦの基本構成を示した斜視図であ
る。
る。
【図１４】図１３に示すＢＥＦのＥ領域にある局部構成
を示したもので、（ａ）は空芯コイル用の電極に関する
もの，（ｂ）は空芯コイル近傍の側面断面図に関するも
の，（ｃ）は空芯コイル近傍の等価回路に関するもの，
（ｄ）は空芯コイル近傍の静電容量パターンを示す側面
断面図に関するものである。
を示したもので、（ａ）は空芯コイル用の電極に関する
もの，（ｂ）は空芯コイル近傍の側面断面図に関するも
の，（ｃ）は空芯コイル近傍の等価回路に関するもの，
（ｄ）は空芯コイル近傍の静電容量パターンを示す側面
断面図に関するものである。
【図１５】図１３に示すＢＥＦに用いられるプリント基
板における導体パターンを示した平面図であり、（ａ）
はその表面に関するもの，（ｂ）はその裏面に関するも
のである。
板における導体パターンを示した平面図であり、（ａ）
はその表面に関するもの，（ｂ）はその裏面に関するも
のである。
【図１６】図１３に示すＢＥＦの等価回路を示したもの
である。
である。
１，１´ 電極 ２ レジスト面 ３ プリント基板 ４ａ，４ｂ 空芯コイル ５ 並列共振回路 ６ 入出力端子 ７，７ａ，７ｂ 接地導体 ８ スルーホール ９ａ，９ｂ 誘電体共振器 １０ａ，１０ｂ，１０ｃ チップコンデンサ ＣＰ 静電容量パターン
Claims (3)
- 【請求項１】 プリント基板上に施された所定の導体パ
ターンに接続されると共に、インダクタンス素子にキャ
パシタンス素子を並列接続して成る並列共振回路を含む
誘電体フィルタにおいて、前記キャパシタンス素子は前
記所定の導体パターンにおける前記インダクタンス素子
を接続するための電極間において静電容量パターンとし
て形成されると共に、前記並列共振回路における高域側
の減衰極を成すものであることを特徴とする誘電体フィ
ルタ。 - 【請求項２】 請求項１記載の誘電体フィルタにおい
て、前記減衰極の周波数は、前記電極の形状及び該電極
間の距離に関しての少なくとも一方の調整により定めら
れたことを特徴とする誘電体フィルタ。 - 【請求項３】 請求項１又は２記載の誘電体フィルタに
おいて、前記電極間にはアースラインが設けられたこと
を特徴とする誘電体フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17022596A JPH1022703A (ja) | 1996-06-28 | 1996-06-28 | 誘電体フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17022596A JPH1022703A (ja) | 1996-06-28 | 1996-06-28 | 誘電体フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022703A true JPH1022703A (ja) | 1998-01-23 |
Family
ID=15900996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17022596A Withdrawn JPH1022703A (ja) | 1996-06-28 | 1996-06-28 | 誘電体フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022703A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404315B1 (en) * | 1997-03-14 | 2002-06-11 | Murata Manufacturing Co., Ltd. | Surface-mount air-core coil, electronic component having the same, and communication apparatus having the same |
| CN108281417A (zh) * | 2017-12-27 | 2018-07-13 | 苏州中晟宏芯信息科技有限公司 | 谐振时钟电路和集成电路的制造方法 |
| US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
-
1996
- 1996-06-28 JP JP17022596A patent/JPH1022703A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404315B1 (en) * | 1997-03-14 | 2002-06-11 | Murata Manufacturing Co., Ltd. | Surface-mount air-core coil, electronic component having the same, and communication apparatus having the same |
| US6531944B1 (en) * | 1997-03-14 | 2003-03-11 | Murata Manufacturing Co., Ltd. | Surface-mount air-core coil, electronic component having the same, and communication apparatus having the same |
| CN108281417A (zh) * | 2017-12-27 | 2018-07-13 | 苏州中晟宏芯信息科技有限公司 | 谐振时钟电路和集成电路的制造方法 |
| US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |