JP2811382B2

JP2811382B2 - 誘電体フィルタ

Info

Publication number: JP2811382B2
Application number: JP3350455A
Authority: JP
Inventors: 淳二近田; 重光鈴木
Original assignee: 富士電気化学株式会社
Priority date: 1991-12-11
Filing date: 1991-12-11
Publication date: 1998-10-15
Anticipated expiration: 2013-10-15
Also published as: JPH05167308A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誘電体フィルタに関す
るもので、より具体的には誘電体で構成される共振器に
Ｌ，Ｃの回路を接続して構成されるディスクリート型の
帯域阻止フィルタの改良に関する。

【０００２】

【従来の技術】誘電体フィルタは、自動車電話や携帯電
話その他各種の通信用回路の構成部品に利用されてい
る。そして、実装する装置の小型化にともない係る誘電
体フィルタの小型化が図れている。その誘電体フィルタ
の一例を示すと図８に示すようになっている。すなわ
ち、３個の筒状の誘電体共振器１を、取り付け板２上に
その開放端面１ａが同一平面に位置するようにして並列
状態で配置する。そして、誘電体共振器１の開放端面１
ａ側の開口１ｂ内に接続ロッド３の一端を挿入するとと
もに、その接続ロッド３の他端を外部に突出配置させ
る。その接続ロッド３の他端にチップコンデンサＣ１，
Ｃ２，Ｃ３を接続し、チップコンデンサＣ１，Ｃ２，Ｃ
３に直列に容量基板５上に形成された容量パターンＣA
，ＣB ，ＣC を接続する。そして、その各容量パター
ンＣA ，ＣB ，ＣC を基板２のアースに落としている。
また、上記各容量パターン間ＣA ，ＣB ，ＣC をインダ
クタンスＬ１，Ｌ２で接続している。これにより、図９
に示す等価回路図が構成され、図１０に示すような周波
数特性がえられる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
た従来の誘電体フィルタでは、３個のチップコンデンサ
Ｃ1 〜Ｃ3 ，容量基板５並びに２個のインダクタンスＬ
１，Ｌ２さらには、チップコンデンサＣ1 〜Ｃ3 との接
続をとるための接続ロッド３等の多数の部品を必要とす
る。さらに、上述したごとく誘電体フィルタの小型化が
要求されていることから、各構成部品を小型化しなけれ
ばならないが、係る小さな部品を形成することが困難で
あるばかりでなく、組み立て作業も煩雑となる。その結
果、コストアップとなるなどの問題を有する。

【０００４】本発明は、上記した背景に鑑みてなされた
もので、その目的とするところは、部品点数の削減を図
るとともに、非常に小型で構造を簡易とし、組み立て作
業も簡易な誘電体フィルタを提供することにある。

【０００５】

【課題を解決するための手段】上記した目的を達成する
ため、本発明に係る誘電体フィルタでは、１つの共振穴
を有する誘電体ブロックと、その共振穴の内面並びに前
記誘電体ブロックの４側面及び短絡面に導体膜とを備え
た誘電体共振器を複数個併設するとともに、その複数の
誘電体共振器間をＬＣ結合することにより構成される誘
電体フィルタにおいて、前記各誘電体共振器の側面のう
ち、隣接する他の誘電体共振器と対向しない一つの側面
の開放面側に、平面略コ字状でその両端が前記開放面に
連続するように導体膜未塗布部分を設け、前記導体膜未
塗布部分の内側に側面のみに独立した島状電極からなる
容量パターンを形成し、かつ、前記各誘電体共振器は、
それぞれ自己に形成された前記容量パターンにて内導体
との結合容量及び隣接する他の導体膜との間で接地容量
を得るとともに、その容量パターン間をインダクタンス
で結合するようにした（請求項１）。なお、本発明で規
定するコ字状とは、図面で示すように９０度に折曲する
コ字状はもちろんのこと、明細書の実施例の変形例に示
すように、Ｕ字状，弧状のように途中で折曲または湾曲
され、両端が開放された形状のものは含む広い概念であ
る。

【０００６】

【作用】誘電体共振器の側面のみに容量パターンが形成
されているため、係る誘電体共振器を複数個配置すると
ともに、その容量パターンをインダクタンスで結合する
だけで所望の誘電体フィルタが構成される。すなわち、
従来必須であった外付けの接地容量の部品等が不要とな
る。そして、容量パターンの形状・寸法を調整するだけ
で容量が変更され、所望のフィルタ特性となる。

【０００７】

【実施例】以下、本発明に係る好適な実施例を添付図面
を参照にして詳述する。図１は、本発明に係る誘電体フ
ィルタを構成する共振器の一例を示す斜視図であり、図
２は図１の誘電体フィルタの等価回路図であり、図３は
係る誘電体共振器を用いて構成される本発明の第１実施
例を示している。同図に示すように、誘電体共振器１０
は、まず、誘電体セラミックで構成される略直方体状の
誘電体ブロック１１に軸方向に延びる共振穴１２設ける
とともに、共振穴１２が開口された一面（開放面１３）
を除く他の５つの面並びに共振穴１２の内面を導体膜１
４で被覆形成している。

【０００８】ここで本発明では、導体膜１４を被覆する
側面のうち一側面に容量パターン１５を形成している。
この容量パターン１５は、その一側面に導体膜１４を形
成するに際し、平面略コ字状の導体膜未塗布部分を設け
ることにより構成される。すなわち、具体的には、導体
膜未塗布のコ字状部位１６の両端１６ａ，１６ａを開放
面１３に連通させるとともに、コ字状部位１６の側縁を
誘電体ブロック１１の一側面の両辺に一致させている。
これにより、この一側面には、コ字状部位１６の内部空
間に位置された第１導体膜１４ａと、コ字状部位１６の
外方に形成された第２導体膜１４ｂとが形成されること
になる。そして、このコ字状部位１６の幅を変えること
により容量が変化する。なお、他の側面に形成される導
体膜１４並びに第２導体膜１４ｂはアース面となる。

【０００９】より具体的には、コ字状部位１６のうち開
放面１３に連通する２本の直線部分１６-1，１６-2の幅
ｔ1 ，ｔ2 を変えると容量が大きく変化し、一方、その
２本の直線部分１６-1，１６-2を連結する底部側の直線
部分１６-3の幅ｔ3 を変えても容量の変化は小さい。よ
って、前者で粗調・後者で微調を行うことができる。な
お、上記幅ｔ1 ，ｔ2 は必ずしも同一幅にすることはな
い。そして、予め設計により所定形状にパターンを形成
した後、塗布された導電膜１４，１４ａ，１４ｂの所定
位置を適宜削りとることにより、所望の容量を得ること
ができる。

【００１０】上記構成の誘電体共振器１０の等価回路を
図２に示す。開放面１３に位置する共振穴１２の周縁と
開放面１３の外周縁との間で容量Ｃ1 が形成され、上述
したごとく容量パターン１５で容量ＣA が形成される。
そして、この容量ＣA は、コ字状部位１６を構成する３
本の直線部分でそれぞれ発生する容量ＣA1，ＣA2，ＣA3
が並列接続されることにより構成される。

【００１１】なお、上記容量Ｃ1 は、開放面１３側の共
振穴１２の周縁を削りとることにより、共振周波数とと
もに変化させることができる。また、容量Ｃ1 のみを変
化させたい場合には、第１導体膜１４ａの開放面１３に
連通する側縁を削りとることにより行える。さらに、共
振周波数のみを変化させたい場合には、容量パターン１
５を形成していない他の３つの側面に形成された導体膜
１４の開放面１３に連通する側縁を削りとることにより
行える。

【００１２】そして、図３に示すように上記構成の誘電
体共振器１０を複数個（本例では３個）用い、それらを
併設する。この時、各開放面１３同士並びに、各誘電体
共振器１０に設けた容量パターン１５同士がともに同一
方向を向くように配置する。そして、隣接する誘電体共
振器１０に形成される容量パターン１５同士をインダク
タンスＬ１，Ｌ２で連結する。これにより、図９に示す
ような等価回路となり、誘電体共振器１０に形成される
容量を適宜設定することにより、図１０に示す特性から
なる帯域阻止フィルタが構成される。

【００１３】図４は、本発明の第２実施例を示してい
る。本例では、上記した図１に示した誘電体共振器１０
を用い、それを実装基板２０上に配置している。すなわ
ち、まず３個の誘電体共振器１０に形成された上記容量
パターンを、実装基板２０の取り付け面に対向状態で載
置する。この載置に際し、実装基板２０上に形成された
アースパターン２１に誘電体共振器１０に形成した上記
第２導体膜１４ｂを面接触させている。このアースパタ
ーン２１は、所定位置に形成されたスルーホール２２を
介して実装基板２０の裏面に形成されたアース面に接続
されている。また、実装基板２０上の所定位置に形成さ
れた端子パターン２３ａ，２３ｂ，２３ｃの一端部にそ
れぞれ誘電体共振器１０に形成した上記第１導体膜１４
ａを面接触させている。そして、隣接する端子パターン
２３ａ，２３ｂ，２３ｃの他端部同士をインダクタンス
Ｌ１，Ｌ２を介して接続している。また、両側に位置す
る端子パターン２３ａ，２３ｃは、それぞれ入出力スト
リップライン２４に連繋されて、実装基板２０の他の回
路に接続される。

【００１４】なお、必要に応じて、図示省略するが上記
構成の誘電体フィルターの外周囲を底部開口した箱状の
金属製ケースで覆うことにより、他の回路への電波漏れ
を抑制するようにしても良い。

【００１５】このように、本例では、実装基板２０への
誘電体共振器の装着に際し、３個の誘電体共振器と２個
のインダクタンスＬ１，Ｌ２ですむため、部品点数の削
減に伴う設置面積の縮小化を図ることができる。また、
誘電体共振器１０に形成した容量パターン（第１導体膜
１４ａ）並びにアースパターン（第２導体膜１４ｂ）を
直接実装基板２０上に形成されたパターンに接触、すな
わち、面実装による装置が行えるため、取り付け作業が
簡略化されるばかりでなく、アースが理想状態でとるこ
とができる。なお、その他の構成並びに作用（容量等の
調整方法）等は上記した第１実施例と同様であるためそ
の説明を省略する。

【００１６】図５は本発明の第３実施例を示している。
本例では、上記した第２実施例のように各素子を実装基
板上に直接設置するのではなく、図１に示した誘電体共
振器１０を３個用いて構成される誘電体フィルタをチッ
プ化している。すなわち、誘電体から構成されるベース
プレート３０の表面に、アースパターン３１並びに３個
の端子パターン３２ａ，３２ｂ，３２ｃを形成する。そ
して、上記した第２実施例と同様に３個の誘電体共振器
１０を、ベースプレート３０上に設置する。この時、各
誘電体共振器１０に形成されたアースパターン並びに容
量パターンを、上記ベースプレート３０に設けたアース
パターン３１並びに端子パターン３２ａ〜３２ｃに面接
触させる。さらに、隣接する端子パターン３２ａ〜３２
ｃ同士をインダクタンスＬ１，Ｌ２で接続することによ
りワンチップ型の誘電体フィルタ３５が形成される。こ
のようにワンチップ型としたため、実際の回路基板上へ
の実装が容易となる。

【００１７】また本例では、係る誘電体フィルタ３５と
実際の回路パターンとの接続をとるため、両側に位置す
る端子パターン３２ａ，３２ｃの先端部をＬ字状に折曲
し、その端部３２ａ′，３２ｃ′をベースプレート３０
の側壁３０ａに回り込み形成している。なお、この実際
の回路パターンとの接続をとるための構造としては、上
記した構成以外に例えば図６（Ａ）に示すように、ベー
スプレート３０の側壁３０ａを半円弧状に切除させ、そ
の湾曲面に３０ａ′に上記端子パターン３２ｃの端部３
２ｃ′を形成しても良く、あるいは同図（Ｂ）に示すよ
うに、端子パターン３３をＬ字状に折曲することなくそ
のまま真っすくに延長配置し、その端部３３ａをベース
プレート３０の側壁３０ａにまで回り込み形成するよう
にしても良く、その他、種々の構成をとることができ
る。

【００１８】なお、本例では、接地容量ＣA （ＣB ，Ｃ
C ）が誘電体共振器１０上に形成されてしまうため、図
８に示す従来例のように結合基板５を用いて接地容量を
得る必要がないので、上記ベースプレート３０は、アル
ミナやフォルステライト等の誘電率の低い材質で構成し
てもよい。さらに、本例では、必要に応じて（電波漏れ
の防止等）上記構成の誘電体フィルタ３５の上方周囲を
覆う金属ケース３６を装着しても良い。なお、その他の
構成並びに作用（容量等の調整方法）等は上記した各実
施例と同様であるためその説明を省略する。

【００１９】図７は本発明の第４実施例を示している。
本実施例では、上記した各実施例と相違して、インダク
タンスを基板に形成したパターンで構成している。具体
的には以下の通りである。すなわち、まず３層構造の多
層プリント基板４０の上面には、上記した第３実施例と
同様に第１アースパターン４１と、端子パターン４２を
形成し、一方、多層プリント基板４０の裏面には全面に
第２アースパターン４３を形成し、その第２アースパタ
ーン４３と上記第１アースパターン４１とをスルーホー
ル４４を介して接続している。

【００２０】ここで本発明では、多層プリント基板４０
の中間層に２個のインダクタンスパターン４５，４６を
形成している。そして、そのインダクタンスパターン４
５，４６の各端部を、スルーホール４７を介して上記端
子パターン４２に接続している。

【００２１】そして、かかる構成の多層プリント基板４
０の上面に３個の誘電体共振器１０を上記第３実施例と
同様に所定の位置に装着する。この様に本例では、誘電
体共振器１０を多層プリント基板４０上に装着するだけ
で良く、実装作業がより簡易化し、しかもインダクタン
スが内装される結果、より小型化が図れる。

【００２２】また、上記端子パターン４２と実装する回
路パターンとの接続は、図示省略するが上記した第３実
施例と同様に端子パターンの端部を多層プリント基板４
０の側壁に延長成形しても良く、あるいは上記スルーホ
ール４７を利用して行う（この場合には多層プリント基
板４０の裏面側に位置するスルーホールの周囲を除いて
上記第２アースパターンを形成するのはいうまでもな
い）ようにしても良く種々の手段をとることができる。
なお、その他の構成並びに作用（容量等の調整方法）等
は上記した各実施例と同様であるためその説明を省略す
る。

【００２３】なお、上記した各実施例では、いずれも３
個の誘電体共振器１０を用いて誘電体フィルタを構成し
た例について説明したが、本発明はこれに限ることなく
２個或いは４個以上から構成しても良い。また、上記し
た各実施例では隣接する誘電体共振器１０の間に所定の
間隙が形成されていたが、隣接する誘電体共振器の対向
側面同士を接触させるようにしても良い。

【００２４】さらにまた、誘電体共振器１０の一側面に
形成する容量パターンの形状は上記した略コ字状のもの
に限ることなく、例えばＵ字状や弧状その他種々のパタ
ーンとすることができ、要は、導体膜の未塗布部位の両
端が開放面に連通するとともに、その未塗布部位と開放
面で画成される部位に導体膜（第１導体膜１４ａに相
当）を形成していればよい。また、上記未塗布部位の側
縁は、上記した実施例のごとく誘電体ブロックの一側面
の辺に一致させることなく、所定の間隔を隔てて、すな
わち、未塗布部分と上記辺との間に導体膜（アースパタ
ーン）を位置させるようにしても良い。

【００２５】

【発明の効果】以上のように、本発明に係る誘電体フィ
ルタでは、誘電体共振器の所定位置に容量パターンが形
成されているため、係る誘電体共振器を複数個配置する
とともに、その容量パターンをインダクタンスで結合す
るだけで所望の誘電体フィルタが構成することができ
る。その結果、従来必須であった外付けの接地容量用の
部品等が不要となり、小型化を図ることができる。しか
も容量パターンは、１つの側面のみに形成されるため、
構造が簡単で導電体塗布等の製造工程・組み立て（実
装）作業も簡易化され、コスト安となる。

【図面の簡単な説明】

【図１】本発明に係る誘電体フィルタに用いられる誘電
体共振器の一例を示す斜視図である。

【図２】図１に示す誘電体共振器の等価回路図である。

【図３】図１に示す誘電体フィルタを用いて構成される
本発明の誘電体フィルタの第１実施例を示す斜視図であ
る。

【図４】本発明に係る誘電体フィルタの第２実施例を示
す斜視図である。

【図５】本発明に係る誘電体フィルタの第３実施例を示
す斜視図である。

【図６】その変形例を示す部分拡大図である。

【図７】本発明に係る誘電体フィルタの第４実施例を示
す斜視図である。

【図８】従来の誘電体フィルタの一例を示す斜視図であ
る。

【図９】図８に示す誘電体フィルタの等価回路図であ
る。

【図１０】図８に示す誘電体フィルタの周波数特性を示
すグラフである。

【符号の説明】

１０誘電体共振器１１誘電体ブロック１４導体膜（アースパターン）１４ａ第１導体膜（容量パターン）１４ｂ第２導体膜（アースパターン）１５容量パターン１６コ字状部位（容量パターン）２０実装基板２１アースパターン２３ａ〜２３ｃ端子パターン３０ベースプレート３１アースパターン３２ａ〜３２ｃ端子プレート４０多層プリント基板４１アースプレート４２端子プレート４５，４６インダクタンスパターンＬ１，Ｌ２インダクタンス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−16802（ＪＰ，Ａ) 特開昭60−114004（ＪＰ，Ａ) 特開昭63−268297（ＪＰ，Ａ) 特開平３−254201（ＪＰ，Ａ) 実開昭63−181002（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】１つの共振穴を有する誘電体ブロック
と、その共振穴の内面並びに前記誘電体ブロックの４側
面及び短絡面に導体膜とを備えた誘電体共振器を複数個
併設するとともに、その複数の誘電体共振器間をＬＣ結
合することにより構成される誘電体フィルタにおいて、前記各誘電体共振器の側面のうち、隣接する他の誘電体
共振器と対向しない一つの側面の開放面側に、平面略コ
字状でその両端が前記開放面に連続するように導体膜未
塗布部分を設け、前記導体膜未塗布部分の内側に側面の
みに独立した島状電極からなる容量パターンを形成し、かつ、前記各誘電体共振器は、それぞれ自己に形成され
た前記容量パターンにて内導体との結合容量及び隣接す
る他の導体膜との間で接地容量を得るとともに、その容
量パターン間をインダクタンスで結合するようにしたこ
とを特徴とする誘電体フィルタ。
【請求項２】少なくともアースパターン並びに端子パ
ターンを形成した実装基板をさらに備え、誘電体共振器に設けられた導体膜並びに容量パターン
を、それぞれ前記実装基板に設けたアースパターン並び
に端子パターンに面接触させるようにして、複数の前記
誘電体共振器を前記実装基板上に併設させ、かつ、その端子パターン間をインダクタンスで接続した
ことを特徴とする請求項１に記載の誘電体フィルタ。
【請求項３】少なくともアースパターン並びに端子パ
ターンを形成した面実装用のベースプレートをさらに備
え、誘電体共振器に設けられた導体膜並びに容量パター
ンを、それぞれ前記ベースプレートに設けたアースパタ
ーン並びに端子パターンに面接触させるようにして、複
数の前記誘電体共振器を前記ベースプレート上に併設さ
せ、かつ、その端子パターン間をインダクタンスで接続
したことを特徴とする請求項１に記載の誘電体フィル
タ。
【請求項４】多層プリント基板をさらに備え、前記多
層プリント基板の表面層に、少なくともアースパターン
並びに端子パターンを形成するとともに、その多層プリ
ント基板の中間層にインダクタンスパターンを形成し、
誘電体共振器に設けられた前記導体膜並びに前記容量パ
ターンを、それぞれ前記多層プリント基板に設けたアー
スパターン並びに端子パターンに面接触させるようにし
て、複数の前記誘電体共振器を前記多層プリント基板上
に併設させ、かつ、その端子パターン間を前記多層プリ
ント基板に形成したインダクタンスで接続したことを特
徴とする請求項１に記載の誘電体フィルタ。