KR100674840B1 - 적층형 세라믹 캐패시터 - Google Patents

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KR100674840B1
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Abstract

본 발명은 사이즈와 공정수를 증가시키지 않으면서, 고용량, 저 ESL을 구현하면서 ESR 조정이 가능한 적층형 세라믹 캐패시터에 관한 것으로서, 상기 적층형 세라믹 캐패시터는 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 상하로 인접하며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및, 상기 제1내부전극과 제2내부전극에 각각 일체로 형성되며 + 혹은 - 단자로 설정된 외부전극에 연결되는 복수의 인출패턴을 포함한다.
적층형 세라믹 캐패시터, ESL, ESR, 전극패턴, 세라믹 시트, 인출패턴,

Description

적층형 세라믹 캐패시터 {Laminated ceramic capacitor}
도 1은 일반적인 적층형 세라믹 캐패시터의 외형을 나타낸 사시도이다.
도 2는 종래 적층형 세라믹 캐패시터의 내부 전극 구조를 나타낸 분해 사시도이다.
도 3은 종래의 다른 적층형 세라믹 캐패시터에 구비되는 내부 전극 구조를 나타낸 도면이다.
도 4의 (a) 및 (b)는 본 발명에 의한 적층형 세라믹 캐패시터의 제1실시형태를 보인 내부 전극 구조도이다.
도 5의 (a) 및 (b)는 본 발명에 의한 적층형 세라믹 캐패시터의 제2실시형태를 보인 내부 전극 구조도이다.
도 6은 본 발명에 의한 적층형 세라믹 캐패시터의 제3실시형태를 보인 내부 전극 구조도이다.
도 7은 본 발명에 의한 적층형 세라믹 캐패시터의 제4실시형태를 보인 내부 전극 구조도이다.
도 8은 본 발명에 의한 적층형 세라믹 캐패시터의 제5실시형태를 보인 내부 전극 구조도이다.
도 9는 본 발명에 의한 적층형 세라믹 캐패시터의 제6실시형태를 보인 내부 전극 구조도이다.
도 10은 본 발명에 의한 적층형 세라믹 캐패시터의 제7실시형태를 보인 내부 전극 구조도이다.
도 11의 (a) 내지 (e)는 본 발명의 제1실시형태에 의한 적층형 세라믹 캐패시터에 있어서의 외부전극 배치형태를 보인 도면이다.
도 12의 (a) 내지 (g)는 본 발명의 제2실시형태에 의한 적층형 세라믹 캐패시터에 있어서의 외부전극 배치형태를 보인 도면이다.
도 13의 (a) 내지 (e)는 본 발명의 제5실시형태에 의한 적층형 세라믹 캐패시터에 있어서의 외부전극 배치형태를 보인 도면이다.
도 14의 (a) 내지 (e)는 본 발명의 제6실시형태에 의한 적층형 세라믹 캐패시터에 있어서의 외부전극 배치형태를 보인다.
도 15는 본 발명에 의한 적층형 세라믹 캐패시터에 있어서 인출 패턴의 다른 예를 나타낸다.
* 도면의 주요 부분에 대한 부호의 설명 *
41,51,61,71,81,91 : 제1전극
42,52,62,72,82,92 : 제2전극
411,421 : 제1도전성패턴
412,422 : 제2도전성패턴
413,414,423,424 : 인출패턴
본 발명은 적층형 세라믹 캐패시터에 관한 것으로서, 보다 상세하게는 고용량으로 구현되면서 낮은 ESL 및 조정가능한 ESR을 구현할 수 있는 적층형 세라믹 캐패시터에 관한 것이다.
캐패시터(capacitor)란 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 서로 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 이런 캐패시터에 직류전압을 인가한 경우, 전기가 축전되는 도중에는 캐패시터내에 전류가 흐르다가, 축전이 완료되면 전류가 흐르지 않는다. 그리고, 상기 캐패시터에 교류전압을 인가한 경우에는, 전극의 극성이 교번함으로서, 교류전류가 계속적으로 흐르게 된다. 이러한 캐패시터의 성능은 축적 가능한 용량(F)으로 표시된다.
그리고 캐패시터는 전극의 사이에 위치하는 절연체 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 캐패시터, 전극재료로 탄탈륨을 사용하는 전해캐패시터인 탄탈륨 캐패시터, 전극사이에 티탄산 바륨(Titanimu-Barium)과 같은 고유전율의 유전체를 사용하는 세라믹 캐패시터, 전극간의 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 캐패시터, 전극간의 유전체로 폴리스티렌 (polystyrene) 필름을 사용하는 필름 캐패시터 등 여러 종류가 제안되어 있다.
상술한 캐패시터중에서, 특히 적층 세라믹 캐패시터는 온도 특성 및 주파수 특성이 우수하고, 소형으로 구현할 수 있다는 장점이 있어 많은 전자회로에서 응용되고 있다.
도 1은 적층형 세라믹 캐패시터의 외형을 나타낸 사시도로서, 적층형 세라믹 캐패시터(10)는 세라믹 블록(11)과, 상기 세라믹 블록(11)의 외측면상에 형성되며 각각 + 혹은 - 단자로 설정되는 외부전극(12,13)으로 이루어진다.
상기 세라믹 블록(11)의 내부에는 두 종류의 전극 패턴이 교대로 배치된다. 상기 두 전극 패턴은 각각 +/- 에 연결되는 것으로서, 기본적으로 직사각형으로 이루어지나, 캐패시터의 특성을 향상시키기 위하여 그 전극 패턴 형상 및 배치가 다양하게 변형되고 있다.
도 2는 종래 적층형 세라믹 캐패시터에 적용된 내부 전극 구조를 나타낸 것으로써, 서로 다른 극성의 단자에 각각 연결된 직사각형 형상의 두 전극 패턴(21,22)이 교대로 배치되고, 상기 두 전극 패턴(21,22)에는 각각 서로 다른 극성의 전압이 인가되도록 세라믹 블록(11)의 외부에 형성된 외부전극(12,13)에 연결되는 인출패턴(21a,22a)을 구비한다.
상술한 바와 같이 구성된 적층형 세라믹 캐패시터는 상하로 인접한 내부 전극 패턴(21,22)간에 서로 다른 극성의 전압이 인가되어, 상기 서로 다른 극성의 내부 전극 패턴(21,22) 사이에 전하가 축적된다. 이러한 구조는 서로 대향하는 전극패턴의 면적을 증가시킴으로서 고용량의 캐패시터를 구현할 수 있게 한다.
이러한 적층형 세라믹 캐패시터에서는 기생인덕턴스(ESL)은 작을수록 좋지만, ESR(equivalent series resistance)은 너무 작지 않아야 하며, 경우에 따라서 수요가의 요구에 의하여 ESR 값을 높여야 한다.
그런데 상술한 도 2에 보인 적층형 세라믹 캐패시터의 경우 +전극과 - 전극이 교대로 배치됨으로서, 서로 대향하는 전극패턴(21,22)에 흐르는 고주파전류에 의해 발생된 자속(magnetic flux)이 서로 상쇄되어, ESL를 감소시키기는 하지만, 수요가의 요구를 만족시킬 정도는 아니며, 내부 전극 패턴(21,22)마다 형성된 인출패턴(21a,22a)에서 발생하는 저항이 서로 병렬로 연결되어 ESR이 너무 작아진다는 문제점이 있다.
기생 인덕턴스(ESL)는 캐패시터의 특성을 저하시키는 불요 성분으로서, 전극 패턴에 흐르는 전류 경로에 비례하여 커지며, 또한 서로 대향하는 전극패턴(21,22)에 흐르는 전류의 방향이 일치되는 경우 더 증가된다.
이런 기생 인덕턴스를 감소시키기 위해서, 인접한 내부 전극 패턴(21,22)간의 전류 방향을 다르게 함으로서, 각 전류에 의해 발생하는 자속을 서로 상쇄시켜 기생인덕턴스를 감소시키거나, 전류경로를 단축시켜 기생인덕턴스를 감소시킬 수 있다.
상기 도 2의 적층형 세라믹 캐패시터에 있어서, 상기 상하로 인접한 내부전극패턴(21,22)의 단부에서 각각 서로 대향하는 방향으로 형성되는 인출패턴을 더 구비시킬 수 도 있다. 이 경우, 내부전극패턴(21,22)상에 흐르는 전류의 방향이 서로 반대가 되도록 유도하여, 상기 도 2의 구조에 비하여 기생인덕턴스를 더 감소시킨다.
그러나, 이상 설명한 바와 같이 구성하더라도, 생성되는 기생 인덕턴스를 완전히 제거할 수 는 없으며, 특히 고주파 회로에 적용되는 디커플링용 캐패시터의 경우는 이러한 소량의 기생 인덕턴스에도 큰 영향을 받기 때문에, 기생인덕턴스를 더 감소시킬 것이 요구되며, 인출패턴의 수가 늘어나므로 ESR이 너무 낮게 형성된다는 문제점은 여전히 존재한다.
상기 외에, 일본특허공개번호 2002-151349호의 적층형 전자부품은 세라믹 블록의 내부 다수 평면상에 형성되는 내부 전극을 두 개의 F자 형상 전극패턴으로 형성하는 것으로서, 동일 평면상에 형성된 두 F자형상 전극패턴에 상호 역방향의 전 류가 흐르도록 배치함에 의하여, 고주파 전류에 의한 기생인덕턴스를 감소시킨 것이고, 일본특허공개번호 2002-164256호의 적층형 전자부품은 세라믹 블록 내부 다수 평면상에 형성되는 내부전극를 각각 노치부와, 상기 노치부를 끼우고 형성되어 서로 역방향에 전류가 흐를 수 있는 적어도 한 쌍의 유로부로 형성하는 것으로서, 한 내부전극내의 두 유로부의 전류 흐름이 서로 역방향이 되게 함으로서 고주파 전류에 의한 기생인덕턴스를 감소시킨다.
상기 두 방식의 경우, 도 2 및 도 3의 적층형 소자와 대비하여 좀더 기생인덕턴스를 감소시킬 수 있었으나, 고주파 회로의 디커플링용 캐패시터에서 요구되는 수준을 만족시킬 수 없었으며, 고주파 회로의 경우, 디커플링 캐패시터의 기생인덕턴스가 회로 성능에 미치는 영향이 크기 때문에, 더 많은 기생인덕턴스에 대한 개선요구가 있다.
덧붙여, 도 3은 미국 특허 번호 6,441,459호에서 제안된 적층형 세라믹 캐패시터로서, 세라믹 블록의 내부에 형성된 내부 전극 패턴(31~38)에 인출패턴(31a~38a)을 하나씩만 형성함으로서, ESR 값이 작아지는 것을 방지하고 있으나, 역시 ESR 값의 조절이 힘들고, 이 경우, 반대로 인출부 수의 감소로 인해 ESL 값이 커지는 문제점이 발생한다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 사이즈 또는 공정수의 증가없이, 고용량이면서 ESL 및 ESR 값을 동시에 만족시킬 수 있는 적층형 세라믹 캐패시터를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 구성수단으로서, 본 발명에 의한 적층형 세라믹 캐패시터는, 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 교대로 배치되며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및 상기 제1,2 내부전극을 각각 상기 외부전극에 연결시키는 복수의 인출패턴을 포함한다.
상기 본 발명에 의한 적층형 세라믹 캐패시터에 있어서, 상기 제1내부전극과 2내부전극에는 상호 역방향의 전류가 흐르거나, 상호 직교방향의 전류가 흐르는 것을 특징으로 한다.
또한, 상기 적층형 세라믹 캐패시터에 있어서, 상기 제1,2내부전극은 각각, 상호 인접하여 배치되는 한 쌍의 도전성패턴과, 상기 한 쌍의 도전성 패턴에 각 끝변에서 중심방향으로 형성되어 도전성패턴내의 전류 흐름을 변경시키는 하나 이상의 슬롯으로 이루어진다.
또한, 상기 적층형 세라믹 캐패시터에 있어서, 제1,2 내부전극은 각각 사각형상의 도전성 패턴과, 상기 도전성패턴의 끝변에서 중심방향으로 형성된 하나 이 상의 슬롯으로 이루어질 수 있다.
또한, 상기 제1내부전극은 사각형의 도전성패턴과, 상기 도전성패턴의 마주보는 두 끝변에서 각각 중심방향으로 형성되는 두 개의 슬롯으로 이루어지며, 상기 제2내부전극은 사각형의 도전성패턴과, 상기 제1내부전극의 슬롯과는 직교하도록 상기 도전성패턴의 마주보는 두 변에서 각각 중심방향으로 형성되는 두 개의 슬롯으로 이루어진다.
또한, 상기 제1 내부전극은 사각형의 도전성 패턴과, 상기 도전성 패턴을 2개로 절단하는 슬롯으로 이루어지고, 상기 제2 내부전극은 사각형의 도전성 패턴과, 상기 도전성패턴의 마주보는 두 변에서 각각 중심방향으로 형성되며, 상기 제1내부전극의 슬롯과는 직교하는 두 개의 슬롯으로 이루어질 수 있다.
또한, 상기 제1내부전극은 사각형의 도전성 패턴으로 이루어지며, 상기 제2내부전극은 사각형의 도전성패턴과, 상기 도전성패턴상의 상호 마주보는 두 변을 관통하도록 형성되어 상기 도전성 패턴을 2등분하는 슬롯으로 이루어질 수 있다.
또한, 상기 제1,2내부전극에 구비되는 한 쌍의 도전성패턴에서 슬롯 위치는 상호 동일할 수 있으며, 또는 상호 반대로 형성될 수 있다.
본 발명에 의한 적층형 세라믹 캐패시터에 있어서, 상기 제1,2내부전극에 구비되는 상기 한 쌍의 도전성패턴은 인접한 영역에서 상호 역방향의 전류가 흐르게 된다.
또한, 본 발명에 의한 적층형 세라믹 캐패시터에 있어서, 상기 복수의 인출패턴은, 각 내부전극의 도전성 패턴별로 하나씩 형성되고, 상하로 인접한 내부전극 별로 다른 위치에 형성되는 것을 특징으로 한다.
또한, 본 발명에 의한 적층형 세라믹 캐패시터에 있어서, 제1,2내부전극에 구비되는 상기 한 쌍의 도전성패턴은 동일한 극성의 외부전극에 연결될 수 도 있고, 상호 다른 극성의 외부전극에 연결될 수 도 있다.
또한, 본 발명에 의한 적층형 세라믹 캐패시터에 있어서, 상기 다수의 외부전극이 세라믹블록의 일측면에 일정 간격으로 차례로 형성되는 제1~제4 외부전극과, 상기 세라믹블록의 반대 측면에 동일 방향으로 차례로 형성되는 제5~제8외부전극을 포함한 경우, 상기 한 도전성 패턴에 형성된 복수의 인출패턴은 상부에서 하부로 배치된 순서대로 각각 제1~제4 외부전극에 연결되도록 형성되며, 다른 도전성 패턴에 형성된 복수의 인출 패턴은 상부에서 하부로 배치된 순서대로 각각 제8외부전극에서 제5외부전극에 연결되도록 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 의한 적층형 세라믹 캐패시터의 구성 및 작용에 대하여 설명한다.
본 발명에 의한 적층형 세라믹 캐패시터의 외형은 기본적으로 도 1에 보인 바와 같이, 4개의 측면과 상기 측면의 상하부에 위치한 상하면을 갖는 직육면체 형상으로 이루어진 세라믹 블록(11)과, 상기 세라믹 블록(11)의 측면에 형성되며 + 혹은 - 극성의 단자로 설정되는 다수의 외부전극(12,13)으로 이루어진다.
상기 도 1에는 세라믹 블록(11)의 서로 마주보는 두 측면 상에 각각 4개씩, 총 8개의 외부전극(12,13)을 구비한 8단자형을 도시하였으나, 상기 외부전극 (12,13)의 수는 필요 및 요구에 따라서 더 증가될 수 있다. 예를 들어, 상기 8개의 외부전극(12,13)이 형성된 두 측면외의 세라믹 블록(11)의 다른 두 측면 상에 각각 하나 씩, 2개의 외부전극을 더 구비하여, 10단자형으로 구현할 수 도 있으며, 상기 8개의 외부전극(12,13)이 형성된 두 측면외의 다른 두 측면상에 각각 2개씩의 외부전극을 더 형성하여, 12단자형으로 구현할 수 도 있다.
그리고, 상기 세라믹블록(11)에 형성된 외부전극(12,13)은 + 혹은 - 극성으로 설정된다.
또한, 본 발명의 적층형 세라믹 캐패시터는, 종래와 마찬가지로, 서로 다른 극성을 갖는 제1,2내부전극이 세라믹블록(11)의 내부에 상하로 반복하여 적층하며, 소정 용량의 축적기능을 수행하게 된다.
본 발명의 적층형 세라믹 캐패시터는, 상기 상하로 인접한 제1,2내부전극에서의 전류경로가 서로 다른 방향으로 흐르도록 세라믹 블록(11)의 내부에 교대로 적층되는 제1,2내부전극의 형상을 변경함으로서, 기생인덕턴스의 감소를 도모하는데 특징이 있다.
도 4 ~ 도 10은 본 발명에 의한 적층형 세라믹 캐패시터에서 제안된 제1,2내부전극의 다양한 실시형태를 보인 것이다.
먼저, 도 4의 (a) 및 (b)는 본 발명에 의한 적층형 세라믹 캐패시터의 제1실 시형태에 의한 내부 전극 구조를 나타낸 것으로서, 이를 참조하면, 본 발명의 적층형 세라믹 캐패시터는, 세라믹블록(11)의 내부에 상하로 인접하게 배치되며 서로 다른 극성(+ 혹은 -)의 전압이 인가되는 제1,2내부전극(41,42)과, 상기 제1,2내부전극(41,42)를 각각 외부전극(12,13)으로 연결하는 인출패턴(413,414,423,424)을 구비한다. 상기 제1,2내부전극(41,42)은 상하로 인접하며 서로 다른 극성의 전압이 인가됨으로서, 각각의 고주파 전류에 의해 발생되는 자속이 상쇄된다.
더하여, 상기 제1,2내부전극(41,42)은 각각 세라믹블록(11) 내부의 소정 평면상에 서로 나란히 배치되고 전류 경로를 조정하기 위한 슬롯이 형성된 한 쌍의 제1,2 도전성 패턴(411/412,421/422)으로 이루어지며, 이때, 상기 다수의 인출패턴(413,414,423,424)은 상기 제1,2 도전성 패턴(411/412,421/422)에 일체로 형성되며 끝단이 상기 + 혹은 - 극성의 외부전극(12,13)에 연결된다.
이때, 상기 제1도전성패턴(411,421)과 제2도전성패턴(412,422)에는 각각 서로 다른 극성의 외부 전극(12,13)이 연결되고, 이에, 상기 한 쌍의 제1도전성패턴(411,421)과 제2도전성패턴(412,422)의 인접한 영역 간에서 상호 역방향의 전류가 흘러, 동일 평면상에 위치한 제1도전성패턴(411,421)과 제2도전성패턴(412,422)간에 발생되는 자속이 상호 상쇄된다. 또한, 상하로 인접되는 제1,2 내부전극(41,42)간에도 상호 반대 극성의 외부전극(12,13)dl 연결되어, 제1,2 내부 전극(41,42) 간 에도 자속의 상쇄가 일어난다.
예를 들어, 상기 제1내부 전극(41)의 제1도전성패턴(411)은 인출패턴(413)을 통해 + 외부전극(12)와 연결되고, 제2도전성패턴(412)은 인출패턴(414)을 통해 - 외부전극(13)에 연결되며, 제2 내부전극(42)에 있어서, 제1도전성패턴(421)은 인출패턴(423)을 통해 - 외부전극(13)에 연결되고, 제2도전성패턴(422)은 인출패턴(424)을 통하여 + 외부전극(12)에 연결된다.
상술한 본 발명의 적층형 세라믹 캐패시터에 있어서, 세라믹블록(11)내의 서로 다른 평면상에 위치한 인접한 제1,2내부 전극(41,42)간에 서로 반대방향의 전류가 흐르면서, 동시에 동일 평면상에 위치한 한 쌍의 도전성패턴(411,412),(421,422)에 서로 반대 방향의 전류가 흐르도록 하며, 여기에 더하여, 상기 도전성패턴(411,412),(421,422)은 각각 슬롯을 통해 패턴의 일부가 분할되어, 그 패턴 내에서 인접한 전류 경로 간에도 서로 다른 방향으로 전류가 흐르도록 구성됨으로서, 캐패시터내에서 흐르는 전류에 의해 발생된 자속을 서로 상쇄시킴으로서, 기생인덕턴스를 최소화시킨다.
일반적으로 인접한 두 전류경로에 있어서, 그 전류경로가 평행하면서 전류 방향이 반대인 경우, 각각의 전류에 의하여 발생된 자속의 방향이 반대로 되어, 상기 자속이 서로 상쇄되고, 이러한 자속에 비례한 기생인덕턴스 또한 감소된다. 따라서 상기 도 4에 보인 본 발명에 의해 개선된 내부 전극 구조의 경우, 상하로 위치한 제1,2내부전극(41,42)의 전류방향을 반대로 하면서, 제1,2내부전극(41,42)에 있어서도, 패턴을 분할하고 슬롯을 형성하여 전류 경로를 더 세분화시키고, 더불어 인접한 전류 경로간의 전류 방향을 반대로 구현함으로서, 종래와 대비할 때 더 많은 기생인덕턴스를 감소시킬 수 있게 된다.
또한, 상기 제1,2 도전성 패턴(411/412,421/422)에 형성되는 슬롯의 수는 하나 이상이 될 수 있으며, 도 4 (a)에는, 슬롯이 하나 형성된 예를 보이고, (b)에는 두 개의 슬롯을 가지는 예를 보인다. 상기와 같이 제1,2도전성패턴(411/412,421/422)내에 형성된 슬롯은 인접한 도전성패턴 영역의 전류 방향을 서로 반대로 만들고, 이에 기생인덕턴스(ESL)를 감소시킨다. 또한, 상기 슬롯은 제1,2도전성패턴(411/412,421/422)을 흐르는 전류의 경로를 길게 하기 때문에, ESR이 작아지는 것을 방지할 수 있다. 여기서 전류의 경로는 상기 슬롯의 폭 및 길이에 영향을 받게 되므로, 상기 제1,2 도전성 패턴(411/412,421/422)에 형성된 슬롯의 폭과 길이를 변경시킴으로서, ESR 값을 제어할 수 있게 된다. 특히, 도 4의 (b)와 같이 슬롯의 수를 둘 이상으로 할 경우, 전류의 길이는 더 길게 할 수 있으며, 이를 통해 수요가가 원하는 ESR 값을 만족시킬 수 있다. 그리고, 이와 같이 ESR 값의 제어가 가능하게 됨으로서, 목표 임피던스의 만족 및 파워 분배 네트워크(power distribution network)의 안정적 설계가 가능해진다.
상기 제1실시형태에 있어서, 제1,2도전성패턴(411,412),(421,422) 각각을 +/- 외부전극(12,13)에 연결시키는 인출패턴(413,414,423,424)은 전류 경로가 짧아지도록 그 길이를 되도록 짧게 한다. 이는 상기 인출패턴(413,414,423,424)에도 전 압이 인가되면서 전류가 흐르게 되며, 상기 인출패턴(413,414,423,424)에 흐르는 전류에 의해서도 기생인덕턴스가 발생할 수 있다. 따라서 인출패턴(413,414,423,424)의 길이를 짧게 함으로서, 인출패턴(413,414,423,424)에 의한 기생인덕턴스의 발생량을 더 줄일 수 있다.
상술한 제1실시형태에 있어서, 한 쌍으로 이루어지는 제1,2 도전성 패턴의 배치는 변경될 수 있다.
도 5는 한 쌍의 도전성패턴의 배치를 변경한 본 발명의 제2실시형태를 나타낸 내부전극 구조도로서, 상하로 인접하여 서로 다른 극성의 전압이 인가되는 제1,2내부전극(51,52)과, 상기 제1,2내부전극(51,52)을 각각 외부전극(12,13)에 연결시키는 인출패턴(513, 514, 523, 524)으로 구성되며, 상기 제1,2내부전극(51,52)은 상기 제1실시형태와 마찬가지로, 각각 동일평면상에 평행하게 배치되며 하나 이상의 슬롯이 형성된 제1도전성패턴(511,521)과 제2도전성패턴(512,522)으로 이루어진다.
이때, 상기 제1도전성패턴(511,521)과 제2도전성패턴(512,522)에 형성된 슬롯(515,525)의 방향이 상기 제1실시형태에서와는 반대가 된다. 그리고, 상기 한 쌍의 제1도전성패턴(511,521)과 제2도전성패턴(512,522) 간에는 상호 동일 극성의 외부 전극(12,13)이 연결된다. 이에 의하여, 제1내부전극(41)의 제1,2도전성패턴(511,512)은 + 극성의 전압이 인가되고, 제2내부전극(42)의 제1,2도전성패턴 (521,52)은 - 극성의 전압이 인가된다.
그리고 상기 제1도전성패턴(511,521)과 제2도전성패턴(512,522)은 슬롯이 각각 반대방향으로 형성되어 있어, 상호 인접한 영역에서 앞서 제1실시형태에서와 마찬가지로 역방향 전류가 흐르게 되며, 각각의 전류에 의해 생성된 자속이 상쇄된다. 또한, 제1,2내부전극(41,42)간에 흐르는 상하로 대칭되는 전류경로가 각각 역방향을 이룸으로서, 해당 고주파 전류에 의해 생성된 자속을 상쇄시킨다.
또한, 제1실시형태에서와 마찬가지로, 상기 슬롯(515,525)은 인접한 도전성패턴의 전류 방향을 반대로 함으로서, 각각에서 발생된 자속을 상쇄시켜, ESL값을 감소시킨다. 또한, 슬롯(515,525)은 각 도전성패턴에 흐르는 전류의 길이를 길게함으로서, ESR값이 작아지는 것을 방지하고, 더불어, 슬롯(515,525)의 길이 및 폭 조절을 통해 ESR 값 제어를 가능하게 한다.
도 6은 본 발명의 제3실시형태에 의한 적층형 세라믹 캐패시터에 있어서의 내부전극 구조를 나타내 것으로서, 상기 도 6을 참조하면, 상기 적층형 세라믹 캐패시터는 기본적으로 세라믹블록(11)의 내부에 상하로 형성되는 제1,2내부전극(61,62)과, 상기 제1,2내부전극(61,62)을 각각 서로 다른 극성의 외부전극(12,13)에 연결하는 다수의 인출패턴(614,624)을 포함하며, 상기 제1,2내부전극(61,62)은 각각 사각형의 도전성패턴(611,621)과, 상기 도전성패턴(611,621)의 상호 대향하는 두 변에서 각각 내부 중심방향으로 형성되어 도전성패턴(611,621)을 일부를 절단하는 두 개의 슬롯(612,613),(621,623)으로 구성한다.
상술한 한 쌍의 슬롯(612,613),(621,623)은 동일 선상에 형성되어, 해당 도전성패턴(611,621)을 두 개의 큰 영역으로 분할한다.
이때, 상기 제1내부전극(61)에 형성된 슬롯(612,613)과 제2내부전극(62)에 형성된 슬롯(622,623)은 상호 직교하는 방향으로 형성된다. 즉, 상기 제1내부전극(61)의 도전성패턴(611)으로 +전압이 인가되고, 제2내부전극(62)의 도전성패턴(612)으로 -전압이 인가되는 경우, 상기 제1내부전극(61)의 슬롯(612,613)은 전류방향과 평행하도록 상하 끝변에서 중심방향으로 형성되며, 제2내부전극(62)의 슬롯(622,623)은 해당 도전성패턴(621)의 전류방향과 평행하도록 좌우 두 변에서 중심방향으로 형성된다.
상기에 의하여, 제1내부전극(61)의 슬롯(612,613)은 도전성패턴(611) 내의 전류가 상하방향으로 흐르도록 유도하며, 제2내부전극(62)의 슬롯(622,623)은 도전성패턴(621)에 흐르는 전류가 좌우측 방향으로 흐르도록 유도한다. 더불어, 슬롯(612,613),(621,623)을 기준으로 한 해당 도전성패턴(611,621)의 인접 영역 간에 전류방향이 반대로 된다.
따라서, 상기 제3실시형태에 의한 적층형 세라믹 캐패시터는 세라믹블록(11)의 내부에 상하로 인접한 제1내부전극(61)과 제2내부전극(62)간에 흐르는 전류 방향이 상호 90도가 되어, 상호 기생 인덕턴스가 발생되지 않으며, 더불어, 제1,2내부전극(61,62) 각각에 있어서의 자속량을 감소시킴으로서, 기생인덕턴스를 보다 더 감소시킬 수 있게 된다.
상기 구조의 변형으로서, 도 7 및 도 8은 본 발명에 의한 적층형 세라믹 캐패시터의 제4,5 실시형태에 따른 내부 전극 구조를 나타낸다.
상기 도 7 및 도 8에 보인 적층형 세라믹 캐패시터는 도 6에 보인 구조에서 제1내부전극 또는 제2내부전극 측의 두 슬롯을 연결하여, 도전성패턴을 두 영역으로 절단한 형태이다.
보다 구체적으로, 도 7의 제4 실시형태에 의한 적층형 세라믹 캐패시터는 앞서의 실시예와 마찬가지로 상하로 인접한 제1내부전극(71,72)과, 상기 제1,2내부전극(71,72)를 각각 서로 다른 극성의 외부전극(12,13)에 연결하는 복수의 인출패턴(713,724)을 구비하며, 상기 제1 내부전극(71)은 사각형의 도전성 패턴(711)과, 상기 도전성패턴(711)상의 상호 마주보는 두 변을 관통하도록 형성되어 상기 도전성 패턴(711)을 2등분하는 슬롯(712)으로 이루어지고, 상기 제2 내부전극(72)은 사각형의 도전성 패턴(721)과, 상기 도전성패턴(721)의 마주보는 두 변에서 각각 중심방향으로 형성되며, 상기 제1내부전극(71)의 슬롯(712)과는 직교하는 방향으로 형성되는 두 개의 슬롯(722,723)으로 이루어진다.
다음으로, 도 8을 참조하면, 본 발명의 제5실시형태에 따른 적층형 세라믹 캐패시터는, 상하로 인접한 제1내부전극(81,82)과, 상기 제1,2내부전극(81,82)을 각각 서로 다른 극성의 외부전극(12,13)에 연결하는 복수의 인출패턴(814,823)을 구비하며, 상기에서 제1내부전극(81)은 사각형의 도전성 패턴(811)과, 상기 도전성패턴(811)의 마주보는 두 변에서 각각 중심방향으로 형성되며, 동일 선상에 배치되 는 두 개의 슬롯(812,813)으로 이루어지고, 제2내부전극(82)은 사각형의 도전성 패턴(821)과, 상기 도전성패턴(821)상의 상호 마주보는 두 변을 관통하도록 형성되어 상기 도전성 패턴(711)을 2등분하며 상기 슬롯(812,813)과는 직교방향으로 형성된 슬롯(822)으로 이루어진다.
상기 도 7 및 도 8에서의 전자기적 작용은 도 6에 보인 제3실시형태에서와 동일하게 이루어진다.
또 다른 변형으로서, 도 9는 본 발명의 제6실시형태에 따른 적층형 세라믹 캐패시터의 내부 전극 구조를 나타낸다.
상기 도 9를 참조하면, 본 발명의 적층형 세라믹 캐패시터는 세라믹블록(11)의 내부에 상하로 인접하여 형성되는 제1,2내부전극(91,92)과, 상기 제1,2내부전극(91,92)을 각각 서로 다른 극성의 외부전극(12,13)으로 연결하는 복수의 인출패턴(912,923)로 이루어지며, 이때, 상기 제1내부전극(91)은 사각형의 도전성 패턴(911)으로 이루어지며, 제2내부전극(92)은 사각형의 도전성패턴(921)과, 상기 도전성패턴(921)상의 상호 마주보는 두 변을 관통하도록 형성되어 상기 도전성 패턴을 2등분하는 슬롯(922)으로 이루어진다.
상기 제2내부전극(92)은 도 8에서 보인 제2내부전극(82)과 동일한 형태로서, 동일한 전기적 작용이 나타난다. 다만, 제1내부전극(91)이 별도의 슬롯이 형성되지 않은 사각형의 도전성패턴(911)만으로도 이루어질 수 있음을 보인다.
상기 도 6 내지 도 9에 도시된 제1,2내부전극들에 각각 형성되는 슬롯들은 모두 도전성패턴에 흐르는 전류의 방향을 보다 세분화하기 위한 것으로서, 내부 전류방향과 평행하게 형성된다.
이어서, 도 10은 본 발명의 제7 실시형태에 따른 내부 전극 구조를 나타낸 것으로서, 상기 제7 실시형태에서는 제1,2내부전극(111,121)을 복수의 도전성패턴으로 구분하지 않고, 슬롯(113,123)을 이용한 전류 경로 및 길이를 변경시켜 ESL 감소 및 ESR의 제어를 가능케한다. 즉, 제 7 실시형태에 의하면, 적층형 세라믹 캐패시터는, 세라믹블록(11)의 내부에 교대로 배치되는 제1,2내부전극(110,110',120,120')과, 상기 제1,2내부전극(110,110',120,120')을 각각 서로 다른 극성의 외부전극(12,13)으로 연결하는 복수의 인출패턴(112,112',122,122')로 이루어지며, 이때, 상기 제1,2내부전극(110,110',120,120')은 각각 사각형의 도전성 패턴(111,121)과, 상기 도전성패턴(111,121)상에 형성되어 전류 경로를 변화시키는 슬롯(113,123)으로 이루어진다. 상기 도전성패턴(111,121)에는 상기 슬롯(113,123)을 기준으로 전류방향이 반대로 되어, 자속 상쇄를 통해 ESL값을 감소시킨다. 또한, 상기 슬롯(113,123)의 길이 및 폭을 조절함으로서, 전류 경로를 길게 하여, ESR 값이 너무 작아지는 것을 방지하고, 더 나아가 ESR 값의 제어까지 가능케한다. 더하여, 상기 슬롯(113,123)의 수는 상기 도 4의 (b) 및 도 5의 (b)에서 보인 바와 같이 복수개로 형성될 수 도 있다. 또한, 상기 인출패턴(112,112',122,122')은 상기 제1,2내부전극(110,110',120,120')별로 하나 이상 구비될 수 있다. 상기 도 10에서는 전극의 일 측변에 2개의 인출패턴을 구비하도록 형성하였으며, 이 경우, 제 1,2내부전극은 인출패턴의 형성 위치에 따라서 두 종류로 구분된다.
다음으로, 본 발명에 의한 적층형 세라믹 캐패시터는 외부전극의 형태가 8단자형, 10단자형, 12단자형등 다양한 형태로 이루어질 수 있다.
도 11 내지 도 14는 본 발명에 의한 적층형 세라믹 캐패시터의 다양한 실시형태에 있어서, 외부전극의 형태별 인출패턴들의 배치를 보인 것이다.
먼저, 도 11은 상기 도 4의 (a)에 도시된 제1실시형태에 있어서, 외부전극의 배치형태에 따른 인출패턴의 구성예를 나타낸 것으로서, (a)는 8단자형인 경우, (b),(c)는 10단자형인 경우, (d),(e)는 10단자형인 경우, 외부전극의 배치변화에 따른 인출패턴의 구성예를 보인다. 상기 도 11의 (a) 내지 (e)에 있어서, 제1내부전극(41)과 제2내부전극(42)은 서로 반대의 극성이 인가되며, 또한, 제1,2내부전극(41,42)에 각각 구비되는 제1,2도전성패턴(411,412),(421,422)간에도 서로 반대의 극성이 인가되도록 인출패턴(413,414,423,424)의 위치가 결정된다.
다음으로, 도 12는 상기 도 5의 (a)에 도시된 제2실시형태에 있어서, 외부전극의 배치형태에 따른 인출패턴의 구성 예를 나타낸 것으로서, (a)는 외부전극이 8단자형인 경우, (b)~(e)는 외부전극이 10단자형인 경우, (f),(g)는 외부전극인 12단자형인 경우의 내부 전극의 인출패턴 형성예를 나타낸 것이다. 상기 도 12에 있어서, 제1내부전극(51)과 제2내부전극(52)의 극성이 서로 반대가 되며, 상기 제1,2내부전극(51,52)을 구현하는 한 쌍의 도전성패턴(511,512,521,522)의 극성은 동일 하도록 상기 인출패턴(513,514,523,524)의 수 및 위치가 결정된다.
상기 도 12에 있어서, (c)와 (e)의 경우는 한 쌍의 도전성패턴(511,512,521,522)에서 종단면을 향해 인출된 두 개의 인출패턴을 상기 세라믹블록의 종단면에 위치한 하나의 외부전극에 동시에 연결시킨다.
다음으로, 도 13은 도 8에 도시한 본 발명의 제5실시형태에 있어서, 외부 전극 구조에 따른 내부 인출패턴의 배치형태를 나타낸 것으로서, (a)는 외부전극이 8단자형인 경우이고, (b),(c)는 외부전극이 각각 10단자형인 경우이고, (d),(e)는 12단자형인 경우이다. 상기 도 13에 있어서는, 상하로 배치되는 제1내부전극(81)과 제2내부전극(82)이 서로 다른 극성을 갖도록 인출패턴(814,823)이 배치된다.
도 14는 도 9에 도시한 본 발명의 제6실시형태에 있어서, 외부 전극 구조에 따른 내부 인출패턴의 배치형태를 나타낸 것으로서, (a)는 외부전극이 8단자형인 경우이고, (b),(c)는 외부전극이 각각 10단자형인 경우이고, (d),(e)는 12단자형인 경우이다. 앞서의 예와 마찬가지로, 상기 도 13에 있어서, 상하로 배치되는 제1내부전극(91)과 제2내부전극(92)이 서로 다른 극성에 연결되도록 인출패턴(912,923)이 배치된다.
이상에 설명한 모든 실시형태에서는, 제1,2내부전극에 형성된 인출패턴이 복수개로 이루어져 있으나, 상기 인출패턴의 수를 1개 혹은 2개로 감소시킬 수 있다. 결과적으로, 종래와 같이 ESR이 너무 낮아지는 것을 방지할 수 있다.
도 15은 상기 도 5의 (a)에 보인 제2실시형태에 있어서 상술한 바와 같이 인출패턴의 배치 구조를 변형한 실시예를 보인다.
상기 도 15를 참조하면, 부호 151,153은 +전압이 인가되는 제1 내부전극이며, 부호 152,154는 -전압이 인가되는 제2 내부전극이 된다. 이때, 상기 복수의 제1,2내부전극(151~154)은 도전성패턴별로 하나의 인출패턴(151a~154a,151b~154b))만을 구비하며, 각 인출패턴(151a~154a,151b~154b)의 위치는 상이하게 된다.
특히, 상기 도 1에 보인 복수의 외부전극(12,13)중, 세라믹블록(11)의 일측면에 일정 간격으로 형성되는 일정 방향 순서로 제1~제4 외부전극이라 하고, 상기 세라믹블록(11)의 반대 측면에 동일 방향으로 차례로 형성되는 제5~제8외부전극이라고 할때, 상기 한 도전성 패턴에 형성된 복수의 인출패턴(151a~154a)은 상부에서 하부로 배치된 순서대로 각각 제1~제4 외부전극에 연결되도록 형성되며, 다른 도전성 패턴에 형성된 복수의 인출 패턴(151b~154b)는 상부에서 하부로 배치된 순서대로 각각 제8외부전극에서 제5외부전극에 연결되도록 형성된다.
즉, 8단자형의 적층형 세라믹 캐패시터인 경우, +/-전압이 각각 인가되는 제1,2내부 전극(151~154)을 각각 인출패턴(151a~154a)의 위치에 따라서 2 종류로 구분되며, 도 15에 보인 4 개의 내부 전극(151~154)이 반복 형성된다. 상기와 같이, 인출패턴(151a~154a)을 형성함으로서, 내부 전극마다 연결된 인출패턴의 수를 감소시킬 수 있고, 이에 인출패턴에 의해 발생되는 기생인덕턴스(ESL)를 감소시킬 수 있으며, 반대로, ESR 값이 너무 감소하는 것을 방지할 수 있다.
상술한 인출패턴의 변형 구조는 앞서 설명한 다른 실시형태의 적층형 세라믹 캐패시터에도 그대로 적용될 수 있다.
이상 다양한 실시형태를 참조하여 본 발명의 구성 및 작용을 설명하였으나, 본 발명은 상기 실시형태에만 한정되지 않으며, 본 발명의 특허청구범위에 기재된 요지범위내에서 여러가지로 응용될 수 있다.
상술한 바와 같이, 본 발명에 의한 적층형 세라믹 캐패시터는 기생인덕턴스(ESL)는 최소화시키면서, ESR은 너무 작아지지 않도록 할 수 있고, 더하여 슬롯의 길이/폭 조정을 통하여 ESR값을 제어할 수 있는 우수한 효과가 있으며, 결과적으로, 고주파회로의 디커플링용 캐패시터로서의 특성을 만족시킬 수 있는 우수한 효과가 있다.

Claims (18)

  1. 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록;
    상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극;
    상기 세라믹 블록 내부에 교대로 배치되며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및
    상기 제1,2 내부전극을 각각 상기 외부전극에 연결시키는 복수의 인출패턴을 포함하며,
    상기 제1내부전극과 제2내부전극에는 상호 직교방향의 전류가 흐르는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    제1 내부전극은 사각형의 도전성 패턴과, 상기 도전성 패턴의 마주보는 두 끝변에서 각각 중심방향으로 형성되는 두 개의 슬롯으로 이루어지며,
    상기 제2 내부전극은 사각형의 도전성 패턴과, 상기 제1 내부전극의 슬롯과는 직교하도록 상기 도전성 패턴의 마주보는 두 변에서 각각 중심방향으로 형성되는 두 개의 슬롯으로 이루어지는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  7. 제 1 항에 있어서,
    상기 제1 내부전극은 사각형의 도전성 패턴과, 상기 도전성 패턴을 2개로 절단하는 슬롯으로 이루어지고,
    상기 제2 내부전극은 사각형의 도전성 패턴과, 상기 도전성 패턴의 마주보는 두 변에서 각각 중심방향으로 형성되며, 상기 제1 내부전극의 슬롯과는 직교하는 두 개의 슬롯으로 이루어지는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  8. 제 1 항에 있어서,
    상기 제1 내부전극은 사각형의 도전성 패턴으로 이루어지며,
    상기 제2 내부전극은 사각형의 도전성 패턴과, 상기 도전성 패턴 상의 상호 마주보는 두 변을 관통하도록 형성되어 상기 도전성 패턴을 2등분하는 슬롯으로 이루어지는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  9. 삭제
  10. 삭제
  11. 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록;
    상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극;
    상기 세라믹 블록 내부에 교대로 배치되며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및
    상기 제1,2 내부전극을 각각 상기 외부전극에 연결시키는 복수의 인출패턴을 포함하며,
    상기 제1,2 내부전극은 각각 상호 인접하여 배치된 한 쌍의 도전성 패턴과, 상기 한 쌍의 도전성 패턴의 상호 인접한 영역에서 역방향의 전류가 흐르도록 각 상기 한 쌍의 도전성 패턴의 변에서 중심방향으로 형성된 적어도 하나의 슬롯을 포함하는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  12. 제 11 항에 있어서, 상기 복수의 인출패턴은
    각 내부전극의 도전성 패턴별로 하나씩 형성되고, 상하로 인접한 내부전극별로 다른 위치에 형성되는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  13. 제 11 항에 있어서, 상기 한 쌍의 도전성 패턴은 동일한 극성의 외부전극에 연결되는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  14. 제 11 항에 있어서, 상기 한 쌍의 도전성 패턴은 상호 다른 극성의 외부전극에 연결되는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  15. 제 12 항에 있어서,
    상기 다수의 외부전극이 세라믹블록의 일측면에 일정 간격으로 차례로 형성되는 제1~제4 외부전극과, 상기 세라믹블록의 반대 측면에 동일 방향으로 차례로 형성되는 제5~제8외부전극을 포함한 경우,
    상기 한 도전성 패턴에 형성된 복수의 인출패턴은 상부에서 하부로 배치된 순서대로 각각 제1~제4 외부전극에 연결되도록 형성되며,
    다른 도전성 패턴에 형성된 복수의 인출 패턴은 상부에서 하부로 배치된 순서대로 각각 제8외부전극에서 제5외부전극에 연결되도록 형성되는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  16. 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록;
    상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극;
    사각형상으로 이루어지며 상호 인접하여 배치되는 한 쌍의 도전성패턴과, 상기 한 쌍의 도전성 패턴의 상호 반대방향 끝변에서 중심방향으로 각각 형성되어 도전성 패턴내의 전류 흐름을 변경시키는 하나 이상의 슬롯으로 이루어지고, 상기 세라믹 블록 내부에 교대로 배치되는 이상의 제1,2 내부전극; 및
    상기 제1,2 내부전극의 각 도전성 패턴을 각각 상기 외부전극에 연결시키는 복수의 인출패턴을 포함하며,
    상기 슬롯은 각 도전성 패턴별로 상호 마주보는 두 변에서 중심방향으로 형성된 두 개의 슬롯으로 이루어지는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  17. 삭제
  18. 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록;
    상기 세라믹블록의 일 측면에 일정 간격으로 차례로 형성되는 제1~제4 외부전극과, 상기 세라믹블록의 반대 측면에 상기 제1~제4외부전극과 각각 대향하도록 형성되는 제5~제8외부전극을 포함하며, 각각 + 또는 - 단자로 설정되는 복수의 외부전극;
    사각형상으로 이루어지며 상호 인접하여 배치되는 한 쌍의 도전성패턴과, 상기 한 쌍의 도전성 패턴의 상호 반대 방향 끝변에서 중심방향으로 각각 형성되어 도전성 패턴내의 전류 흐름을 변경시키는 하나 이상의 슬롯으로 이루어지고, 상기 세라믹 블록 내부에 교대로 배치되는 복수의 제1,2 내부전극; 및
    상기 한 쌍의 도전성 패턴에 각각 하나씩 연결되면, 배치순서에 따라서 한 쌍 도전성 패턴 중 일측 도전성 패턴을 상기 제1~제4 외부전극에 순차적으로 연결시키고, 나머지 도전성 패턴을 제5~제8 외부전극에 순차적으로 연결시키도록 형성된 복수의 인출패턴을 포함하는 적층형 세라믹 캐패시터.
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