KR100345940B1 - 이중의 장벽층이 있는 전자 소자의 중간 접속부, 그것의형성 방법, 그 중간 접속부를 갖는 다층 전자 소자 및 이소자의 제조 방법 - Google Patents
이중의 장벽층이 있는 전자 소자의 중간 접속부, 그것의형성 방법, 그 중간 접속부를 갖는 다층 전자 소자 및 이소자의 제조 방법 Download PDFInfo
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Abstract
구리 도선, 비아 및 다마신 도선을 포함하는 중간 접속부는 내부에 금속 라인, 비아 및/또는 다마신 라인 형태의 개구부를 갖는 절연체 또는 유전체와, 개구부 내의, 예컨대 벽과 기부에 전도성의 제1 접착력 증진/확산 장벽층과, 이 제1 접착력 증진/확산 장벽층 위의 일렉트로마이그레이션 저항성이 있는 소정 단면적의 제1 전도층과, 상기 제1 전도층 위의 제2 접착력 증진/확산 장벽 층; 그리고 상기 개구부의 나머지 부분을 메워 도선 또는 비아를 형성하는 구리와 같은 연질의 저저항 중심 금속층을 포함한다. 상기 중간 접속부는 특히 구리 침적 공정에 기인하여 중간 접속부 중의 구리가 소실 또는 부분적으로 소실 되는 경우에 동작 및 일렉트로마이그레이션 수명을 증대시켰다.
Description
본 발명은 반도체 장치와 같은 전자 소자, 그 소자 내의 구리 도체 라인 및 비아를 갖는 다층 세라믹 구조 및 다층 박막 구조에 관한 것으로, 보다 구체적으로 말하면 일렉트로마이그레이션 및 동작 수명이 향상된 피복된 구리 도선 및 비아에 관한 것이다.
모든 산업 분야에 걸쳐 전자 소자가 사용되는데, 이들 전자 소자는 기본적으로 소자 내에 회로를 형성하기 위하여 금속 도선을 사용한다. 금속 도선이 일렉트로마이그레이션 응력에 의한 공극화(electromigration stress voiding) 또는 구리 결손 결함에 기인한 도선 중의 금속 공극화에 의한 단선(斷線)(failure) 없이 긴 수명을 갖는 것은 필수적이다. 편의상, 후술되는 설명은 중간 접속부에 의해 상호 접속된 회로를 갖는 박막 다층 구조 중의 구리 도선 및 비아와 관련되지만, Al, Ag, Au, Cu 등과 이들의 합금을 비롯한 모든 저저항 도체에도 적용된다.
다층 전자 소자는 컴퓨터, 원거리 통신, 군용 및 소비자용 장비에서처럼 고성능 시스템을 위한 매력적인 패키징 해법을 제공한다. 이들 전자 소자는 고밀도 중간 접속부(interconnections) 및 주어진 전자 소자 치수에 대하여 향상된 회로를 마련할 수 있는 능력을 제공한다.
다층 박막 전자 소자는 배선 재료로서 구리를, 그리고 유전체 또는 절연체로서 폴리이미드를 사용하는 데까지 발전되어 왔다. 이러한 발전에 따라, 다마신 공정(damascene)이 선택가능한 배선 방법이 되었다. 다마신 구조는 절연체 또는 유전체를 침적하고, 홈 또는 트렌치를 에칭하여 배선 구조를 형성하고, 그 절연체 위에 금속제 장벽층 및 구리를 침적하여 그 홈을 메우고, 그 후에 구리를 유전체와 동평면(同平面)이 되도록 화학/기계적 폴리싱을 행하는 것을 말한다.
다층 전자 소자의 중요한 태양은 층들 사이의 비아 또는 개구부로서, 이 비아 또는 개구부 내에는 전도성 재료가 도포되어 다른 금속 피복층들을 전기적으로 접속시킨다. 넓게 말해서, 전형적인 다층 전자 소자는 다층의 유전체 재료, 예컨대 실리콘 산화물, 플루오르화 실리콘 산화물, 폴리이미드와 플루오르화 폴리이미드 및 폴리아릴렌 에테르를 비롯한 중합체, SiCxOyH2, 세라믹스, 탄소 및 기타의 유전체 재료로 형성된다. 다마신 공정으로 당업계에서 알려져 있는 공정 순서에 있어서는, 포토레지스트 재료를 사용하는 등의 공지의 기술을 사용하여 유전체층을 패터닝하는데, 포토레지스트 재료는 노광(露光)되어 배선 패턴을 형성한다. 포토레지스트는 현상 후에 마스크로서 작용하며, 그 마스크를 통한 플라스마 에칭 또는 반응성 이온 에칭과 같은 삭감 에칭 공정(subtractive etch process)에 의하여 일정 패턴의 유전체 재료가 제거된다. 이는 일반적으로 리도그래피 또는 포토리도그래피 공정이라 불리며, 당업계에서 공지된 바와 같이 부가 금속 피복 공정 또는 삭감 금속 피복 공정 모두에 사용될 수 있다. 다마신 공정을 사용하면, 유전체층에 배선 패턴을 형성하는 개구부가 마련되는데, 이 개구부는 유전체층의 일표면으로부터 타표면까지 연장한다. 이들 배선 패턴에는 그 후에 Ti 또는 Ta기 금속 또는 질화 금속과 같은 박막 PVD 또는 CVD 금속이 충전된다. 다음, PVD 또는 CVD 구리와 같은 얇은 시드층(seed layer)이 침적되고, 이어서 전기 도금, 무전해 도금, 화학적 증착, 물리적 증착 또는 이들 공정의 조합에 의해 더 두꺼운 Cu층이 침적된다. 이러한 공정은 화학/기계적 폴리싱과 같은 방법으로 과잉 재료를 제거하여 금속을 평탄화하는 것을 포함한다.
단일 다마신 공정에 있어서는, 유전체층에 비아 또는 개구부가 마련되어 금속 피복 충전(充塡)에 의해 배선 레벨의 층들이 전기적으로 접촉된다. 이중 다마신 공정에 있어서는, 유전체층에 금속 피복에 의한 충전에 앞서 비아 개구부(via opening)와 배선 패턴 개구부(트렌치) 양자 모두가 형성된다. 이러한 공정은 공정 절차를 단순화하고, 몇 개의 내부 계면을 제거한다. 이러한 공정 절차는 전자 소자가 완성될 때까지 그 소자 내의 각 층에 대하여 계속된다.
도 3b에는 선행 기술의 전형적인 이중 다마신 도선이 도시되어 있다. 위에 수평의 유전체 장벽층(16)을 갖는 유전체층(11a,11b)은 유전체층(11b) 중의 금속 피복층(12)과 유전체층(11a) 중의 금속 피복층(12a) 및 비아(14)을 포함하는 것으로 도시되어 있다. 스터드 또는 비아(14) 및 금속 피복층(12a)은 전도성의 접착력 증진/확산 장벽층(라이너)(15)에 의하여 포위되어 있는 것으로 도시되어 있다. 선행 기술의 단일 다마신 도선 구조가 도 2b에 도시되어 있다.
유전체 재료는 구리 배선 요소들을 전기적으로 절연 및 분리시킨다. 금속과 유전체 사이의 금속 확산을 회피하기 위하여, 다마신 도선 구조는 "라이너"라고도불리는 전도성 장벽층과 유전체 장벽층이 내재되어 구리 또는 다른 금속을 함유하며, 유전체 또는 다른 금속 피복층에 대한 구리 도선의 접착력을 향상시킨다.
전형적으로, 장벽층은 Ti, W 및 Ta와, TaN, WN 및 TiN과 같은 질화물로 이루어진 군으로부터 선택된 내화 금속 단독으로 또는 이들 금속의 조합으로 구성되며, 금속 도선과 유전체 사이의 구리 금속의 확산에 대한 장벽을 제공한다. 전형적으로, 장벽층은 유전체층들 사이와, 도선 및 비아 내에, 그리고 비아의 양측벽 및 기부상에 형성된다. 그러나, 피복된 구리 도선 및/또는 비아(단일 및 이중 다마신 도선을 포함함)이 이들 부분을 형성하는데 사용되는 도금 공정으로부터의 혼입물에 기인한 구리 소실 또는 부분적인 구리 소실 영역, 일렉트로마이그레이션 응력에 따른 공극화(electromigration stress voiding) 또는 결함에 기인한 구리 소실 시드층 또는 공극화 된 구리 영역을 가지는 경우, 전류는 상기 라이너에 의하여 전달되어야 하고, 이는 전술한 바와 같은 단선을 초래할 수 있다는 것이 밝혀졌다.
따라서, 본 발명의 목적은 전술한 종래 기술의 문제점 및 단점을 고려하여 단일 다마신 공정 또는 이중 다마신 공정을 사용하여 형성된 다마신 도선을 갖는 다층 전자 소자를 비롯한 동작 및 일렉트로마이그레이션 수명(operating and electromigration life)이 향상된 구리 도선 및 비아를 갖는 전자 소자를 제공하는 것이다.
본 발명의 다른 한 가지 목적은 단일 다마신 공정 또는 이중 다마신 공정을 사용하여 형성된 다마신 도선을 갖는 다층 전자 소자를 비롯한 동작 및 일렉트로마이그레이션 수명이 향상된 구리 도선 및 비아와 같은 중간 접속부를 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적 및 장점은 후술되는 설명으로 명백해질 것이다.
도 1a는 본 발명의 구리 도선의 횡단면도.
도 1b는 선행 기술의 구리 도선의 횡단면도.
도 2a는 본 발명의 단일 다마신 중간 접속 도선과 스터드(비아)를 포함하는 다층 전자 소자의 횡단면도.
도 2b는 선행 기술의 단일 다마신 중간 접속 도선과 스터드(비아)를 포함하는 다층 전자 소자의 횡단면도.
도 3a는 본 발명의 전기적 중간 접속 이중 다마신 도선을 내장하는 다층 전자 소자의 횡단면도.
도 3b는 전기적 중간 접속 이중 다마신 도선을 내장하는 종래 기술의 다층 전자 소자의 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 11a, 11b, 11c : 유전체층
12, 12a : 구리 도선
14 : 비아(스터드)
15, 21 : 접착력 증진/확산 장벽층
20 : (고전도성) 금속층
당업자에게는 명백하겠지만, 전술한 목적 및 기타의 다른 목적은 본 발명으로 해결되는데, 본 발명의 한 가지 태양은 높은 일렉트로마이그레이션 저항성 및 긴 동작 수명을 갖는 다마신 도선을 비롯한 구리 금속 도선 또는 비아와 같은 중간 접속부로서,
내부에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 갖는 절연체 또는 유전체와;
개구부 내의, 예컨대 측벽과 기부에 전도성의 제1 접착력 증진/확산 장벽층과;
상기 제1 접착력 증진/확산 장벽층 위의 일렉트로마이그레이션 저항성이 있는 소정 단면적의 제1 전도층과;
상기 제1 전도층 위의 전도성의 제2 접착력 증진/확산 장벽층; 그리고
도선 또는 비아를 형성하는, 구리인 것이 바람직한 연질(軟質)의 저저항 중심 금속층(central core of metal)
을 포함하는 구리 도선 또는 비아와 같은 중간 접속부에 의해 달성된다.
본 발명의 또 다른 태양에 따르면, 구리 도선, 비아 및/또는 다마신 도선을 포함하는 중간 접속 금속 피복층을 구비하고, 일렉트로마이그레이션 저항성이 높고동작 수명이 긴 다층 전자 소자가 제공되는데, 이 전자 소자는
내부에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 갖는 절연체 또는 유전체와;
개구부 내의, 예컨대 측벽과 기부에 전도성의 제1 접착력 증진/확산 장벽층과;
상기 제1 접착력 증진/확산 장벽층 위의 일렉트로마이그레이션 저항이 있는 소정 단면적의 제1 전도층과;
상기 제1 전도층 위의 전도성의 제2 접착력 증진/확산 장벽층; 그리고
도선 또는 비아를 형성하는, 구리인 것이 바람직한 연질의 저저항 중심 금속층
을 포함한다.
본 발명의 또 다른 태양에 따르면, 일렉트로마이그레이션 저항성이 높고 동작 수명이 긴 구리 도선, 비아 및/또는 다마신 도선과 같은 중간 접속부 형성 방법이 제공되는데, 이 방법은
기재 위에 절연체 또는 유전체를 형성하는 단계와;
상기 절연체 또는 유전체 내에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 형성하는 단계와;
개구부 내의, 예컨대 벽과 기부에 전도성의 제1 접착력 증진/확산 장벽층을 도포하는 단계와;
상기 제1 접착력 증진/확산 장벽층 위에 일렉트로마이그레이션 저항성이 있는 소정 단면적의 제1 전도층을 도포하는 단계와;
상기 제1 전도층 위에 전도성의 제2 접착력 증진/확산 장벽층을 형성하는 단계; 그리고
상기 제2 접착력 증진/확산 장벽층 위에, 구리인 것이 바람직한 연질의 저저항 중심 금속층을 도포하여 상기 개구부를 메움으로써 도선 또는 비아를 형성하는 단계
를 포함한다.
본 발명의 또 다른 태양에 따르면, 일렉트로마이그레이션 저항성이 높고 작동 수명이 긴 구리 도선, 비아 및/또는 다마신 도선을 구비하는 다층 전자 소자 제조 방법이 제공되는데, 이 방법은
기재 위에 절연체 또는 유전체를 형성하는 단계와;
상기 절연체 또는 유전체 내에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 형성하는 단계와;
개구부 내의, 예컨대 벽과 기부에 전도성의 제1 접착력 증진/확산 장벽층을 도포하는 단계와;
상기 제1 접착력 증진/확산 장벽층 위에 일렉트로마이그레이션 저항성이 있는 소정 단면적의 제1 전도층을 도포하는 단계와;
상기 제1 전도층 위에 전도성의 제2 접착력 증진/확산 장벽층을 형성하는 단계; 그리고
상기 제2 접착력 증진/확산 장벽층 위에, 구리인 것이 바람직한 연질의 저저항 중심 금속층을 도포하여 상기 개구부를 메움으로써 도선 또는 비아를 형성하는 단계
를 포함한다.
또한 본 발명은 상기 방법을 사용하여 제조되는 전자 소자와도 관련된다.
신규한 것으로 믿어지는 본 발명의 특징 및 구성 요소들의 특성은 첨부된 특허 청구 범위에 기재되어 있다. 본원 첨부 도면은 단지 본 발명을 예시하기 위한 것이지 본 발명의 범위를 한정하고자 한 것은 아니다. 그러나, 본 발명 자체는 구성 및 작업 방법과 관련하여 첨부 도면과 함께 후술되는 상세한 설명을 참고로 하면 가장 잘 이해될 수 있다.
첨부 도면의 도 1a 내지 도 3b를 참고로, 본 발명의 바람직한 실시예를 설명하겠다. 첨부 도면에서 동일한 부분은 동일한 도면 부호로 지시되어 있다. 도면에서, 본 발명의 특징부들은 실척(實尺)으로 도시되어 있지는 않다.
도 1a 및 도 1b를 참고로 하면, 본 발명(도 1a)의 구리 도선은 종래 기술(도 1b)의 구리 도선과 비교 대비될 수 있다. 그러므로, 도 1a에서, 유전체(11a) 내의 개구부(22)는 구리 도선(12a)을 수반한다. 그 개구부는 외측의 전도성의 제1 접착력 증진/확산 장벽층(15)과, 그 위의 일렉트로마이그레이션 저항성이 있는 고전도성 금속층(20), 전도성의 제2 접착력 증진/확산 장벽층(21), 그리고 중심층의 구리 도선(12a)을 포함한다. 상기 장벽층들은 상기 금속층(20)이 중심층의 구리 도선(12a) 내로 확산되는 것으로 방지한다. 그러므로, 구리 도선(12a)은 순차적인 제2 접착력 증진/확산 장벽층(21), 고전도성 금속층(20) 및 외측의 제1 접착력 증진/확산 장벽층(15)에 의해 세 측부가 포위되어 있다. SiNxHy또는 SiCxHy와 같은 임의의 수평 방향 유전체 확산 장벽층(16)이 구리 도선(12a)의 상면(上面) 위에 도시되어 있다.
종래 기술의 구리 도선을 보여주는 도 1b를 참고로 하면, 구리 도선(12a)은 유전체(11a) 내의 개구부(22)에 형성되어 전도성의 접착력 증진/확산 장벽층(15) 및 수평 방향 확산 장벽층(16)에 의하여 포위되어 있다. 이러한 구조는 구리 도선(12a) 중의 구리의 소실 또는 부분적 소실 부위 때문에 단선을 초래할 수 있다. 도 1a에 도시된 본 발명의 구조는 일렉트로마이그레이션 저항성이 양호한, 가령 Ag, Cu, Al, Au 또는 이들의 합금, 예컨대 CuIn, CuSn, AlCu 등의 고전도성 금속층이 접착력을 증진시킬 수 있는 전도성의 접착력 증진/확산 장벽층(15, 21) 사이에 샌드위치되어 있기 때문에 상기 문제를 극복한다.
도 2a를 참고로 하면, 중간 접속부로서 단일 다마신 도선 및 스터드 또는 비아를 갖는 본 발명의 다층 전자 소자(10)가 부분적인 단면도로서 도시되어 있는데, 이 다층 전자 소자는 3층의 유전체층(11a,11b,11c)을 포함한다. 이들 유전체층(11a,11b,11c)은 전자 소자에 대한 적용법에 따라 어떤 적절한 유전체 재료로 형성해도 좋은데, 그 재료로는 실리콘 산화물, 플루오르화 산화물, 폴리이미드 및 폴리아릴린 에테르와 같은 중합체, SiCxOyHz, 다이아몬드형 탄소 또는 스펀 그라스(spun on glass)와 같은 재료가 있다. 이들 유전체층은 내부에 와이어 또는 도선(12,12a), 중간 접속 비아 또는 스터드 또는 비아(14) 형태의 금속 피복층을갖는 것으로 도시되어 있다. 스터드 또는 비아(14)가 도선(12a)을 도선(12)에 전기적으로 접속시킨다는 것을 알 수 있다. 도선(12, 12a) 및 스터드 또는 비아(14)의 금속 피복층은 구리와 같은 도체로 형성된다.
유전체층(11a,11b,11c)은 이것과 같거나 또는 다를 수도 있는 수평 방향의 유전체 확산 장벽층(16)에 의하여 분리되어 있는 것으로 도시되어 있는데, 상기 유전체 확산 장벽층(16)은 금속 피복층의 금속이 한 층으로부터 다른 층으로 확산되는 것을 방지한다. 상기 유전체 확산 장벽층(16)은 또한 소자의 화학적 에칭시에 에칭 정지부로도 작용하는 재료로 형성되어도 된다. 전도성의 접착력 증진/확산 장벽층(라이너)(15)은 구리 도선(12a)과 스터드 또는 비아(14)의 금속 피복층을 각각 수용하는 개구부(22,23)의 외벽 및 기부를 형성하는 것으로 도시되어 있다. Ag, Cu, Al 등과 같은 고전도성 금속층(20)이 접착력 증진/확산 장벽층(15)을 덮는 것으로 도시되어 있다. 고전도성 금속층(20) 위에는 도면 부호21로 지시된 바와 같은 다른 하나의 전도성의 접착력 증진/확산 장벽층[전형적으로, 이 장벽층은 접착력 증진/확산 장벽층(15)과 같은 재료이다]이 덮여 있다.
접착력 증진/확산 장벽층(15,21)은 도선 및/또는 스터드 또는 비아의 금속 피복층과 유전체 사이에 확산 장벽을 제공하는 어떤 적절한 재료라도 좋다. 바람직한 확산 장벽층 재료는 탄탈륨, 탄탈륨 질화물, 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 질화물, 티타늄 실리콘 질화물이 있으며, 탄탈륨 함유 재료가 바람직하다. 접착력 증진/확산 장벽층(15,21)의 두께는 약 0.005 내지 0.2 미크론, 예컨대 0.04 미크론이다. 고전도성 금속층(20)은 Ag,Cu, Al, Au 및 이들의 합금과 같은 양호한 일렉트로마이그레이션 특성의 금속이다. 고전도성 금속층(20)의 두께는 변동될 수 있으며, 전형적으로는 0.005 내지 0.2 미크론, 예컨대 0.04 미크론이다.
도 2b는 단지 접착력 증진/확산 장벽층(15)만을 갖는 도 2a와 같은 구조이다.
도 3a에는, 수평면 위에 확산 장벽층(16)이 있는 절연체(유전체)층(11a,11b)을 포함하는 이중 다마신 구조가 도시되어 있다. 확산 장벽층(16)은 유전체층(11a)에 이중 다마신 도선용 개구부를 에칭하는 경우 에칭 정지부로서도 작용할 수도 있다. 유전체층(11a)에는 스터드 또는 비아(14)용 개구부와 구리 도선(12a)용 트렌치가 형성되고, 이 개구부와 트렌치의 표면상에는 접착력 증진/확산 장벽층(15)이 형성된다. 접착력 증진/확산 장벽층(15)의 재료는 수평의 확산 장벽층(16)의 것과는 다른 것이 바람직하다. 그 후에, 접착력 증진/확산 장벽층(15)에는 고전도성 금속층(20)이 도포되고, 이어서 이 고전도성 금속층(20)의 상부에 다른 한 층의 접착력 증진/확산 장벽층(21)이 도포된다. 그 후에, 상기 스터드 또는 비아(14)용 개구부와 구리 도선(12a)용 트렌치에 구리층이 도금된다.
먼저, 확산 장벽층(21) 위에, 플래시 도금, 물리적 증착법, 화학적 증착법 또는 무전해 도금과 같은 공지의 기술을 사용하여 구리 시드층을 도포한다. 그 후, 구리층을 전기 도금하여, 상기 스터드 또는 비아(14)용 개구부와 구리 도선(12a)용 트렌치를 메운다. 구리는 또한 화학적 증착이나 물리적 증착에 의해침적될 수도 있다. 대안으로, 금속 피복층을 형성하기 위하여, 무전해 도금을 사용할 수도 있다. 이러한 경우에 있어서는 별도의 시드층이 불필요할 수도 있다.
이제 도 3b를 참고로, 이 도 3b의 종래 기술의 이중 다마신 구조를 도 3a의 본 발명과 비교하면, 유전체층(11a) 내에는 구리 도선용 트렌치와 스터드 또는 비아용 개구부에 구리가 충전된다. 유전층(11a,11b) 사이에 장벽층(16)이 도시되어 있다. 구리 도선(12)은 스터드 또는 비아(14)에 전기적으로 접속되어 있는 것으로 도시되어 있다. 전도성의 접착력 증진/확산 장벽층(15)이 스터드 또는 비아(14)용 개구부와 구리 도선(12a)용 트렌치의 라이닝(lining)을 형성하고 있는 것으로 도시되어 있다. 전술한 바와 같이, 구리 도선(12a) 및 또는 스터드 또는 비아(14)가 구리 소실 또는 부분적 소실 부위를 가지는 경우 다마신 구조에 단선이 초래될 수 있는데, 그 이유는 그 후에 전류가 그 도선 등에 의해 전달되어야 하고 이는 그 도선 등의 단선을 초래할 수 있기 때문이다. 그러므로, 도 3b의 종래 기술의 구조는 2층의 전도성이 있는 접착력 증진/확산 장벽층(15,21) 사이에 일렉트로마이그레이션 저항성이 있는 고전도성의 금속층(20)을 사용하는 3a에 도시된 본 발명의 구조와 대비된다.
본 발명을 바람직한 구체예와 관련하여 설명하였으나, 당업자에게는 전술한 설명 내용에 비추어 많은 변형, 수정 및 변경예가 명백할 것임은 자명하다. 따라서, 첨부된 특허 청구 범위는 본 발명의 범위 및 정신에 속하는 그러한 어떤 변형, 수정 및 변경예라도 포괄하도록 의도된다.
본 발명에 따르면, 일렉트로마이그레이션 저항성이 양호한 고전도성 금속층을 2층의 전도성 접착력 증진/확산 장벽층 사이에 샌드위치시킨 형태의 구성을 취함으로써, 도선, 스터드 또는 비아와, 다마신 도선을 포함하는 중간 접속부 중의 금속의 소실 또는 부분적 소실을 방지함으로써, 이러한 중간 접속부가 조기에 단선되는 것을 방지하고, 이에 따라 이러한 중간 접속부를 내장하는 전자 소자의 수명을 대폭 향상시킬 수 있다.
Claims (18)
- 일렉트로마이그레이션 저항성이 높은 다마신 금속 도선을 비롯한 구리 금속 도선 또는 비아와 같은 중간 접속부로서,내부에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 갖는 절연체 또는 유전체와;개구부 내의 전도성의 제1 접착력 증진/확산 장벽층과;상기 제1 접착력 증진/확산 장벽층 위의 일렉트로마이그레이션 저항성(electromigration resistance)이 있는 소정 단면적의 제1 전도층과;상기 제1 전도층 위의 전도성의 제2 접착력 증진/확산 장벽층; 그리고도선 또는 비아를 형성하는 연질(軟質)의 저저항 중심 금속층를 포함하는 중간 접속부.
- 제1항에 있어서, 상기 중심 금속층은 구리인 것을 특징으로 하는 중간 접속부.
- 제2항에 있어서, 상기 제1 및 제2의 접착력 증진/확산 장벽층은 탄탈륨, 텅스텐 및 그들의 질화물인 것을 특징으로 하는 중간 접속부.
- 제3항에 있어서, 제1 전도성층은 Ag, Cu, Al, Ag의 Al 합금, CuIn, CuSn, 또는 AlCu인 것을 특징으로 하는 중간 접속부.
- 구리 도선, 비아 및/또는 다마신 도선을 포함하는 중간 접속 금속 피복층을 구비하는 다층 전자 소자로서,내부에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 갖는 절연체 또는 유전체와;개구부 내의 전도성의 제1 접착력 증진/확산 장벽층과;상기 제1 접착력 증진/확산 장벽층 위의 일렉트로마이그레이션 저항성을 갖는 소정 단면적의 제1 전도층과;상기 제1 전도층 위의 전도성의 제2 접착력 증진/확산 장벽층; 그리고도선 또는 비아를 형성하는 연질의 저저항 중심 금속층을 포함하는 것을 특징으로 하는 다층 전자 소자.
- 제5항에 있어서, 상기 중심 금속층은 구리인 것을 특징으로 하는 다층 전자 소자.
- 제6항에 있어서, 상기 제1 및 제2의 접착력 증진/확산 장벽층은 탄탈륨, 텅스텐 및 그들의 질화물인 것을 특징으로 하는 다층 전자 소자.
- 제7항에 있어서, 제1 전도성층은 Ag, Cu, Al, Ag의 Al 합금, CuIn, CuSn, 또는 AlCu인 것을 특징으로 하는 다층 전자 소자.
- 일렉트로마이그레이션 저항성이 높은 구리 도선, 비아 및/또는 다마신 도선을 포함하는 중간 접속부를 형성하는 방법으로서,기재 위에 절연체 또는 유전체를 형성하는 단계와;상기 절연체 또는 유전체 내부에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 형성하는 단계와;개구부 내에 전도성의 제1 접착력 증진/확산 장벽층을 도포하는 단계와;상기 제1 접착력 증진/확산 장벽층 위에 일렉트로마이그레이션 저항성이 있는 소정 단면적의 제1 전도층을 도포하는 단계와;상기 제1 전도층 위에 전도성의 제2 접착력 증진/확산 장벽층을 형성하는 단계; 그리고상기 제2의 접착력 증진/장벽 라이너층 위에 연질의 저저항 중심 금속층을 도포하여 상기 개구부를 메움으로써 도선 또는 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 중간 접속부 형성 방법.
- 제9항에 있어서, 상기 중심 금속층은 구리인 것을 특징으로 하는 중간 접속부 형성 방법.
- 제10항에 있어서, 상기 제1 및 제2 접착력 증진/확산 장벽층은 탄탈륨, 텅스텐 및 그들의 질화물인 것을 특징으로 하는 중간 접속부 형성 방법.
- 제11항에 있어서, 제1 전도층은 Ag, Cu, Al, Ag의 Al 합금, CuIn, CuSn, 또는 AlCu인 것을 특징으로 하는 중간 접속부 형성 방법.
- 일렉트로마이그레이션 저항성이 높은 구리 도선, 비아 및/또는 다마신 도선을 포함하는 중간 접속부를 구비하는 다층 전자 소자 제조 방법으로서,기재 위에 절연체 또는 유전체를 형성하는 단계와;상기 절연체 또는 유전체 내부에 금속 도선, 비아 및/또는 다마신 도선 형태의 개구부를 형성하는 단계와;개구부 내에 전도성의 제1 접착력 증진/확산 장벽층을 도포하는 단계와;상기 제1 접착력 증진/확산 장벽층 위에 일렉트로마이그레이션 저항성이 있는 소정 단면적의 제1 전도층을 도포하는 단계와;상기 제1 전도층 위에 전도성의 제2 접착력 증진/확산 장벽층을 형성하는 단계; 그리고상기 제2의 접착력 증진/장벽 라이너층 위에 연질의 저저항 중심 금속층을 도포하여 상기 개구부를 메움으로써 도선 또는 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 다층 전자 소자 제조 방법.
- 제13항에 있어서, 상기 중심 금속층은 구리인 것을 특징으로 하는 다층 전자소자 제조 방법.
- 제14항에 있어서, 상기 제1 및 제2의 접착력 증진/확산 장벽층은 탄탈륨, 텅스텐 및 그들의 질화물인 것을 특징으로 하는 다층 전자 소자 제조 방법.
- 제15항에 있어서, 제1 전도층은 Ag, Cu, Al, Ag의 Al 합금, CuIn, CuSn, 또는 AlCu인 것을 특징으로 하는 다층 전자 소자 제조 방법.
- 제9항에 따른 방법에 의하여 제조된 전자 소자.
- 제13항에 따른 방법에 의하여 제조된 전자 소자.
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Families Citing this family (42)
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|---|---|---|---|---|
| US6610151B1 (en) * | 1999-10-02 | 2003-08-26 | Uri Cohen | Seed layers for interconnects and methods and apparatus for their fabrication |
| US6924226B2 (en) | 1999-10-02 | 2005-08-02 | Uri Cohen | Methods for making multiple seed layers for metallic interconnects |
| US7105434B2 (en) | 1999-10-02 | 2006-09-12 | Uri Cohen | Advanced seed layery for metallic interconnects |
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| US6531407B1 (en) * | 2000-08-31 | 2003-03-11 | Micron Technology, Inc. | Method, structure and process flow to reduce line-line capacitance with low-K material |
| US6794705B2 (en) * | 2000-12-28 | 2004-09-21 | Infineon Technologies Ag | Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials |
| US20030008243A1 (en) * | 2001-07-09 | 2003-01-09 | Micron Technology, Inc. | Copper electroless deposition technology for ULSI metalization |
| KR100460086B1 (ko) * | 2001-07-16 | 2004-12-04 | 주식회사 다산 씨.앤드.아이 | 확산방지막내에 동종 금속의 중간 금속박막을 적용한반도체 소자의 제조방법 |
| US6724087B1 (en) * | 2002-07-31 | 2004-04-20 | Advanced Micro Devices, Inc. | Laminated conductive lines and methods of forming the same |
| US6770491B2 (en) * | 2002-08-07 | 2004-08-03 | Micron Technology, Inc. | Magnetoresistive memory and method of manufacturing the same |
| US20040175926A1 (en) * | 2003-03-07 | 2004-09-09 | Advanced Micro Devices, Inc. | Method for manufacturing a semiconductor component having a barrier-lined opening |
| WO2004088745A1 (ja) * | 2003-03-28 | 2004-10-14 | Fujitsu Limited | 半導体装置 |
| US7709958B2 (en) * | 2004-06-18 | 2010-05-04 | Uri Cohen | Methods and structures for interconnect passivation |
| US7956460B2 (en) * | 2004-12-28 | 2011-06-07 | Rohm Co., Ltd. | Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device |
| US7138714B2 (en) * | 2005-02-11 | 2006-11-21 | International Business Machines Corporation | Via barrier layers continuous with metal line barrier layers at notched or dielectric mesa portions in metal lines |
| US7279411B2 (en) * | 2005-11-15 | 2007-10-09 | International Business Machines Corporation | Process for forming a redundant structure |
| JP4231055B2 (ja) * | 2006-02-06 | 2009-02-25 | 株式会社東芝 | 半導体装置及びその製造方法 |
| TWI312578B (en) * | 2006-09-29 | 2009-07-21 | Innolux Display Corp | Thin film transistor substrate |
| KR100792358B1 (ko) | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
| JP2008277339A (ja) * | 2007-04-25 | 2008-11-13 | Tdk Corp | 電子部品およびその製造方法 |
| US20080265416A1 (en) * | 2007-04-27 | 2008-10-30 | Shen-Nan Lee | Metal line formation using advaced CMP slurry |
| CN101330041B (zh) * | 2007-06-18 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 金属前介质层内连接孔及其形成方法 |
| KR101286239B1 (ko) * | 2007-08-24 | 2013-07-15 | 삼성전자주식회사 | 산소 포획 패턴을 갖는 반도체 소자의 배선 구조 및 그제조 방법 |
| CN101593723B (zh) * | 2008-05-30 | 2010-09-22 | 中芯国际集成电路制造(北京)有限公司 | 通孔形成方法 |
| US8461683B2 (en) * | 2011-04-01 | 2013-06-11 | Intel Corporation | Self-forming, self-aligned barriers for back-end interconnects and methods of making same |
| US9117941B2 (en) * | 2011-09-02 | 2015-08-25 | King Dragon International Inc. | LED package and method of the same |
| US20130056773A1 (en) * | 2011-09-02 | 2013-03-07 | Wen Kun Yang | Led package and method of the same |
| US20150001570A1 (en) * | 2011-09-02 | 2015-01-01 | King Dragon International Inc. | LED Package and Method of the Same |
| CN102332429A (zh) * | 2011-10-25 | 2012-01-25 | 上海华力微电子有限公司 | 大马士革结构制作方法 |
| US9030013B2 (en) * | 2012-09-21 | 2015-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures comprising flexible buffer layers |
| CN103794545B (zh) * | 2012-10-29 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种制作金属互连线的方法 |
| US20140138837A1 (en) * | 2012-11-20 | 2014-05-22 | Stmicroelectronics, Inc. | Sandwiched diffusion barrier and metal liner for an interconnect structure |
| US9312203B2 (en) | 2013-01-02 | 2016-04-12 | Globalfoundries Inc. | Dual damascene structure with liner |
| US9165824B2 (en) * | 2013-09-27 | 2015-10-20 | Intel Corporation | Interconnects with fully clad lines |
| US9368448B2 (en) * | 2013-12-20 | 2016-06-14 | Applied Materials, Inc. | Metal-containing films as dielectric capping barrier for advanced interconnects |
| US9281211B2 (en) * | 2014-02-10 | 2016-03-08 | International Business Machines Corporation | Nanoscale interconnect structure |
| US9812404B2 (en) * | 2015-12-30 | 2017-11-07 | Globalfoundries Inc | Electrical connection around a crackstop structure |
| US10249501B2 (en) | 2016-03-28 | 2019-04-02 | International Business Machines Corporation | Single process for liner and metal fill |
| CN107591357B (zh) * | 2016-07-07 | 2020-09-04 | 中芯国际集成电路制造(北京)有限公司 | 互连结构及其制造方法 |
| US9972672B1 (en) * | 2017-01-11 | 2018-05-15 | International Business Machines Corporation | Tunable resistor with curved resistor elements |
| US9991330B1 (en) | 2017-01-11 | 2018-06-05 | International Business Machines Corporation | Resistors with controlled resistivity |
| US10283583B2 (en) | 2017-01-11 | 2019-05-07 | International Business Machines Corporation | 3D resistor structure with controlled resistivity |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373660A (ja) | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 半導体装置 |
| US4977440A (en) * | 1989-01-04 | 1990-12-11 | Stevens E Henry | Structure and process for contacting and interconnecting semiconductor devices within an integrated circuit |
| JPH04259242A (ja) * | 1991-02-14 | 1992-09-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5164330A (en) | 1991-04-17 | 1992-11-17 | Intel Corporation | Etchback process for tungsten utilizing a NF3/AR chemistry |
| JP3118785B2 (ja) | 1991-05-23 | 2000-12-18 | ソニー株式会社 | バリヤメタル構造の形成方法 |
| US5262354A (en) | 1992-02-26 | 1993-11-16 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| JP2796919B2 (ja) * | 1992-05-11 | 1998-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メタライゼーション複合体および半導体デバイス |
| JP3326698B2 (ja) | 1993-03-19 | 2002-09-24 | 富士通株式会社 | 集積回路装置の製造方法 |
| US5449947A (en) * | 1993-07-07 | 1995-09-12 | Actel Corporation | Read-disturb tolerant metal-to-metal antifuse and fabrication method |
| JPH08172132A (ja) | 1994-09-15 | 1996-07-02 | Texas Instr Inc <Ti> | マルチレベル相互接続部の容量および性能を最適化する素子および方法 |
| US5641992A (en) * | 1995-08-10 | 1997-06-24 | Siemens Components, Inc. | Metal interconnect structure for an integrated circuit with improved electromigration reliability |
| US5723387A (en) | 1996-07-22 | 1998-03-03 | Industrial Technology Research Institute | Method and apparatus for forming very small scale Cu interconnect metallurgy on semiconductor substrates |
| US6130161A (en) * | 1997-05-30 | 2000-10-10 | International Business Machines Corporation | Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity |
| US5847463A (en) * | 1997-08-22 | 1998-12-08 | Micron Technology, Inc. | Local interconnect comprising titanium nitride barrier layer |
| US5942799A (en) * | 1997-11-20 | 1999-08-24 | Novellus Systems, Inc. | Multilayer diffusion barriers |
| US6081021A (en) * | 1998-01-15 | 2000-06-27 | International Business Machines Corporation | Conductor-insulator-conductor structure |
| US6130156A (en) * | 1998-04-01 | 2000-10-10 | Texas Instruments Incorporated | Variable doping of metal plugs for enhanced reliability |
| JP2000049116A (ja) * | 1998-07-30 | 2000-02-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6346745B1 (en) * | 1998-12-04 | 2002-02-12 | Advanced Micro Devices, Inc. | Cu-A1 combined interconnect system |
| US6221758B1 (en) * | 1999-01-04 | 2001-04-24 | Taiwan Semiconductor Manufacturing Company | Effective diffusion barrier process and device manufactured thereby |
| US6204186B1 (en) * | 1999-01-13 | 2001-03-20 | Lucent Technologies Inc. | Method of making integrated circuit capacitor including tapered plug |
| US6169010B1 (en) * | 1999-01-26 | 2001-01-02 | Lucent Technologies Inc. | Method for making integrated circuit capacitor including anchored plug |
| JP3974284B2 (ja) * | 1999-03-18 | 2007-09-12 | 株式会社東芝 | 半導体装置の製造方法 |
-
1999
- 1999-09-01 US US09/388,132 patent/US6433429B1/en not_active Expired - Lifetime
-
2000
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