KR19990037442A - 동배선막을 구비한 반도체장치의 제조방법 - Google Patents

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KR19990037442A
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insulating protective
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히데아끼 오니시
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체장치 제조방법에서, 동배선막(copper wiring film)은 다마신법 (damascene method)에 의해 층간절연막 내에 형성된다. 절연보호막은 동배선막 및 층간절연막에 형성된다. 그리고나서, 개구부는 절연보호막 내에 형성된다. 그 후에, Al계 막은 절연보호막에 증착되어 개구부를 충전한다. 이 경우에, Al계 막은 패터닝될 수 있다. 이 대신에, CMP (화학 기계 폴리싱)법을 Al계 막에 실행하여 개구부 내에 Al계 막을 매입할 수도 있다.

Description

동배선막을 구비한 반도체장치의 제조방법
본 발명은 반도체장치의 제조방법, 특히 동배선막을 이용한 반도체장치의 제조방법에 관한 것이다.
LSI의 미세 패터닝 실현과 관련하여, 배선막의 저항은 증가한다. 이 때문에, 배선막에 기인한 LSI의 지연시간은 회로소자에 기인한 지연시간에 비해 비교적 증가한다. 전원선에서의 전기적 전위강하가 일어나고 클록신호의 지연편차는 오동작을 일으킨다. 배선막에 흐르는 전류밀도도 증가하고 일렉트로마이그레이션 (electromigration)에 기인한 단선 때문에 배선막의 신뢰성은 감소된다. 그러므로, 서브쿼터 (subquarter) 미크론 세대 이후의 장치에서, 이제까지 흔히 이용되어 온 알루미늄 (Al) 배선막 대신에 새로운 배선재료가 요구된다.
동은 저항율이 낮고 일렉트로마이그레이션 내성이 높기 때문에, 현재 동배선막은 서브쿼터 미크론 세대 이후의 새로운 배선재료로서 유망하다.
동배선막을 실현하는 전형적인 방법으로서, 홈이 층간절연막에 형성되고 배선막이 CMP법을 이용하여 형성되는 홈 배선법 (다마신법)이 이용된다.
다른 방법으로서, 지금까지 이용되어 온 드라이 에칭법에 의한 배선막 형성법이 있다. 이 방법에서는, 동의 할로겐화물의 증기압이 매우 낮기 때문에, 드라이 에칭을 실행하기가 매우 어렵다. 또한, 에칭 후 층간절연막의 형성에서 엄밀한 단차 코팅성 (step coating performance)이 필요하다. 이러한 이유로, 다마신법은 이런 동배선막을 실현하는 방법으로서 유망하다. 다마신법은 Y. Tsuchiya 등의 논문 "Ultra-Low Resistance Direct Contact Cu Via Technology Using In-situ Chemical Vapor Cleaning" (1997 Symposium on VLSI Technology Digest of Technical Papers, pp. 59 - 60)에 기재되어 있다.
절연보호막이 형성되고 본딩 패드영역이 개구된 경우는 도 1 에 도시된다. 도 1 을 참조하면, 부재번호 (101)는 Si기판; 부재번호 (102 : 102-1, 102-2, 102-3)는 동(copper) 원자의 확산을 방지하고 밀착성을 향상시키기 위한 장벽막(barrier film)으로 기능하는 TiN 막; 부재번호 (103)는 동배선막; 부재번호 (104 : 104-1, 104-2, 104-3)는 층간절연막으로 기능하는 SiO2막; 부재번호 (105 : 105-1, 105-2)는 동원자의 확산을 방지하는 장벽 절연막으로 기능하는 SiN 막; 부재번호 (106)는 절연보호막 (SiN을 이용하는 것이 바람직하다); 부재번호 (108)는 산화동막을 나타낸다.
다마신법은 홈 형성 후, 동막 (103)이 CVD법, 도금법 등에 의해 증착되는 방법이다. 그 후에, 동막 (103)은 각각이 스토퍼(stopper)로 기능하는 층간절연막과 함께 CMP법에 의해 폴리싱된다. 그리하여, 잉여 동막은 배선영역 이외의 다른 영역으로부터 제거된다. 그러므로, 동배선막 표면에 장벽 금속막을 형성하기가 어렵다. 절연보호막 (106) 형성 후에 본딩패드부가 개구되면, 동배선막 (103)은 노출된다.
앞서 말한 종래의 다마신법은 다음과 같은 문제가 있다. 즉, 특히 동배선막은 층간절연막 내에 개구부 형성을 위한 에칭이나 포토레지스트의 박리단계에서 쉽게 산화되어, 산화동막 (108)은 도 1 에 도시된대로 본딩패드부 내에 형성된다.
와이어 본딩이 LSI의 조립을 위해 이러한 상태에서 실행되면, 밀착성이 산화동막 (108)과 금 등의 본딩 와이어와의 사이에서 약하기 때문에 불량 본딩부가 많이 생긴다.
이러한 문제를 해결하는 방법으로서, 예를 들면, 도 2 에 도시된 구조가 일본공개특허출원 (JP-A-평 2-123740)에 개시된다. 이 구조에 따르면, TiN 막 (202 : 202-1, 202-2)은 동막 아래에 장벽막으로서 형성되고 Al 막 (207)은 동배선막 (203) 표면에 적층된다. 도 2 에서, 부재번호 (209)는 스루홀이 충전되는 텅스텐 등과 같은 재료의 플러그를 나타낸다.
이 구조에 따르면, Al 막이 동배선층 표면에 형성되어 좋은 본딩성을 가지므로, 상기 문제는 일어나지 않는다. 그러나, 이 구조는 다마신법에 의해 형성될 수 없으므로, 동배선막의 에칭은 매우 어렵다. 또한, 이 구조는 동배선막의 단차 코팅성과 평탄성에서 열등하다.
본 발명은 상기 문제의 관점에서 완성된다. 그러므로, 본 발명의 목적은, 조립단계에서 좋은 본딩성을 갖는 반도체장치가 단차 코팅성과 평탄성에서 우수한 다마신법에 의해 동배선막을 이용하여 형성되는 반도체장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일양상을 얻기 위하여, 반도체장치의 제조방법은:
다마신법에 의해 층간절연막 내에 동배선막을 형성하는 단계;
동배선막과 층간절연막에 절연보호막을 형성하는 단계;
절연보호막 내에 개구부를 형성하는 단계; 그리고
절연보호막에 Al 코팅막을 증착하여 개구부를 충전하는 단계를 포함한다.
상기 방법은 Al계 막을 패터닝하는 단계를 추가로 포함할 수 있다. 이 대신에, 상기 방법은 Al계 막에 CMP법을 실행하여 개구부 내에 Al계 막을 매입하는 단계를 추가로 포함할 수 있다.
상기에서, Al계 막은 Al, Al-Si, Al-Si-Cu로 구성되는 그룹으로부터 선택되는 것이 바람직하다. 또한, 동배선막이 형성되는 경우, 개구부 이외의 동배선막 전체면은, 동원자가 확산하는 것을 방지하는 막에 의해 둘러싸이는 것이 바람직하다. 이 경우에, 동원자가 확산하는 것을 방지하는 막은 질화막으로 구성된다.
또한, 개구부가 절연보호막 내에 형성되는 경우, 산화동은 개구부 형성 후 드라이 에칭법에 의해 동막으로부터 제거된다. 이 때, O2플라즈마 에칭은 희석한 Hf 가스와 H (hfac) 가스를 이용하여 실행된다.
개구부는 Al 본딩패드를 위한 개구부이다.
본 발명의 다른 양상을 얻기 위하여, 반도체장치의 제조방법은:
동원자가 확산하는 것을 방지하는 막에 의해 상층면 이외의 동배선막 전체면을 둘러싸는 한편, 다마신법에 의해 층간절연막 내에 동배선막을 형성하는 단계;
동배선막과 층간절연막에 절연보호막을 형성하는 단계;
절연보호막 내에 개구부를 형성하는 단계;
절연보호막에 Al계 막을 증착하여 개구부를 충전하는 단계; 그리고
Al계 막을 패터닝하여 본딩패드를 형성하는 단계를 포함한다.
본 발명의 또 다른 양상을 얻기 위하여, 반도체장치의 제조방법은:
동원자가 확산하는 것을 방지하는 막에 의해 상층면 이외의 동배선막 전체면을 둘러싸는 한편, 다마신법에 의해 층간절연막 내에 동배선막을 형성하는 단계;
동배선막과 층간절연막에 절연보호막을 형성하는 단계;
절연보호막 내에 개구부를 형성하는 단계;
절연보호막에 Al계 막을 증착하여 개구부를 충전하는 단계; 그리고
Al계 막에 CMP법을 실행하여 개구부내에 Al계 막을 매입하는 단계를 포함한다.
도 1 은 제 1 종래예에 의해 제조된 반도체장치의 단면도이다.
도 2 는 제 2 종래예에 의해 제조된 반도체장치의 단면도이다.
도 3 은 본 발명의 제 1 실시예에 따른 제조방법에 의해 제조된 반도체장치의 구조를 도시하는 단면도이다.
도 4a 내지 4e 는 본 발명의 제 1 실시예에 따른 제조방법에 의해 제조된 반도체장치의 단면도이다.
도 5 는 본 발명의 제 2 실시예에 따른 제조방법에 의해 제조된 반도체장치의 구조를 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 101 : Si 기판
2-1, 2-2, 2-3, 102-1, 102-2, 102-3, 202-1, 202-2 : TiN 질화막
3, 103, 203-1, 203-2 : 동배선막
4-1, 4-2, 4-3, 104-1, 104-2, 104-3 : SiO2절연막
5-1, 5-2, 105-1, 105-2 : SiN 질화막
6, 106 : 절연보호막
7, 207-1, 207-2 : Al 막
108 : 산화동막
209 : 플러그(plug)
본 발명의 반도체장치 제조방법은 첨부도면을 참조하여 아래에 상세히 기술된다.
처음에, 본 발명의 제 1 실시예에 따른 제조방법은 아래에 기술된다. 도 3 은 본 발명의 제 1 실시예에 따른 방법에 의해 제조된 반도체장치 구조의 단면도를 도시한다. 제 1 실시예에서, 반도체장치는 2중층 배선막을 갖도록 형성된다. 실제 반도체장치에서, MOS 트랜지스터, 바이폴라 트랜지스터 등과 같은 장치가 Si 기판 (1)에 형성되었다 하더라도, 설명을 간단히 하기 위해 도면에서 생략된다.
도 3 을 참조하면, 도 1 과 관련하여 기술된 종래 제조방법과 마찬가지로, 동배선막 (3)은 다마신법에 의해 Si 기판 (1)에 형성되고 절연보호막 (6)은 본딩패드를 형성하기 위해 개구된다.
Al 막 (7)은 개구된 본딩패드부 내의 동배선막 (3)에 형성된다. Al 막은 반도체장치의 배선금속막으로서 폭넓게 이용되어 왔다. Al 막은 Au, Al 등의 본딩 와이어와 좋은 밀착성을 갖고, 조립단계에서 본딩불량 문제가 일어나기 어렵다.
도 4a 내지 4e 는 제조단계 순서에 따라 본 발명의 제 1 실시예에 따른 방법으로 제조된 도 3 의 반도체장치의 단면도이다.
MOS 트랜지스터 등 (도시되지 않음)과 같은 장치가 Si 기판 (1)에 형성된 후에, SiO2절연막 (4-1)은 1㎛의 막두께를 갖도록 CVD 공정에 의해 층간막으로서 형성된다. 550nm 깊이의 홈은 리소그래피 단계와 드라이 에칭 단계를 이용하여 절연막 (4-1) 내에 형성된다. 이에 대한 설명이 여기서 생략되더라도, 이 후에, 콘택트 홀은 장치의 전극을 취하도록 형성된다.
홈이 형성된 후에, TiN 질화막 (2-1)은 50nm의 막두께를 갖도록 형성되고, 그 후에 500nm의 막두께를 갖는 동배선막 (3)은 CVD법에 의해 형성된다. 질화막 (2-1)은 동 확산방지 및 밀착성 개선 목적을 위해 형성된다. TiN 질화막 (2-1)과 동배선막 (3)은 CMP법에 의해 배선영역 이외의 영역으로부터 제거된다. 그 결과, TiN 질화막 (2-1)은 배선막 (3)의 동원자를 위한 장벽막으로서 기능한다. 그리하여, 동배선막 (3)의 하부는 다마신법에 의해 형성된다.
다음에, 도 4b 에 도시된대로, 다수의 막은 CVD 공정에 의해 형성된다. 즉, 동배선막 (3)의 동원자 확산을 방지하기 위해 100nm의 막두께를 갖는 SiN 질화막 (5-1)이 형성되고, 그 후에 SiO2막 (4-2)은 500nm의 막두께를 갖도록 층간절연막으로서 형성된다. 다음에, 동배선막 (3)의 동원자 확산을 방지하기 위해 300nm의 막두께를 갖는 SiN 질화막 (5-2)이 형성되고, 그 후에 SiO2막 (4-3)은 500nm의 막두께를 갖도록 층간절연막으로서 형성된다. 그 후에, 700nm의 깊이를 갖는 홈은 SiN 질화막 (5-2) 내부에 도달하도록 형성된다. 그리고나서, 600nm의 홈은 층간절연막 (4-1) 내에 형성된 제 1 동배선막 (3)에 접속하도록 비아홀(viahole)로서 형성된다. 홈과 비아홀은 리소그래피 단계와 드라이 에칭 단계에 의해 형성된다.
홈과 비아홀은 CVD 공정을 받아 TiN 질화막을 증착한다. 에칭백 공정은 이방성 에칭공정으로서 실행되어 홈과 비아홀의 측벽에만 50nm의 막두께를 갖는 TiN 질화막 (2-2, 2-3)을 형성한다. TiN 질화막 (2-2, 2-3)은 나중에 형성되도록 동배선막 (3)의 동원자 확산을 방지한다. 이 때, 산화동막은 에칭백 공정 후에 노출된 제 1 동배선막 (3) 표면에 형성된다. 이러한 이유로, 산화동막과 에칭에 의해 형성된 증착물질은 O2플라즈마와 희석된 HF 가스 및 H (hfac) 가스에 의해 제거된다.
다음으로, 도 4c 에 도시된대로, 동막은 1.3㎛의 막두께를 갖도록 CVD 공정에 의해 형성된다. 그리고나서, 동막은 배선영역 이외의 다른 영역으로부터 CMP공정에 의해 제거된다. 그리하여, 동배선막 (3)의 상부는 다마신법에 의해 형성된다.
다음으로, 절연보호막 (본 예에서 SiN 질화막) (6)은 500nm의 막두께를 갖도록 CVD 공정에 의해 형성된다. 그리고나서, 절연보호막 (6)의 패터닝이 리소그래피 단계와 드라이 에칭단계에 의해 실행되어 절연보호막 (6) 내의 본딩패드부를 개구시킨다.
이 때, 산화동막은 본딩패드부의 개구부에 대한 에칭으로 노출된 동배선막 (3)의 상층부 표면에 형성된다. 산화동막은 희석된 HF 가스와 H (hfac) 가스를 이용하여 O2플라즈마에 의해 제거된다.
다음으로, 도 4e 에 도시된대로, Al 막은 스퍼터링법에 의해 증착되어 1㎛의 막두께를 갖는다. Al 막은 리소그래피 단계와 에칭단계에 의해 패터닝되어 본딩패드부를 덮는 Al 막 (7)을 형성한다.
다음으로, 본 발명의 제 2 실시예에 따른 반도체장치의 제조방법이 기술된다. 도 5 는 본 발명의 제 2 실시예에 따른 방법에 의해 제조된 반도체장치의 구조를 도시하는 단면도이다. 도 5 를 참조하면, 제 2 실시예의 반도체장치에서, Al 막 (7)은 역시 다마신법에 의해 형성된다.
제 2 실시예의 반도체장치 제조방법은 도 4a 내지 4d 의 제 1 실시예의 것과 동일하다. 그 후에, Al 막은 스퍼터링법에 의해 증착되어 1㎛의 막두께를 갖는다. Al 막은 CMP 공정을 받아 Al 막이 본딩패드부 내에만 남겨진다. 그리하여, 매입된 Al 막 (7)이 형성된다.
상기 방법에 따르면, 제 1 실시예에 비해, 리소그래피 단계가 이용되지 않으므로, 공정단계가 단순화된다.
상기 실시예는 Al 막을 이용한 경우에 관하여 기술되었다. 그러나, 본 발명은 Al 막 대신에 AlSi와 Al-Si-Cu와 같은 다른 Al계 막을 이용한 경우에도 분명히 적용될 수 있다.
본 발명의 반도체장치의 제조방법에 따르면, 동배선막은 다마신법에 의해 형성되고 절연보호막은 개구된다. 그리고나서, 본딩패드부만이 Al계 막에 의해 코팅된다.
상기와 같이, 본 발명에서, 동배선막은 다마신법에 의해 형성되고, 절연보호막은 형성된다. 그리고나서, 본딩패드부는 절연보호막을 통해 형성된다. 그리하여, 동배선막 표면은 노출된다. Al계 막은 증착되고나서 CMP 단계나 리소그래피 단계 및 에칭단계를 실행하여 Al계 막은 본딩패드부 내에만 남겨진다. 그러므로, Al 막이 좋은 본딩성을 갖기 때문에, 조립시에 본딩 와이어와 본딩패드 사이의 밀착성에서의 문제는 제거된다.
또한, 본 발명의 반도체장치의 제조방법에서, 동배선막은 다마신법에 의해 형성되므로, 좋은 단차 코팅성과 평탄성을 갖는 배선이 형성될 수 있다.
또한, 본 발명의 반도체장치 제조방법에서, 동배선막은 동원자확산을 방지하는 SiN 막 및 TiN 막과 같은 질화막으로 형성된 막에 의해 둘러싸인다.
상기와 같이, 본 발명에 따르면, 동배선막이 형성된 반도체장치의 본딩패드부는 좋은 본딩성을 갖는 Al 막에 의해 덮히므로, 조립단계에서 본딩 와이어와 본딩패드 사이의 밀착성에 대한 문제는 거의 일어나지 않아, 신뢰성과 양품율이 향상된다.
또한, 동배선막은 다마신법에 의해 형성될 수 있으므로, 좋은 단차 코팅 성과 평탄성을 갖는 배선이 형성될 수 있다.

Claims (19)

  1. 다마신법에 의해 층간절연막 내에 동배선막을 형성하는 단계;
    상기 동배선막과 상기 층간절연막에 절연보호막을 형성하는 단계;
    상기 절연보호막 내에 개구부를 형성하는 단계; 그리고
    상기 절연보호막에 Al계 막을 증착하여 상기 개구부를 충전하는 단계를 포함하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 Al계 막을 패터닝하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 Al계 막에 CMP법을 실행하여 상기 개구부에 상기 Al계 막을 매입하는 단계를 추가로 포함하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 Al계 막은 Al, Al-Si, Al-Si-Cu로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 동배선막을 형성하는 상기 단계는 동원자확산을 방지하는 막에 의해 상기 개구부 이외의 상기 동배선막 전체면을 둘러싸는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 동원자 확산을 방지하는 상기 막은 질화막으로 구성되는 것을 특징으로 하는 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 절연보호막 내에 개구부를 형성하는 상기 단계는 상기 개구부 형성 후에 드라이 에칭방법에 의해 상기 동막으로부터 산화동막을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 드라이 에칭은 희석된 Hf 가스 및 H (hfac) 가스를 이용한 O2플라즈마 에칭인 것을 특징으로 하는 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 개구부는 Al 본딩패드를 위한 개구부인 것을 특징으로 하는 방법.
  10. 동원자가 확산하는 것을 방지하는 막에 의해 상면 이외의 동배선막 전체면을 둘러싸는 한편, 다마신법에 의해 층간절연막 내에 동배선막을 형성하는 단계;
    상기 동배선막과 상기 층간절연막에 절연보호막을 형성하는 단계;
    상기 절연보호막 내에 개구부를 형성하는 단계;
    상기 절연보호막에 Al계 막을 증착하여 상기 개구부를 충전하는 단계; 그리고
    상기 Al계 막을 패터닝하여 본딩패드를 형성하는 단계를 포함하는 반도체장치의 제조방법.
  11. 제 10 항에 있어서, 상기 Al계 막은 Al, Al-Si, Al-Si-Cu로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 동원자확산을 방지하는 상기 막은 질화막으로 구성되는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서, 상기 절연보호막 내에 개구부를 형성하는 상기 단계는 상기 개구부 형성 후에 드라이 에칭법에 의해 상기 동막으로부터 산화동막을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 드라이 에칭은 희석된 Hf 가스와 H (hfac) 가스를 이용한 O2플라즈마 에칭인 것을 특징으로 하는 방법.
  15. 동원자가 확산하는 것을 방지하는 막에 의해 상층면 이외의 동배선막 전체면을 둘러싸는 한편, 다마신법에 의해 층간절연막 내에 동배선막을 형성하는 단계;
    상기 동배선막과 상기 층간절연막에 절연보호막을 형성하는 단계;
    상기 절연보호막 내에 개구부를 형성하는 단계;
    상기 절연보호막에 Al계 막을 증착하여 상기 개구부를 충전하는 단계; 그리고
    상기 Al계 막에 CMP법을 실행하여 상기 개구부 내에 상기 Al계 막을 매입하는 단계를 포함하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서, 상기 Al계 막은 Al, Al-Si, Al-Si-Cu로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 동원자확산을 방지하는 상기 막은 질화막으로 구성되는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서, 상기 절연보호막 내에 개구부를 형성하는 상기 단계는 상기 개구부 형성 후에 드라이 에칭법에 의해 상기 동막으로부터 산화동을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 상기 드라이 에칭은 희석된 Hf 가스와 H (hfac) 가스를 이용한 O2플라즈마 에칭인 것을 특징으로 하는 방법.
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