KR100209471B1 - 박막트랜지스터 - Google Patents

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KR100209471B1
KR100209471B1 KR1019910011377A KR910011377A KR100209471B1 KR 100209471 B1 KR100209471 B1 KR 100209471B1 KR 1019910011377 A KR1019910011377 A KR 1019910011377A KR 910011377 A KR910011377 A KR 910011377A KR 100209471 B1 KR100209471 B1 KR 100209471B1
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film
electrode
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thin film
liquid crystal
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KR1019910011377A
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히데아끼 타니구찌
카즈오 시라하시
유카 마쯔카와
마쯔마루하루오
아끼라 사사노
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

본 발명은, 액티브매트릭스방식의 액정표시장치에 사용되는 박막트랜지스터에 관한 것으로서, 유리재로 이루어진 투명기판위에 탄탈로 이루어진 게이트전극을 형성하고, 이 게이트전극위에 반도체층을 형성하고, 상기 반도체층과 상기 게이트전극과의 사이에 알루미늄의 산화물층을 삽입한 박막트랜지스터이다. 이에 의해, 탄탈의 유리기판에 대한 접착성이 양호하고 또 알루미늄의 산화물의 절연내압을 높게 함으로써, 게이트전극의 손상이 없고, 또 게이트전극과 소오스전극, 드레인전극이 단락하는 일이 없는 박막트랜지스터를 제공할 수 있다.

Description

박막트랜지스터
제1도(a)는 제1도(d)의 선(IA-IA)을 따라 취한 단면도.
제1도(b)는 제1도(d)의 선(IB-IB)을 따라 취한 단면도.
제1도(c)는 제1도(d)의 선(IC-IC)을 따라 취한 단면도.
제1도(d)는 본 발명에 의한 액티브매트릭스방식의 컬러액정표시장치의 박막트랜지스터의 게이트전극등을 표시한 도면.
제1도(e)는 양극화성막 AOL에 인가한 전압과 리이크전류사이의 관계를 표시한 그래프.
제1도(f)는 양극화성막 AOL 형성후의 열처리온도와 리이크 전류와의 관계를 표시한 그래프.
제1도(g)는 양극화성막 AOL의 막두께와 내압 VL사이의 관계를 표시한 그래프.
제1도(h)는 본 발명에 의한 다른 액티브매트릭스방식의 컬러액정표시장치의 박막 트랜지스터를 표사한 단면도.
제2도(a)는 본 발명의 적용되는 액티브매트릭스방식의 컬러액정표시장치의 액정 표시부의 1화소를 표시한 주요부 평면도.
제2도(b)는 제2도(a)의 선(IIB-IIB)을 따라 취한 부분과 시일부 주변부의 단면도.
제2도(c)는 제2도(a)의 선(IIC-IIC)을 따라 취한 단면도.
제3도는 제2도(a)에 표시한 화소를 복수배치한 액정표시부의 주요부평면도.
제4도~제6도는 제2도(a)의 표시한 화소의 소정의 층만을 그린 평면도.
제7도는 제3도에 표시한 화소전극층과 컬러필터층만을 그린 주요부 평면도.
제8도는 액티브·매트릭스방식의 컬러액정표시장치의 액정표시부를 표시한 등가회로도.
제9도는 제2도(a)에 기재되는 화소의 등가회로도.
제10도는 직류상쇄방식에 의한 주사신호선의 구동전압을 표시한 타임차아트.
* 도면의 주요부분에 대한 부호의 설명
SUB : 투명유리기판 GL : 주사신호선
DL : 영상신호선 GI : 절연막
GT : 게이트전극 AS : i형 반도체층
SD : 소오스전극 또는 드레인전극 PSV : 보호막
BM : 차광막 LC : 액정
TFT : 박막트랜지스터 ITO : 투명화소전극
g, d : 도전막 Cadd : 유지용량소자
Cgs : 기생용량 Cpix : 액정용량
AOL : 양극화성막
본 발명은 박막트랜지스터에 관한 것으로서, 특히 액티브·매트릭스방식의 액정표시장치에 사용되는 박막트랜지스터에 관한 것이다.
액티브·매트릭스방식의 액정표시장치는, 매트릭스형상으로 배열된 복수의 화소전극의 각각에 대응해서 비선형소자(스위칭소자)를 형성한 것이다. 각 화소에 있어서의 액정은 이론적으로는 항상 구동(듀티비 1.0)되어 있으므로 시분할구동방식을 채용하고 있다. 소위 단순매트릭스방식과 비교해서 액티브방식은 콘트라스트가 양호하고, 특히 컬러분야에서는 빼놓을 수 없는 기술로 되어가고 있다. 스위칭소자로서 대표적인 것으로서는 박막트랜지스터(TFT)가 있다.
종래의 액티브·매트릭스방식의 액정표시장치에 사용되는 박막트랜지스터(일본국 특개소 64-35421호 공보)에 있어서는, 유리기판위에 알루미늄(Al)으로 이루어진 게이트전극을 형성하여, 게이트전극위에 형성된 게이트절연막과 게이트전극과의 사이에 탄탈(Ta)의 양극화성막(Ta2O5)을 삽입하고 있다.
그러나, 이와같은 박막트랜지스터에 있어서는, 알루미늄의 유리기판에 대한 접착성이 양호하지 못하기 때문에, 게이트전극이 손상하는 일이 있으며, 또 탄탈의 양극화성막의 절연내압은 낮기 때문에, 게이트전극과 소오스전극, 드레인전극이 단락하는 일이 있다.
본 발명은 상기의 과제를 해결하기 위하여 이루어진 것으로서, 게이트전극이 손상하는 일이 없고, 또 게이트전극과 소오스전극, 드레인전극이 단락하는 일이 없는 박막트랜지스터를 제공하는 것을 목적으로 한다.
이 목적을 달성하기 위하여, 본 발명에 있어서는, 유리재료로 이루어진 투명기판위에 탄탈로 이루어진 게이트전극을 형성하고, 상기 게이트전극위에 반도체층을 형성하여, 상기 반도체층과 상기 게이트전극과의 사이에 알루미늄의 산화물층을 삽입한다.
이 박막트랜지스터에 있어서는, 탄탈의 유리기판에 대한 접착성은 양호하고, 또 알루미늄의 산화물의 절연내압은 높다.
이하, 본 발명을 적용해야할 액티브·매트릭스방식의 컬러액정표시장치를 설명한다.
또한, 액정표시장치를 설명하기 위한 전체도면에 있어서, 동일 기능을 가진 것은 동일 부호를 부여하고 이들의 반복설명은 생략한다.
제2도(a)는 본 발명이 적용되는 액티브·매트릭스방식 컬러액정표시장치의 1화소와 그 주변을 표시한 평면도이고, 제2도(b)는, 제2도(a)의 선(IIB-IIB)을 따라 취한 단면과 표시패널의 시일부 부근의 단면을 표시한 도면이고, 제2도(c)는, 제2도(a)의 선(IIC-IIC)을 따라 취한 단면도이다. 또, 제3도(주요부평면도)에는, 제2도(a) 표시한 화소를 복수개 배치했을 때의 평면도를 표시한다.
[화소배치]
제2도(a)에 표시한 바와 같이, 각 화소는 인접하는 2개의 주사신호선(게이트신호선 또는 수평 신호선) GL과, 인접하는 2개의 영상신호선(드레인신호선 또는 수직신호선) DL과의 교차영역내(4개의 신호선으로 포위된 영역내)에 배치되어 있다. 각 화소는 박막트랜지스터 TFT, 투명화소전극 ITO1 및 유지용량소자 Cadd를 포함한다. 주사신호선 GL은, 열방향으로 연장되어 있고, 행방향으로 복수개 배치되어 있다. 영상신호선 DL은, 행방향으로 연장되어 있고, 열방향으로 복수개 배치되어 있다.
[표시부단면 전체구조]
제2도(b)에 표시한 바와 같이, 액정 LC를 기준으로 하부 투명유리기판 SUB1쪽에는 박막트랜지스터 TFT 및 투명화소전극 ITO1이 형성되고, 상부 투명유리기판 SUB2쪽에는, 컬러필터 FIL, 차광용 블랙매트릭스패턴을 형성하는 차광막 BM이 형성되어 있다. 하부 투명유리기판 SUB1은, 예를 들면, 1.1 mm 정도의 두께로 구성되어 있다.
제2도(b)의 중앙부는 일화소부분의 단면을 표시하고 있으나, 좌측은 투명유리기판 SUB1 및 SUB2 의 좌측가장자리부분에서 외부 인출배선이 존재하는 부분의 단면을 표시하고 있으며, 우측은 투명유리기판 SUB1, SUB2의 우측가장자리 부분에서 외부인출배선이 존재하지 않는 부분의 단면을 표시하고 있다.
제2도(b)의 좌측, 우측의 각각에 표시한 시일재 SL은, 액정 LC를 밀봉하도록 구성되어 있고, 액정밀봉구(도시하지 않음)를 제외한 투명유리기판 SUB1 및 SUB2의 가장자리 주위 전체를 따라서 형성되어 있다. 시일재 SL은, 예를들면, 에폭시수지로 형성되어 있다.
상기 상부 투명유리기판 SUB2쪽의 공통투명화소전극 ITO2는, 적어도 1개소에 있어서, 은페이스트재 SIL에 의해서, 하부투명유리기판 SUB1쪽에 형성된 외부 인출배선에 접속되어 있다. 이 외부인출배선은, 게이트전극 GT, 소오스전극 SD1, 드레인전극 SD2의 각각과 동일제조공정으로 형성된다.
배향막 ORT1, ORI2, 투명화소전극 ITO1, 공통투명화소전극 ITO2, 보호막 PSV 1 및 PSV 2, 절연막 GI의 각각의 층은, 시일재 SL의 안쪽에 형성된다. 편광판 POL1과 POL2는, 각각 하부 투명유리기판 SUB1, 상부 투명 유리기판 SUB2의 바깥쪽의 표면에 형성되어 있다.
액정 LC는, 액정분자의 방향을 설정하는 하부 배향막 ORI1 및 상부 배향막 ORI2 사이에 봉입되고, 시일부 SL에 의해서 시일되어 있다.
하부 배향막 ORI1은, 하부 투명유리기판 SUB1쪽의 보호막 PSV1의 상부에 형성된다.
상부 투명유리기판 SUB2의 안쪽(액정 LC쪽)의 표면에는, 차광막 BM, 컬러필터 FIL, 보호막 PSV2, 공통투명화소전극 ITO2(COM) 및 상부배향막 ORT2가 순차적으로 적층해서 형성되어 있다.
이 액정표시장치는 하부 투명유리기판 SUB1쪽과 상부 투명유리기판 SUB2쪽의 각각의 층을 별도로 형성하고, 그 후 상하 투명유리기판 SUB1과 SUB2를 맞포개어, 양자사이에 액정 LC를 봉입함으로써 조립된다.
[박막트랜지스터 TFT]
박막트랜지스터 TFT는, 게이트전극 GT에 정의 바이어스를 인가하면, 소오스-드레인사이의 체널저항이 작아지고, 바이어스를 영으로 하면, 채널저항은 커지도록 동작한다.
각 화소의 박막트랜지스터 TFT는, 화소내에 있어서 3개(복수)로 분할되고, 박막트랜지스터(분할 박막트랜지스터) TFT1, TFT2 및 TFT3으로 구성되어 있다. 박막트랜지스터 TFT1~TFT3의 각각은 실질적으로 동일사이즈(채널길이와 폭이 같다)로 구성되어 있다. 이 분할된 박막트랜지스터 TFT1~TFT3의 각각은, 주로 게이트전극 GT과 게이트절연막 GI과, i형(진성도전형 결정불순물이 도우프되어 있지 않는) 비정질 실리콘(Si)로 이루어진 i형 반도체층 AS와, 1쌍의 소오스 전극 SD1 및 드레인전극 SD2로 구성되어 있다. 또한 소오스·드레인은 본래 그 사이의 바이어스 극성에 의해서 결정되고, 본 액정표시장치의 회로에서는 그 극성은 동작중 반전하므로, 소오스·드레인은 동작중 교체되는 것으로 이해되어야 한다. 그러나 이하의 설명에서도, 편의상 한쪽을 소오스, 다른쪽을 드레인으로 고정해서 표현한다.
[게이트전극GT]
게이트전극 GT는, 제4도(제2도(a)의 제1도전막 g1, 제2도전막 g2 및 i형 반도체층 AS만을 도시한 평면도)에 상세히 표시한 바와 같이 주사신호선 GL로부터 수직방향(제2도(a) 및 제4도에 있어서 위쪽방향)으로 돌출하는 형상으로 구성되어 있다(T자형상으로 분기되어 있다). 게이트전극 GT는, 박막트랜지스터 TFT1~TFT3의 각각의 형성영역까지 돌출하도록 구성되어 있다. 박막트랜지스터 TFT1~TFT3의 각각의 게이트전극 GT는, 일체적으로(공통게이트 전극으로서) 구성되어 있고, 주사신호선 GL에 연속해서 형성되어 있다. 게이트전극 GT는, 박막트랜지스터 TFT의 형성영역에 있어서 큰 단차를 만들지 않도록, 단층의 제1도전막 g1로 구성된다. 제1도전막 g1은, 예를들면 스퍼터에 의해서 형성된 크롬(Cr)막을 사용하여, 1000Å정도의 박막으로 구성된다.
이 게이트전극 GT는, 제2도(a), 제2도(b) 및 제4도에 표시되어 있는 바와 같이, i형 반도체층 AS를 완전히 덮도록(아래쪽에서 볼 때) 약간 크게 형성된다. 따라서, 하부 투명유리기판 SUB1의 아래쪽에 형광등등의 백라이트 BL를 장착했을 경우, 이 불투명한 크롬으로 이루어진 게이트전극 GT가 그림자로 되어, i형 반도체층 AS에는 백라이트광이 닿지 않고, 광조사에 의한 도전현상 즉 박막트랜지스터 TFT의 오프특성열화는 일어나기 어렵게 된다. 또한, 게이트전극 GT의 본래의 크기는, 소오스전극 SD1과 드레인전극 SD2와의 사이를 걸치기에 최저한 필요한(게이트 전극 GT와 소오스전극 SD1, 드레인전극 SD2와의 위치맞춤여유분도 포함함) 폭을 가지고, 채널폭 W를 결정하는 깊이는 소오스전극 SD1과 드레인전극 SD2와의 사이의 거리(채널길이) L과의 비, 즉 상호 콘덕턴스 gm을 결정하는 요소 W/L에 따라서 결정된다.
본 액정표시장치에 있어서의 게이트 전극 GT의 크기는 물론, 상술한 본래의 크기보다 크게한다.
또한 게이트 전극 GT의 게이트 및 차광의 기능면만으로 생각하면, 게이트전극 GT 및 주사신호선 GL은 단일층으로 일체적으로 형성해도 되며, 이 경우 불투명 도전재료로서 실리콘을 함유시킨 알루미늄(Al), 순알루미늄, 팔라듐(Pd)을 함유시킨 알루미늄등을 선택할 수 있다.
[주사신호선 GL]
상기 주사신호선 GL은, 제1도전막 g1 및 그 상부에 형성된 제2도저막 g2로 이루어진 복합막으로 구성되어 있다. 이 주사신호선 GL의 제1도전막 g1은 상기 게이트전극 GT의 제1도전막 g1과 동일제조공정으로 형성되고, 또한, 일체적으로 구성되어 있다. 제2도전막 g2는, 예를 들면 스퍼터에 의해서 형성된 알루미늄막을 사용하여 1000~5500Å정도의 막두께로 형성한다.
제2도전막 g2는, 주사신호선 GL의 저항치를 저감하고, 신호전달속도의 고속화(화소의 정보기록특성향상)를 도모할 수 있도록 구성되어 있다.
또, 주사신호선 GL은, 제1도전막 g1의 폭치수에 비해서 제2도전막 g2의 폭치수를 작게 구성하고 있다. 즉, 주사신호선 GL은, 그 측벽의 단차형상이 완만하게 되어 있다.
[절연막 GI]
절연막 GI는, 박막트랜지스터 TFT1~TFT3의 각각의 게이트 절연막으로서 사용된다. 절연막 GI는, 게이트전극 GT 및 주사신호선 GL의 상층에 형성되어 있다. 절연막 GI는, 예를들면 플라즈마 CVD로 형성된 질화규소막을 사용하여 3000Å정도의 막두께로 형성된다.
[i형 반도체층 AS]
i형 반도체층 AS는, 제4도에 표시한 바와 같이, 복수로 분할된 박막트랜지스터TFT1~TFT3의 각각의 채널형성영역으로서 사용된다. i형 반도체층 AS는, 비정질 실리콘막 또는 다결정실리콘막으로 형성되고, 약 1800Å정도의 막두께로 형성된다.
이 i형 반도체층 AS는, 공급가스의 성분을 바꾸어 Si3N4로 이루어진 게이트 절연막으로서 사용되는 절연막 GI의 형성에 연속해서, 동일의 플라즈마 CVD장치에서, 즉 그 플라즈마 CVD장치로부터 외부에 노출하는 일없이 형성된다. 또, 오믹콘택트용의 P를 도우프한 N+형 반도체층 d0(제2도(b))도 마찬가지로 연속해서 약 400Å의 두께로 형성된다. 다음에 하부 투명유리기판 SUB1은 CVD장치로부터 바깥으로 인출되고, 사진처리기술에 의해 N+형 반도체층 d0 및 i형 반도체층 AS는 제2도(a), 제2도(b) 및 제4도에 표시한 바와 같이 독립된 섬형상으로 패터닝된다.
i형 반도체층 AS는, 제2도(a) 및 제4도에 상세히 표시한 바와같이, 주사신호선 GL과 영상신호선 DL과의 고차부(크로스 오우버부)의 양자간에도 형성되어 있다. 이 교차부 i형 반도체층 AS는, 교차부에 있어서의 주사신호선 GL과 영상신호선 DL과의 단락을 저감하도록 구성되어 있다.
[소오스 전극 SD1, 드레인전극 SD2]
복수로 분할된 박막트랜지스터 TFT1~TFT3의 각각의 소오스전극 SD1과 드레인전극 SD2는, 제2도(a), 제2도(b) 및 제5도(제2도(a)의 제1~제3도전막 d1~d3 만을 도시한 평면도)에서 상세히 표시한 바와 같이, i형 반도체층 AS위에 각각 격리되어 형성되어 있다.
소오스전극 SD1, 드레인전극 SD2의 각각은, N+형 반도체층 d0에 접촉하는 하층쪽으로부터, 제1도전막 d1, 제2도전막 d2, 제3도전막 d3을 순차 및 포개어서 구성되어 있다. 소오스전극 SD1의 제1도전막 d1, 제2 도전막 d2 및 제3도전막 d3은, 드레인전극 SD2의 제1도전막 d1, 제2도전막 d2 및 제3도전막 d3과 동일제조공정으로 형성된다.
제1도전막 d1은, 스퍼터에 의해서 형성한 크롬막을 사용하여 500~1000Å의 막두께(본 액정표시장치에[서는 600Å정도의 막두께)에 의해 형성된다. 크롬막은, 막두께를 두껍게 형성하면 스트레스가 크게 되므로, 2000Å정도의 막두께를 초과하지 않는 범위로 형성된다. 크롬막은, N+형 반도체층 d0 와의 접촉이 양호하다. 크롬막은, 후술하는 제2도전막 d2의 알루미늄이 N+형 반도체층 d0로 확산되는 것을 방지하는 소위 배리어층을 구성한다. 제1도전막 d1로서는, 크롬막외에 고융점금속(Mo, Ti, Ta, W)막, 고융점금속 실리사이드(MoSi2, TiSi2, TaSi2, WSi2)막으로 형성해도 된다.
제1도전막 d1을 사진처리로 패터닝한 후, 마찬가지의 사진처리용 마스크를 사용하여, 또는 제1도전막 d1을 마스크로 하여, N+형 반도체층 d0가 제거된다. 즉, i층 반도체층 AS위에 남아있던 N+형 반도체층 d0는 제1도전막 d1이외의 부분이 자동조심(self-alignment)으로 제거된다. 이때, N+형 반도체 d0는, 그 두께만큼은 모두 제거되도록 에칭되므로, i형 반도체층 AS도 약간 그 표면부분에서 에칭되나, 그 정도는 에칭시간에 의해서 제어하면 된다.
다음에, 제2도전막 d2가 알루미늄의 스퍼터링에 의해서 3000~5500Å의 막두께(본 액정표시장치에서는 3500Å정도의 막두께)로 형성된다. 알루미늄막은 크롬막에 비해서 스트레스가 작고, 두꺼운 막두께로 형성하는 것이 가능하고 소오스전극 SD1, 드레인전극 SD2 및 영상신호선 DL의 저항치를 저감하도록 구성되어 있다. 제2도전막 d2로서는 알루미늄막 외에 실리콘이나 구리(Cu)를 첨가물로서 함유시킨 알루미늄막으로 형성해도 된다.
제2도전막 d2의 사진처리기술에 의한 패터닝후 제3도전막 d3이 형성된다. 이 제3도전막 d3은, 스퍼터링에 의해서 형성된 투명도전막(Induim-Tin-Oxide ITO:NESA막)으로 이루어지고, 1000~2000Å의 막두께(본 액정표시장치에서는, 1200정도의 막두께)로 형성된다. 이 제3도전막 d3은, 소오스전극 SD1, 드레인전극 SD2 및 영상신호선 DL을 구성함과 동시에, 투명화소전극 ITC1을 구성하도록 되어 있다.
소오스전극 SD1의 제1도전막 d1, 드레인전극 SD2의 제1도전막 d1의 각각은 상층의 제2도전막 d2 및 제3도전막 d3에 비해서 안쪽에(채널영역에) 크게 들어가 있다. 즉, 이들 부분에 있어서의 제1도전막 d1은, 제2도전막 d2, 제3도전막 d3과는 관계없이 빅막트랜지스터 TFT의 게이트길이 L을 규정할 수 있도록 구성되어 있다.
소오스전극 SD1은, 투명화소전극 ITO1에 접속되어 있다. 소오스전극 SD1은, i형 반도체층 AS의 단차형상(제1도전막 d1의 막두께 N+형 반도체층 d0의 막두께 및 i형 반도체층 AS의 막두께를 가산한 막두께에 상당하는 단차)를 따라서 구성되어 있다.
구체적으로는, 소오스전극 SD1은, i형 반도체층 AS의 단차형상에 따라서 형성된 제1도전막 d1과, 이 제1도전막 d1의 상부에 그것에 비해서 투명화소전극 ITO1과 접속되는 쪽을 작은 사이즈로 형성한 제2도전막 d2와, 이 제2도전막 d2으로부터 노출되는 제1도전막 d1에 접속된 제3도전막 d3으로 구성되어 있다.
소오스전극 SD1의 제2도전막 d2는, 제1도전막 d1의 크롬막이 스트레스의 증대 때문에 두껍게 형성할 수 없고, i형 반도체층 AS의 단차형상을 타넘을 수 없기 때문에, 이 i형 반도체층 AS를 타넘기 위하여 구성되어 있다. 즉 제2도전막 d2는, 두껍게 형성함으로써 스텝커버레지를 향상시키고 있다. 제2도전막 d2는, 두껍게 형성할 수 있으므로 소오스전극 SD1의 저항치(드레인전극 SD2나 영상신호선 DL에 대해서도 마찬가지)의 저감에 크게 기여하고 있다. 제3도전막 d3은, 제2도전막 d2의 i형 반도체층 AS에 기인되는 단차형상을 타넘을 수가 없으므로, 제2도전막 d2의 사이즈를 작게 함으로써 노출하는 제1도전막 d1에 접속하도록 구성되어 있다. 제1도전막 d1과 제3도전막 d3은, 접착성이 양호할 뿐 아니라, 양자간의 접속부의 단차형상이 작기 때문에, 소오스 전극 SD1과 투명화소전극 ITO1을 확실하게 접속할 수 있다.
[투명화소전극 ITO 1]
상기 투명화소전극 ITO1은, 각 화소마다 배치되어 있으며, 액정표시부의 화소전극의 한쪽을 구성한다. 투명화소전극 ITO1은, 화소의 복수로 분할된 박막트랜지스터TFT1~TFT3의 각각에 대응해서 3개의 분할 투명화소전극 E1, E2, E3으로 분할되어 있다. 분할 투명화소전극 E1~E3은 각각 박막트랜지스터 TFT의 소오스전극 SD1에 접속되어 있다.
분할 투명화소전극 E1~E3의 각각은, 실질적으로 동일 면적이 되도록 패터닝되어 있다.
이와같이, 1화소의 박막 트랜지스터 TFT를 복수의 박막트랜지스터 TFT1~TFT3로 분할하고, 이 복수로 분할된 박막트랜지스터 TFT1~TFT3의 각각에 분할 투명화소전극 E1~E3의 각각을 접속함으로써, 분할된 1부분(예를들면, 박막트랜지스터 TFT1)이 점결함으로 되어도, 화소전체로 본다면 점결함으로 되지 않으므로(박막트랜지스터 TFT2 및 박막트랜지스터 TFT3이 결함이 아님), 점결함의 확률을 저감할 수 있으며, 또 결함을 보기 어렵게 할 수 있다.
또, 분할 투명화소전극 E1~E3의 각각을 실질적으로 동일면적으로 구성함으로써, 분할 투명화소전극 E1~E3의 각각과 공통투명화소전극 ITO2로서 구성되는 각각의 액정용량 Cpix을 균일하게 할 수 있다.
[보호막 PSV 1]
박막트랜지스터 TFT 및 투명화소전극 ITO1위에는, 보호막 PSV1이 형성되어 있다. 보호막 PSV1은, 주로, 박막트랜지스터 TFT를 습기등으로부터 보호하기 위하여 형성되어 있고, 투명성이 높고 또한 내습성이 양호한 것을 사용한다. 보호막 PSV1은, 예를 들면, 플라즈마 CVD장치로 형성된 산화규소막이나 질화규소막으로 형성되어 있고, 8000Å정도의 막두께로 형성한다.
[차광막 BM]
상부 투명유리기판 SUB2쪽에는, 외부광(제2도(b)에서는 위쪽에서 부터의 광)이 채널형성영역으로서 사용되는 i형 반도체층 AS에 입사되지 않도록, 차광막 BM이 형성되고, 차광막 BM은 제6도의 해칭으로 표시한 바와 같은 패턴으로 되어 있다. 또한, 제6도는, 제2도(a)에 있어서의 ITO 막으로 이루어진 제3도전막 d3, 컬러필터 FIL 및 차광막 BM만을 도시한 평면도이다. 차광막 BM은, 광에 대한 차폐성이 높은 막, 예를 들면 알루미늄막이나 크롬막 등으로 형성되어 있고, 본 액정표시장치에서는 크롬막이 스퍼터링에 의해 1300정도의 막두께로 형성된다.
따라서, 박막트랜지스터TFT1~TFT3의 i형 반도체층 AS는, 상하에 있는 차광막 BM 및 큰쪽의 게이트 전극 GT에 의해서 샌드위치가 되고, 그 부분은 외부의 자연광이나 백라이트광이 닿지 않게 된다. 차광막 BM은 제6도의 해칭부분으로 표시한 바와같이, 화소의 주위에 형성되고, 즉 차광막 BM은 격자형상으로 형성되어(블랙매트릭스), 이 격자로 1화소의 유효표시영역이 구획되어 잇다. 따라서, 각 화소의 윤곽이 차광막 BM에 의해서 선명해지고 콘트라스트가 향상된다. 즉, 차광막 BM은, i 형 반도체 층 AS에 대한 차광과 블랙매트릭스와의 2개의 기능을 가진다.
또한, 백라이트를 상부 투명유리기판 SUB2쪽에 장착하고, 하부 투명유리기판 SUB1을 관찰쪽(외부노출쪽)으로 할 수도 있다.
[공통투명화소전극 ITO 2]
공통투명화소전극 ITO2는, 하부 투명유리기판 SUB1쪽에 화소마다 배치된 투명화소전극 ITO1에 대향하고, 액정 LC의 광학적인 상태는 각 화소전극 ITO1과 공통투명화소전극 ITO2 사이의 전위차(전계)에 응답해서 변화한다. 이 공통투명화소전극 ITO2에는, 코먼전압 Vcom 인가되도록 구성되어 있다. 코먼전압 Vcom은, 영상신호선 DL에 인가되는 저레벨의 구동전압 Vdmin과 고레벨의 구동 전압 Vdmax과의 중간전위이다.
[컬러필터 FIL]
컬러필터 FIL은, 아크릴수지등의 수지재료로 형성되는 염색기재에 염료를 착색해서 구성되어 있다. 컬러필터 FIL은, 화소에 대향하는 위치에 각 화소마다 도토형상으로 형성되고(제7도), 구분염색되어 있다(제7도는 제3도의 제3도전막 층 d3 및 컬러필터 FIL만을 도시한 것으로서, R, G, B의 각 컬러필터 FIL은 각각 45°, 135°, 크로스의 해치를 실시해 놓고 있다). 컬러필터 FIL은, 제6도에 표시한 바와 같이 투명화소전극 ITO1(E1~E3)의 전체를 덮도록 약간 크게 형성되고, 차광막 BM은 컬러필터 FIL 및 투명화소전극 ITO1의 에지부분과 포개지도록 투명화소전극 ITO1의 둘레가장자리부로부터 안쪽으로 형성되어 있다.
컬러필터 FIL은, 다음과 같이 형성할 수 있다. 먼저, 상부 투명유리기판 SUB2의 표면에 염색기재를 형성하고, 사진평판기술에 의해서 적색필터형성 영역이외의 염색기재를 제거한다. 그후, 염색기재를 적색염료로 염색하고, 고착처리를 실시하고, 적색필터 R을 형성한다. 다음, 마찬가지의 공정을 실시함으로서, 녹색필터 G, 청색필터 B를 순차형성한다.
[보호막 PSV 2]
보호막 PSV 2는 상기 컬러필터 FIL을 다른색으로 구분염색한 염료가 액정 LC에 누설되는 것을 방지하기 위하여 형성되어 있다. 보호막 PSV2는 예를들면 아크릴수지, 에폭시수지등의 투명수지재료로 형성되어 있다.
[화소배열]
액정표시부의 각 화소는, 제3도 및 제7도에 표시한 바와 같이, 주사신호선 GL이 연장되어 있는 방향과 동일한 열방향으로 복수배치되고, 화소열 X1, X2, X3, X4, ....의 각각을 구성하고 있다. 각 화소열 X1, X2, X3, X4, ...의 각각의 화소는, 박막트랜지스터 TFT1~TFT3 및 분할투명화소전극 E1~E3의 배치위치를 동일하게 구성하고 있다. 즉, 홀수화소열 X1, X3, ...의 각각의 화소는, 박막트랜지스터 TFT1~TFT3의 배치위치를 우측, 분할투명화소전극 E1~E3의 배치위치를 좌측에 구성하고 있다. 홀수화소열 X1, X3, ..의 각각의 행방향의 이웃의 짝수화소열 X2, X4, ..의 각각의 화소는 홀수화소열 X1, X3, ...의 각각의 화소를 영상신호선 DL의 연장되어 있는 방향을 기준으로 해서 선대칭으로 뒤집은 화소에 의해서 구성되어 있다. 즉, 화소열 X2, X4, ...의 각각의 화소는, 박막트랜지스터 TFT1~TFT3의 배치위치를 좌측에 구성하고 있고, 투명화소전극 E1~E3의 배치위치를 우측에 구성하고 있다. 그리고, 화소열 X2, X4, ...의 각각의 화소는, 화소열 X1, X3, ...의 각각의 화소에 대하여, 열방향으로 반화소간격만큼 이동시켜서(비켜서)배치되어 있다. 즉, 화소열 X의 각 화소간격을 1.0(1.0 피치)으로 하면, 다음단의 화소열 X는, 각 화소간격을 1.0으로 하고, 앞단의 화소열 X에 대해서 열방향으로 0.5화소간격(0.5피치)만큼 이동되어 있다. 각 화소사이를 행방향으로 연장되어 있는 영상신호선 DL은, 각 화소열 X사이에서 반화소간격(0.5피치)만큼 열방향으로 연장되어 있도록 구성되어 잇다.
그 결과, 제7도에 표시한 바와같이, 앞단의 화소열 X의 소정색 필터가 형성된 화소(예를 들면, 화소열 X3의 적색필터 R이 형성된 화소)와 다음단의 화소열 X의 동일색 필터가 형성된 화소(예를 들면, 화소열 X4의 적색필터 R이 형성된 화소)가 1.5화소간격(1.5피치)격리되고, 또 RGB의 컬러필터 FIL은 3각형 배치로 된다. 컬러필터 FIL의 RGB의 3각형 배치구조는, 각색의 혼색을 개선할 수 있으므로 컬러화상의 해상도를 향상시킬 수 있다.
또, 영상신호선 DL은, 각 화소열 X 간에 있어서 반화소간격분 밖에 열방향으로 연장되지 않으므로, 인접하는 영상신호선 DL과 교차하지 않게 된다. 따라서, 영상신호선 DL의 끌고다니기를 없애고, 그 점유면적을 저감시킬 수 있으며, 또 영상신호선 DL의 우회를 없애고, 다층배선구조를 폐지할 수 있다.
[표시장치 전체등가회로]
이 액정표시장치의 등가회로를 제8도에 도시한다. XiG, Xi+1G, ....는 녹색필터 G가 형성되는 화소에 접속된 영상신호선 DL이다. XiB, Xi+1B, ... 는 청색필터 B가 형성되는 화소에 접속된 영상신호선 DL이다. Xi+1R, Xi+2R, ...은 적색필터 R이 형성되는 화소에 접속된 영상신호선 DL이다. 이들의 영상신호선 DL은, 영상신호구동회로에서 선택된다. Yi는 제3도 및 제7도에 도시한 화소열 X1을 선택하는 주사신호선 GL이다. 마찬가지로, Yi+1, Yi+2, ...의 각각은, 화소열 X2, X3, ...의 각각을 선택하는 주사신호선 GL이다. 이들의 주사신호선 GL은 수직주사회로에 접속되어 있다.
[유지용량소자 Cadd의 구조]
E1~E3은 L자형으로 굴곡해서 형성되는 분할투명화소전극 E1~E3의 각각은, 박막트랜지스터 TFT와 접속되는 단부와 반대쪽의 단부에 있어서, 이웃의 주사신호선 GL과 포개지도록 L자형상으로 굴절해서 형성되어 있다. 이 맞포갬은 제2도(c)에서 명확한 바와같이, 분할투명화소전극 E1~E3의 각각을 한쪽의 전극 PL2로 하고, 이웃의 주사신호선 GL을 다른쪽의 전극 PL1로 하는 유지용량소자(정전용량소자) Cadd를 구성한다. 이 유지용량소자 Cadd의 유전체막은, 박막트랜지스터 TFT의 게이트절연막으로서 사용되는 절연막 GI와 동일층으로 구성되어 있다.
유지용량 Cadd는, 제4도에서도 명확한 바와같이, 게이트선 GL의 제1도전막 g1의 폭을 넓힌 부분에 형성되어 있다. 또한, 영상신호선 DL과 교차하는 부분의 제1도전막 g1은, 영상신호선 DL과의 단락의 확률을 작게 하기 위하여 가늘게 되어 있다.
유지용량소자 Cadd를 구성하기 위하여 맞포개지는 분할투명화소전극 E1~E3의 각각과 전극 PL1과의 사이의 일부에는, 소오스전극 SD1과 마찬가지로, 단차형상을 타고 넘을 때 투명화소전극 ITO1이 단선되지 않도록, 제1도전막 d1 및 제2도전막 d2로 구성된 섬영역이 형성되어 있다. 이 섬영역은, 투명화소전극 ITO1의 면적(개구율)을 저하하지 않도록, 될 수 있는 한 작게 구성한다.
[유지용량소자 Cadd의 등가회로와 그 동작]
제2도(a)에 표시되는 화소의 등가회로를 제9도에 표시한다. 제9도에 있어서, Cgs는 박막트랜지스터 TFT의 게이트전극 GT 및 소오스전극 SD1과의 사이에 형성되는 기생용량이다. 기생용량 Cgs의 유전체막은 절연막 GI이다.
Cpix는 투명화소전극 ITO1(PIX) 및 공통투명화소전극 ITO2(COM)사이에 형성되는 액정용량이다. 액정용량 Cpix의 유전체막을 액정 LC, 보호막 PSV1 및 배향막 ORT1, ORT2 이다. Vlc는 중점전위이다.
상기 유지용량소자 Cadd는, 박막트랜지스터 TFT가 스위칭할 때, 중점전위(화소전극전위)Vlc에 대한 게이트전위변화 △Vg의 영향을 저감하도록 작용한다. 이 상황을 식으로 나타내면, 다음식과 같이된다.
여기서, △Vc는 △Vg에 의한 중점전위의 변화분을 나타낸다. 이 변화분 △Vc는 액정 LC에 가해지는 직류성분의 원인으로 되나, 유지용량 Cadd를 크게하면 할수록 그 값을 작게 할 수 있다. 또 유지용량 소자 Cadd는 방전시간을 길게하는 작용도 있으며, 박막트랜지스터 TFT가 오프한 후의 영상정보를 오래 축적한다. 액정 LC에 인가되는 직류성분의 저감은, 액정 LC의 수명을 향상시키고, 액정표시화면의 절환시에 먼저의 화상이 남아있는 소위 프린팅을 저감할 수 있다.
상술한 바와 같이, 게이트전극 GI는 i형 반도체층 AS를 완전히 덮도록 크게되어 있는 정도, 소오스전극 SD1과 드레인전극 SD2와의 오우버랩면적이 증가하고, 따라서 기생용량 Cgs가 크게 되어 중점전위 Vlc는 게이트(주사)신호 Vg의 영향을 받기 쉽게 된다고 하는 역효과가 발생한다. 그러나, 유지용량 Cadd를 설치함으로써 이 결점도 해소할 수 있다.
상기 유지용량소자 Cadd의 유지용량은, 화소의 기록특성으로부터, 액정용량 Cpix에 대해서 4~8배(4·CpixCadd8·Cpix). 중첩용량 Cgs에 대해서 8~32배(8·CgsCadd3·Cgs)정도의 값으로 설정된다.
[유지용량소자 Cadd 전극선의 결선방법]
용량전극선으로서만 사용되는 최종단의 주사신호선 GL(또는 초단의 주사신호선 GL)은, 제8도에 표시한 바와 같이, 공통투명화소전극 ITO2(Vcom)에 접속한다. 공통투명화소전극 ITO2는, 제2도(b)에 표시한 바와 같이 액정표시장치의 둘레가장자리에 있어서 은페이스트재 SIL에 의해서 외부인출배선에 접속되어 있다. 또한 이 외부인출배선의 일부의 도전층(g1 및 g2)은 주사신호선 GL과 동일제조공정으로 구성되어 있다. 이 결과, 최종단의 주사신호선(용량전극선)GL은, 공통투명화소전극 ITO2에 간단하게 접속할 수 있다.
또는, 제8도의 점선으로 표시한 바와 같이, 최종단(초단)의 주사신호선(용량전극선)GL을 초단(최종단)의 주사신호선 GL에 접속해도 된다. 또한, 이 접속은 액정표시부내의 내부배선 혹은 외부인출배선에 의해서 행할 수 있다.
[유지용량 소자 Cadd의 주사신호에 의한 직류분산홰]
본 액정표시장치는, 먼저 본원 출원인에 의해서 출원된 일본국 특원소 62-95125호에 기재된 직류상쇄방식(DC캔설방식)에 의거하여, 제10도(타임차아트)에 도시한 바와 같이, 주사신호선 GL의 구동전압을 제어함으로써 또 액정 LC에 가해지는 직류성분을 저감할 수 있다. 제10도에 있어서, Vi는 임의의 주사신호선 GL의 구동전압 Vi+1은 그 다음단의 주사신호선 GL의 구동전압이다. Vee는 영상신호선 DL에 인가되는 저레벨의 구동전압 Vdmin이고, Vdd는 영상신호선 DL에 인가되는 고레벨의 구동전압 Vdmax이다. 각 시간 t=t1~t4에서 중점전위 Vlc(제9도참조)의 전압변화분 △V1~△V4는 화소의 합계의 용량 C=Cgs+Cpix+Cadd로 하면, 다음 식으로 표시된다.
여기서, 주사신호선 GL에 인가되는 구동전압이 충분하면(하기 [주] 참조), 액정 LC에 가해지는 직류전압은, 다음식으로 표시된다.
따라서, Cadd·V2=Cgs·V1로 하면, 액정 LC에 가해지는 직류전압은 0으로 된다.
[주] 시각 t1, t2에서 구동전압 Vi의 변화분이 중점전위 Vlc에 영향을 미치나, t2~t3의 기간에 중점전위 Vlc는 신호선 Xi를 통해서 영상신호전위와 동일전위로 된다(영상신호의 충분한 기록). 액정 LC에 인가되는 전위는 박막트랜지스터 TFT가 오프한 직후의 전위로 거의 결정된다.(박막트랜지스터 TFT의 오프기간이 온기간보다 압도적으로 길다). 따라서, 액정 LC에 인가되는 직류분의 계산은, 기간 t1~t3은 거의 무시할 수 있으며, 박막트랜지스터 TFT가 오프직후의 전위 즉 시각 t3, t4에 있어서의 과도시의 영향을 생각하면 된다. 또한, 영상신호는 프레임마다, 혹은 라인마다 극성이 반전하고, 영상신호 그 자체에 의한 직류분은 영으로 되어 있다.
즉, 직류상쇄방식은, 기생용량 Cgs에 의한 중점전위 Vlc의 인입에 의한 저하분을, 유지용량 소자 Cadd 및 다음단의 주사신호선(용량전극선)GL에 인가되는 구동전압에 의해서, 보상하여, 액정 LC에 인가되는 직류성분을 매우 작게 할 수 있다. 그 결과, 액정표시장치는 액정 LC의 수명을 향상시킬 수 있다. 물론, 차광효과를 올리기 위하여 게이트전극 GT를 크게하였을 경우, 이에 따라서 유지용량소자 Cadd의 유지용량을 크게 하면된다.
제1도(d)는 본 발명에 관한 액티브·매트릭스방식의 컬러액정표시장치의 박막트랜지스터의 게이트전극등을 표시한 도면, 제1도(a)는 제1도(d)의 선(IA-IA)을 따라 취한 단면도, 제1도(b)는 제1도(d)의 선(IB-IB)을 따라 취한 단면도, 제1도(c)는 제1도(d)의 선(IC-IC)을 따라 취한 단면도이다. 도면에 있어서, g11은 하부투명유리기판 SUB1위에 형성된 탄탈막이고, g12는 탄탈막 g11위에 형성된 알루미늄막이고, 주사신호선 GL, 게이트 전극 GT 및 유지용량소자 Cadd의 전극 PL1이 탄탈막 g11, 알루미늄막 g12에 의해서 구성되어 있다. AOL은 알루미늄막 g12위에 형성된 알루미늄의 양극화성막(Al2O3)이고, 양극화성막 AOL은 게이트전극 GT부(제1도(d)의 A부), 주사신호선 GL의 영상신호선 DL과의 고차부(제1도(d)의 B부) 및 전극 PL1부(제1도(d)의 C부)에 형성되어 있다.
상기 박막트랜지스터에 있어서는, 탄탈막 g11의 하부 투명유리기판 SUB1에 대한 접착성이 알루미늄등보다 양호하기 때문에, 게이트전극 GT의 손상이나 벗겨짐을 방지할 수 있고, 신뢰성이나 수율이 향상된다. 또, 알루미늄의 양극화성막 AOL의 절연내압은 Ta2O3등의 절연내압보다도 높기 때문에, 게이트전극 GT와 소오스전극 SD1, 드레인전극 SD2와의 단락을 방지하거나, 이들 사이의 리이크전류를 저감할 수 있다. 또, 주사신호선 GL이 탄탈막 g11, 알루미늄막 g12에 의해서 구성되어 있으며, 알루미늄의 비저항은 작기 때문에, 주사신호선 GL의 저항이 작으므로, 확실하게 신호기록등을 행할 수 있다. 또, 주사신호선 GL의 영상신호선 DL과의 교차부에 양극화성막 AOL이 형성되어 있기 때문에, 주사신호선 GL과 영상신호선 DL이 단락하는 것을 방지할 수 있다. 또, 양극화성막 AOL의 비유전율은 9.2이고, 질화실리콘막의 비유전율은 6.7로서, 양극화성막 AOL의 비유전율은 질화실리콘막의 비유전율보다도 37%나 높기 때문에, 박막트랜지스터 TFT의 상호 콘덕턴스 gm을 향상시킬 수 있는 동시에, 전극 PL1의 면적을 작게 할 수 있기 때문에, 개구율을 향상 시킬 수 있다. 또, 종래의 박막트랜지스터와 같이, 알루미늄막위에 탄탈막을 형성하여, 알루미늄막, 탄탈막을 동시에 패턴형성하였을 때에는, 하층의 알루미늄막의 사이드에칭량이 커지기 때문에, 상층의 탄탈막의 끝부분이 박리하는 반면에, 본 발명의 박막트랜지스터에 있어서는, 탄탈막 g11위에 알루미늄막 g12가 형성되어 있으므로, 탄탈막 g11, 알루미늄막 g12를 동시에 패턴형성하였을 때에, 알루미늄막 g12의 사이드에칭량이 커도 상층의 알루미늄막 g12가 박리하는 일은 없다.
다음에, 제1도(a)~제1도(d)에 도시한 박막트랜지스터의 제조방법에 대해서 설명한다. 먼저, 하부투명유리기판 SUB1위에 탄탈막 g11, 막두께가 2300Å의 알루미늄막 g12를 스퍼터링에 의해 연속해서 형성하고, 탄탈막 g11, 알루미늄막 g12를 선택적으로 에칭함으로써, 주사신호선 GL, 게이트전극 GT, 단자, 전극 PL1 및 주사신호선 GL과 접속된 게이트배선버스라인을 형성한다. 다음에, 두께 3.0㎛의 레지스트를 도포하고, 제1도(d)의 A~C부의 레지스트를 제거한다. 다음에, 하부 투명유리기판 SUB1의 화성액에 침적하고, 게이트배선 버스라인에 144V의 전압을 공급한다. 그러면, 약 30분후에 1300의 알루미늄막 g12가 산화되고, 막두께가 약 2000의 양극화성막 AOL이 형성된다. 이 경우, 화성액으로서는, 3%의 주석산용액을 에틸렌 글리콜 혹은 프로필렌 글리콜로 희석하여, 암모니아수르 첨가해서 ph 7.0±0.5로 조정한 용액을 사용한다. 다음에, 레지스트를 제거한 후, 대기중 혹은 진공중 200~400℃에서 60분 가열한다. 다음에, 막두께가 3500의 질화실리콘막, 막두께가 2100의 i형 비정질실리콘막을 형성한 후, 막두께가 300의 N+형 실리콘막을 형성한다. 다음에, N+실리콘 막, i형 비정질 실리콘막을 선택적으로 에칭함으로써 i형 반도체층 AS를 형성한다. 다음에, 질화실리콘막을 선택적으로 에칭함으로써, 절연막 GI를 형성한다. 다음에, 막두께가 600의 크롬으로 이루어진 제1도전막 d1을 스퍼터링에 의해 형성한다. 다음에, 제1도전막 d1을 선택적으로 에칭함으로써, 영상신호선 DL, 소오스전극 SD1, 드레인전극 SD2의 제1층을 형성한다. 다음에, 레지스트를 제거하기 전에 N+형 실리콘막을 선택적으로 에칭함으로써, N+형 반도체층 d0를 형성한다. 다음에, 막두께가 3500의 알루미늄-팔라듐, 알루미늄-실리콘, 알루미늄-실리콘-티탄, 알루미늄-실리콘-구리 등으로 이루어진 제2도전막 d2를 스퍼터링에 의해 형성한다. 다음에, 제2도전막 d2를 선택적으로 에칭함으로써, 영상신호선 DL, 소오스전극 SD1, 드레인전극 SD2의 제2층을 형성한다. 이 경우에, 게이트배선버스라인도 제거한다. 다음에, 막두께가 1200의 ITO막으로 이루어진 제3도전막 d3을 스퍼터링에 의해 형성한다. 다음에, 제3도전막 d3을 선택적으로 에칭함으로써, 영상신호선 DL, 소오스전극 SD1, 드레인전극 SD2의 제3층, 게이트단자, 드레인단자의 최상층 및 투명화소전극 ITO1을 형성한다. 다음에, 막두께가 1㎛의 질화실리콘막을 형성한다. 다음에, 질화실리콘막을 선택적으로 에칭함으로써, 보호막 PSV1을 형성한다.
이 박막트랜지스터의 제조방법에 있어서는, 화성액으로서는 3%의 주석산용액을 에틸렌 글리콜 또는 프로필렌 글리콜로 희석하고, 암모니아수를 첨가해서 ph7.0±0.5로 조정한 용액을 사용하고 있기 때문에, 양극화성막 AOL의 내압 및 리이크특성이 매우 양호하다. 즉, 양극화성막 AOL을 형성하는 경우에, 화성액으로서 주로 농도수 %의 주석산 수용액을 사용하였을 때에는, 제1도(e)의 선 l1으로 표시한 바와 같이, 양극화성막 AOL의 내압 및 리이크특성을 현저하게 손상하나, 주석산을 에틸렌 글리콜 또는 프로필렌 글리콜로 희석한 화성액을 사용하였을 경우에는, 제1도(e)의 선 l2로 표시한 바와 같이, 양극화성막 AOL의 내압 및 리이크특성이 매우 양호하다. 또, 제1도(f)는 양극화성막 AOL 형성후의 열처리온도와 리이크전류와의 관계를 표시한 그래프이다. 이 그래프로부터 명백한 바와같이, 열처리온도로서는 200~400℃가 바람직하고, 또 이 이상의 고온에서는 알루미늄막 g12가 박리하는 일이 있다.
이상 본 발명자에 의해서 이루어진 발명을, 상기 실시예에 의거하여 구체적으로 설명하였으나, 본 발명은, 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변형이 가능한 것은 물론이다.
예를들면, 상기 실시예에 있어서는, 전극 PL1을 인접한 주사신호선 GL에 접속하였으나, 유지용량소자 Cadd를 형성하지 않아도 되고, 전극 PL1을 자체단의 주사신호선 GL에 접속해도 된다. 또, 상기 실시예에 있어서는, 주사신호선 GL, 게이트전극 GT 및 전극 PL1을 탄탈막 g11, 알루미늄막 g12에 의해서 구성하였으나, 탄탈막 g11과 알루미늄을 주성분으로 하는 금속막 예를 들면 알루미늄-실리콘막, 알루미늄-팔라듐막등에 의해서 구성해도 된다. 또, 상기 실시예에 있어서는, 알루미늄막 g12를 부분적으로 양극화성하였으나, 알루미늄막 g12의 전체면을 양극화성해도 된다. 또, 상기 실시예에 있어서는, 알루미늄막 g12를 부분적으로 양극화성하였으나, 주사신호선 GL등을 형성한 후에, 전체면에 알루미늄막을 형성하고, 그 알루미늄막의 전체면을 양극화성하여, 다음에 절연막 GI를 형성해도 되고, 이 경우에는 주사신호선 GL, 게이트전극 GT, 전극 PL1의 단차를 작게할 수 있다. 또, 상기 실시예에 있어서는, 양극화성막 AOL위에 질화실리콘막으로 이루어진 절연막 GI르 형성하였으나, 양극화성막 AOL 위에 산화실리콘막(SiO2)으로 이루어진 절연막을 형성해도 된다. 또, 상기 실시예에 있어서는, 주사신호선 GL의 영상신호선 DL과의 교차부, 전극 PL1부의 양극화성막 AOL 위에 절연막 GI를 형성하였으나, 주사신호선 GL의 영상신호선 DL와의 교차부, 전극 PL1부의 양극화성막 AOL 위에 절연막 GI을 형성하지 않아도 된다. 또, 상기 실시예에 있어서는, 박막트랜지스터 TFT의 활성층으로서 비정질실리콘막 또는 다결정실리콘막으로 이루어진 i형 반도체층 AS를 사용하였으나, 텔루륨(Te)막등을 사용해도 된다. 또, 제1도(g)는 양극화성막 AOL의 막두께와 내압 VL와의 관계를 표시한 그래프이나, 게이트전극 GT와 드레인 전극 SD2와의 사이에는 최대 25V정도의 전압이 인가되고, 또 절연막 GI에 핀호올이 발생할 우려가 있으므로, 양극화성막 AOL의 막두께를 500이상으로 하는 것이 바람직하다. 또, 상기 실시예에 있어서는, i형 반도체층 AS위에 직접 N+형 반도체층 d0를 형성하였으나, 제1도(h)에 도시한 바와 같이, i형 반도체층 AS위에 질화실리콘막 SNL을 개재해서 N+형 반도체층 d0를 형성해도 된다. 또, 상기 실시예에 있어서는, 탄탈막 g11, 알루미늄막 g12를 스퍼터링에 의해 연속해서 형성하여, 탄탈막 g11, 알루미늄막 g12를 선택적으로 에칭함으로써, 주사신호선 GL등을 형성하였으나, 탄탈막 g11을 스퍼터링에 의해 형성하고, 탄탈막 g11을 선택적으로 에칭한 후, 알루미늄막 g12를 스퍼터링에 의해 형성하여, 알루미늄막 g12를 선택적으로 에칭함으로써, 주사신호선 GL등을 형성해도 된다. 상기 실시예에 있어서는, 양극화성시에 단자부의 알루미늄막 g12가 양성화되지 않도록 하였으나, 단자부의 알루미늄막 g12를 양극화성하여, 절연막 GI를 패터닝해서 단자부를 노출한 후, 레지스트를 제거하기 전에 단자부의 알루미늄의 양극화성막을 제거해도 된다. 또 하부 투명유리기판 SUB 1 위에 탄탈막을 스퍼터링에 의해 형성하여, 탄탈막을 선택적으로 에칭하고, 양극화성방지 레지스트패턴을 형성하여, 게이트전극 GT부, 주사신호선 GL의 영상신호선 DL와의 교차부 및 전극 PL1부에 탄탈의 양극화성막을 형성하고, 알루미늄막을 스퍼터링에 의해 형성하여, 알루미늄막을 선택적으로 에칭함으로써, 주사신호선 GL의 영상신호선 DL와의 교차부이외의 탄탈막, 탄탈의 양극화성막위에 알루미늄막을 형성함으로써, 주사신호선 GL, 게이트전극 GT 및 전극 PL1을 형성해도 된다.
이상 설명한 바와 같이, 본 발명에 관한 박막트랜지스터에 있어서는, 탄탈의 유리기판에 대한 접착성은 양호하므로, 게이트전극이 손상하는 일이 없고, 또 알루미늄의 산화물의 절연내압은 높기 때문에, 게이트전극과 소오스전극, 드레인전극이 단락하는 일이 없다. 이와같이 본 발명의 효과는 현저하다.

Claims (13)

  1. 기판과, 상기 기판위에 형성된 탄탈륨의 제1레벨도전막과 상기 탄탈륨의 제1레벨 도전막위에 형성된 알루미늄의 제2레벨도전막을 포함하는 게이트전극과, 상기 제2레벨도전막위에 형성되고, 상기 제2레벨도전막의 산화막으로 형성된 제3레벨절연막을 포함하는 게이트절연막과, 상기 게이트절연막위에 형성된 반도체막과, 상기 게이트전극이 한쌍의 소오스전극과 드레인전극사이에 가로질러 놓이도록 상기 반도체막위에 격리해서 형성된 소오스전극과 드레인전극으로 이루어진 한쌍의 전극을 구비한 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 게이트절연막은, 상기 산화막과 상이한 물질로 구성되고 상기 제3레벨절연막과 상기 반도체막사이에 형성된 제4레벨절연막을 부가하여 포함한 것을 특징으로 하는 박막트랜지스터.
  3. 제2항에 있어서, 상기 산화막은 상기 제2레벨도전막의 양극화성막이고, 상기 제4레벨절연막은 질화실리콘을 함유하고, 상기 반도체막은 실리콘을 함유하는 것을 특징으로 하는 박막트랜지스터.
  4. 제1기판과 제2기판만으로 이루어진 기판과, 상기 제1기판과 상기 제2기판사이에 형성된 액정층과, 상기 제1기판과 상기 액정층사이에 형성되고, 게이트전극, 반도체막, 상기 반도체막과 상기 게이트막사이에 형성된 게이트절연막 및 서로 격리되어 형성된 소스전극과 드레인전극을 각각 구비한 복수의 박막트랜지스터와, 각각의 상기 박막트랜지스터의 상기 소스전극과 상기 드레인전극중에서 한쪽의 전극에 전기적으로 각각 접속된 복수의 화소전극과, 관련된 박막트랜지스터의 각각의 상기 게이트전극에 전기적으로 각각 접속된 복수의 행도전라인과, 상기 관련된 박막트랜지스터의 상기 소스전극과 상기 드레일전극중에서 다른쪽의 전극에 전기적으로 각각 접속된 복수의 열도전라인과, 상기 제1기판위에 형성되고 탄탈을 함유하는 제1레벨도전막과, 상기 제1레벨도전막위에 형성되고 알루미늄을 함유하는 제2레벨도전막을 구비한 액정표시장치에 있어서, 상기 제1레벨도전막과 상기 제2레벨도전막은 모두 상기 게이트전극과 상기 두 개의 도전라인을 포함하고, 제3레벨절연막은, 산화막으로 구성되고, 또한 각각의 행도전라인과 각각의 열도전라인사이의 교차부에서 각각의 행도전라인과 각각의 열도전라인사이의 교차절연막과 상기 게이트절연막을 형성하고, 또한 상기 제2레벨도전막의 상부표면위에 형성된 것을 특징으로 하는 액정표시장치.
  5. 제4항에 있어서, 상기 게이트절연막과 상기 교차절연막은, 상기 제3레벨절연막위에 형성되고 상기 제3레벨절연막의 물질과 상이한 물질을 함유한 제4레벨절연막을 부가하여 포함한 것을 특징으로 하는 액정표시장치.
  6. 제3항에 있어서, 상기 기판은 투명유리기판이고, 상기 반도체막은 i형 비정질 Si 반도체층인 것을 특징으로 하는 박막트랜지스터.
  7. 제1항에 있어서, 상기 기판은 투명유리기판이고, 상기 반도체막은 i형 비정질 Si 반도체층인 것을 특징으로 하는 박막트랜지스터.
  8. 제3항에 있어서, 상기 기판은 투명유리기판이고, 상기 반도체막은 다결정실리콘막인 것을 특징으로 하는 박막트랜지스터.
  9. 제1항에 있어서, 상기 기판은 투명유리기판이고, 상기 반도체막은 다결정실리콘막인 것을 특징으로 하는 박막트랜지스터.
  10. 제5항에 있어서, 상기 제1, 2기판은 투명유리기판이고, 상기 반도체막은 i형 비정질 Si 반도체층인 것을 특징으로 하는 액정표시장치.
  11. 제4항에 있어서, 상기 제1, 2기판은 투명유리기판이고, 상기 반도체막은 i형 비정질 Si 반도체층인 것을 특징으로 하는 액정표시장치.
  12. 제5항에 있어서, 상기 제1, 2기판은 투명유리기판이고, 상기 반도체막은 다결정실리콘막인 것을 특징으로 하는 액정표시장치.
  13. 제4항에 있어서, 상기 제1, 2기판은 투명유리기판이고, 상기 반도체막은 다결정실리콘막인 것을 특징으로 하는 액정표시장치.
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