JPWO2022054327A5 - - Google Patents
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Description
貫通孔２１０は、ゲートパッド５０の下方の領域のうち、接続下方領域２０８を含む一部の領域に設けられる。貫通孔２１０は、上面視において開口領域２０１より小さい領域に設けられてよく、開口領域２０１と同一の領域に設けられてよく、開口領域２０１より大きい領域に設けられてもよい。ゲートパッド５０の下方には、接続下方領域２０８を含む領域に一つの貫通孔２１０が設けられてよく、接続下方領域２０８以外にも貫通孔２１０が設けられてもよい。
間隔ａ，ｂおよび幅ｃ、ｄは、下式を満たしてよい。
（（ａ×ｃ）＋（ｂ－ｃ）×ｄ）／（ａ×ｂ）≧０．２
つまり、単位面積ａ×ｂにおいて、貫通孔２１０またはタングステン部２３０が占める面積（ａ×ｃ）＋（ｂ－ｃ）×ｄが、２０％以上であってよい。当該面積比は、２５％以上であってよく、３０％以上であってもよい。図１から図２０において説明した例においても同様である。
（（ａ×ｃ）＋（ｂ－ｃ）×ｄ）／（ａ×ｂ）≧０．２
つまり、単位面積ａ×ｂにおいて、貫通孔２１０またはタングステン部２３０が占める面積（ａ×ｃ）＋（ｂ－ｃ）×ｄが、２０％以上であってよい。当該面積比は、２５％以上であってよく、３０％以上であってもよい。図１から図２０において説明した例においても同様である。
図２２の例と同様に、間隔ａ，ｂおよび幅ｃ、ｄは、下式を満たしてよい。
（（ａ×ｃ）＋（ｂ－ｃ）×ｄ）／（ａ×ｂ）≧０．２
つまり、単位面積ａ×ｂにおいて、貫通孔２１０またはタングステン部２３０が占める面積（ａ×ｃ）＋（ｂ－ｃ）×ｄが、２０％以上であってよい。当該面積比は、２５％以上であってよく、３０％以上であってもよい。
（（ａ×ｃ）＋（ｂ－ｃ）×ｄ）／（ａ×ｂ）≧０．２
つまり、単位面積ａ×ｂにおいて、貫通孔２１０またはタングステン部２３０が占める面積（ａ×ｃ）＋（ｂ－ｃ）×ｄが、２０％以上であってよい。当該面積比は、２５％以上であってよく、３０％以上であってもよい。
Claims (18)
- 半導体基板を備える半導体装置であって、
前記半導体基板に設けられ、予め定められた物理情報を検出するセンス部と、
前記半導体基板の上面の上方に設けられ、且つ、前記センス部と接続したセンスパッド部と、
前記半導体基板の上面の上方に設けられ、ゲート電位が印加されるゲートランナーと、
前記センスパッド部と前記半導体基板との間に設けられ、前記ゲートランナーと分離した分離導電部と
を備える半導体装置。 - 前記分離導電部の少なくとも一部は、前記ゲートランナーと同一の厚さである
請求項１に記載の半導体装置。 - 前記分離導電部は、前記ゲートランナーと同一の材料で形成されている
請求項１または２に記載の半導体装置。 - 前記分離導電部は、前記センスパッド部と電気的に接続されている
請求項１から３のいずれか一項に記載の半導体装置。 - 前記センス部は、前記半導体基板に流れる電流を検出する
請求項１から４のいずれか一項に記載の半導体装置。 - 前記センスパッド部の下方の前記半導体基板には、トランジスタが設けられている
請求項５に記載の半導体装置。 - 前記センス部は、前記半導体基板の前記上面の上方に設けられ、温度を検出する
請求項１から４のいずれか一項に記載の半導体装置。 - 前記センスパッド部の上面の接続領域に接続されるワイヤ配線部を更に備え、
前記分離導電部は、上面視で前記接続領域と重なる
請求項１から７のいずれか一項に記載の半導体装置。 - 前記分離導電部は、上面視において前記接続領域よりも大きい
請求項８に記載の半導体装置。 - 前記分離導電部と前記センスパッド部との間に設けられ、前記接続領域の下方において貫通孔を有する層間絶縁膜と、
前記貫通孔の内部に設けられ、前記分離導電部と前記センスパッド部とを電気的に接続する、タングステンを含むタングステン部と、
前記層間絶縁膜の上面を覆って設けられた、チタンを含むバリアメタル層と
を更に備える請求項８または９に記載の半導体装置。 - 上面視で前記接続領域と重なる接続下方領域において、
前記タングステン部が設けられた領域の面積が、前記接続下方領域の面積の２０％以上である
請求項１０に記載の半導体装置。 - 前記貫通孔および前記タングステン部の少なくとも一部が、前記半導体基板の上面と平行な第１延伸方向に沿って設けられている
請求項１０または１１に記載の半導体装置。 - 前記貫通孔および前記タングステン部の一部が、前記半導体基板の上面と平行で、且つ、前記第１延伸方向とは異なる第２延伸方向に沿って設けられている
請求項１２に記載の半導体装置。 - 前記半導体基板に設けられたトランジスタ部と、
前記半導体基板の上面の上方に設けられ、前記トランジスタ部と接続し、前記センスパッド部と分離したエミッタ電極と
を更に備え、
前記分離導電部は、上面視において前記エミッタ電極と分離している
請求項１から１３のいずれか一項に記載の半導体装置。 - 前記センスパッド部と前記半導体基板の間に設けられた前記分離導電部の面積は、前記センスパッド部の面積の２５％以上である
請求項１から１４のいずれか一項に記載の半導体装置。 - 前記バリアメタル層は、前記貫通孔の底面にも設けられ、
前記層間絶縁膜の上面を覆う前記バリアメタル層は、前記貫通孔の底面に設けられた前記バリアメタル層よりも厚い
請求項１０に記載の半導体装置。 - 前記半導体基板の上面の上方に設けられ、前記センスパッド部と分離したエミッタ電極を更に備え、
前記層間絶縁膜、前記貫通孔、および、前記タングステン部は前記エミッタ電極の下方にも設けられており、
上面視で前記接続領域と重なる接続下方領域における前記貫通孔の間隔は、前記エミッタ電極の下方における前記貫通孔の間隔と異なる
請求項１０に記載の半導体装置。 - 前記半導体基板の上面の上方に設けられ、前記センスパッド部と分離したエミッタ電極を更に備え、
前記層間絶縁膜、前記貫通孔、および、前記タングステン部は前記エミッタ電極の下方にも設けられており、
上面視で前記接続領域と重なる接続下方領域における前記貫通孔の幅は、前記エミッタ電極の下方における前記貫通孔の幅よりも小さい
請求項１０に記載の半導体装置。
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