CN202651119U - 半导体器件 - Google Patents

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grid
conductive layer
semiconductor device
source
metal
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CN2012201748478U
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托马斯·E·格雷布斯
J·S·普瑞斯
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Fairchild Semiconductor Corp
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Fairchild Semiconductor Corp
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Abstract

本申请涉及半导体器件。除其他以外，本文讨论了包括第一导电层和第二导电层的半导体器件，所述第一导电层包括栅道和漏接触区，并且所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分。半导体器件的第一表面可以包括耦合到栅道的栅焊垫以及耦合到漏接触区和漏导体的漏焊垫。

Description

半导体器件
技术领域
除其他以外，本申请的示例涉及金属氧化物半导体场效应晶体管(MODFET)以及其制造方法。更为具体地说，本申请的示例涉及多层功率MOSFET。
背景技术
很多分立型金属氧化物半导体场效应晶体管(MOSFET)器件的布局包括芯片中的栅焊垫，栅焊垫的尺寸大到可以容纳接合线或其它连接物。由于这种尺寸要求，栅焊垫可以占据较小芯片的大部分(例如，50％等)。此外，因为在很多示例中，在栅焊垫下没有有源区，因此所需的栅焊垫尺寸可以限制半导体器件中的有源区。
图1概括地示出了半导体器件100的一部分的示例，包括源接触区102、栅极电介质103、栅总线104、栅结构105、第二电介质106和衬底113。在某些示例中，栅结构105可以包括栅焊垫、栅道、或者一个或多个其它栅接触区或栅总线结构，并且栅结构105的尺寸可以提供足够的接合区。在某些示例中，衬底可以通过诸如栅氧化层之类的薄介电材料(未示出)而与栅总线隔离。
在这个示例中，源接触区102通过间隙107与栅结构105隔离，间隙107被配置为维持最小的距离，并且在栅结构105与源接触区102之间提供适当隔离，并且源接触区102通过第二电介质106与栅总线104隔离。在各个示例中，取决于用于制造和操作特定半导体器件的处理参数和设计参数，该器件的非有源区可以而变化。在图1的示例中，源接触区102的边缘粗略地限定了栅总线104下方的非有源区111，非有源区111限制半导体器件100的有源区108。通常，诸如功率FET器件之类的器件的非有源区是不能用于创建用于传导电流的功能通道的区域。
在一个示例中，芯片的有源区108可以包括形成活动沟槽阵列的一个或多个沟槽。在某些示例中，置于活动沟槽阵列中的一个或多个栅电极可以形成半导体器件100的源区的一部分，其一部分可以从栅结构105横向偏移。在某些示例中，衬底113的较低面(其与半导体器件100的工作顶面大体上相对)可以包括半导体器件100的漏区。在某些示例中，栅结构105下方的非有源区111可以具有大于约55um的宽度。
实用新型内容
除其他以外，本文讨论了包括耦合到源区的第一金属层和耦合到栅结构的第二金属层的半导体器件，其中，第一金属层和第二金属层的至少一部分重叠以在不增加器件尺寸的情况下给器件提供额外的有源区。在某些示例中，金属间电介质可以在第一金属层和第二金属层的重叠的部分之间提供电隔离。在某些示例中，包括用于外部连接的焊垫和栅道的栅结构可以包括覆盖半导体器件的有源区(例如，功率MOSFET器件的有源区)的金属部分。在某些示例中，形成源接合焊垫的第二金属层可以延伸到器件的末端，以提供改善的热传递和电流容量。在某些示例中，将多晶硅栅道或隔离的多晶硅焊垫电耦合到金属栅接合焊垫的配合通孔(tie-down vias)也可以改善金属栅接合焊垫与器件的粘合。
在某些示例中，半导体器件可以包括多个导电层，所述多个导电层被配置为允许自定义地放置器件的外部终端，与具有相同尺寸和形状的现有器件(例如，诸如功率MOSFET之类的现有芯片级封装(CSP)器件)相比，这也可以提供增加的有源区。
本文还讨论了一种半导体器件，包括：衬底；第一器件表面，其覆盖所述衬底，所述第一器件表面包括至少三个焊垫，其中，所述至少三个焊垫包括：漏焊垫、栅焊垫、以及源焊垫；多个挖有沟槽的栅结构，其被耦合到所述栅焊垫，所述多个挖有沟槽的栅结构被配置为在电压被施加于所述栅焊垫时，控制所述源焊垫与所述漏焊垫之间的电流的流动；第一导电层，其包括：漏接触区，所述漏接触区被耦合到所述漏焊垫，栅道，所述栅道被耦合到所述栅焊垫，以及源接触区，其被耦合在所述源焊垫与所述多个挖有沟槽的栅结构之间；以及第二导电层，所述第二导电层的至少一部分使用电介质与所述第一导电层的至少一部分分离，其中，所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分，其中，所述漏导体被耦合到所述漏接触区。
该部分旨在提供对本专利申请的主题的概括，并非旨在提供对本实用新型的排他性或穷尽性解释。包含具体实施方式是为了提供与本专利申请有关的其它信息。
附图说明
在附图中(这些附图不一定是按照比例绘制的)，相似的数字可以描述不同的视图中的类似组件。具有不同字母后缀的相似数字可以表示类似组件的不同实例。附图通过举例说明而非限制的方式概括地示出了本文中讨论的各个实施例。
图1概括地示出了栅道结构的示例。
图2概括地示出了根据本申请主题的诸如功率晶体管之类的半导体器件的一部分的示例。
图3概括地示出了一种用于制造诸如图2和图3的示例中所示出的半导体结构的一部分的方法的示例。
图4A-4G概括地示出了一种用于制造半导体结构的一部分的方法的示例。
图5A概括地示出了半导体器件的示例的顶视图。
图5B概括地示出了具有使用配合通孔耦合到第二金属层栅焊垫的沟槽栅道的半导体器件的示例的横截面。
图6-7概括地示出了分段的第二金属层栅道结构的示例。
图8概括地示出了包括掩埋第一金属栅道配置的栅道结构的示例。
图9概括地示出了被配置用于芯片级封装的诸如功率MOSFET之类的半导体器件的示例。
图10概括地示出了诸如CSP功率MOSFET之类的示例性器件的顶视横截面。
图11A-11C概括地示出了诸如CSP功率MOSFET之类的示例性器件的一系列顶视横截面。
图12A-12C概括地示出了诸如CSP功率MOSFET之类的示例性器件的一系列顶视横截面。
图13概括地示出了诸如功率MOSFET之类的器件的示例性横截面。
图14概括地示出了器件的示例性第二横截面。
图15概括地示出了器件的示例性横截面。
图16概括地示出了可替代的多级器件的示例性横截面。
图17概括地示出了诸如多级功率MOSFET器件之类的器件的第一导电层示例的顶视图。
具体实施例
除其他以外，本发明人已经认识到一种半导体器件布局，这种半导体器件布局具有第一金属结构和第二金属结构，第一金属结构和第二金属结构至少部分垂直重叠以在不增加半导体器件尺寸的情况下增加半导体器件的有源区。在一个示例中，这种半导体器件布局可以包括耦合到源区的第一金属和耦合到栅结构的第二金属。在某些示例中，第一金属和第二金属可以形成第一金属结构和第二金属结构的部分。在一个示例中，源区可以包括诸如源焊垫或源电极之类的源接触区。在其它示例中，源区可以包括半导体器件的衬底的源区。在一个示例中，栅结构可以包括栅焊垫、栅道或者一个或多个其它栅接触区或栅总线结构。在一个示例中，第二金属层的至少一部分可以被配置成与第一金属层的至少一部分重叠，以在不增加器件芯片尺寸的情况下增加诸如功率FET之类的的器件的有源区。
在某些示例中，本文所描述的半导体器件布局可以被配置成减小半导体器件(或者是包括一个或多个半导体器件的半导体芯片)的非有源区，从而在不增加芯片或器件的尺寸的情况下，增加芯片或器件的有源区。在某些示例中，根据本申请主题的器件可以被配置为减小个别半导体器件关于栅结构的尺寸，在定位器件或芯片上的栅焊垫或者在估量器件或芯片上的栅焊垫的尺寸方面提供灵活性，增加器件的可用有源区约5％或者更多，或者改善诸如功率晶体管的漏-源电阻(RDS)之类的器件的“导通”电阻。
图2概括地示出了诸如功率晶体管之类的半导体器件200的一部分的示例，包括衬底213、源接触区202、栅极电介质203、栅总线204、栅结构205、第二电介质206、源焊垫209以及在源接触区202与栅结构205之间延伸的金属间电介质(IMD)210。在一个示例中，栅结构205可以包括栅焊垫、栅道或者一个或多个其它栅接触区或栅总线结构。
在一个示例中，栅结构205的至少一部分可以与半导体器件200的源区的至少一部分重叠。在图2的示例中，IMD层210使栅结构205与源接触区202绝缘，从而允许栅结构205的至少一部分与源接触区202的至少一部分重叠，如在图2中示出为重叠212。这使得源接触区202的至少一部分可以与栅总线204的至少一部分在横向上更接近或者与栅总线204的至少一部分重叠。如图1所示，栅总线104下方的区域通常是非活动的。然而，本发明人已经认识到，在某些示例中，在栅结构205的顶部宽度与图1所示的顶部宽度保持相似时，随着栅总线204的宽度减小，有源区208的至少一部分可以在横向上靠近栅结构205的至少一部分，或者与栅结构205的至少一部分纵向重叠(例如，在栅结构205的至少一部分下方)，接着减小半导体器件200的非有源区211，或者相对于整体尺寸而言增加了半导体器件200的有源区208。在一个示例中，例如，与在栅结构的下方具有比约55um更宽的非有源区的现有器件(例如，如图1的示例中所示)相比时，栅结构205下方的非有源区211的宽度可以减小约25um或者更多。这个减小是由于栅结构205的金属部分与源结构或者源区的金属部分重叠而引起的。这种技术可以允许减小或者消除两个结构的金属部分之间的横向隔离间隙，并且在某些示例中，可以允许减小栅结构的金属部分的宽度。在一个示例中，源接触区202和栅结构205的重叠部分表示允许半导体器件200的有源区208位于栅结构205的一部分(例如，栅焊垫、栅道)下方的双金属层，从而允许在不增加芯片尺寸的情况下增加芯片的有源区208。在一个示例中，栅总线204可以被配置为耦合到形成包括半导体器件200的芯片的有源区208的一部分的栅沟槽。虽然图2的示例是参考功率晶体管来示出的，但是应当明白的是，并入本申请主题的半导体器件可以包括但不限于功率金属氧化物半导体(MOS)场效应晶体管(FET)、平面MOSFET、双扩散MOS(DMOS)、后部漏极DMOS、沟槽MOSFET(包括诸如屏蔽栅器件之类的束缚电荷器件)、绝缘栅双极型晶体管(IGBT)、MOS控制晶闸管(MCT)和温度感测以及电流感测MOS器件。在一个示例中，源接触区202可以包括第一金属层材料，第一金属层材料包括但不限于铝(Al)、硅铝合金(AlSi)、铝硅铜(AlSiCu)、铜(Cu)或者一个或多个其它金属或其组合，并且可以包括诸如钛(Ti)、钛钨(TiW)或氮化钛(TiN)之类的基本势垒金属。栅结构205可以包括第二金属层，第二金属层包括但不限于化学镀镍金(ENiAu)、钛镍银(TiNiAg)、钛镍钒银(TiNiVAg)、铜(Cu)、诸如锡(Sn)之类的可软焊的金属或一个或多个其它金属或其组合。
图3概括地示出了一种用于制造半导体器件的一部分(如图2的示例中所示出的)的方法300的示例。在301处，例如，在衬底已经被掺杂并且沟槽和栅总线已经形成以后，可以在芯片上形成第一金属层。在302处，可以对第一金属层中的间隙或开口进行蚀刻以形成栅焊垫和源接触区的一部分。在303处，可以在经蚀刻的第一金属层上形成第一介电层。在304处，可以移除除了第一金属层的经蚀刻的间隙内的第一介电材料的部分以外的第一介电层。在305处，可以在经蚀刻的第一金属层和第一金属层的电介质填充间隙上形成第二介电层。在306处，可以对第二介电层中的间隙或开口进行蚀刻以暴露第一金属层的部分(包括栅焊垫的一部分)。在307处，可以对第二介电层中的间隙或开口进行蚀刻以暴露第一金属层的一部分(包括源接触区)。在308处，可以在第二介电层和第一金属层的暴露部分上形成第二金属层。在309处，可以对第二金属层进行蚀刻以形成栅焊垫和源焊垫。在某些示例中，栅焊垫可以被配置为与下面的源接触区的一部分重叠，并且可以通过第二介电层305的未蚀刻部分来与源接触区隔离。在某些示例中，第一金属层的至少一部分可以比第二金属层的至少一部分薄，从而允许减小第一金属层和第二金属层的间隔尺寸，并且因此提供芯片的潜在有源区的增加。在一个示例中，在第一金属和第二金属重叠的地方，第一金属可以比第二金属薄。
在某些示例中，在304和305处，未移除第一介电层的部分，并且未形成第二介电层。在这些示例中，可以通过第一金属层的蚀刻部分来形成通孔，以允许第二金属层接触栅总线和源接触区。在某些示例中，通孔中的一个或多个可以内衬电介质，以将通孔的内部与第一金属层隔离。在某些实施例中，可以形成配合通孔，以减小栅焊垫的电阻并且改进形成栅焊垫的第二金属层与第一介电层之间的机械粘合。在形成通孔以后，可以在第一介电层上形成第二金属层，并且可以对第二金属层进行蚀刻以界定栅焊垫、一个或多个源接合焊垫以及一个或多个可选的栅道。
图4A-4G概括地示出了用于本文所描述的半导体器件的布局的处理步骤的示例。图4A概括地示出了半导体器件400的一部分的示例，包括栅结构401(例如，栅焊垫、栅道或者一个或多个其它栅接触区或栅总线结构)以及衬底413中的多个沟槽440(每个沟槽包括栅电极433，例如，多晶硅电极)。在一个示例中，可以通过沟槽电介质441来将栅电极433与衬底413隔离。在某些示例中，多个沟槽440中的每个沟槽可以包括一个或多个隔离的电极。衬底413的工作面442可以包括在多个沟槽440的连续沟槽之间的掺杂源区443。在一个示例中，栅结构401可以包括诸如多晶硅栅总线之类的栅总线404、被配置为将栅总线404与衬底413隔离的电介质403，以及被配置为将栅结构401的至少一部分与多个沟槽440上的源区的一部分隔离的介电层406。在一个示例中，第一金属层445可以被放置在衬底413上。第一金属层445可以包括间隙444(例如，蚀刻间隙)，间隙444(例如，蚀刻间隙)被配置为界定栅焊垫405的一部分和源接触区402的一部分。
图4B概括地示出了放置在第一金属层445上的第一介电材料460的示例。
图4C概括地示出了第一介电材料460的在从第一金属层445上去除以后的剩余部分的示例。
图4D概括地出了放置在第一金属层445上的第二介电材料461和第一介电材料460的剩余部分的示例。在某些示例中，第一介电材料460和第二介电材料461是相同的介电材料。
图4E概括地示出了第二介电材料461的在进行蚀刻以暴露第一金属层445的部分(包括栅焊垫405的一部分和源接触区402的一部分)以后的剩余部分的示例。
图4F概括地示出了与第二介电材料461的剩余部分和第一金属层445的暴露部分重叠的第二金属层446的示例。
图4G概括地示出了第二金属层446的在进行蚀刻以将栅结构401与源焊垫409隔离以后的剩余部分的示例。第一介电材料460和第二介电材料461的组合允许源接触区402的一部分在第二金属层446的形成栅结构401的一部分的部分的下方。源接触区402的在栅结构401的金属部分下方的部分表示相对于单金属层结构而言，管芯的有源区的增大。
图5A概括地示出了包括栅焊垫530、栅道531和源焊垫532的半导体管芯500的示例的顶视图。在一个示例中，诸如栅沟槽电极533之类的多个栅沟槽电极可以被配置为在耦合到源焊垫532的源接触区的下方形成有源区的一部分，并且可以被配置为连接到栅道531中的一个或多个。通常，可以使用栅道531中的一个或多个或者栅沟槽电极将栅焊垫530连接到半导体管芯500的有源区。
除其它情况之外，栅焊垫530可以暴露于通过接合介质传送的外力。在某些示例中，这些力可以进行作用以将栅焊垫530的外部第二金属层与下面的金属间电介质(IMD)分离。在某些示例中，可以使用诸如配合通孔535之类的一个或多个配合通孔来将栅焊垫530耦合到半导体管芯500的掩埋栅道534。除了提供栅焊垫530的金属层与半导体管芯500的底层结构的更结实的机械连接以外，配合通孔535还可以减小器件500的栅极电阻。在某些示例中，掩埋栅道可以与半导体管芯的衬底集成在一起。在某些示例中，掩埋栅道可以位于第一金属层的平面下方。在某些示例中，掩埋栅道可以与第一金属层在同一平面内。
图5B概括地示出了具有栅焊垫530的半导体管芯500的一部分的横截面的示例，其中，栅焊垫530是通过使用配合通孔535来耦合到诸如多晶硅栅道(polygate runner)534之类的掩埋栅道的。在某些示例中，延伸通过金属间电介质(IMD)536的一个或多个配合通孔535可以将栅焊垫530连接到掩埋多晶硅栅道534。当多晶硅栅道534延伸越过栅焊垫530的边缘时，IMD 536可以将掩埋多晶硅栅道534与源焊垫532隔离。将掩埋多晶硅栅道534耦合到栅焊垫530的配合通孔可以增强金属栅焊垫与器件的粘合。在一个示例中，作为对几个单独的配合通孔535的替代，延伸掩埋栅道534的长度的单个薄的配合通孔可以将栅焊垫530耦合到掩埋多晶硅栅道534的下层部分。在某些示例中，可以通过将栅焊垫530耦合到栅焊垫530下方的隔离的多晶硅栅焊垫结构来增强栅焊垫530的粘合。图8中示出了隔离的栅焊垫的示例。
图6概括地示出了分段的栅道结构600(例如，分段的第二金属栅道结构)的示例，分段的栅道结构600包括栅道605，分段的栅道结构600由所选择的栅总线焊垫604、624(例如，多晶硅栅总线焊垫)组成，所选择的栅总线焊垫604、624是通过使用较薄的栅道625(例如，比所选择的栅总线焊垫604、624或者栅道605薄的多晶硅栅道)可选择地耦合在一起的。在一个示例中，可以使用诸如通孔626之类的一个或多个通孔来将栅道605可选择地耦合到所选择的栅总线焊垫(例如，所选择的栅总线焊垫604、624中的一个或多个)。在一个示例中，可以使用较薄栅道625，或者通过将包括源接触区(未示出)的第一金属层可选择地延伸到由相邻的所选择的栅总线焊垫604、624以及较薄栅道625部分地限制的区域627中，来实现包括分段的栅道结构600的半导体管芯或半导体器件的有源区的增大。在某些示例中，第一金属层的连续片可以横跨过栅道625。只要该片与薄栅道625电隔离，那么该片就可以在栅总线焊垫604、624之间延伸。
图7概括性地示出了包括多个栅总线焊垫704、724(例如，多晶硅栅焊垫)的分段的栅道结构700的示例。在一个示例中，多个栅总线焊垫704、724中的一个或多个可以通过与多个栅总线焊垫704、724相交的一个或多个沟槽线728来选择地耦合在一起。在一个示例中，多个栅总线焊垫704、724可以至少部分地与形成源接触区的一部分的第一金属层(未示出)重叠。在其它示例中，可以使用形成栅道705的第二金属层或者诸如通孔726之类的一个或多个通孔来将多个栅总线焊垫704、724中的一个或多个进一步或者以其它方式相互耦合。栅道705与多个栅总线焊垫704、724之间的每个连接可以包括通过金属间电介质、第一金属层中的蚀刻后的间隙或者与焊垫相邻的电介质中的一个或多个的通孔。可以通过对通孔726周围的形成源接触区的第一金属层进行蚀刻来实现有源区的增大，其中，通孔726将多个栅总线焊垫704、724中的一个或多个连接到重叠的栅道705。
在一个示例中，使用第二金属层形成的分段的栅道结构700可以允许包括源接触区在内的第一金属层间歇地横跨栅道705，以电耦合由栅道705分隔的半导体器件的有源区。
图8概括地示出了包括掩埋第一金属栅道配置的替代栅道结构的示例。在一个示例中，半导体管芯800可以包括形成在管芯800上并且被蚀刻以形成栅道850和源接触区851的第一金属层845。金属间电介质(IMD)(未示出)可以被配置为将第一金属层845与形成在IMD上并且被蚀刻以界定源焊垫855和栅焊垫853的第二金属层846隔离。在一个示例中，栅通孔852可以被配置为将通过第一金属层形成的栅道850耦合到通过第二金属层形成的栅焊垫853。除了提供电耦合以外，栅通孔852还提供了栅焊垫853与下层器件组件之间的机械连接或粘合。如上文所讨论的，现有的器件包括栅焊垫下方的多晶硅栅结构，使得栅焊垫下方的几乎整个区域都是非有源的。使用栅道850的具有在下面的多晶硅层的器件不需要使用较大的多晶硅栅结构，因此栅焊垫853下方的大体上整个区域可以是有源的。因此，相对于现有器件而言，在没有增大器件尺寸的情况下，根据本申请主题的器件可以包括显著增加的有源区。
在某些示例中，可以使用一个或多个栅极或者配合通孔852来将栅焊垫853耦合到金属栅焊垫853下面的多晶硅栅焊垫结构856，以提供第二金属层栅焊垫853与下层器件结构的额外粘合。隔离的多晶硅栅焊垫结构856可以包括多晶硅焊垫858和用于将多晶硅焊垫858或者通孔852与周围的源接触区851隔离的隔离间隙857。在某些示例中，隔离间隙857可以包括将第一金属层与多晶硅焊垫858隔离的介电材料，或者包括将第一金属层与第二金属层隔离的金属间介电材料，或者包括这两种类型的介电材料。
在一个示例中，源通孔854可以将通过第一金属层845形成的源接触区851连接到通过第二金属层846形成的源焊垫855。在某些示例中，作为对源通孔854的替代或补充，可以在IMD中蚀刻较大的窗口，从而将形成源接触区区851的第一金属层与形成源焊垫855的第二金属层分离。在一个示例中，蚀刻后的窗口可以被诸如形成第二金属层的金属之类的金属填充，以将源焊垫855与源接触区区851电耦合。
在一个示例中，与如上文所讨论的具有通过第二金属层形成的栅道的器件相比，通过第一金属层845形成的栅道850的掩埋属性可以允许通过第二金属层846形成更大的源接触区焊垫855。在一个示例中，增大的源接触区焊垫855区域可以提供改进的热传导和电流传导，以及用于接合介质的更大的接合区，该接合介质包括但不限于用于将导体附接到器件或者半导体管芯外部的封装的可软焊的接合介质或接合夹。
在某些示例中，被配置为芯片级封装(CSP)器件的功率半导体器件(例如，功率MOSFET)受益于多级配置。根据美国电子电路和电子互连行业协会(IPC)J-STD-012标准，一些CSP器件在公共表面上具有器件的所有连接焊垫。对于并入了包括连接节点的垂直定向的结构的功率器件，器件通常通过牺牲器件的有源区来容纳连接节点中的一个或多个到公共表面的路由。
图9概括地示出了被配置用于芯片级封装的半导体器件900(例如，功率MOSFET)的示例，其包括大约在器件900的衬底的有源表面处或者接近器件900的衬底的有源表面的顶视横截面。器件900包括源接触区金属901、栅结构902、栅道903和漏接触区金属904。
图9的示例示出了通过覆盖材料的孔906的示例性位置，覆盖材料允许与源接触区金属901、栅结构902、栅道903和漏接触区金属904进行电连接。孔906提供了路由区，使得器件900的源极、漏极和栅极的接触区焊垫均可以位于器件900的公共覆盖表面上。然而，应当注意的是，衬底表面的显著区域是专用于路由针对漏接触区金属904的连接。
图10概括地示出了包括源接触区金属1001、栅道1003和漏接触区金属1004的示例性器件1000(例如，CSP功率MOSFET)的顶视横截面。器件1000的顶视横截面包括器件的外部接触区的轮廓，例如，覆盖源接触区金属1001的焊锡球位置1006、栅道1003和漏接触区金属1004。
图10进一步示出了用于路由导电材料以将焊锡球耦合到漏接触区金属1004、栅道1003或源接触区金属1001的示例性通孔位置。在一个示例中，器件100可以包括被配置为将漏接触区金属1004耦合到漏焊锡球的漏通孔1010、被配置为将源接触区金属1001耦合到源焊锡球的源通孔1011或者被配置为将栅道1003耦合到栅焊锡球的栅通孔1012。在一个示例中，漏通孔1010、源通孔1011或栅通孔1012中的一个或多个可以延伸通过将焊锡球与源接触区金属1001、栅道1003或漏接触区金属1004分离的介电材料。在一个示例中，通孔可以包括一系列单独开口以提供半导体器件中的两个或更多个层之间的电连接。在某些示例中，孔可以包括条状(stripe)开口(例如，延长的开口、分段的条纹开口或较大的开口)，以提供半导体器件中的两个或更多个层之间的电连接。在某些示例中，作为对焊锡球的替代，覆盖导电层可以包括诸如源焊垫、栅焊垫或漏焊垫等之类的焊垫。
在一个示例中，与图9的器件900的布局相比，图10的器件1000的布局可以包括栅结构通常可以位于其上的额外有源区。在一些示例中，与使用图9的布局的类似尺寸器件相比，图10的器件1000的布局可以提供的有源区超出约14％。
图11A-11C概括地示出了示例性器件1100(例如，CSP功率MOSFET)的一系列顶视横截面。图11A概括地示出了在器件1100的衬底的表面处或附近的示例性第一导电层1107的自上而下的横截面图。图11B概括地示出了器件1100的与第一导电层1107覆盖的示例性第二导电层1108的自上而下的横截面图。图11C概括地示出了器件1100的外表面处或附近的示例性第三导电层1109。
参照图11A，在一个示例中，第一导电层1107可以包括漏接触区金属1104、栅道1103和源接触区金属1101。介电材料可以覆盖第一导电层1107并且位于第二导电层1108下方。在一个示例中，一个或多个孔可以用于将第一导电层1107的部分耦合到第二导电层1108。图11A示出了可以延伸通过位于第一导电层1107与第二导电层1108之间的介电材料的示例性通孔位置。一个或多个孔位置可以包括例如一个或多个漏通孔1110、一个或多个源通孔1111或者一个或多个栅通孔1112的位置。
参照图11B，在某些示例中，器件1100的第二导电层1108可以包括漏导体1120(例如，中间漏导体)、源导体1121(例如，中间源导体)或栅导体1122(例如，中间栅导体)中的至少一个。在一个示例中，第二导电层1108可以覆盖第一导电层1107，并且可以使用一个或多个通孔来将第二导电层1108的部分耦合到第一导电层1107，其中，一个或多个通孔在第二导电层1108下方并且延伸通过位于第一导电层1107与第二导电层1108之间的介电材料。一个或多个通孔可以包括被配置为将漏导体1120耦合到漏接触区金属1104的一个或多个漏通孔1110、将源导体1121耦合到源接触区金属1101的一个或多个源通孔1111或者将栅导体1122耦合到一个或多个栅道1103的一个或多个栅通孔1112。
参照图11C，在某些示例中，器件1100的第三导电层1109可以包括被配置为将器件1100耦合到其它器件的焊垫(例如，漏焊垫1130、源焊垫1131或栅焊垫1132中的至少一个)。在一个示例中，漏焊垫1130、源焊垫1131或栅焊垫1132中的一个或多个可以包括使用一个或多个通孔1139耦合到第二导电层1108的一个或多个导体的焊锡球，其中，所述一个或多个通孔1139延伸通过位于第二导电层1108与第三导电层1109之间的介电材料。
图11A-11C中所示的器件1100示出了可以使用具有多个导电层的功率MOSFET获得的外部连接模式的一个示例。在不脱离本申请主题的范围的情况下，其它外部连接模式也是可能的。
图12A-12C概括地示出了示例性器件1200(例如，CSP功率MOSFET)的一系列顶视横截面。图12A概括地示出了在器件1200的衬底的表面处或附近的示例性第一导电层1207的自上而下的截面图。图12B概括地示出了器件1200的覆盖第一导电层1207的示例性第二导电层1208的自上而下的截面图。图12C概括地示出了在器件1200的外表面处或附近的第三导电层1209的示例性截面图。
参照图12A，在一个示例中，第一导电层1207可以包括漏接触区金属1204、栅道1203和源接触区金属1201。源接触区金属1201可以在挖有沟槽的栅结构(未示出)上延伸以形成器件1200的有源区。介电材料可以覆盖第一导电层1207并且在器件1200的第二导电层1208下方。在一个示例中，诸如漏通孔1210(如图12B中所示)、源通孔1211或栅通孔1212的一个或多个通孔可以用于将第一导电层1207的部分耦合到第二导电层1208。在一个示例中，漏接触区金属1204可以包括器件1200周边附近的金属轨道，并且在某些示例中，可以使用一个或多个漏衬底通孔(未示出)来将漏接触区金属1204耦合到器件1200的衬底的较低部分。在一个示例中，漏接触区金属1204可以包括器件1200内部的金属轨道(例如，类似于将源区划分为几个区域的栅道)，或者周边和内部漏接触区金属的组合。在一个示例中，漏接触区金属1204可以包括器件1200的周边附近大体上一致的宽度。在一些示例中，与使用图9的布局的类似尺寸器件相比，图12A的布局可以提供超出约37％的有源区。在某些示例中，栅道1203可以耦合到器件1200中的带有沟槽的栅结构。
应当明白的是，在不脱离本申请主题的情况下，第一导电层1207的漏接触区金属1204或栅道1203的其它模式也是可能的。例如，在某些实施例中，漏接触区金属1204的宽度可以改变以减小器件1200的电阻。在一个示例中，漏通孔1210远端处的漏接触区金属1204的宽度可以比漏通孔1210附近的漏接触区金属1204的宽度更宽，以减小器件1200的电阻。在某些示例中，栅道1203可以具有不同的宽度以减小器件1200的电阻。在一些示例中，更宽的栅道1203可以容纳更大的栅通孔1212。在某些示例中，更大的栅孔1212可以提供多级器件1200的覆盖栅材料的更好的粘合。
参照图12B，在某些示例中，第二导电层1208可以包括漏导体1220(例如，中间漏导体)、源导体1221(例如，中间源导体)或者栅导体1222(例如，中间栅导体)中的至少一个。在一个示例中，第二导电层1208可以覆盖图12A的视图中所示的第一导电层1207。第二导电层1208的部分可以使用一个或多个通孔而耦合到第一导电层1207，其中，所述一个或多个通孔在第二导电层1208下方并且延伸通过位于第一导电层1207与第二导电层1208之间的介电材料。一个或多个通孔可以包括将漏导体1220耦合到漏接触区金属1204的一个或多个漏通孔1210、将源导体1221耦合到源接触区金属1201的一个或多个源通孔1211或者将栅导体1222耦合到一个或多个栅道1203的一个或多个栅通孔1212。在一个示例中，例如，在双层器件中，包括漏导体1220、源导体1221或栅导体1222中的至少一个的第二导电层1208可以形成器件1200的焊垫。在一个示例中，每个焊垫的表面可以彼此共面。在一个示例中，焊垫可以彼此共面并且与器件1200的表面大体上共面。
参照图12C，在某些示例中，第三导电层1209可以包括用于将器件1200耦合到其它器件的一个或多个焊垫(例如，漏焊垫1230、源焊垫1231或栅焊垫1232)。在一个示例中，这些焊垫中的一个或多个可以包括使用一个或多个通孔(例如，通孔1239)耦合到第二导电层1208的漏导体1220、源导体1221或栅导体1222中的一个或多个的焊锡球，其中，所述一个或多个通孔延伸通过位于第二导电层1208与第三导电层1209之间的介电材料。图12A-12C中所示的器件1200示出了可以针对具有多个导电层的功率MOSFET获得的外部连接模式的一个示例。在其它示例中，在不脱离本主题的范围的情况下，其它外部连接模式是可能的。
图13概括地示出了从衬底1313延伸通过覆盖材料(包括第一导电层1307、第二导电层1308和第三导电层1309)的器件1300(例如，功率MOSFET)的示例性横截面图。在一个示例中，第一导电层1307可以包括漏接触区金属1304、栅道1303和源接触区金属1301。在一个示例中，栅道1303可以包括多晶硅、金属化合物(例如，由金属栅工艺生产的金属化合物)、金属化合物和多晶硅(例如，覆盖多晶材料的金属材料)或者例如但不限于Al、AlSi、AlSiCu的金属。在一个示例中，栅道1303可以包括提供较低电阻栅道的硅化多晶硅栅道，由此减小栅道1303的尺寸或者增加器件1300的容量。
在一个示例中，漏接触区金属1304可以与延伸到衬底1313中的漏衬底通孔1314进行电通信，并且栅道1303可以与多个挖有沟槽的栅结构1315进行电通信。在一个示例中，漏衬底通孔可以延伸到衬底1313的外延层1316中。可以在源接触区金属1301的下方，并且在某些示例中，在对栅道1303电压施加时，多个挖有沟槽的栅结构1315可以在控制源接触区金属1301与漏接触区金属1304之间的电流的流动。
在一个示例中，第二导电层1308可以使用第一介电层1317与第一导电层1307分离，并且可以包括例如使用第一介电层1317中的一个或多个漏通孔1310耦合到漏接触区金属1304的漏导体1320。在一个示例中，漏通孔1310可以将漏导体1320耦合到漏接触区金属1304。在某些示例中，漏导体1320可以覆盖栅道1303或者源接触区金属1301，并且可以用作用于将器件1300耦合到其它电子器件的漏焊垫。
在一个示例中，第三导电层1309可以包括漏焊垫1330。在某些示例中，漏焊垫1330可以包括漏焊锡球。在一个示例中，第二导电层1308可以使用第二介电层1318与第三导电层1309分离，漏焊垫1330可以使用延伸通过第二介电层1318的一个或多个漏通孔1340耦合到漏导体1320。在一个示例中，漏导体1320可以提供介质，这个介质允许独立于下层漏接触区金属1304的位置来自定义地放置漏焊垫1330。在某些示例中，漏焊垫1330可以具有平面的上表面。
图14概括地示出了从衬底1413开始延伸通过覆盖材料(包括第一导电层1407、第二导电层1408和第三导电层1409)的器件1400的第二横截面的示例。在一个示例中，衬底1413可以包括外延层1416。
在一个示例中，第一导电层1407可以包括源接触区金属1401，并且可以覆盖多个挖有沟槽的栅结构1415。第二导电层1408可以包括耦合到源接触区金属1401的源导体1421，并且可以使用第一介电层1417与第一导电层1407分离。在某些示例中，源导体1421可以使用第一介电层1417中的源通孔1411耦合到源接触区金属1401。在一个示例中，源导体1421可以用作用于将器件1400耦合到其它电子器件的源焊垫1431，并且可以覆盖漏接触区金属或栅道中的至少一个。
在一个示例中，第三导电层1409可以包括源焊垫1431。在某些示例中，源焊垫1431可以包括源焊锡球。在一个示例中，第二导电层1408可以使用第二介电层1418与第三导电层1409分离，并且源焊垫1431可以使用延伸通过第二介电层1418的一个或多个通孔1441耦合到源导体1421。在一个示例中，源导体1421可以提供介质，这种介质允许独立于下层源接触区金属1401的位置而自定义地放置源焊垫1431。在某些示例中，源焊垫1431可以具有平面的上表面。
图15概括地示出了从衬底1513开始延伸通过覆盖材料(包括第一导电层1507、第二导电层1508和第三导电层1509)的器件1500的横截面的示例。在一个示例中，衬底1513可以包括外延层，并且衬底1513或外延层中的至少一个可以包括用于支撑栅道1503的沟槽。
在一个示例中，第一导电层1507可以包括漏接触区金属1504、栅道1503和源接触区金属1501。在一个示例中，第一导电层1507可以通过第一介电层1517与第二导电层1508分离。
在一个示例中，第二导电层1508可以包括使用延伸通过第一介电层1517的一个或多个栅通孔1512耦合到栅道1503的栅导体1522。在某些示例中，栅导体1522可以覆盖源接触区金属1501或漏接触区金属1504中的至少一个。在一个示例中，栅导体1522可以用作用于将器件耦合到其它电子器件的栅焊垫。在一个示例中，第二导电层1508可以通过第二介电层1518与第三导电层1509分离。
在一个示例中，第三导电层1509可以包括使用延伸通过第二介电层1518的一个或多个栅通孔1542耦合到栅导体1522的栅焊垫1532。在某些示例中，栅焊垫1532可以包括栅焊锡球。在一个示例中，栅导体1522可以提供介质，这个介质允许独立于下层栅道1503的位置而自定义地放置栅道1532。在某些示例中，栅焊垫1532可以具有平面的上表面1552。
图16概括地示出了包括衬底1613、第一导电层1607、第一介电层1617、第二导电层1608、第二介电层1618和第三导电层1609的另一多层器件1600的示例性横截面。
在一个示例中，第一导电层1607可以包括源接触区金属1601。源接触区金属1601可以覆盖多个挖有沟槽的栅结构1615以形成器件1600的有源区。通过第一介电层1617与第一导电层1607分离的第二导电层1608可以包括漏导体1620和栅导体1622。在一个示例中，漏导体可以使用延伸通过第一介电层1617的漏衬底通孔1614耦合到衬底1613。在一个示例中，漏导体1620可以覆盖源接触区金属1601。在一个示例中，栅导体1622可以使用延伸通过第一介电层1617的栅通孔(未示出)耦合到栅道。
在一个示例中，通过第二介电层1618与第二导电层1608分离的第三导电层1609可以包括漏焊垫1630、栅焊垫(未示出)和源焊垫1631。在一个示例中，源焊垫1631可以使用延伸通过位于第一导电层1607与第三导电层1609之间的介电材料(例如，第一介电层1617和第二介电层1618)的一个或多个源通孔1641耦合到源接触区金属1601。在一个示例中，漏焊垫1630可以使用延伸通过第二介电层1618的一个或多个漏通孔1640耦合到漏导体1620。在一个示例中，栅焊垫(未示出)可以使用延伸通过第二介电层1618的一个或多个通孔耦合到栅导体1622。在某些示例中，漏焊垫1630、栅焊垫(未示出)或源焊垫1631中的一个或多个中的每一个可以包括平面顶表面，例如，漏焊垫的平面顶表面1650或者源焊垫的平面顶表面1651。在一个示例中，平面顶表面可以共面以形成CSP器件。在某些示例中，每个焊垫可以包括可接合的材料，例如，铝、金，或者与线接合应用结合使用的其它材料。在一个示例中，每个焊垫可以包括可软焊的材料，例如，可软焊的金属，其包括铜、银、锡、铬、镨、任意的下层势垒金属或者金属的组合以形成金属表面。
图17概括地示出了器件1700(例如，多级功率MOSFET器件)的第一导电层1707的示例性横截面图。在一个示例中，第一导电层1707可以包括漏接触区金属1704、栅道1703的至少一部分(例如，栅道1703的导电部分)和源接触区金属1701。在一个示例中，器件1700的横截面图包括被配置为将漏接触区金属1704和栅道1703耦合到覆盖导电层的漏通孔1710和栅通孔1712的示例性位置。
在图17的示例性横截面图中，漏接触区金属1704、源接触区金属1701和栅道1703的导电组件之间彼此隔离。在一个示例中，漏接触区金属1704和栅道1703的导电部分可以在器件1700的周边的一部分附近延伸。在一个示例中，漏接触区金属1703的一部分可以在器件1700的中间附近将源接触区金属1701一分为二。
在某些示例中，当漏接触区金属1704延伸到器件1700上时，其宽度可以改变。在一个示例中，漏接触区金属1704的宽度可以沿着其长度逐渐变细。在一个示例中，当漏接触区金属1704延伸远离将漏接触区金属1704耦合到漏焊垫的漏通孔1710时，其宽度可以增加。在一个示例中，漏接触区金属1704可以沿着其长度递增地改变宽度，这可以减小漏接触区金属1704的电阻并且可以改善器件1700的性能。
应当理解的是，在不脱离本申请主题的范围的情况下，其它第一导电层1707的布局是可能的。这些布局可以包括宽度彼此不同的栅道、栅道的宽度沿着栅道的长度改变的栅道，或者一个或多个其它布局。
在某些示例中，多级器件可以包括传感器组件，例如，温度感测组件、电流感测组件、二极管组件或电阻组件。在一个示例中，传感器组件的终端可以利用本申请主题的多级属性，使得传感器和传感器终端可以使组件的有源区最大化。例如，与功率MOSFET集成在一起的传感器组件可以使用一个或多个通孔在集成器件的外部将组件耦合到可接合的终端。在衬底表面处并入接合焊垫的器件中，接合焊垫下方的区域是非活动的，并且可能相当大。在集成的多级器件的导电层之间延伸的一个或多个通孔可以使器件衬底的表面处的有源区最大化。
应当明白的是，并入本申请主题的半导体器件可以包括但不限于功率金属氧化物半导体(MOS)场效应晶体管(FET)、平面MOSFET、双扩散MOS(DMOS)、后部漏极DMOS、沟槽MOSFET(包括诸如屏蔽栅器件之类的束缚电荷器件)、绝缘栅双极型晶体管(IGBT)、横向扩散金属氧化物半导体(LDMOS)、MOS控制晶闸管(MCT)和温度感测以及电流感测MOS器件。在一个示例中，源接触区金属可以包括但不限于铝(Al)、硅铝合金(AlSi)、铝硅铜(AlSiCu)、铜(Cu)或者一个或多个其它金属或其组合，并且可以包括下层势垒金，其包括但不限于钨(W)、铂(Pt)、钛(Ti)、钛钨(TiW)或氮化钛(TiN)。在某些示例中，栅结构和源结构可以包括金属层，该金属层包括但不限于铝(Al)、铝硅铜(AlSiCu)、化学镀镍金(ENiAu)、钛镍银(TiNiAg)、钛镍钒银(TiNiVAg)、铜(Cu)、诸如锡(Sn)之类的可软焊的金属或一个或多个其它金属或其组合。
其它注意事项
在示例1中，半导体器件可以包括衬底、覆盖所述衬底的第一器件表面，所述第一器件表面包括至少三个焊垫。所述至少三个垫可以包括漏焊垫、栅焊垫以及源焊垫。所述半导体器件还可以包括被耦合到所述栅焊垫的多个挖有沟槽的栅结构，所述多个挖有沟槽的栅结构被配置为在对所述栅焊垫施加电压时，控制所述源焊垫与所述漏焊垫之间的电流的流动。第一导电层。所述第一导电层可以包括漏接触区，所述漏接触区被耦合到所述漏焊垫；栅道，所述栅道被耦合到所述栅焊垫；以及源接触区，其被耦合到所述源焊垫与所述多个挖有沟槽的栅结构之间。所述半导体器件还可以包括第二导电层，所述第二导电层的至少一部分使用电介质与所述第一导电层的至少一部分分离，其中，所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分，其中，所述漏导体被耦合到所述漏接触区。
在示例2中，示例1的所述漏导体的一部分可以选择性地覆盖所述源接触区的至少一部分。
在示例3中，示例1或2的所述漏导体选择性地包括所述漏焊垫。
在示例4中，示例1至3中的任意一个或多个的所述半导体器件选择性地包括将所述漏接触区耦合到所述漏焊垫的漏通孔。
在示例5中，示例1至4中的任意一个或多个的所述半导体器件选择性地包括被配置为将所述栅道与所述栅焊垫耦合的栅通孔。
在示例6中，示例1至5中的任意一个或多个的所述栅道选择性地包括多晶硅。
在示例7中，示例1至6中的任意一个或多个的所述栅道选择性地包括覆盖所述多晶硅的第一金属，其中，所述第一导电层包括所述第一金属。
在示例8中，示例1至7中的任意一个或多个的所述多晶硅选择性地包括硅化的多晶硅。
在示例9中，示例1至8中的任意一个或多个的所述衬底选择性地包括被配置为支撑所述栅道的沟槽。
在示例10中，示例1至9中的任意一个或多个的所述衬底选择性地包括外延层，并且其中，所述外延层包括所述沟槽。
在示例11中，示例1至10中的任意一个或多个的所述第二导电层选择性地包括耦合到所述栅道的栅导体。
在示例12中，示例1至11中的任意一个或多个的所述栅导体选择性地包括所述栅焊垫。
在示例13中，示例1至12中的任意一个或多个的所述栅导体的至少一部分选择性地覆盖所述源接触区的至少一部分。
在示例14中，示例1至13中的任意一个或多个的所述第二导电层选择性地包括耦合到所述源接触区的源导体。
在示例15中，示例1至14中的任意一个或多个的所述源导体选择性地包括所述源焊垫。
在示例16中，示例1至15中的任意一个或多个的所述半导体器件选择性地包括第三导电层，所述第三导电层的至少一部分使用电介质与所述第二导电层的至少一部分分离或者覆盖所述第二导电层的至少一部分。
在示例17中，示例1至16中的任意一个或多个的所述三个导电层选择性地包括所述至少三个焊垫。
在示例18中，示例1至17中的任意一个或多个的所述至少三个焊垫中的每一个选择性地包括大体上彼此共面的顶面。
在示例19中，示例1至18中的任意一个或多个的所述至少三个焊垫选择性地包括可软焊的材料。
在示例20中，示例1至19中的任意一个或多个的所述漏接触区选择性地具有大体上一致的宽度，并且在所述半导体器件的周边附近延伸。
在示例21中，示例1至20中的任意一个或多个的所述漏接触区选择性地具有逐渐变细的宽度，并且平行于所述多个沟槽栅结构延伸。
在示例22中，示例1至21中的任意一个或多个的所述漏接触区选择性地具有大体上一致的宽度，并且平行于所述多个沟槽栅结构延伸。
在示例23中，示例1至22中的任意一个或多个的所述漏接触区选择性地具有逐渐变细的宽度，并且垂直于所述多个沟槽栅结构延伸。
在示例24中，示例1至23中的任意一个或多个的所述漏接触区选择性地具有大体上一致的宽度，并且垂直于所述多个沟槽栅结构延伸。
在示例25中，示例1至24中的任意一个或多个的所述栅道选择性地包括金属化合物。
示例26可以包括示例1至25中的任意一个或多个示例的任意部分或任意部分的组合，或者可以选择性地与示例1至25中的任意一个或多个示例的任意部分或任意部分的组合进行组合以包括这样的主题，这样的主题包括：用于执行示例1至25的功能中的任意一个或多个的模块，或包括当由机器执行时使得机器执行示例1至25的功能中的任意一个或多个的指令的机器可读介质。
上文的详细描述包括对附图的参考，附图形成了详细描述的一部分。附图通过示例的方式示出了其中可以实践本实用新型的具体实施例。这些实施例也可以被称为“示例”。这些示例可以包括除了那些示出或描述之外的元素。然而，本发明人还考虑了其中仅提供了所示出并且描述的那些元素。此外，关于特定的示例(或其一个或多个方面)或者关于其他示例(或其一个或多个方面)，本发明人还考虑了使用所示出或描述的那些元素(其一个或多个方面)的任意组合或排列的示例。
本文所涉及的所有出版物、专利及专利文件全部作为本文的参考内容，尽管它们是分别加以参考的。如果本文与参考文件之间存在用途差异，则将参考文件的用途视作本文的用途的补充；若两者之间存在不可调和的差异，则以本文的用途为准。
在本文中，与专利文件通常使用的一样，术语“一”或“某一”表示包括一个或多个，但其他情况或在使用“至少一个”或“一个或多个”时应除外。在本文中，除非另外指明，否则使用术语“或”指无排他性的或者，使得“A或B”包括：“A但不是B”、“B但不是A”以及“A和B”。在所附权利要求中，术语“包含”和“在其中”等同于各个术语“包括”和“其中”的通俗英语。同样，在本文中，术语“包含”和“包括”是开放性的，即，系统、设备、物品或步骤包括除了权利要求中这种术语之后所列出的那些部件以外的部件的，依然视为落在该条权利要求的范围之内。而且，在下面的权利要求中，术语“第一”、“第二”和“第三”等仅仅用作标签，并非对对象有数量要求。
本文所述的方法示例至少部分可以是机器或计算机执行的。一些示例可包括计算机可读介质或机器可读介质，其被编码有可操作为将电子装置配置为执行如上述示例中所述的方法的指令。这些方法的实现可包括代码，例如微代码，汇编语言代码，高级语言代码等。该代码可包括用于执行各种方法的计算机可读指令。所述代码可构成计算机程序产品的部分。此外，所述代码可例如在执行期间或其它时间被有形地存储在一个或多个易失或非易失性有形计算机可读介质上。这些有形计算机可读介质的示例包括但不限于，硬盘、移动磁盘、移动光盘(例如，压缩光盘和数字视频光盘)，磁带，存储卡或棒，随机存取存储器(RAM)，只读存储器(ROM)等。
上述说明的作用在于解说而非限制。例如，上述示例(或示例的一个或多个方面)可结合使用。可以在理解上述说明书的基础上，利用现有技术的某种常规技术来执行其他实施例。遵照37C.F.R.§1.72(b)的规定提供摘要，允许读者快速确定本技术公开的性质。提交本摘要时要理解的是该摘要不用于解释或限制权利要求的范围或意义。同样，在上面的具体实施方式中，各种特征可归类成将本公开合理化。这不应理解成未要求的公开特征对任何权利要求必不可少。相反，本实用新型的主题可在于的特征少于特定公开的实施例的所有特征。因此，下面的权利要求据此并入具体实施方式中，每个权利要求均作为一个单独的实施例，并且可设想到这些实施例可以在各种组合或排列中彼此结合。应参看所附的权利要求，以及这些权利要求所享有的等同物的所有范围，来确定本实用新型的范围。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一器件表面，其覆盖所述衬底，所述第一器件表面包括至少三个焊垫，其中，所述至少三个焊垫包括：
漏焊垫；
栅焊垫；以及
源焊垫；
多个挖有沟槽的栅结构，其被耦合到所述栅焊垫，所述多个挖有沟槽的栅结构被配置为在电压被施加于所述栅焊垫时，控制所述源焊垫与所述漏焊垫之间的电流的流动；
第一导电层，其包括：
漏接触区，所述漏接触区被耦合到所述漏焊垫；
栅道，所述栅道被耦合到所述栅焊垫；以及
源接触区，其被耦合在所述源焊垫与所述多个挖有沟槽的栅结构之间；以及
第二导电层，所述第二导电层的至少一部分使用电介质与所述第一导电层的至少一部分分离，其中，所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分，其中，所述漏导体被耦合到所述漏接触区。
2.根据权利要求1所述的半导体器件，其中，所述漏导体的一部分覆盖所述源接触区的至少一部分。
3.根据权利要求1所述的半导体器件，其中，所述漏导体包括所述漏焊垫。
4.根据权利要求3所述的半导体器件，包括将所述漏接触区耦合到所述漏焊垫的漏通孔。
5.根据权利要求1所述的半导体器件，包括被配置为将所述栅道与所述栅焊垫耦合的栅通孔。
6.根据权利要求1所述的半导体器件，其中，所述栅道包括多晶硅。
7.根据权利要求6所述的半导体器件，其中，所述栅道包括覆盖所述多晶硅的第一金属，其中，所述第一导电层包括所述第一金属。
8.根据权利要求6所述的半导体器件，其中，所述多晶硅包括硅化的多晶硅。
9.根据权利要求1所述的半导体器件，其中，所述衬底包括被配置为支撑所述栅道的沟槽。
10.根据权利要求9所述的半导体器件，其中，所述衬底包括外延层，并且其中，所述外延层包括所述沟槽。
11.根据权利要求1所述的半导体器件，其中，所述第二导电层包括耦合到所述栅道的栅导体。
12.根据权利要求11所述的半导体器件，其中，所述栅导体包括所述栅焊垫。
13.根据权利要求11所述的半导体器件，其中，所述栅导体的至少一部分覆盖所述源接触区的至少一部分。
14.根据权利要求1所述的半导体器件，其中，所述第二导电层包括耦合到所述源接触区的源导体。
15.根据权利要求14所述的半导体器件，其中，所述源导体包括所述源焊垫。
16.根据权利要求1所述的半导体器件，包括第三导电层，所述第三导电层的至少一部分使用电介质与所述第二导电层的至少一部分分离或者覆盖所述第二导电层的至少一部分。
17.根据权利要求16所述的半导体器件，其中，所述第三导电层包括所述至少三个焊垫。
18.根据权利要求1所述的半导体器件，其中，所述至少三个焊垫中的每一个焊垫包括大体上彼此共面的顶面。
19.根据权利要求1所述的半导体器件，其中，所述至少三个焊垫包括可软焊的材料。
20.根据权利要求1所述的半导体器件，其中，所述漏接触区具有大体上均匀的宽度，并且在所述半导体器件的周边附近延伸。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760767A (zh) * 2011-04-21 2012-10-31 快捷半导体(苏州)有限公司 半导体器件
CN104241207A (zh) * 2013-06-13 2014-12-24 瑞萨电子株式会社 半导体及其制造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8791525B2 (en) * 2008-02-25 2014-07-29 International Rectifier Corporation Power semiconductor device including a double metal contact
KR20140054508A (ko) 2012-10-29 2014-05-09 주식회사 만도 전자제어식 브레이크 시스템용 솔레노이드밸브의 코일조립체와 전자제어유닛의 조립 구조
KR102034712B1 (ko) * 2013-03-12 2019-10-21 엘지이노텍 주식회사 전력 반도체 소자 및 패키지
DE102014107387A1 (de) * 2014-05-26 2015-11-26 Infineon Technologies Ag Halbleiterchip mit verbesserter bondbarkeit und verfahren zur herstellung einer bondverbindung
WO2016017007A1 (ja) * 2014-07-31 2016-02-04 三菱電機株式会社 半導体装置の製造方法
US9530880B2 (en) * 2015-03-03 2016-12-27 Micrel, Inc. DMOS transistor with trench schottky diode
US11164813B2 (en) * 2019-04-11 2021-11-02 Cree, Inc. Transistor semiconductor die with increased active area
EP3761357A1 (en) 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device
WO2022067574A1 (zh) * 2020-09-29 2022-04-07 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板
CN116438662B (zh) * 2021-10-15 2023-09-29 新唐科技日本株式会社 半导体装置
WO2023062906A1 (ja) * 2021-10-15 2023-04-20 ヌヴォトンテクノロジージャパン株式会社 半導体装置
DE102022210413A1 (de) 2022-09-30 2024-04-04 Infineon Technologies Ag Halbleitervorrichtung und verfahren zu dessen herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4423547A (en) 1981-06-01 1984-01-03 International Business Machines Corporation Method for forming dense multilevel interconnection metallurgy for semiconductor devices
JPH04111360A (ja) * 1990-08-30 1992-04-13 Seiko Instr Inc Ｍｏｓトランジスター
US5665996A (en) 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5767546A (en) 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
DE69518653T2 (de) 1995-12-28 2001-04-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung in integrierter Struktur
JP3159245B2 (ja) * 1997-04-22 2001-04-23 日本電気株式会社 半導体装置の動作方法及び製造方法
JPH1174523A (ja) * 1997-06-19 1999-03-16 Toshiba Corp 半導体装置及びその製造方法
US6657255B2 (en) * 2001-10-30 2003-12-02 General Semiconductor, Inc. Trench DMOS device with improved drain contact
CN101185169B (zh) * 2005-04-06 2010-08-18 飞兆半导体公司 沟栅场效应晶体管及其形成方法
JP5261636B2 (ja) * 2006-10-27 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5132977B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8502314B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Multi-level options for power MOSFETS

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760767A (zh) * 2011-04-21 2012-10-31 快捷半导体(苏州)有限公司 半导体器件
CN102760767B (zh) * 2011-04-21 2015-09-23 快捷半导体(苏州)有限公司 半导体器件
CN104241207A (zh) * 2013-06-13 2014-12-24 瑞萨电子株式会社 半导体及其制造方法
CN104241207B (zh) * 2013-06-13 2019-08-20 瑞萨电子株式会社 半导体及其制造方法

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