KR20120120072A - 전력 금속 산화물 반도체 전계 효과 트랜지스터에 대한 멀티-레벨 옵션 - Google Patents

전력 금속 산화물 반도체 전계 효과 트랜지스터에 대한 멀티-레벨 옵션 Download PDF

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Abstract

본 발명은, 다른 것들 중에서도, 제1 도전층 및 제2 도전층을 포함하는 반도체 소자를 제공하며, 제1 도전층은 게이트 러너 및 드레인 컨택을 포함하고, 제2 도전층은 드레인 도전체를 포함하며, 드레인 도전체의 적어도 일부분이 게이트 러너의 적어도 일부분 위에 위치한다. 반도체 소자의 제1 표면은, 게이트 러너에 연결된 게이트 패드와 드레인 컨택 및 드레인 도전체에 연결된 드레인 패드를 포함할 수 있다.

Description

전력 금속 산화물 반도체 전계 효과 트랜지스터에 대한 멀티-레벨 옵션{MULTI-LEVEL OPTIONS FOR POWER MOSFETS}
우선권 주장
본 발명은 Grebs 등에 의해 "MULTI-LEVEL OPTIONS FOR POWER MOSFETS"를 발명의 명칭으로 하여 2011년 4월 21일자로 출원된 미국 특허 출원 번호 13/091,681(대리인 문서 번호 2921.115US1)를 우선권으로 주장하며, 이 특허 출원은 그 전체 내용이 본 명세서에 원용되어 있다.
발명의 분야
본 발명은 다른 것들 중에서도 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 이 MOSFET의 제조 방법에 관한 것이며, 보다 구체적으로는 복수층 전력 MOSFET에 관한 것이다.
다수의 불연속적인 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 소자 레이아웃은 본드 와이어 또는 기타 부착물을 수용하기에 충분한 정도로 큰 치수로 다이에 게이트 패드를 포함한다. 이 크기 요건 때문에, 게이트 패드는 소형 다이의 상당 부분(예컨대, 50% 등)을 차지할 수 있다. 또한, 다수의 예에서는 게이트 패드 아래에 활성 영역이 없기 때문에, 요구된 게이트 패드 크기는 반도체 소자에서의 활성 영역을 제한할 수 있다.
도 1은 전반적으로 소스 컨택(102), 게이트 절연체(103), 게이트 버스(104), 게이트 구조(105), 제2 절연체(106), 및 기판(113)을 포함하는 반도체 소자(100)의 일부분에 대한 예를 도시하고 있다. 어떠한 예에서, 게이트 구조(105)는 게이트 패드, 게이트 런너(gate runner), 또한 하나 이상의 다른 게이트 컨택 또는 게이트 버스 구조를 포함할 수 있으며, 적합한 본딩 영역을 제공하도록 크기가 정해질 수 있다. 어떠한 예에서, 기판은 게이트 산화물과 같은 얇은 절연 재료(도시하지 않음)에 의해 게이트 버스로부터 아이솔레이션될 수 있다.
이 예에서, 소스 컨택(102)은 게이트 구조(105)와 소스 컨택(102) 간에 최소의 거리를 유지하고 적합한 아이솔레이션을 제공하도록 구성된 갭(107)에 의해 게이트 구조(105)로부터 아이솔레이션되며, 소스 컨택(102)은 제2 절연체(106)에 의해 게이트 버스(104)로부터 아이솔레이션된다. 다양한 예에서, 특정 반도체 소자의 비활성 영역은 소자를 구성하고 작동시키기 위해 이용되는 공정 및 설계 파라미터에 따라 변할 수 있다. 도 1의 예에서, 소스 컨택(102)의 에지는, 반도체 소자(100)의 활성 영역(108)을 제한하는, 게이트 버스(104) 아래의 비활성 영역(111)의 범위를 개략적으로 정한다. 일반적으로, 전력 MOSFET 소자와 같은 소자의 비활성 영역은 전류를 도통시키기 위한 기능적 채널을 형성하는데 이용될 수 없는 영역이다.
일례에서, 다이의 활성 영역(108)은 활성 트렌치 어레이를 형성하는 하나 이상의 트렌치를 포함할 수 있다. 어떠한 예에서, 활성 트렌치 어레이에 위치된 하나 이상의 게이트 전극은 반도체 소자(100)의 소스 영역의 일부분을 형성할 수 있으며, 그 일부분이 게이트 구조(105)로부터 측방으로 오프셋될 수 있다. 어떠한 예에서, 반도체 소자(100)의 상단 작동 표면의 실질적으로 반대측에 있는 기판(113)의 하면은 반도체 소자(100)의 드레인 영역을 포함할 수 있다. 어떠한 예에서, 게이트 구조(105) 아래의 비활성 영역(111)은 약 55㎛보다 큰 폭을 가질 수 있다.
본 발명은 소자 다이의 크기를 증가시키지 않고서도 전력 FET와 같은 소자의 활성 영역을 증가시키는 것을 목적으로 한다.
본 명세서는 다른 것들 중에서도 소스 영역에 연결된 제1 금속층과 게이트 구조에 연결된 제2 금속층을 포함하는 반도체 소자를 개시하며, 제1 금속층과 제2 금속층의 적어도 일부가 중첩하여, 소자 크기를 증가시키지 않고서도 소자를 위한 추가의 활성 영역을 제공한다. 어떠한 예에서, 금속층간 절연막(inter-metal dielectric)은 중첩하는 제1 금속층과 제2 금속층의 일부분 간의 전기적 아이솔레이션을 제공할 수 있다. 어떠한 예에서, 외부 접속용 패드 및 게이트 러너를 포함하는 게이트 구조는, 전력 MOSFET 소자의 활성 소스 영역과 같은 반도체 소자의 활성 영역 위에 놓여지는 금속 부분을 포함할 수 있다. 어떠한 예에서, 소스 본딩 패드를 형성하는 제2 금속층은 향상된 열전달 및 전류 용량을 제공하기 위해 소자의 극단(extreme)까지 연장할 수 있다. 어떠한 예에서, 폴리실리콘 게이트 러너 또는 아이솔레이션된 폴리실리콘 패드를 금속 게이트 본딩 패드에 전기적으로 접속시키는 타이-다운 비아(tie-down via)는 또한 소자에의 금속 게이트 본딩 패드의 접착을 향상시킬 수 있다.
어떠한 예에서, 반도체 소자는, 동일한 크기 및 형상의 종래의 소자, 예컨대 MOSFET와 같은 종래의 칩 스케일 패키징(CSP : chip scale packaging) 소자에 비하여 증가된 활성 영역을 제공할 수 있는, 소자의 외부 단자의 커스텀 배치(custom placement)를 허용하도록 구성된 복수의 도전층을 포함할 수 있다.
"과제의 해결 수단" 부분은 본 특허 출원의 기술 요지에 대한 개요를 제공하며, 본 발명에 대한 배타적 또는 총체적 설명을 제공하는 것은 아니다. 본 특허 출원에 대한 세부적인 정보는 이하의 상세한 설명에 포함되어 있다.
실척으로 도시하는 것을 필요로 하지 않는 이하의 도면에서, 유사 도면 부호는 다른 도면 내의 유사한 구성요소를 나타낼 수 있다. 마지막 자리의 숫자가 상이한 유사 도면부호는 유사한 구성요소의 다른 예를 나타낼 것이다. 도면은 전반적으로 본 명세서에서 논의되는 다양한 실시예를 일례로써 예시하는 것으로, 본 발명의 실시예를 한정하는 것은 아니다.
도 1은 게이트 러너 구조의 예를 전반적으로 도시하고 있다.
도 2는 본 발명에 따른 전력 트랜지스터와 같은 반도체 소자의 일부분에 대한 예를 전반적으로 도시하고 있다.
도 3은 도 2 및 도 3의 예에 예시된 바와 같은 반도체 구조의 일부분을 제조하는 방법의 예를 전반적으로 도시하고 있다.
도 4a 내지 도 4g는 반도체 구조의 일부분을 제조하는 방법의 예를 전반적으로 도시하고 있다.
도 5a는 반도체 소자의 예의 평면도를 전반적으로 도시하고 있다.
도 5b는 타이-다운 비아를 이용하여 제2 금속층 게이트 패드에 접속된 트렌치형 게이트 러너를 갖는 반도체 소자의 예에 대한 횡단면도를 전반적으로 도시하고 있다.
도 6 및 도 7은 세그먼트화된 제2 금속층 게이트 러너 구조의 예를 전반적으로 도시하고 있다.
도 8은 매립형 제1 금속 게이트 러너 구조를 포함하는 게이트 러너 구조의 예를 전반적으로 도시하고 있다.
도 9는 칩 스케일 패키징을 위해 구성된 전력 MOSFET와 같은 반도체 소자의 예를 전반적으로 도시하고 있다.
도 10은 CSP 전력 MOSFET와 같은 일례의 소자의 횡단면의 평면도를 도시하는 도면이다.
도 11a 내지 도 11c는 CSP 전력 MOSFET와 같은 일례의 소자에 대한 횡단면의 평면도를 도시하는 일련의 도면이다.
도 12a 내지 도 12c는 CSP 전력 MOSFET와 같은 일례의 소자에 대한 횡단면의 평면도를 도시하는 일련의 도면이다.
도 13은 전력 MOSFET와 같은 소자의 일례의 횡단면도를 전반적으로 도시하고 있다.
도 14는 소자의 일례의 제2 횡단면도를 전반적으로 도시하고 있다.
도 15는 소자의 일례의 횡단면도를 전반적으로 도시하고 있다.
도 16은 대안의 멀티-레벨 소자의 일례의 횡단면도를 전반적으로 도시하고 있다.
도 17은 멀티-레벨 전력 MOSFET 소자와 같은 소자의 제1 도전층의 예에 대한 평면도를 전반적으로 도시하고 있다.
본 발명의 발명자는 다른 것들 중에서도 적어도 부분적으로 수직으로 중첩하는 제1 및 제2 금속 구조물을 갖는 반도체 소자 레이아웃이 반도체 소자 크기를 증가시키지 않고서도 반도체 소자의 활성 영역을 증가시킨다는 것을 인지하였다. 일례에서, 반도체 소자 레이아웃은 소스 영역에 연결된 제1 금속 및 게이트 구조에 연결된 제2 금속을 포함할 수 있다. 어떠한 예에서, 제1 금속 및 제2 금속은 제1 및 제2 금속 구조물의 일부분을 형성할 수 있다. 일례에서, 소스 영역은 소스 패드 또는 소스 전극과 같은 소스 컨택을 포함할 수 있다. 다른 예에서, 소스 영역은 반도체 소자의 기판의 소스 영역을 포함할 수 있다. 일례에서, 게이트 구조는 게이트 패드, 게이트 러너, 또는 하나 이상의 다른 게이트 컨택 또는 케이트 버스 구조를 포함할 수 있다. 일례에서, 제2 금속층의 적어도 일부분이 제1 금속층의 적어도 일부분을 중첩하도록 구성되어, 소자 다이의 크기를 증가시키지 않고서도 전력 FET와 같은 소자의 활성 영역을 증가시킬 수 있다.
어떠한 예에서, 여기에서 설명된 반도체 소자 레이아웃은 반도체 소자 또는 하나 이상의 반도체 소자를 포함하는 반도체 다이의 비활성 영역을 감소시키도록 구성될 수 있어, 다이 또는 소자의 크기를 증가시키지 않고서도 다이 또는 소자의 활성 영역을 증가시킨다. 어떠한 예에서, 본 발명의 기술 요지에 따른 소자는 게이트 구조에 대한 개개의 반도체 소자의 크기를 감소시키거나, 소자 또는 다이 상에 게이트 패드를 위치시키거나 크기를 정함(sizing)에 있어서의 가요성을 제공하거나, 소자의 이용 가능한 활성 영역을 약 5% 또는 그 이상 증가시키거나, 또는 예컨대 전력 트랜지스터의 드레인-소스 저항(RDS)과 같은 소자의 "온" 저항을 향상시키도록 구성될 수 있다.
도 2는 기판(213), 소스 컨택(202), 게이트 절연체(203), 게이트 버스(204), 게이트 구조(205), 제2 절연체(206), 소스 패드(209), 및 소스 컨택(202)과 게이트 구조(205) 사이에 연장하는 금속층간 절연막(IMD : inter-metal dielectric)(210)을 포함하는, 전력 트랜지스터와 같은, 반도체 소자(200)의 일부분의 예를 전반적으로 도시하고 있다. 일례에서, 게이트 구조(205)는 게이트 패드, 게이트 러너, 또는 하나 이상의 다른 게이트 컨택 또는 게이트 버스 구조를 포함할 수 있다.
일례에서, 게이트 구조(205)의 적어도 일부분이 반도체 소자(200)의 소스 영역의 적어도 일부분과 중첩할 수 있다. 도 2의 예에서, IMD 층(210)은 게이트 구조(205)와 소스 컨택(202)을 절연시켜, 게이트 구조(205)의 적어도 일부분이 소스 컨택(202)의 적어도 일부분과 중첩할 수 있게 되며, 이 부분이 도 2에 중첩부(212)로서 도시되어 있다. 이에 의하여 소스 컨택(202)의 적어도 일부분이 게이트 버스(204)의 적어도 일부분에 측방으로 더 근접하게 되거나 또는 중첩할 수 있게 된다. 도 1에 예시된 바와 같이, 게이트 버스(104) 아래의 영역은 통상적으로 비활성의 것으로 되어 있다. 그러나, 본 발명의 발명자는, 어떠한 예에서, 게이트 버스(204)의 폭이 감소함에 따라(예컨대, 게이트 구조(205)의 상단 폭을 도 1에 예시된 것과 유사하게 유지하면서), 활성 영역(208)의 적어도 일부분이 게이트 구조(205)의 적어도 일부분에 측방으로 근접하거나 수직으로 중첩(예컨대, 그 아래에 있게 됨)할 수 있게 되어, 결과적으로 반도체 소자(200)의 비활성 영역(211)을 감소시키거나 또는 전체 크기에 대한 반도체 소자(200)의 활성 영역(208)을 증가시킬 수 있다는 것을 인지하였다. 일례에서, 게이트 구조(205) 아래의 비활성 영역(211)의 폭은, 도 1에 예시된 바와 같이 게이트 구조 아래의 비활성 영역의 폭이 약 55㎛보다 큰 종래의 소자에 비하여, 약 25㎛ 또는 그 이상 감소될 수 있다. 이러한 감소는 게이트 구조(205)의 금속 부분과 소스 구조 또는 소스 영역의 금속 부분의 중첩에 의해 기인할 수 있다. 이러한 기술은 2개의 구조의 금속 부분 사이의 측방 아이솔레이션 갭을 제거하거나 감소시킬 수 있도록 하며, 일부 예에서는 게이트 구조의 금속 부분의 폭을 감소시킬 수 있도록 한다. 일례에서, 소스 컨택(202)과 게이트 구조(205)의 중첩 부분은, 반도체 소자(200)의 활성 영역(208)이 게이트 패드, 게이트 러너 등과 같은 게이트 구조(205)의 일부분 아래에 놓이게 되도록 하여, 다이 크기를 증가시키지 않고서도 다이의 활성 영역(208)을 증가시킬 수 있는, 이중 금속층(double metal layer)으로 표현할 수 있다. 일례에서, 게이트 버스(204)는 반도체 소자(200)를 포함하는 다이의 활성 영역(208)의 일부분을 형성하는 하나 이상의 게이트 트렌치에 연결될 수 있다. 도 2의 예가 전력 트랜지스터를 참조하여 예시되었지만, 본 발명의 기술 요지를 통합하는 반도체 소자에는 전력 금속 산화물 반도체(MOS) 전계-효과 트랜지스터(FET), 플래너(panar) MOSFET, 더블 디퓨전 MOS(DMOS), 드레인-인-더-백(Drain-in-the-back) DMOS, 차폐 게이트 소자와 같은 차지 바운드 소자(charge bound device)를 포함하는 트렌치 MOSFET, 절연 게이트 바이폴라 트랜지스터(IGBT), MOS-컨트롤드 다이리스터(MCT), 및 온도 감지 및 전류 감지 MOS 소자 등이 포함되며, 이들로만 한정되지는 않는다. 일례에서, 소스 컨택(202)은 Al, AlSi(aluminum silicon), AlSiCu(aluminum silicon copper), Cu, 또는 하나 이상의 다른 금속 또는 이들의 조성물을 포함하지만 이들로만 한정되지는 않는 제1 금속층 재료를 포함할 수 있으며, Ti, TiW(Titanium Tungsten), 또는 TiN(Titanium Nitride)와 같은 하부 장벽 금속을 포함할 수 있다. 게이트 구조(205)는, ENiAu(electroless nickel gold), TiNiAg(titanium nickel silver), TiNiVAg(titanium nickel vanadium silver), 구리, 주석(Sn)과 같은 납땜 가능한 금속, 또는 하나 이상의 다른 금속 또는 이들의 조성물을 포함하는 제2 금속층을 포함할 수 있으며, 이들로만 한정되지 않는다.
도 3은 도 2의 예에 예시된 바와 같은 반도체 소자의 일부분을 제조하는 방법(300)의 예를 도시하고 있다. 단계 301에서는, 예컨대, 기판을 도핑하고, 트렌치 및 게이트 버스를 형성한 후, 다이 위에 제1 금속층을 형성한다. 단계 302에서는, 제1 금속층에 갭 또는 개구부를 에칭하여 게이트 패드 및 소스 컨택의 일부분을 형성한다. 단계 303에서는, 에칭된 제1 금속층 위에 제1 절연층을 형성한다. 단계 304에서는, 제1 금속층의 에칭 갭 내의 제1 절연 재료의 일부분을 제외한 제1 절연층을 제거한다. 단계 305에서는, 에칭된 제1 금속층 및 절연체가 채워진 제1 금속층의 갭 위에 제2 절연층을 형성한다. 단계 306에서는, 제2 절연층에 갭 또는 개구부를 에칭하여, 게이트 패드의 일부분을 포함하는 제1 금속층의 일부분을 노출시킨다. 단계 307에서는, 제2 절연층에 갭 또는 개구부를 에칭하여, 소스 컨택을 포함하는 제1 금속층의 일부분을 노출시킨다. 단계 308에서는, 제2 절연층과 제1 금속층의 노출 부분 위에 제2 금속층을 형성한다. 단계 309에서는, 제2 금속층을 에칭하여 게이트 패드 및 소스 패드를 형성한다. 어떠한 예에서, 게이트 패드는 하부의 소스 컨택의 일부분과 중첩하도록 구성될 수 있으며, 제2 절연층(305)의 에칭되지 않은 부분에 의해 소스 컨택으로부터 아이솔레이션될 수 있다. 어떠한 예에서, 제1 금속층의 적어도 일부분이 제2 금속층의 적어도 일부분보다 얇게 되어, 제1 금속층과 제2 금속층의 이격 치수가 감소될 수 있도록 하고, 그 결과 다이의 가능한 활성 영역의 증가를 제공할 수 있다. 일례에서, 제1 금속층과 제2 금속층이 중첩하는 곳에서는, 제1 금속층이 제2 금속층보다 얇게 될 수 있다.
어떠한 예에서는, 단계 304 및 305에서, 제1 절연층의 일부분이 제거되지 않고, 제2 절연층이 형성되지 않는다. 이러한 예에서, 제1 금속층의 에칭된 부분을 관통하여 비아가 형성되어, 제2 금속층을 게이트 버스 및 소스 컨택에 접촉되도록 할 수 있다. 어떠한 예에서는, 비아 중의 하나 이상을 절연체로 라이닝(lining)하여, 비아의 내부와 제1 금속층을 아이솔레이션할 수 있다. 일부 실시예에서, 게이트 패드의 저항을 감소시키고, 게이트 패드를 형성하는 제2 금속층과 제1 절연층 간의 기계적 부착을 향상시키기 위해, 타이-다운 비아가 형성될 수 있다. 비아를 형성한 후, 제1 절연층 상에 제2 금속층을 형성하고, 게이트 패드, 하나 이상의 소스 본딩 패드, 및 하나 이상의 옵션의 게이트 러너를 형성하기 위해 제2 금속층을 에칭할 수 있다.
도 4a 내지 도 4g는 여기에서 설명된 반도체 소자 레이아웃을 위한 공정 단계의 예를 도시하고 있다. 도 4a는 게이트 구조(401)(예컨대, 게이트 패드, 게이트 러너, 또는 하나 이상의 다른 게이트 컨택 또는 게이트 버스 구조) 및 기판(413) 내의 복수의 트렌치(440)를 포함하는 반도체 소자(400)의 일부분의 예를 도시하고 있으며, 이 예에서는 각각의 트렌치가 폴리실리콘 전극과 같은 게이트 전극(433)을 포함하고 있다. 일례에서, 게이트 전극(433)은 트렌치 절연체(441)에 의해 기판(413)으로부터 아이솔레이션될 수 있다. 어떠한 예에서, 복수의 트렌치(440)의 각각은 하나 이상의 아이솔레이션된 전극을 포함할 수 있다. 기판(413)의 동작 표면(442)은 복수의 트렌치(440)의 연속 트렌치들 사이에 도핑된 소스 영역(443)을 포함할 수 있다. 일례에서, 게이트 구조(401)는 폴리실리콘 게이트 버스와 같은 게이트 버스(404), 게이트 버스(404)와 기판(413)을 아이솔레이션하도록 구성된 절연체(403), 및 게이트 구조(401)의 적어도 일부분을 복수의 트렌치(440) 위의 소스 영역의 일부분과 아이솔레이션하도록 구성된 절연층(406)을 포함할 수 있다. 일례에서, 제1 금속층(445)이 기판(413) 위에 배치될 수 있다. 제1 금속층(445)은 게이트 패드(405)의 일부분 및 소스 컨택(402)의 일부분을 정하도록 구성된 갭(444)(예컨대, 에칭된 갭)을 포함할 수 있다.
도 4b는 제1 금속층(445) 위에 위치된 제1 절연 재료(460)의 예를 도시하고 있다.
도 4c는 제1 금속층(445)으로부터 제거된 후의 제1 절연 재료(460)의 잔류 부분의 예를 도시하고 있다.
도 4d는 제1 금속층(445) 및 제1 절연 재료(460)의 잔류 부분 위에 위치된 제2 절연 재료(461)의 예를 도시하고 있다. 어떠한 예에서, 제1 절연 재료(460)와 제2 절연 재료(461)는 동일한 절연 재료이다.
도 4e는 게이트 패드(405)의 일부분 및 소스 컨택(402)의 일부분을 포함한 제1 금속층(445)의 일부분을 노출시키기 위한 에칭 후의 제2 절연 재료(461)의 잔류 부분의 예를 도시하고 있다.
도 4f는 제2 절연 재료(461)의 잔류 부분 및 제1 금속층(445)의 노출 부분을 위에서 덮는 제2 금속층(446)의 예를 도시하고 있다.
도 4g는 게이트 구조(401)를 소스 패드(409)와 아이솔레이션하기 위한 에칭 후의 제2 금속층(446)의 잔류 부분의 예를 전반적으로 도시하고 있다. 제1 절연 재료(460)와 제2 절연 재료(461)의 조합은 소스 컨택(402)의 일부분이 게이트 구조(401)의 일부분을 형성하는 제2 금속층(446)의 일부분 아래에 있도록 할 수 있다. 소스 컨택(402)의 일부분이 게이트 구조(401)의 금속 부분 아래에 있도록 하는 것은 단일 금속층 구조에 대한 다이의 활성 영역을 증가시킨다.
도 5a는 게이트 패드(530), 게이트 러너(531), 및 소스 패드(532)를 포함하는 반도체 다이(500)의 예의 평면도를 도시하고 있다. 일례에서, 게이트 트렌치 전극(533)과 같은 복수의 게이트 트렌치 전극은 소스 패드(532)에 연결된 소스 컨택 아래에 활성 영역의 일부분을 형성하도록 구성될 수 있으며, 게이트 러너(531) 중의 하나 이상에 접속하도록 구성될 수 있다. 일반적으로, 게이트 패드(530)는 게이트 러너(531) 또는 게이트 트렌치 전극 중의 하나 이상을 이용하여 반도체 다이(500)의 활성 영역에 접속될 수 있다.
게이트 패드(530)는 다른 것들 중에서도 접착 매질을 통해 전해지는 외부 힘에 노출될 수 있다. 어떠한 예에서, 이 힘은 게이트 패드(530)의 외부의 제2 금속층을 하부의 금속층간 절연막(IMD)으로부터 분리시키도록 작용할 수 있다. 어떠한 예에서, 게이트 패드(530)는 타이-다운 비아(535)와 같은 하나 이상의 타이-다운 비아를 이용하여 반도체 다이(500)의 매립형 게이트 러너(534)에 접속될 수 있다. 게이트 패드(530)의 금속층을 반도체 다이(500)의 하부 구조에 더욱 확고하게 기계적으로 접속시키는 것에 추가하여, 타이-다운 비아(535)는 반도체 다이(500)의 게이트 저항을 감소시킬 수 있다. 어떠한 예에서, 매립형 게이트 러너는 반도체 다이의 기판과 통합될 수 있다. 어떠한 예에서, 매립형 게이트 러너는 제1 금속층의 평면 아래에 놓일 수 있다. 어떠한 예에서, 매립형 게이트 러너는 제1 금속층과 공통 평면을 이룰 수 있다.
도 5b는 타이-다운 비아(535)를 이용하여 폴리 게이트 러너(534)와 같은 매립형 게이트 러너에 접속된 게이트 패드(530)를 갖는 반도체 다이(500)의 일부분에 대한 횡단면도의 예를 도시하고 있다. 어떠한 예에서, 금속층간 절연체(IMD)(536)을 통해 연장하는 하나 이상의 타이-다운 비아(535)는 게이트 패드(530)를 매립형 폴리 게이트 러너(534)에 접속시킬 수 있다. 폴리 게이트 러너(534)가 게이트 패드(530)의 에지를 지나 연장할 때, IMD(536)는 매립형 폴리 게이트 러너(534)를 소스 패드(532)로부터 아이솔레이션할 수 있다. 매립형 폴리 게이트 러너(534)를 게이트 패드(530)에 접속시키는 타이-다운 비아는, 소자에 대한 금속 게이트 패드의 접착을 강화시킬 수 있다. 일례에서, 여러 개의 개별 타이-다운 비아(535) 대신에, 매립형 폴리 게이트 러너(534)의 길이를 따라 연장하는 하나의 얇은 타이-다운 비아가 게이트 패드(530)를 매립형 폴리 게이트 러너(534)의 하부 부분에 접속시킬 수 있다. 어떠한 예에서, 게이트 패드(530)의 접착은 게이트 패드(530)를 게이트 패드(530) 아래에 있는 아이솔레이션된 폴리실리콘 게이트 패드 구조에 연결함으로써 강화될 수 있다. 아이솔레이션된 게이트 패드의 예가 도 8에 예시되어 있다.
도 6은 게이트 러너(605)를 포함하는 세그먼트화된 게이트 러너 구조(600)(예컨대, 세그먼트화된 제2 금속 게이트 러너 구조)의 예를 도시하고 있으며, 이 게이트 러너(605)는 필요한 경우 더 얇은 게이트 러너(625)(예컨대, 선택된 게이트 버스 패드(604, 624) 또는 게이트 러너(605)보다 얇은 폴리실리콘 게이트 러너)를 이용하여 함께 접속되는 선택된 게이트 버스 패드(604, 624)로 구성된다. 일례에서, 게이트 러너(605)는 필요한 경우 선택된 게이트 버스 패드(604, 624) 중의 하나 이상과 같은 선택된 게이트 버스 패드에 비아(626)와 같은 하나 이상의 비아를 이용하여 접속될 수 있다. 일례에서, 세그먼트화된 게이트 러너 구조(600)를 포함하는 반도체 다이 또는 반도체 소자의 증가된 활성 영역은 더 얇은 게이트 러너(625)를 이용하여 획득되거나, 또는 소스 컨택(도시하지 않음)을 포함하는 제1 금속층을 인접한 선택된 게이트 버스 패드(604, 624) 및 더 얇은 게이트 러너(625)에 의해 부분적으로 경계가 정해지는 영역(627) 내로 연장시킴으로써 획득될 수 있다. 어떠한 예에서, 제1 금속층의 연속적인 시트가 게이트 러너(625)를 가로질러 브리지(bridge)할 수 있다. 이 시트는, 이 시트가 얇은 게이트 러너(625)로부터 전기적으로 아이솔레이션되는 한, 게이트 버스 패드(604, 624) 사이에서 연장할 수 있다.
도 7은 복수의 게이트 버스 패드(704, 724)(예컨대, 폴리실리콘 게이트 패드)를 포함하는 세그먼트화된 게이트 러너 구조(700)의 예를 도시하고 있다. 일례에서, 복수의 게이트 버스 패드(704, 724) 중의 하나 이상은 필요한 경우 복수의 게이트 버스 패드(704, 724)를 교차하는 하나 이상의 트렌치 라인(728)을 통해 함께 접속될 수 있다. 일례에서, 복수의 게이트 버스 패드(704, 724) 중의 하나 이상은, 이에 추가하여 또는 이와 달리, 게이트 러너(705)를 형성하는 제2 금속층 및 비아(726)와 같은 하나 이상의 비아를 이용하여 서로 접속될 수 있다. 게이트 러너(705)와 복수의 게이트 버스 패드(704, 724) 간의 각각의 연결부는 금속층간 절연막 중의 하나 이상을 통과하는 비아, 제1 금속층의 에칭된 갭, 또는 패드에 인접한 절연체를 포함할 수 있다. 증가된 활성 영역은 복수의 게이트 버스 패드(704, 724) 중의 하나 이상을 중첩하는 게이트 러너(705)에 접속시키는 비아(726) 주변에 소스 컨택을 형성하는 제1 금속층을 에칭함으로써 달성될 수 있다.
일례에서, 제2 금속층을 이용하여 형성된 세그먼트화된 게이트 러너 구조(700)는, 소스 컨택을 포함하는 제1 금속층이, 게이트 러너(705)를 단속적으로(intermittently) 브리지하여, 게이트 러너(705)에 의해 세그먼트화된 반도체 소자의 활성 영역을 전기적으로 접속하도록 할 수 있다.
도 8은 매립형 제1 금속 게이트 러너 구성을 포함하는 다른 게이트 러너 구조의 예를 도시하고 있다. 일례에서, 반도체 다이(800)는 다이(800) 위에 형성된 제1 금속층(845)을 포함하며, 이 금속층은 게이트 러너(850) 및 소스 컨택 영역(851)을 형성하도록 에칭된다. 금속층간 절연막(IMD)(도시하지 않음)은, 제1 금속층(845)을, IDM 위에 형성되어 소스 패드(855) 및 게이트 패드(853)를 정하도록 에칭된 제2 금속층(846)으로부터 아이솔레이션하도록 구성될 수 있다. 일례에서, 게이트 비아(852)는 제1 금속층으로부터 형성된 게이트 러너(850)를 제2 금속층으로부터 형성된 게이트 패드(853)에 접속하도록 구성될 수 있다. 전기적 접속을 제공하는 것에 추가하여, 게이트 비아(852)는 게이트 패드(853)와 하부의 소자 부품 간의 기계적 결합 또는 접착을 제공한다. 전술한 바와 같이, 기존의 소자는 게이트 패드 아래의 거의 전체 영역이 비활성으로 되도록 게이트 패드 아래에 폴리실리콘 게이트 구조를 포함한다. 폴리실리콘으로 이루어진 하부층을 갖는 게이트 러너(850)를 이용하는 소자는 커다란 폴리실리콘 게이트 구조의 이용을 요구하지 않으므로, 게이트 패드(853) 아래의 실질적으로 전체 영역이 활성 상태로 될 수 있다. 따라서, 본 발명의 기술 요지에 따른 소자는 소자 크기를 증가시키지 않고서도 기존의 소자에 비하여 커다란 추가의 활성 영역을 포함할 수 있다.
어떠한 예에서, 게이트 패드(853)는 하나 이상의 게이트 또는 타이-다운 비아(852)를 이용하여 금속 게이트 패드(853) 아래에 있는 폴리실리콘 게이트 패드 구조(856)에 접속되어, 하부의 소자 구조에 대한 제2 금속층 게이트 패드(853)의 추가의 접착을 제공할 수 있다. 아이솔레이션된 폴리실리콘 게이트 패드 구조(856)는 폴리실리콘 패드(858) 또는 비아(852)를 주변의 소스 컨택 영역(851)으로부터 아이솔레이션하기 위해 폴리실리콘 패드(858) 및 아이솔레이션 갭(857)을 포함할 수 있다. 어떠한 예에서, 아이솔레이션 갭(857)은, 제1 금속층을 폴리실리콘 패드(858)로부터 아이솔레이션하는 절연 재료, 또는 제1 금속층을 제2 금속층으로부터 아이솔레이션하는 금속층간 절연 재료, 또는 이러한 타입의 절연 재료 양자 모두를 포함할 수 있다.
일례에서, 소스 비아(854)는 제1 금속층(845)으로부터 형성된 소스 컨택 영역(851)을 제2 금속층(846)으로부터 형성된 소스 패드(855)에 접속할 수 있다. 어떠한 예에서, 소스 비아(854) 대신 또는 소스 비아(854)에 추가하여, 소스 컨택 영역(851)을 형성하는 제1 금속층을 소스 패드(855)를 형성하는 제2 금속층으로부터 분리하는 IMD에 커다란 윈도우가 에칭될 수 있다. 일례에서, 에칭된 윈도우는 소스 패드(855)를 소스 컨택 영역(851)과 전기적으로 접속시키기 위해 제2 금속층을 형성하는 금속과 같은 금속으로 채워질 수 있다.
일례에서, 제1 금속층(845)으로부터 형성된 게이트 러너(850)의 매립형 성질은 전술한 바와 같이 제2 금속층으로부터 형성된 게이트 러너를 갖는 소자에 비하여 제2 금속층(846)으로부터 형성된 소스 컨택 패드(855)를 더 크게 할 수 있다. 일례에서, 증가된 소스 컨택 패드(855)는, 도전체를 소자 또는 반도체 다이 외부의 패키징에 부착하기 위한 납땜 가능한 본딩 매질 또는 본딩 클립 등을 포함한 본딩 매질을 위한 본딩 영역을 더 크게 할 뿐만 아니라 열 및 전류 전도를 향상시킬 수 있다.
어떠한 예에서, 전력 MOSFET와 같은 칩 스케일 패키지(CSP) 소자로서 구성된 전력 반도체 소자는 멀티-레벨 구성으로부터의 이점을 가질 수 있다. IPC(Association Connecting Electronics Industries) J-STD-012 규격에 따라, 일부 CSP 소자는 공통 표면 상의 소자에 대한 연결 패드 모두를 갖는다. 수직 배향의 연결 노드를 포함하는 구조를 통합하는 전력 소자의 경우, 소자는 통상적으로 소자의 활성 영역을 희생시킴으로써 공통 평면에의 하나 이상의 연결 노드의 라우팅(routing)을 도모한다.
도 9는 대략적으로 반도체 소자(900)의 기판의 활성 표면에서 또는 그 부근에서의 횡단면의 평면도를 포함하는, 칩 스케일 패키징을 위해 구성된, 전력 MOSFET와 같은 반도체 소자(900)의 예를 도시하고 있다. 반도체 소자(900)는 소스 컨택 금속(901), 게이트 구조(902), 게이트 러너(903), 및 드레인 컨택 금속(904)을 포함한다.
도 9의 예는 전기 접속이 소스 컨택 금속(901), 게이트 구조(902), 게이트 러너(903), 및 드레인 컨택 금속(904)으로 이루어질 수 있도록 하는 오버라잉 재료(overlying material)를 통과하는 애퍼처(906)의 일례의 위치를 도시하고 있다. 애퍼처(906)는 반도체 소자(900)의 소스, 드레인 및 게이트에 대한 접촉 패드가 반도체 소자(900)의 공통의 오버라잉 표면 상에 모두 위치될 수 있도록 라우팅 영역을 제공한다. 그러나, 기판 표면의 상당한 영역은 드레인 컨택 금속(904)을 위한 연결부를 라우팅하기 위한 것이 된다는 것에 유의하기 바란다.
도 10은 소스 컨택 금속(1001), 게이트 러너(1003), 및 드레인 컨택 금속(1004)을 포함하는, CSP 전력 MOSFET와 같은, 일례의 소자(1000)의 횡단면의 평면도를 도시하고 있다. 소자(1000)의 횡단면의 평면도는 소스 컨택 금속(1001), 게이트 러너(1003), 및 드레인 컨택 금속(1004) 위에 위치하는, 솔더 볼 위치(1006)와 같은, 소자의 외부 컨택의 외곽선을 포함한다.
도 10은 또한 솔더 볼을 드레인 컨택 금속(1004), 게이트 러너(1003), 또는 소스 컨택 금속(1001)에 접속시키기 위한 도전성 재료를 라우팅하기 위한 일례의 비아 위치를 도시하고 있다. 일례에서, 소자(1000)는, 드레인 컨택 금속(1004)을 드레인 솔더 볼에 연결하도록 구성된 드레인 비아(1010), 제2 소스 컨택 금속(1001)을 소스 솔더 볼에 연결하도록 구성된 소스 비아(1011), 또는 게이트 러너(1003)를 게이트 솔더 볼에 연결하도록 구성된 게이트 비아(1012)를 포함할 수 있다. 일례에서, 드레인, 소스 또는 게이트 비아(1010, 1011, 1012) 중의 하나 이상은 솔더 볼을 소스 컨택 금속(1001), 게이트 러너(1003), 또는 드레인 컨택 금속(1004)으로부터 분리시키는 절연 재료를 통해 연장할 수 있다. 일례에서, 비아는 반도체 소자에서의 2개 이상의 층 간의 전기 접속을 제공하기 위해 일련의 개별 개구부를 포함할 수 있다. 어떠한 예에서, 비아는 반도체 소자에서 2개 이상의 층 간의 전기 접속을 제공하기 위해 기다란 개구부와 같은 스트라이프 개구부, 세그먼트화된 스트라이프 개구부, 또는 대형 개구부를 포함할 수 있다. 어떠한 예에서, 솔더 볼 대신, 오버라잉 도전층은 소스 패드, 게이트 패드 또는 드레인 패드와 같은 패드들을 포함할 수 있다.
일례에서, 도 9의 소자(900)의 레이아웃에 비하여, 도 10의 소자(1000)의 레이아웃은 게이트 구조가 통상적으로 위치될 추가의 활성 영역을 포함할 수 있다. 일부 예에서, 도 10의 소자(1000)의 레이아웃은 도 9의 레이아웃을 이용하는 유사한 크기의 소자에 비하여 약 14% 더 많은 활성 영역을 제공할 수 있다.
도 11a 내지 도 11c는 CSP 전력 MOSFET와 같은 일례의 소자(1100)에 대한 일련의 횡단면의 평면도를 도시하고 있다. 도 11a는 소자(1100)의 기판의 표면에 있거나 또는 그 부근에 있는 일례의 제1 도전층(1107)의 횡단면을 위에서 아래로 본 도면을 도시하고 있다. 도 11b는 제1 도전층(1107) 위에 있는 소자(1100)의 일례의 제2 도전층(1108)의 횡단면을 위에서 아래로 본 도면을 도시하고 있다. 도 11c는 소자(1100)의 외측 표면에 있거나 그 부근에 있는 일례의 제3 도전층(1109)을 도시하고 있다.
도 11a를 참조하면, 일례에서, 제1 도전층(1107)은 드레인 컨택 금속(1104), 게이트 러너(1103), 및 소스 컨택 금속(1101)을 포함할 수 있다. 절연 재료가 제1 도전층(1107) 위에 위치할 수 있고, 제2 도전층(1108) 아래에 위치할 수 있다. 일례에서, 제1 도전층(1107)의 일부분을 제2 도전층(1108)에 연결하기 위해 하나 이상의 비아가 이용될 수 있다. 도 11a는 제1 도전층(1107)과 제2 도전층(1108) 사이에 위치된 절연 재료를 통해 연장할 수 있는 일례의 비아 위치를 도시하고 있다. 하나 이상의 비아 위치는 예컨대 하나 이상의 드레인 비아(1110), 하나 이상의 소스 비아(1111), 또는 하나 이상의 게이트 비아(1112)를 위한 위치를 포함할 수 있다.
도 11b를 참조하면, 어떠한 예에서, 소자(1100)의 제2 도전층(1108)은 드레인 도전체(1120)(예컨대, 중간 드레인 도전체), 소스 도전체(1121)(예컨대, 중간 소스 도전체), 또는 게이트 도전체(1122)(예컨대, 중간 게이트 도전체) 중의 하나 이상을 포함할 수 있다. 일례에서, 제2 도전층(1108)은 제1 도전층(1107) 위에 위치할 수 있으며, 제2 도전층(1108)의 일부분이 제2 도전층(1108) 아래에 위치하고 제1 도전층(1107)과 제2 도전층(1108) 사이에 위치된 절연 재료를 통해 연장하는 하나 이상의 비아를 이용하여 제1 도전층(1107)에 연결될 수 있다. 하나 이상의 비아는, 드레인 도전체(1120)를 드레인 컨택 금속(1104)에 연결하도록 구성된 하나 이상의 드레인 비아(1110), 제2 도전체(1121)를 소스 컨택 금속(1101)에 연결하기 위한 하나 이상의 소스 비아(1111), 또는 게이트 도전체(1122)를 하나 이상의 게이트 러너(1103)에 연결하기 위한 하나 이상의 게이트 비아(1112)를 포함할 수 있다.
도 11c를 참조하면, 어떠한 예에서, 소자(1100)의 제3 도전층(1109)은 소자(1100)를 다른 소자에 연결하도록 구성된 드레인 패드(1130), 소스 패드(1131) 또는 게이트 패드(1132) 중의 하나 이상과 같은 패드를 포함할 수 있다. 일례에서, 드레인, 소스 또는 게이트 패드(1130, 1131, 1132) 중의 하나 이상은 제2 도전층(1108)과 제3 도전층(1109) 사이에 위치된 절연 재료를 통해 연장하는 하나 이상의 비아(1139)를 이용하여 제2 도전층(1108)의 하나 이상의 도전체에 연결된 솔더 볼을 포함할 수 있다.
도 11a 내지 도 11c에 예시된 소자(1100)는 복수 도전층을 갖는 전력 MOSFET를 이용하여 획득될 수 있는 외부 연결 패턴의 일례를 도시하고 있다. 다른 외부 연결 패턴도 가능하며, 이 또한 본 발명의 범위 내에 있는 것이다.
도 12a 내지 도 12c는 CSP 전력 MOSFET와 같은 일례의 소자(1200)에 대한 일련의 횡단면의 평면도를 도시하고 있다. 도 12a는 소자(1200)의 기판의 표면에 있거나 또는 그 부근에 있는 일례의 제1 도전층(1207)의 횡단면을 위에서 아래로 본 도면을 도시하고 있다. 도 12b는 제1 도전층(1207) 위에 있는 소자(1200)의 일례의 제2 도전층(1208)의 횡단면을 위에서 아래로 본 도면을 도시하고 있다. 도 12c는 소자(1200)의 외측 표면에 있거나 그 부근에 있는 일례의 제3 도전층(1209)의 일례의 횡단면도를 도시하고 있다.
도 12a를 참조하면, 일례에서, 제1 도전층(1207)은 드레인 컨택 금속(1204), 게이트 러너(1203), 및 소스 컨택 금속(1201)을 포함할 수 있다. 소스 컨택 금속(1201)은 소자(1200)의 활성 영역을 형성하기 위해 트렌치형 게이트 구조(도시하지 않음)에 걸쳐 연장할 수 있다. 절연 재료가 제1 도전층(1207) 위에 위치하고, 소자(1200)의 제2 도전층(1208) 아래에 위치할 수 있다. 일례에서, 드레인 비아(1210)(도 12b에 예시된), 소스 비아(1211), 또는 게이트 비아(1212)와 같은 하나 이상의 비아가 제1 도전층(1207)의 일부분을 제2 도전층(1208)에 연결하기 위해 이용될 수 있다. 일례에서, 드레인 컨택 금속(1204)은 소자(1200)의 둘레에 대한 금속의 트랙을 포함할 수 있으며, 어떠한 예에서는 하나 이상의 드레인 기판 비아(도시하지 않음)를 이용하여 소자(1200)의 기판의 하위부에 접속될 수 있다. 일례에서, 드레인 컨택 금속(1204)은 소자(1200)의 내부 내에 금속의 트랙(예컨대, 소스 영역을 여러 개의 지역으로 분할하는 게이트 러너와 유사한) 또는 둘레와 내부 드레인 컨택 금속의 조합을 포함할 수 있다. 일례에서, 드레인 컨택 금속(1204)은 소자(1200)의 둘레의 주위에 실질적으로 균일한 폭을 포함할 수 있다. 일부 예에서, 도 12a의 레이아웃은 도 9의 레이아웃을 이용하는 유사한 크기의 소자에 비하여 약 37% 더 큰 활성 영역을 제공할 수 있다. 어떠한 예에서, 게이트 러너(1203)는 소자(1200) 내의 트렌치형 게이트 구조에 연결될 수 있다.
제1 도전층(1207)의 게이트 러너(1203) 또는 드레인 컨택 금속(1204)의 다른 패턴도 가능하며, 이것 또한 본 발명의 기술 요지 내에 있다는 것을 이해하기 바란다. 예컨대, 어떠한 예에서, 소자(1200)의 저항을 감소시기 위해 드레인 컨택 금속(1204)의 폭이 변화될 수 있다. 일례에서, 드레인 비아(1210)로부터 먼 쪽에 있는 드레인 컨택 금속(1204)의 폭은 드레인 비아(1210)에 근접해 있는 드레인 컨택 금속(1204)의 폭보다 넓게 되어 소자(1200)의 저항을 감소시킬 수 있다. 어떠한 예에서, 게이트 러너(1203)는 소자(1200)의 저항을 감소시키기 위해 상이한 폭을 가질 수 있다. 일부의 예에서, 더 넓은 게이트 러너(1203)는 더 큰 게이트 비아(1212)를 수용할 수 있다. 어떠한 예에서, 더 넓은 게이트 비아(1212)는 멀티-레벨 소자(1200)의 오버라잉 게이트 재료의 더 우수한 부착을 제공할 수 있다.
도 12b를 참조하면, 어떠한 예에서, 제2 도전층(1208)은 드레인 도전체(1220)(예컨대, 중간 드레인 도전체), 소스 도전체(1221)(예컨대, 중간 소스 도전체), 또는 게이트 도전체(1222)(예컨대, 중간 게이트 도전체) 중의 하나 이상을 포함할 수 있다. 일례에서, 제2 도전층(1208)은 도 12a에 예시된 제1 도전층(1207) 위에 위치할 수 있다. 제2 도전층(1208)의 일부분이 제2 도전층(1208) 아래에 위치하고 제1 도전층(1207)과 제2 도전층(1208) 사이에 위치된 절연 재료를 통해 연장하는 하나 이상의 비아를 이용하여 제1 도전층(1207)에 연결될 수 있다. 하나 이상의 비아는, 드레인 도전체(1220)를 드레인 컨택 금속(1204)에 연결하도록 구성된 하나 이상의 드레인 비아(1210), 제2 도전체(1221)를 소스 컨택 금속(1201)에 연결하기 위한 하나 이상의 소스 비아(1211), 또는 게이트 도전체(1222)를 하나 이상의 게이트 러너(1203)에 연결하기 위한 하나 이상의 게이트 비아(1212)를 포함할 수 있다. 2층 소자(two-layer device)에서와 같은 일례에서, 드레인 도전체(1220), 소스 도전체(1221) 또는 게이트 도전체(1222) 중의 하나 이상을 포함하는 제2 도전층(1208)은 소자(1200)의 패드를 형성할 수 있다. 일례에서, 각각의 패드의 표면은 서로 공통 평면을 이룰 수 있다. 일례에서, 패드는 서로 공통 평면을 이룰 수 있고, 또한 소자(1200)의 표면에 실질적으로 공통 평면을 이룰 수 있다.
도 12c를 참조하면, 어떠한 예에서, 제3 도전층(1209)은 소자(1200)를 다른 소자에 연결하도록 구성된 드레인 패드(1230), 소스 패드(1231) 또는 게이트 패드(1232)와 같은 하나 이상의 패드를 포함할 수 있다. 일례에서, 패드 중의 하나 이상은 제2 도전층(1208)과 제3 도전층(1209) 사이에 위치된 절연 재료를 통해 연장하는 하나 이상의 비아(1239)와 같은 하나 이상의 비아를 이용하여 제2 도전층(1208)의 드레인 도전체(1220), 소스 도전체(1221) 또는 게이트 도전체(1222) 중의 하나 이상에 연결된 솔더 볼을 포함할 수 있다. 도 12a 내지 도 12c에 예시된 소자(1200)는 복수 도전층을 갖는 전력 MOSFET를 이용하여 획득될 수 있는 외부 연결 패턴의 일례를 도시하고 있다. 다른 외부 연결 패턴도 가능하며, 이 또한 본 발명의 범위 내에 있는 것이다.
도 13은 제1, 제2 및 제3 도전층(1307, 1308, 1309)을 포함하는 오버라잉 재료를 통해 기판(1313)으로부터 연장하는, 전력 MOSFET와 같은, 소자(1300)의 일례의 횡단면도를 도시하고 있다. 일례에서, 제1 도전층(1307)은 드레인 컨택 금속(1304), 게이트 러너(1303), 소스 컨택 금속(1301)을 포함할 수 있다. 일례에서, 게이트 러너(1303)는 다결정질 규소, 금속성 화합물(예컨대, 금속 게이트 공정에 의해 발생된 금속성 화합물), 금속 화합물과 다결정질 규소(예컨대, 다결정질 재료 위에 있는 금속 재료), 또는 Al, AlSi, AlSiCu 등과 같은 금속을 포함할 수 있다. 일례에서, 게이트 러너(1303)는 실리사이디드 다결정질 규소 게이트 러너를 포함하여, 더 낮은 저항의 게이트 러너를 제공하고 그에 따라 게이트 러너(1303)의 크기를 감소시키거나 또는 소자(1300)의 용량을 증가시킬 수 있다.
일례에서, 드레인 컨택 금속(1304)은 기판(1313) 내로 연장하는 드레인 기판 비아(1314)와 전기적으로 소통될 수 있으며, 게이트 러너(1303)는 복수의 트렌치형 게이트 구조(1315)와 전기적으로 소통될 수 있다. 일례에서, 드레인 기판 비아는 기판(1313)의 에피택셜층(1316) 내로 연장할 수 있다. 복수의 트렌치형 게이트 구조(1315)는 소스 컨택 금속(1301) 아래에 위치할 수 있고, 어떠한 예에서는 게이트 러너(1303)에 전압이 인가될 때에 소스 컨택 금속(1301)과 드레인 컨택 금속(1304) 간의 전기 전류의 흐름을 제어할 수 있다.
일례에서, 제2 도전층(1308)은 제1 절연층(1317)을 이용하여 제1 도전층(1307)과 분리될 수 있으며, 예컨대 제1 도전층(1317) 내의 하나 이상의 드레인 비아(1310)를 이용하여 드레인 컨택 금속(1304)에 연결된 드레인 도전체(1320)를 포함할 수 있다. 일례에서, 드레인 비아(1310)는 드레인 도전체(1320)를 드레인 컨택 금속(1304)에 연결할 수 있다. 일례에서, 드레인 도전체(1320)는 게이트 러너(1303) 또는 소스 컨택 금속(1301) 위에 위치할 수 있고, 소자(1300)를 다른 전자 장치에 접속하기 위한 드레인 패드로서 이용될 수 있다.
일례에서, 제3 도전층(1309)은 드레인 패드(1330)를 포함할 수 있다. 어떠한 예에서, 드레인 패드(1330)는 드레인 솔더 볼을 포함할 수 있다. 일례에서, 제2 도전층(1308)은 제2 절연층(1318)을 이용하여 제3 도전층(1309)과 분리될 수 있으며, 드레인 패드(1330)는 제2 절연층(1318)을 통해 연장하는 하나 이상의 드레인 비아(1340)를 이용하여 드레인 도전체(1320)에 연결될 수 있다. 일례에서, 드레인 도전체(1320)는 하부의 드레인 컨택 금속(1304)의 위치에 상관없이 드레인 패드의 커스텀 배치를 허용하기 위한 매체를 제공할 수 있다. 어떠한 예에서, 드레인 패드(1330)는 평면형의 상부 표면을 가질 수 있다.
도 14는 제1, 제2 및 제3 도전층(1407, 1408, 1409)을 포함하는 오버라잉 재료를 통해 기판(1413)으로부터 연장하는 소자(1400)의 제2 횡단면의 예를 도시하고 있다. 일례에서, 기판(1413)은 에피택셜층(1416)을 포함할 수 있다.
일례에서, 제1 도전층(1407)은 소스 컨택 금속(1401)을 포함할 수 있고, 복수의 트렌치형 게이트 구조(1415) 위에 위치할 수 있다. 제2 도전층(1408)은 소스 컨택 금속(1401)에 연결된 소스 도전체(1421)를 포함할 수 있고, 제1 절연층(1417)을 이용하여 제1 도전층(1407)과 분리될 수 있다. 어떠한 예에서, 제2 도전체(1421)는 제1 절연층(1417) 내의 소스 비아(1411)를 이용하여 소스 컨택 금속(1401)에 연결될 수 있다. 일례에서, 소스 도전체(1421)는 소자(1400)를 다른 전자 장치에 접속하기 위한 소스 패드로서 이용될 수 있으며, 드레인 컨택 금속 또는 게이트 러너 중의 적어도 하나 위에 위치할 수 있다.
일례에서, 제3 도전층(1409)은 소스 패드(1431)를 포함할 수 있다. 어떠한 예에서, 소스 패드(1431)는 소스 솔더 볼을 포함할 수 있다. 일례에서, 제2 도전층(1408)은 제2 절연층(1418)을 이용하여 제3 도전층(1409)과 분리될 수 있으며, 소스 패드(1431)는 제2 절연층(1418)을 통해 연장하는 하나 이상의 소스 비아(1441)를 이용하여 소스 도전체(1421)에 연결될 수 있다. 일례에서, 소스 도전체(1421)는 하부의 소스 컨택 금속(1401)의 위치에 상관없이 소스 패드(1431)의 커스텀 배치를 허용하기 위한 매체를 제공할 수 있다. 어떠한 예에서, 소스 패드(1431)는 평면형의 상부 표면을 가질 수 있다.
도 15는 제1, 제2 및 제3 도전층(1507, 1508, 1509)을 포함하는 오버라잉 재료를 통해 기판(1513)으로부터 연장하는 소자(1500)의 횡단면의 예를 도시하고 있다. 일례에서, 기판(1513)은 에피택셜층을 포함할 수 있으며, 기판(1513) 또는 에피택셜층 중의 하나 이상이 게이트 러너(1503)를 지지하기 위한 트렌치를 포함할 수 있다.
일례에서, 제1 도전층(1507)은 드레인 컨택 금속(1504), 게이트 러너(1503), 및 소스 컨택 금속(1501)을 포함할 수 있다. 일례에서, 제1 도전층(1507)은 제1 절연층(1517)에 의해 제2 도전층(1508)과 분리될 수 있다.
일례에서, 제2 도전층(1508)은 제1 절연층(1517)을 통해 연장하는 하나 이상의 게이트 비아(1512)를 이용하여 게이트 러너(1503)에 연결된 게이트 도전체(1522)를 포함할 수 있다. 어떠한 예에서, 게이트 도전체(1522)는 소스 컨택 금속(1501) 또는 드레인 컨택 금속(1504) 중의 하나 이상의 위에 위치할 수 있다. 일례에서, 게이트 도전체(1522)는 소자를 다른 전자 장치에 접속시키기 위한 게이트 패드로서 이용될 수 있다. 일례에서, 제2 도전층(1508)은 제2 절연층(1518)에 의해 제3 도전층(1509)과 분리될 수 있다.
일례에서, 제3 도전층(1509)은 제2 절연층(1518)을 통해 연장하는 하나 이상의 게이트 비아(1542)를 이용하여 게이트 도전체(1522)에 연결된 게이트 패드(1532)를 포함할 수 있다. 어떠한 예에서, 게이트 패드(1532)는 게이트 솔더 볼을 포함할 수 있다. 일례에서, 게이트 도전체(1522)는 하부의 게이트 러너(1503)의 위치에 상관없이 게이트 패드(1532)의 커스텀 배치를 가능하게 하는 매체를 포함할 수 있다. 어떠한 예에서, 게이트 패드(1532)는 평면형의 상부 표면(1552)을 가질 수 있다.
도 16은 기판(1613), 제1 도전층(1607), 제1 절연층(1617), 제2 도전층(1608), 제2 절연층(1618) 및 제3 도전층(1609)을 포함하는 다른 멀티-레벨 소자(1600)의 일례의 횡단면도를 도시하고 있다.
일례에서, 제1 도전층(1607)은 소스 컨택 금속(1601)을 포함할 수 있다. 소스 컨택 금속(1601)은 소자(1600)의 활성 영역을 형성하기 위해 복수의 트렌치형 게이트 구조(1615) 위에 위치할 수 있다. 제1 절연층(1617)에 의해 제1 도전층(1607)과 분리된 제2 도전층(1608)은 드레인 도전체(1620) 및 게이트 도전체(1622)를 포함할 수 있다. 일례에서, 드레인 도전체는 제1 절연층(1617)을 통해 연장하는 드레인 기판 비아(1614)를 이용하여 기판(1613)에 접속될 수 있다. 일례에서, 드레인 도전체(1620)는 소스 컨택 금속(1601) 위에 위치할 수 있다. 일례에서, 게이트 도전체(1622)는 제1 절연층(1617)을 통해 연장하는 게이트 비아(도시하지 않음)를 이용하여 게이트 러너에 연결될 수 있다.
일례에서, 제2 절연층(1618)에 의해 제2 도전층(1608)과 분리된 제3 도전층(1609)은 드레인 패드(1630), 게이트 패드(도시하지 않음) 및 소스 패드(1631)를 포함할 수 있다. 일례에서, 소스 패드(1631)는 제1 도전층(1607)과 제2 도전층(1608) 사이에 위치된 제1 및 제2 절연층(1617, 1618)과 같은 절연 재료를 통해 연장하는 하나 이상의 소스 비아(1641)를 이용하여 소스 컨택 금속(1601)에 연결될 수 있다. 일례에서, 드레인 패드(1630)는 제2 절연층(1618)을 통해 연장하는 하나 이상의 드레인 비아(1640)를 이용하여 드레인 도전체(1620)에 연결될 수 있다. 일례에서, 게이트 패드(도시하지 않음)는 제2 절연층(1618)을 통해 연장하는 하나 이상의 비아를 이용하여 게이트 도전체(1622)에 연결될 수 있다. 어떠한 예에서, 드레인 패드(1630), 게이트 패드(도시하지 않음), 또는 소스 패드(1631) 중의 하나 이상은 각각 드레인 패드 평면형 상면(1650) 또는 소스 패드 평면형 상면(1651)과 같은 평면형 상면을 포함할 수 있다. 일례에서, 평면형 상면은 CSP 소자를 형성하도록 공통 평면으로 될 수 있다. 어떠한 예에서, 각각의 패드는 알루미늄, 금 또는 와이어 본딩 어플리케이션과 함께 이용되는 기타 금속과 같은 본딩 가능한 재료를 포함할 수 있다. 일례에서, 각각의 패드는 금속성 표면을 형성하기 위해 구리, 은, 주석, 크롬, 또는 임의의 하부 장벽 금속 또는 금속의 조합을 포함한 납땜 가능한 금속과 같은 납땜 가능한 재료를 포함할 수 있다.
도 17은 멀티-레벨 전력 MOSFET와 같은 소자(1700)의 제1 도전층(1707)의 일례의 횡단면도를 도시하고 있다. 일례에서, 제1 도전층(1707)은 드레인 컨택 금속(1704), 게이트 러너(1703)의 적어도 일부분(예컨대, 게이트 러너(1703)의 도전성 부분), 및 소스 컨택 금속(1701)을 포함할 수 있다. 일례에서, 소자(1700)의 횡단면도는 드레인 컨택 금속(1704) 및 게이트 러너(1703)를 오버라잉 도전층에 연결하도록 구성된 드레인 비아(1710) 및 게이트 비아(1712)의 일례의 위치를 포함한다.
도 17의 일례의 횡단면도에서, 드레인 컨택 금속(1704), 소스 컨택 금속(1701), 및 게이트 러너(1703)의 도전성 부분은 서로 아이솔레이션된다. 일례에서, 드레인 컨택 금속(1704)과 게이트 러너(1703)의 도전성 부분은 소자(1700)의 둘레의 일부분 주위에 연장할 수 있다. 일례에서, 드레인 컨택 금속(1703)의 일부분은 소자(1700)의 중앙부 부근에서 소스 컨택 금속(1701)을 2등분 할 수 있다.
어떠한 예에서, 드레인 컨택 금속(1704)은 소자(1700)를 가로질러 연장함에 따라 폭이 변화될 수 있다. 일례에서, 드레인 컨택 금속(1704)의 폭은 그 길이를 따라 테이퍼될 수 있다. 일례에서, 드레인 컨택 금속(1704)은 드레인 컨택 금속(1704)을 드레인 패드에 연결하는 드레인 비아(1710)로부터 멀어지도록 연장함에 따라 폭이 증가할 수 있다. 일례에서, 드레인 컨택 금속(1704)은 그 길이를 따라 증분적으로 폭이 변경될 수 있으며, 이것은 드레인 컨택 금속(1704) 경로의 저항을 감소시킬 수 있고, 소자(1700)의 성능을 향상시킬 수 있다.
본 발명의 기술 요지의 범위에서 벗어나지 않고서도 제1 도전층(1707)의 다른 레이아웃이 이용될 수 있다는 것을 이해할 것이다. 이러한 레이아웃은 서로 폭이 다른 게이트 러너, 게이트 러너의 길이를 따라 폭이 변화되는 게이트 러너, 또는 하나 이상의 다른 레이아웃을 포함할 수 있다.
어떠한 예에서, 멀티-레벨 소자는 온도 감지, 전류 감지, 다이오드, 저항 요소와 같은 센서 요소를 포함할 수 있다. 일례에서, 센서 요소의 단자는 센서 및 센서 단자가 그 센서 요소의 활성 영역을 최대화할 수 있도록 본 발명의 기술 요지의 멀티-레벨 특성의 장점을 취할 수 있다. 예컨대, 전력 MOSFET에 통합된 센서 요소는 그 센서 요소를 통합된 소자의 외측에 있는 본딩 가능한 단자에 접속시키기 위해 하나 이상의 비아를 이용할 수 있다. 기판 표면에 본드 패드를 통합하고 있는 소자에서, 본드 패드 아래의 영역이 비활성 상태이고, 실질적으로 상당히 크다. 통합된 멀티-레벨 소자의 도전층들 사이에서 연장하는 하나 이상의 비아는 소자 기판의 표면에서의 활성 영역을 최대화할 수 있다.
본 발명의 기술 요지를 통합하는 반도체 소자에는 전력 금속 산화물 반도체(MOS) 전계-효과 트랜지스터(FET), 플래너(panar) MOSFET, 더블 디퓨전 MOS(DMOS), 드레인-인-더-백(Drain-in-the-back) DMOS, 차폐 게이트 소자와 같은 차지 바운드 소자(charge bound device)를 포함하는 트렌치 MOSFET, 절연 게이트 바이폴라 트랜지스터(IGBT), 래터럴 디퓨즈드 금속 산화물 반도체(Lateral Double diffused MOS, LDMOS), MOS-컨트롤드 다이리스터(MCT), 및 온도 감지 및 전류 감지 MOS 소자 등이 포함되며, 이들로만 한정되지는 않는다. 일례에서, 소스 컨택 금속은 이들로만 한정되지는 않는 Al, AlSi, AlSiCu, Cu, 또는 이들의 하나 이상의 다른 금속 또는 이들의 조성물을 포함할 수 있으며, 이들로만 한정되지는 않는 W, Pt, Ti, TiW(Titanium Tungsten), 또는 TiN(Titanium Nitride)을 포함하는 하부 장벽 금속을 포함할 수 있다. 어떠한 예에서, 게이트 구조 및 소스 구조는 Al, AlSiCu, ENiAu(electroless nickel gold), TiNiAg(titanium nickel silver), TiNiVAg(titanium nickel vanadium silver), Cu, Sn과 같은 납땜 가능한 금속, 또는 하나 이상의 다른 금속 또는 이들의 조성물을 포함하는 금속층을 포함할 수 있으며, 이들로만 한정되지 않는다.
추가 사항
제1 예에서, 반도체 소자는, 기판과, 상기 기판 위에 위치하고 3개 이상의 패드를 포함하는 제1 소자 표면을 포함할 수 있다. 3개 이상의 패드는 드레인 패드, 게이트 패드, 및 소스 패드를 포함할 수 있다. 반도체 소자는, 또한, 게이트 패드에 연결된 복수의 트렌치형 게이트 구조와, 제1 도전층을 포함할 수 있으며, 복수의 트렌치형 게이트 구조는 게이트 패드에 전압이 인가될 때에 소스 패드와 드레인 패드 간의 전기 전류의 흐름을 제어하도록 구성된다. 제1 도전층은, 드레인 패드에 연결된 드레인 컨택과, 게이트 패드에 연결된 게이트 러너와, 소스 패드와 복수의 트렌치형 게이트 구조 사이에 연결된 소스 컨택을 포함한다. 반도체 소자는 또한 제2 도전층을 포함할 수 있으며, 제2 도전층의 적어도 일부분이 절연체를 이용하여 제1 도전층의 적어도 일부분과 분리된다. 제2 도전층은 드레인 도전체를 포함하며, 드레인 도전체의 적어도 일부분이 게이트 러너의 적어도 일부분 위에 위치하고, 드레인 도전체가 드레인 컨택에 연결된다.
제2 예에서, 제1 예의 드레인 도전체의 일부분이 소스 컨택의 적어도 일부분 위에 위치할 수도 있다.
제3 예에서, 제1 예 또는 제2 예의 드레인 도전체는 드레인 패드를 포함할 수도 있다.
제4 예에서, 제1 예 내지 제3 예 중의 하나 이상에서의 반도체 소자는 드레인 컨택을 드레인 패드에 연결하는 드레인 비아를 포함할 수도 있다.
제5 예에서, 제1 예 내지 제4 예 중의 하나 이상에서의 반도체 소자는 게이트 러너와 게이트 패드를 연결하도록 구성된 게이트 비아를 포함할 수도 있다.
제6 예에서, 제1 예 내지 제5 예 중의 하나 이상에서의 게이트 러너는 다결정질 규소를 포함할 수도 있다.
제7 예에서, 제1 예 내지 제6 예 중의 하나 이상에서의 게이트 러너는 다결정질 규소 위에 위치하는 제1 금속을 포함할 수도 있으며, 제1 도전층은 제1 금속을 포함한다.
제8 예에서, 제1 예 내지 제7 예 중의 하나 이상에서의 다결정질 규소는 실리사이디드 다결정질 규소를 포함할 수도 있다.
제9 예에서, 제1 예 내지 제8 예 중의 하나 이상에서의 기판은 게이트 러너를 지지하도록 구성된 트렌치를 포함할 수도 있다.
제10 예에서, 제1 예 내지 제9 예 중의 하나 이상에서의 기판은 에피택셜층을 포함할 수도 있으며, 에피택셜층은 트렌치를 포함한다.
제11 예에서, 제1 예 내지 제10 예 중의 하나 이상에서의 제2 도전층은 게이트 러너에 연결된 게이트 도전체를 포함할 수도 있다.
제12 예에서, 제1 예 내지 제11 예 중의 하나 이상에서의 게이트 도전체는 게이트 패드를 포함할 수도 있다.
제13 예에서, 제1 예 내지 제12 예 중의 하나 이상에서의 게이트 도전체의 적어도 일부분은 소스 컨택의 적어도 일부분 위에 위치할 수도 있다.
제14 예에서, 제1 예 내지 제13 예 중의 하나 이상에서의 제2 도전층은 소스 컨택에 연결된 소스 도전체를 포함할 수도 있다.
제15 예에서, 제1 예 내지 제14 예 중의 하나 이상에서의 소스 도전체는 소스 패드를 포함할 수도 있다.
제16 예에서, 제1 예 내지 제15 예 중의 하나 이상에서의 반도체 소자는 제3 도전층을 포함할 수도 있으며, 제3 도전층의 적어도 일부분이 절연체를 이용하여 제2 도전층의 적어도 일부분과 분리되는 상태로 위에 위치할 수 있다.
제17 예에서, 제1 예 내지 제16 예 중의 하나 이상에서의 제3 도전층은 3개 이상의 패드를 포함할 수도 있다.
제18 예에서, 제1 예 내지 제17 예 중의 하나 이상에서의 3개 이상의 패드는 실질적으로 서로 공통 평면을 이루고 있는 상면을 각각 포함할 수도 있다.
제19 예에서, 제1 예 내지 제18 예 중의 하나 이상에서의 3개 이상의 패드는 납땜 가능한 재료를 포함할 수도 있다.
제20 예에서, 제1 예 내지 제19 예 중의 하나 이상에서의 드레인 컨택은 실질적으로 균일한 폭을 가지며, 반도체 소자의 둘레 주변에 연장할 수도 있다.
제21 예에서, 제1 예 내지 제20 예 중의 하나 이상에서의 드레인 컨택은 테이퍼된 폭(tapered width)을 가지며, 복수의 트렌치 게이트 구조에 평행하게 연장할 수도 있다.
제22 예에서, 제1 예 내지 제21 예 중의 하나 이상에서의 드레인 컨택은 실질적으로 균일한 폭을 가지며, 복수의 트렌치 게이트 구조에 평행하게 연장할 수도 있다.
제23 예에서, 제1 예 내지 제22 예 중의 하나 이상에서의 드레인 컨택은 테이퍼된 폭을 가지며, 복수의 트렌치 게이트 구조에 직각으로 연장할 수도 있다.
제24 예에서, 제1 예 내지 제23 예 중의 하나 이상에서의 드레인 컨택은 실질적으로 균일한 폭을 가지며, 복수의 트렌치 게이트 구조에 직각으로 연장할 수도 있다.
제25 예에서, 제1 예 내지 제24 예 중의 하나 이상에서의 게이트 러너는 금속 화합물을 포함할 수도 있다.
제26 예는 제1 예 내지 제25 예 중의 하나 이상에서의 임의의 부분 또는 임의의 부분의 조합을 포함하거나 이들과 조합되어, 제1 예 내지 제25 예의 기능 중의 하나 이상을 수행하기 위한 수단, 또는 기기에 의해 수행될 시에 이 기기가 제1 예 내지 제25 예의 기능 중의 하나 이상을 수행할 수 있도록 하는 명령을 포함하는 기기 판독 가능 매체를 포함하는 것을 기술 요지로 할 수 있다.
상기한 상세한 설명은 상세한 설명의 일부를 이루는 첨부 도면에 대한 참조를 포함한다. 도면들은 본 발명을 실시할 수 있는 구체적인 실시예를 예시를 목적으로 나타낸 것이다. 이들 실시예를 여기서는 "예"라고도 한다. 이러한 예들은 도시되거나 설명된 것 외의 요소를 포함할 수 있다. 그러나, 본 발명자들은 또한 도시되거나 설명된 요소만이 제공되는 예도 고려한다. 또한, 본 발명자들은 본 명세서에 도시되거나 설명된 특정한 예(또는 하나 이상의 그 특징들)에 대해 또는 다른 예들(또는 하나 이상의 그 특징들)에 대해, 도시되거나 설명된 다른 예(또는 하나 이상의 그 특징들)의 요소들의 임의의 조합 또는 순열을 사용하는 예들도 고려한다.
본 명세서에 언급된 모든 간행물, 특허, 및 특허문헌은 인용에 의해 각기 본 명세서에 포함되는 것처럼, 그 내용 전체는 인용에 의해 여기에 포함된다. 본 명세서와 인용에 의해 포함되는 상기한 문헌들 사이에 사용이 불일치하는 경우, 포함되는 문헌(들)의 용법은 본 명세서의 용법에 대한 보충으로 생각되어야 하며, 양립할 수 없는 불일치의 경우, 본 명세서에서의 사용이 우선한다.
본 명세서에서, "하나"라는 용어는, 특허문헌에서는 공통적인 것처럼, 다른 경우들이나 "적어도 하나" 또는 "하나 이상"의 사례 또는 사용과 관계없이 하나 또는 하나 이상을 포함하기 위해 사용된다. 본 명세서에서, "또는"이라는 용어는 비배타적인 것, 즉 달리 명시되지 않는 한, "A 또는 B"는 "B가 아니라 A", "A가 아니라 B", 그리고 "A 및 B"를 가리키기 위해 사용된다. 또한 아래의 특허청구범위에서, "포함하는"이라는 용어는 제한을 두지 않는 것이다, 즉, 특허청구범위에서 이 용어 앞에 열거된 것 이외의 요소들을 포함하는 시스템, 소자, 물품, 또는 프로세스가 여전히 특허청구범위 내에 포함되는 것으로 간주된다. 게다가, 아래의 특허청구범위에서 "제1", "제2", 및 "제3" 등의 용어는 단지 라벨로서 사용된 것이고, 그 대상에 수치적 요건을 부가하기 위한 것은 아니다.
본 명세서에서 설명된 방법의 예는 적어도 부분적으로는 기기 또는 컴퓨터에 의해 구현될 수 있다. 일부 예는 전자 장치를 상기한 예에서 설명된 바와 같은 방법을 수행하도록 구성하도록 동작할 수 있는 명령어로 인코딩된 컴퓨터 판독 가능 매체 또는 기기 판독 가능 매체를 포함할 수 있다. 이러한 방법의 구현예는, 마이크로코드, 어셈블리 랭귀지 코드, 하이어 레벨 랭귀지 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능 명령어를 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수도 있다. 또한, 코드는 실행 동안 또는 다른 시간에서와 같이 하나 이상의 휘발성 또는 비휘발성의 명백한 컴퓨터 판독 가능 매체에 명백하게 저장될 수 있다. 이들 명백한 컴퓨터 판독 가능 매체는 하드 디스크, 이동 가능 자기 디스크, 이동 가능 광디스크(예컨대, CD 및 DVD), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM) 등을 포함할 수 있으며, 이들로만 한정되지는 않는다.
이상의 기재는 예시를 위한 것이고, 한정하려는 것은 아니다. 예를 들면, 전술한 예들(또는 하나 이상의 그 측면들)은 서로 조합하여 사용될 수 있다. 예를 들면 해당 기술분야의 당업자가 이상의 기재를 검토함에 따라, 다른 실시예를 사용할 수 있다. 요약서는 37 C.F.R. §1.72(b)에 따라 독자로 하여금 개시된 기술 내용을 신속하게 알 수 있도록 하기 위해 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해를 바탕으로 제출된다. 또한, 이상의 상세한 설명에서, 여러 특징을 함께 그룹으로 묶어 개시내용을 간단하게 할 수 있다. 이것은 청구되지 않은 개시된 특징은 모든 청구항에 필수적임을 의미하는 것으로 해석되어서는 안 된다. 오히려, 발명의 내용은 특정 개시된 실시예의 모든 특징 이내 있을 수 있다. 따라서, 다음의 특허청구범위는, 개별 실시예인 그 자체에 의거하는 각 청구항과 함께, 발명을 실시하기 위한 구체적인 내용에 포함되며, 그러한 실시예들은 여러 조합 또는 순열로 서로 조합될 수 있다. 본 발명의 범위는 청구항들의 등가물의 전 범위와 함께, 첨부된 특허청구범위를 참조하여 정해져야 한다.

Claims (15)

  1. 반도체 소자에 있어서,
    기판;
    상기 기판 위에 위치하며, 드레인 패드, 게이트 패드, 및 소스 패드를 포함한 3개 이상의 패드를 포함하는 제1 소자 표면;
    상기 게이트 패드에 연결되며, 상기 게이트 패드에 전압이 인가될 때에 상기 소스 패드와 상기 드레인 패드 간의 전기 전류의 흐름을 제어하도록 구성된 복수의 트렌치형 게이트 구조;
    상기 드레인 패드에 연결된 드레인 컨택과, 상기 게이트 패드에 연결된 게이트 러너(gate runner)와, 상기 소스 패드와 상기 복수의 트렌치형 게이트 구조 사이에 연결된 소스 컨택을 포함하는 제1 도전층; 및
    적어도 일부분이 절연체를 이용하여 상기 제1 도전층의 적어도 일부분과 분리되는 제2 도전층
    을 포함하며,
    상기 제2 도전층은 드레인 도전체를 포함하며, 상기 드레인 도전체의 적어도 일부분이 상기 게이트 러너의 적어도 일부분 위에 위치하고, 상기 드레인 도전체가 상기 드레인 컨택에 연결되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 드레인 도전체의 일부분이 상기 소스 컨택의 적어도 일부분 위에 위치하는, 반도체 소자.
  3. 제1항에 있어서,
    상기 드레인 도전체는 상기 드레인 패드를 포함하며,
    상기 반도체 소자는 상기 드레인 컨택을 상기 드레인 패드에 연결하는 드레인 비아를 더 포함하는,
    반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 러너와 상기 게이트 패드를 연결하도록 구성된 게이트 비아를 더 포함하는, 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 러너는 다결정질 규소를 포함하며,
    상기 게이트 러너는 다결정질 규소 위에 위치하는 제1 금속을 포함하고, 상기 제1 도전층은 제1 금속을 포함하는,
    반도체 소자.
  6. 제1항에 있어서,
    상기 기판은 상기 게이트 러너를 지지하도록 구성된 트렌치를 포함하는, 반도체 소자.
  7. 제6항에 있어서,
    상기 기판은 에피택셜층을 포함하며, 상기 에피택셜층은 트렌치를 포함하는, 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 도전층은 상기 게이트 러너에 연결된 게이트 도전체를 포함하는, 반도체 소자.
  9. 제8항에 있어서,
    상기 게이트 도전체는 상기 게이트 패드를 포함하는, 반도체 소자.
  10. 제8항에 있어서,
    상기 게이트 도전체의 적어도 일부분은 상기 소스 컨택의 적어도 일부분 위에 위치하는, 반도체 소자.
  11. 제1항에 있어서,
    상기 제2 도전층은 상기 소스 컨택에 연결된 소스 도전체를 포함하는, 반도체 소자.
  12. 제1항에 있어서,
    제3 도전층을 더 포함하며, 상기 제3 도전층의 적어도 일부분이 절연체를 이용하여 상기 제2 도전층의 적어도 일부분과 분리되는 상태로 위에 위치하는, 반도체 소자.
  13. 제12항에 있어서,
    상기 제3 도전층은 3개 이상의 패드를 포함하는, 반도체 소자.
  14. 제1항에 있어서,
    상기 3개 이상의 패드는 실질적으로 서로 공통 평면을 이루고 있는 상면을 각각 포함하는, 반도체 소자.
  15. 제1항에 있어서,
    상기 드레인 컨택은 실질적으로 균일한 폭을 가지며, 상기 반도체 소자의 둘레 주변에 연장하는, 반도체 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013017821A1 (de) 2012-10-29 2014-04-30 Mando Corp. Anordnungsstruktur von elektronischer Steuereinheit und Spulenanordnung von Solenoidventil für elektronisches Bremssystem
KR20140111795A (ko) * 2013-03-12 2014-09-22 엘지이노텍 주식회사 전력 반도체 소자 및 패키지
KR20210147069A (ko) * 2019-04-11 2021-12-06 크리, 인코포레이티드 증가된 활성 영역을 갖는 트랜지스터 반도체 다이

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8791525B2 (en) * 2008-02-25 2014-07-29 International Rectifier Corporation Power semiconductor device including a double metal contact
US8502314B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Multi-level options for power MOSFETS
JP6131114B2 (ja) * 2013-06-13 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102014107387A1 (de) * 2014-05-26 2015-11-26 Infineon Technologies Ag Halbleiterchip mit verbesserter bondbarkeit und verfahren zur herstellung einer bondverbindung
US9947544B2 (en) * 2014-07-31 2018-04-17 Mitsubishi Electric Corporation Method of manufacturing semiconductor device including forming protective film within recess in substrate
US9530880B2 (en) * 2015-03-03 2016-12-27 Micrel, Inc. DMOS transistor with trench schottky diode
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device
WO2022067574A1 (zh) * 2020-09-29 2022-04-07 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板
JP7233629B1 (ja) * 2021-10-15 2023-03-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2023062906A1 (ja) * 2021-10-15 2023-04-20 ヌヴォトンテクノロジージャパン株式会社 半導体装置
DE102022210413A1 (de) 2022-09-30 2024-04-04 Infineon Technologies Ag Halbleitervorrichtung und verfahren zu dessen herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4423547A (en) 1981-06-01 1984-01-03 International Business Machines Corporation Method for forming dense multilevel interconnection metallurgy for semiconductor devices
JPH04111360A (ja) * 1990-08-30 1992-04-13 Seiko Instr Inc Ｍｏｓトランジスター
US5665996A (en) 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5767546A (en) 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
EP0782201B1 (en) 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
JP3159245B2 (ja) * 1997-04-22 2001-04-23 日本電気株式会社 半導体装置の動作方法及び製造方法
JPH1174523A (ja) * 1997-06-19 1999-03-16 Toshiba Corp 半導体装置及びその製造方法
US6657255B2 (en) * 2001-10-30 2003-12-02 General Semiconductor, Inc. Trench DMOS device with improved drain contact
CN101882583A (zh) * 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
JP5261636B2 (ja) * 2006-10-27 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5132977B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8502314B2 (en) * 2011-04-21 2013-08-06 Fairchild Semiconductor Corporation Multi-level options for power MOSFETS

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013017821A1 (de) 2012-10-29 2014-04-30 Mando Corp. Anordnungsstruktur von elektronischer Steuereinheit und Spulenanordnung von Solenoidventil für elektronisches Bremssystem
KR20140111795A (ko) * 2013-03-12 2014-09-22 엘지이노텍 주식회사 전력 반도체 소자 및 패키지
KR20210147069A (ko) * 2019-04-11 2021-12-06 크리, 인코포레이티드 증가된 활성 영역을 갖는 트랜지스터 반도체 다이

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CN102760767A (zh) 2012-10-31
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