JPWO2016075791A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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和義 前川
和義 前川
河野　祐一
祐一 河野
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    • H01L2224/05157—Cobalt [Co] as principal constituent
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    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05566—Both on and outside the bonding interface of the bonding area
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4502—Disposition
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract

半導体装置は、複数の配線層の最上層に形成されたパッド電極９ａと、パッド電極９ａ上に開口１１ａを有する下地絶縁膜１１と、下地絶縁膜１１上に形成された下地金属膜ＵＭと、下地金属膜ＵＭ上に形成された再配線ＲＭと、再配線ＲＭの上面および側面を覆うように形成されたキャップ金属膜ＣＭとを有する。そして、再配線ＲＭの外側の領域において、再配線ＲＭの側壁上に形成されたキャップ金属膜ＣＭと下地絶縁膜１１との間には、再配線ＲＭとは別材料の下地金属膜ＵＭと、再配線ＲＭとは別材料のキャップ金属膜ＣＭと、が形成されており、再配線ＲＭの外側の領域において、下地金属膜ＵＭとキャップ金属膜ＣＭとが直接接している。

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体基板の主面上に形成された複数の配線層の上部に、金属膜で構成された再配線を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
半導体装置は、例えばＣＭＩＳ(Complementary Metal Insulator Semiconductor)トランジスタなどの半導体素子が形成された半導体基板の上部に、例えばＣｕ（銅）またはＡｌ（アルミニウム）を主成分とする金属膜で多層配線が形成され、多層配線の上部にファイナルパッシベーション膜が形成される。
特開２００３−２３４３４８号公報（特許文献１）には、ファイナルパッシベーション膜上にＣｕを主成分とする再配線を形成し、ファイナルパッシベーション膜の下の最上層配線に形成した電極パッドと再配線とを電気的に接続する技術が開示されている。
特開２０１２−４２１０号公報（特許文献２）の図２５には、Ｃｕを主要な成分とする再配線１５の上面および側面を部分的に覆うように形成されたパッド１８にワイヤ２０が接続された構造が開示されている。
特開２０００−３０６９３８号公報（特許文献３）の要約には、パッシベーション膜４上に形成されたアルミニウム合金からなる再配線層６を、パッシベーション膜６上に張り出した張出部位９を有するバリアメタル膜８により完全に被覆することで、再配線層６のマイグレーションやコロージョンの発生を抑制することが開示されている。
“Development of highly reliable Cu wiring of L/S=1/1μm for chip to chip interconnection”（非特許文献１）には、ＳＡＰ(Semi-Additive Process)法で形成したＣｕ配線の信頼性向上の為に、Ｃｕ配線の上面および側面に無電解メッキ法で形成した金属バリア膜を設けた構造が開示されている。
特開２００３−２３４３４８号公報 特開２０１２−４２１０号公報 特開２０００−３０６９３８号公報
T.Kanki et al., "Development of highly reliable Cu wiring of L/S=1/1μm for chip to chip interconnection" Interconnect Technology Conference, 2012 IEEE International,4-6 June 2012
本願発明者が検討している再配線を有する半導体装置（半導体集積回路装置）は、半導体チップと、半導体チップに接続されたワイヤと、半導体チップおよびワイヤを封止する封止体とを有する。半導体チップは、半導体素子と、半導体素子に電気的に接続されたＣｕを主成分とする再配線と、半導体素子と再配線とを電気的に接続する多層配線層からなる配線とを有する。再配線は、多層配線層の最上層の配線層で形成された配線の一部分であるパッド電極に接続されている。最上層の配線層で形成された配線と再配線との間は、最上層の配線層で形成された配線を覆う表面保護膜と、表面保護膜上に形成された第１有機保護膜とで電気的に分離されているが、パッド電極を露出するように設けられた表面保護膜と第１有機保護膜の開口を介して、再配線はパッド電極と電気的に接続されている。再配線の上面と側面は第２有機保護膜で覆われているが、第２有機保護膜は、再配線の上面に形成された外部パッド電極を露出する開口を有しており、この開口部でワイヤが再配線に接続されている。
半導体チップには、複数の再配線が形成されており、再配線の最小の線幅は１２μｍであり、隣接する再配線の最小間隔は１５μｍである。再配線の下面には、再配線を形成するための金属膜（例えば、Ｃｒ膜）からなるシード層が設けられているが、再配線の上面および側面は、第２有機保護膜と接している。
本願発明者が検討している半導体装置は、高耐圧、高信頼性が要求されるため、ＨＡＳＴ（Highly Accelerated temperature and humidity Stress Test）試験と呼ばれる高温高湿度雰囲気中での動作試験を実施している。本願発明者の検討によれば、ＨＡＳＴ試験において、隣り合う再配線の間で、一方の再配線からＣｕが樹枝状に析出して、隣り合う再配線間の耐圧劣化または短絡が発生し、半導体装置の信頼性が低下していることが判明した。そして、Ｃｕの樹枝状の析出は、表面保護膜と第１有機保護膜との界面または第１および第２有機保護膜の界面で発生していることも分かった。
本願発明者の分析によれば、Ｃｕからなる再配線を覆う第１および第２有機保護膜は、ポリイミド膜からなり、水分やハロゲンイオンを含んでいるため、再配線を構成するＣｕの表面が酸化され、その結果、Ｃｕイオン（イオン化したＣｕ）が発生する。上記半導体装置では、隣り合う再配線の最小間隔（１５μｍ）は大きいものの、高電圧が印加され、隣り合う再配線間に高電界がかかる領域が存在し、この領域でＣｕの樹枝状の析出が発生していることが分かった。つまり、Ｃｕイオンが高電界の影響で、表面保護膜と第１有機保護膜との界面または第１および第２有機保護膜の界面を移動（拡散）することで隣り合う再配線間の耐圧劣化または短絡が発生し、半導体装置の信頼性が低下していると考えている。
本発明の目的は、再配線を有する半導体装置において、信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態である半導体装置は、複数の配線層の最上層に形成されたパッド電極と、パッド電極上に開口を有する保護膜と、保護膜上に形成された下地金属膜と、下地金属膜上に形成された再配線と、再配線の上面および側面を覆うように形成されたキャップ金属膜とを有する。そして、再配線の外側の領域において、再配線の側壁上に形成されたキャップ金属膜と保護膜との間には、再配線とは別材料の下地金属膜と、再配線とは別材料のキャップ金属膜と、が形成されており、再配線の外側の領域において、下地金属膜とキャップ金属膜とが直接接している。
一実施の形態によれば、再配線を有する半導体装置の信頼性を向上させることができる。
本発明の実施の形態１である半導体装置の回路ブロック図である。 本発明の実施の形態１である半導体装置が形成された半導体チップの全体平面図である。 図２の一部を拡大して示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 本実施の形態１の半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 変形例１である半導体装置の製造工程中の断面図である。 変形例２である半導体装置の製造工程中の断面図である。 変形例３である半導体装置の製造工程中の断面図である。 変形例４である半導体装置の製造工程中の断面図である。 比較例である半導体装置の製造工程中の断面図である。 図１８に続く比較例である半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 変形例５である半導体装置の製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
本実施の形態１および以下の実施の形態の半導体装置（半導体集積回路装置）は、例えば複数の半導体素子と、複数の半導体素子の上部に形成された複数層の配線（多層配線）と、複数層の内の最上層の配線に接続された複数の再配線を有する半導体チップを有し、複数の半導体素子を前記多層配線および複数の再配線により接続して構成される。
＜半導体装置について＞
図１は、半導体装置の回路ブロック図である。図１に示すように、半導体装置は、例えば半導体チップ１Ａのデバイス面に形成された入出力（Ｉ／Ｏ）回路、アナログ回路、ＣＭＩＳ−ロジック回路、パワーＭＩＳ回路、およびメモリ回路を備え、半導体装置を構成している。
半導体装置を構成する上記回路のうち、ＣＭＩＳ−ロジック回路は、例えば動作電圧が１〜３ＶのＣＭＩＳトランジスタで構成されており、Ｉ／Ｏ回路およびメモリ回路は、例えば動作電圧が１〜３Ｖおよび５〜８ＶのＣＭＩＳトランジスタで構成されている。
動作電圧が１〜３ＶのＣＭＩＳトランジスタは、第１のゲート絶縁膜を有する第１のｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)と、第１のゲート絶縁膜を有する第１のｐチャネル型ＭＩＳＦＥＴとで構成される。また、動作電圧が５〜８ＶのＣＭＩＳトランジスタは、第２のゲート絶縁膜を有す第２のｎチャネル型ＭＩＳＦＥＴと、第２のゲート絶縁膜を有す第２のｐチャネル型ＭＩＳＦＥＴとで構成される。第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚く構成される。以下の説明では、ＭＩＳＦＥＴをＭＩＳトランジスタという。
また、アナログ回路は、例えば動作電圧が５〜８ＶのＣＭＩＳトランジスタ（またはバイポーラトランジスタ）と抵抗素子と容量素子とで構成されており、パワーＭＩＳ回路は、例えば動作電圧が５〜８ＶのＣＭＩＳトランジスタと動作電圧が２０Ｖ〜１００Ｖの高耐圧ＭＩＳトランジスタ（高耐圧素子）とで構成されている。
高耐圧ＭＩＳトランジスタは、例えば第３のゲート絶縁膜を有する第３のｎチャネル型ＭＩＳＦＥＴ、または第３のゲート絶縁膜を有する第３のｐチャネル型ＭＩＳＦＥＴ、あるいは両方で構成される。ゲート電極とドレイン領域との間、またはゲート電極とソース領域との間に２０Ｖ〜１００Ｖの電圧が印加される場合、第３のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚くなるように構成される。
図２は、半導体チップ１Ａの一例を示す全体平面図、図３は、図２の破線Ｘで囲まれた領域の拡大平面図、図４は、図３のＡ−Ａ線に沿った断面図である。
図２は、半導体チップ１Ａのデバイス面上に形成された再配線ＲＭ、ＲＭＶ、ＲＭＳのレイアウトの一例を示している。再配線ＲＭ、ＲＭＶ、ＲＭＳは、半導体チップ１Ａの複数層の配線（図４に示す第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）に比べ、その膜厚および配線幅ともに大きいため、複数層の配線に比べ、非常に低インピーダンスである。再配線ＲＭ、ＲＭＶ、ＲＭＳは、例えば、信号入出力用の再配線ＲＭと、電源（Ｖｃｃ、ＧＮＤ）供給用の再配線ＲＭＶおよび内部回路間の接続用の再配線ＲＭＳとして使用されている。
図２に示すように、半導体チップ１Ａの周辺部には、半導体装置の外部接続端子を構成する複数の再配線ＲＭが配置されている。半導体装置の外部接続端子を構成する再配線ＲＭのそれぞれの一端には、外部パッド電極１８が形成されており、他端は、図３、４に示すように最上層の配線に形成されたパッド電極９ａに接続されている。外部パッド電極１８は、特に限定されないが、半導体チップ１Ａの各辺に沿って一列に配置される。なお、外部パッド電極１８は、半導体チップ１Ａの各辺に沿って千鳥状、あるいは３列以上の列となるように配置してもよいのは勿論である。つまり、再配線ＲＭは、例えば、図１の入出力（Ｉ／Ｏ）回路を構成する信号入出力用の再配線である。
また、図２に示す再配線ＲＭＶは、電源（Ｖｃｃ、ＧＮＤ）供給用の再配線である。再配線ＲＭＶの一端には外部パッド電極１８が形成され、他端は半導体チップ１Ａ内の電源配線に形成されたパッド電極９ａに接続されているので、半導体チップ１Ａの外部から供給された電源（Ｖｃｃ、ＧＮＤ）電圧を、半導体チップ１Ａ内の複数の電源配線に低インピーダンスで供給することができる。
また、図２に示す再配線ＲＭＳは、半導体チップ１Ａに形成された回路間または素子間を接続する配線として使用されている。したがって、再配線ＲＭＳには外部パッド電極１８は形成されていない。再配線ＲＭＳの両端は、配線に形成されたパッド電極９ａに接続されている。
図３は、隣り合う２つの信号入出力用の再配線ＲＭの拡大平面図を示している。隣り合う２つの再配線ＲＭは、互いに等しい平面形状を有するので、紙面上部に位置する再配線ＲＭを例に説明する。再配線ＲＭは、紙面のＸ方向に延在しており、その一端で、紙面のＸ方向に延在する配線９のパッド電極９ａに電気的に接続されている。再配線ＲＭの他端には、外部パッド電極１８が形成されている。再配線ＲＭは、第１平面パターンＰ１を有し、下地金属膜ＵＭおよびキャップ金属膜ＣＭは第２平面パターンＰ２を有している。第１平面パターンＰ１と第２平面パターンＰ２とは相似形であり、第２平面パターンＰ２は、第１平面パターンＰ１を拡大した形状を有する。再配線ＲＭの全周囲には、下地金属膜ＵＭおよびキャップ金属膜ＣＭで構成された張り出し部ＰＰが配置されている。つまり、第１平面パターンＰ１を張り出し部ＰＰの幅Ｓ３だけ拡大すると第２平面パターンＰ２となる。
また、再配線ＲＭの最小配線幅Ｌは、例えば１２μｍであり、隣り合う再配線ＲＭの最小配線間隔Ｓ１は１５μｍ、隣り合う張り出し部ＰＰ間の最小間隔Ｓ２は１０μｍ、張り出し部ＰＰの張り出し量Ｓ３は２．５μｍ、である。
理想的には、再配線ＲＭの全周囲にわたって、張り出し部ＰＰの張り出し量Ｓ３は等しくなるが、第２平面パターンＰ２が第１平面パターンＰ１に対して、例えば、Ｘ方向にαだけずれていても良い。第１平面パターンＰ１対して、第２平面パターンＰ２がＸ方向にαだけずれた場合、第１平面パターンＰ１の右側の辺の張り出し量はＳ３Ｒ＝（Ｓ３＋α）となり、左側の辺の張り出し量はＳ３Ｌ＝（Ｓ３−α）となる。
本実施の形態１では、張り出し量Ｓ３を充分に確保し、減少した側の張り出し量Ｓ３Ｌ＝（Ｓ３−α）が、図４に示す、再配線ＲＭの側面上に形成されたキャップ金属膜ＣＭの膜厚よりも大きくしている。
図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１Ｐにはｐ型ウエル２Ｐ、ｎ型ウエル２Ｎおよび素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離絶縁膜３ａが埋め込まれている。
上記ｐ型ウエル２Ｐ内にはｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成されている。ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、素子分離溝３で規定された活性領域に形成され、ｐ型ウエル２Ｐ内に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル２Ｐ上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。また、上記ｎ型ウエル２Ｎ内にはｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成されており、ソース領域ｐｓおよびドレイン領域ｐｄと、ｎ型ウエル２Ｎ上にゲート絶縁膜ｐｉを介して形成されたゲート電極ｐｇとを有している。
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｎ）の上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図４には、多層配線の一例として、Ａｌ合金を主体とする金属膜で構成された３層の配線層（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）が示されている。配線層とは、各配線層で形成された複数の配線を纏めて表す場合に使用する。配線層の膜厚は、第２層の配線層は第１層の配線層より厚く、第３層の配線層は第２層の配線層よりも厚い。
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｎ）と第１層Ａｌ配線５との間、第１層Ａｌ配線５と第２層Ａｌ配線７との間、および第２層Ａｌ配線７と第３層Ａｌ配線９との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜４、６、８と、３層の配線間を電気的に接続するプラグｐ１、ｐ２、ｐ３が形成されている。
上記層間絶縁膜４は、例えば半導体素子を覆うように、半導体基板上１Ｐ上に形成され、第１層Ａｌ配線５はこの層間絶縁膜４上に形成される。第１層Ａｌ配線５は、例えば層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域ｎｓ、ドレイン領域ｎｄ、ゲート電極ｎｇに電気的に接続される。また、第１層Ａｌ配線５は、層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のソース領域ｐｓ、ドレイン領域ｐｄ、ゲート電極ｐｇに電気的に接続される。ゲート電極ｎｇ、ｐｇと第１層Ａｌ配線５との接続は図示していない。
第２層Ａｌ配線７は、例えば層間絶縁膜６に形成されたプラグｐ２を介して第１層Ａｌ配線５に電気的に接続される。第３層Ａｌ配線９は、例えば層間絶縁膜８に形成されたプラグｐ３を介して第２層Ａｌ配線７に電気的に接続される。プラグｐ１、ｐ２、ｐ３は金属膜、例えばＷ（タングステン）膜で構成される。
なお、多層配線（３層配線）を化学的機械研磨法(ＣＭＰ法)によりＣｕを主体とする金属膜で形成する場合は、配線とプラグとを一体に形成するデュアルダマシン法で形成してよいことは勿論である。また、層間絶縁膜４、６、８は、酸化シリコン膜（ＳｉＯ２）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成してよいことは勿論である。
多層配線の最上層の配線層である上記第３層Ａｌ配線９の上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜からなる表面保護膜（保護膜、絶縁膜）１０が形成されている。そして、この表面保護膜１０に形成されたパッド開口（開口）１０ａの底部に露出した最上層の配線層である第３層Ａｌ配線９は、Ａｌパッドであるパッド電極（電極パッド、第１電極パッド）９ａを構成している。
上記第３層Ａｌ配線９は、パッド電極９ａに限らず、例えばパッド電極９ａに一体に形成される配線、パッド電極９ａに接続されない配線などを構成する。パッド電極９ａに接続されない配線は、半導体素子間あるいは回路間を電気的に接続し、半導体集積回路を構成する配線として使用される。
上記表面保護膜１０の上には、パッド開口１０ａの上方に開口１１ａを有する絶縁膜である下地絶縁膜（有機保護膜、絶縁膜）１１が形成されている。また、下地絶縁膜１１の上には、下地絶縁膜１１の開口１１ａ、および表面保護膜１０のパッド開口１０ａを通じてパッド電極９ａに電気的に接続された再配線ＲＭが形成されている。開口１１ａはパッド開口１０ａよりも大きく、パッド開口１０ａの全周において、パッド開口１０ａを規定する表面保護膜１０の上面（表面）が開口１１ａから露出している。再配線ＲＭは、パッド開口１０ａおよび開口１１ａを完全に埋めるように、パッド開口１０ａおよび開口１１ａの内部に形成され、さらに、下地絶縁膜１１の上に延在している。
パッド電極９ａと再配線ＲＭとの間には、下地金属膜ＵＭが介在している。下地金属膜ＵＭは、パッド電極９ａに接触して電気的に接続されており、表面保護膜１０のパッド開口１０ａおよび下地絶縁膜１１の開口１１ａにおいて、表面保護膜１０の側面（側壁）および上面、ならびに下地絶縁膜１１の側面（側壁）に沿って形成され、さらに、下地絶縁膜１１の上面に延在している。下地金属膜ＵＭは、上面と下面とを有し、上面は再配線ＲＭと接しており、下面は、パッド電極９ａ、表面保護膜１０および下地絶縁膜１１に接している。後述するが、下地金属膜ＵＭは、３層構造の下地バリア膜で構成されており、パッド電極９ａの側から第１下地バリア膜ＵＭ１、第２下地バリア膜ＵＭ２および第３下地バリア膜ＵＭ３からなる。したがって、下地金属膜ＵＭの上面とは、第３下地バリア膜ＵＭ３の上面を意味し、下面とは第１下地バリア膜ＵＭ１の下面を意味する。第１下地バリア膜ＵＭ１、第２下地バリア膜ＵＭ２および第３下地バリア膜ＵＭ３は、例えば、順に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜で構成し、それらの膜厚は、順に、１０ｎｍ、５０ｎｍおよび１０ｎｍとする。この膜厚は、下地絶縁膜１１の上面上における膜厚である。
また、再配線ＲＭは、上面、下面および側面を有しており、再配線ＲＭの下面は下地金属膜ＵＭの上面と接している。再配線ＲＭは、銅（Ｃｕ）を主成分とする銅膜であり、シード膜ＲＭ１とメッキ膜ＲＭ２との積層構造で構成されている。したがって、再配線ＲＭの下面とは、シード膜ＲＭ１の下面を意味し、上面とはメッキ膜ＲＭ２の上面を意味する。また、再配線ＲＭの側面（側壁）とは、シード膜ＲＭ１とメッキ膜ＲＭ２の積層構造の側面（側壁）を意味する。シード膜ＲＭ１およびメッキ膜ＲＭ２の膜厚は、それぞれ、２５０ｎｍおよび６μｍである。ちなみに、第３層Ａｌ配線９の膜厚は、４００ｎｍ〜６００ｎｍであるので、再配線ＲＭは、第３層Ａｌ配線９、言い換えると、パッド電極９ａが形成された配線９の１０倍以上の膜厚を有する低抵抗の配線である。つまり、再配線ＲＭの膜厚は、パッド電極９ａが形成された配線９の膜厚よりも大きい。望ましくは、再配線ＲＭの膜厚はパッド電極９ａが形成された配線９の膜厚の１０倍以上である。
再配線ＲＭの上面および側面に接して、再配線ＲＭを完全に覆うようにキャップ金属膜ＣＭが形成されている。キャップ金属膜ＣＭは、再配線ＲＭの上面の全体および側面の全体を覆っている。キャップ金属膜ＣＭは、再配線ＲＭを構成するシード膜ＲＭ１の側面（側壁）およびメッキ膜ＲＭ２の側面（側壁）を完全に覆っている。キャップ金属膜ＣＭは、上面と下面を有し、下面は再配線ＲＭの上面および再配線ＲＭの側面と接しており、再配線ＲＭの外側の領域（再配線ＲＭが形成されていない領域）において、下地金属膜ＵＭの上面と直接接している。
下地金属膜ＵＭおよびキャップ金属膜ＣＭは、再配線ＲＭの側面（厳密には、再配線ＲＭの側面の下端部分）から再配線ＲＭの外側の領域（再配線ＲＭが形成されていない領域）に張り出し部ＰＰを有しており、張り出し部ＰＰにおいて、下地金属膜ＵＭの上面とキャップ金属膜ＣＭの下面とは直接接している。また、張り出し部ＰＰの張り出し量Ｓ３は、再配線ＲＭの側面（側壁）上に形成されたキャップ金属膜ＣＭの膜厚よりも大きく、例えば、２．５μｍである。つまり、平面視において、張り出し部ＰＰの先端である下地金属膜ＵＭおよびキャップ金属膜ＣＭの端部は、再配線ＲＭの側面（側壁）上に形成されたキャップ金属膜ＣＭよりも再配線ＲＭの外側に位置している。また、張り出し部ＰＰは、平面視における再配線ＲＭの全周にわたって形成されている。張り出し量Ｓ３は、張り出し部ＰＰの幅であり、再配線ＲＭの外側の領域における、再配線ＲＭの端部から下地金属膜ＵＭまたはキャップ金属膜ＣＭの端部までの距離を意味する。
後述するが、キャップ金属膜ＣＭは、第１キャップバリア膜ＣＭ１および第２キャップバリア膜ＣＭ２の積層構造からなり、第１キャップバリア膜ＣＭ１の下面が再配線ＲＭの上面および側面と接しており、さらに、下地金属膜ＵＭの上面（正確には、第３下地バリア膜ＵＭ３の上面）と接している。キャップ金属膜ＣＭの下面は、第１キャップバリア膜ＣＭ１の下面を意味し、上面は、第２キャップバリア膜ＣＭ２の上面を意味する。第１キャップバリア膜ＣＭ１は、チタン（Ｔｉ）膜からなり、その膜厚は５０ｎｍであり、第２キャップバリア膜ＣＭ２は、パラジウム（Ｐｄ）膜からなり、それらの膜厚は、１７５ｎｍである。この膜厚は、再配線ＲＭの上面上における膜厚である。
また、下地金属膜ＵＭを構成する第３下地バリア膜ＵＭ３とキャップ金属膜ＣＭを構成する第１キャップバリア膜ＣＭ１を同じ材質からなる膜（具体的にはチタン（Ｔｉ）膜）としたことで、張り出し部ＰＰにおける下地金属膜ＵＭとキャップ金属膜ＣＭの接着性を強固にでき、再配線ＲＭを構成する銅の移動（拡散）を低減している。
また、張り出し部ＰＰにおいては、下地金属膜ＵＭ上にキャップ金属膜ＣＭが積層した構造となっているため、再配線ＲＭの外側の領域の張り出し部ＰＰにおける下地金属膜ＵＭの膜厚とキャップ金属膜ＣＭの膜厚との和は、再配線ＲＭと下地絶縁膜１１とに挟まれた下地金属膜ＵＭの膜厚よりも厚くなっている。また、再配線ＲＭの外側の領域の張り出し部ＰＰにおける下地金属膜ＵＭの膜厚と第１キャップバリア膜ＣＭ１の膜厚との和は、再配線ＲＭと下地絶縁膜１１とに挟まれた下地金属膜ＵＭの膜厚よりも厚くなっている。
再配線ＲＭを全体的に覆うように保護膜１２が形成されている。保護膜１２は、再配線ＲＭの上面（正確には、キャップ金属膜ＣＭの上面、第２キャップバリア膜ＣＭ２の上面）を部分的に露出する開口１２ａを有しており、再配線ＲＭの露出部分が外部パッド電極１８となっている。
ここで、下地絶縁膜１１および保護膜１２は、ともに、有機膜、例えば、ポリイミド系樹脂やベンゾシクロブテン系樹脂、アクリル系樹脂、エポキシ系樹脂、シリコン系樹脂等を用いることができる。
なお、下地金属膜ＵＭおよびキャップ金属膜ＣＭは、再配線ＲＭを構成する銅（Ｃｕ）膜が銅イオンとなって外部に移動（拡散）するのを防止するものであり、再配線ＲＭとは異なる材料（別材料）で構成されている。また、下地金属膜ＵＭおよびキャップ金属膜ＣＭには、銅（Ｃｕ）膜は含まれていない。
また、信号入出力用の再配線ＲＭを例に説明したが、電源供給用の再配線ＲＭＶおよび回路間又は素子間を接続する再配線ＲＭＳも、再配線ＲＭと同様の構造である。
＜半導体装置の特徴＞
以下に、本実施の形態１の半導体装置の主な特徴を説明する。
銅膜からなる再配線ＲＭは、再配線ＲＭの下面を覆い、再配線ＲＭとは異なる材料からなる下地金属膜ＵＭと、再配線ＲＭの上面および側面を覆い、再配線ＲＭとは異なる材料からなるキャップ金属膜ＣＭとで完全に囲まれている。そして、再配線ＲＭの外側の領域において、下地金属膜ＵＭとキャップ金属膜ＣＭとは張り出し部ＰＰを有しており、張り出し部ＰＰにおいて、下地金属膜ＵＭとキャップ金属膜ＣＭとが直接接触している。このような構造により、隣り合う再配線ＲＭの間に電界がかかったとしても、再配線ＲＭを構成する銅が、再配線ＲＭの外側の領域に移動（拡散）することで発生する、隣り合う再配線ＲＭ間の耐圧劣化または短絡を防止することができる。また、下地絶縁膜１１または保護膜１２を構成するポリイミド膜に含まれる水分、ハロゲンイオン等が、銅膜からなる再配線ＲＭ中に侵入するのを防止できるので、銅膜の酸化を防止でき、隣り合う再配線ＲＭ間の耐圧劣化または短絡を防止できる。
上記張り出し部の張り出し量は、再配線ＲＭの側面を覆うキャップ金属膜ＣＭの膜厚よりも大きい。また、第１パターンに対する第２パターンのずれによって張り出し量が減少した場合にも、減少した張り出し量が、再配線ＲＭの側面を覆うキャップ金属膜ＣＭの膜厚よりも大きいので、製造ばらつきがあった場合でも、隣り合う再配線ＲＭ間の耐圧劣化または短絡を防止することができる。再配線ＲＭを構成する銅膜の酸化を防止できる。
また、下地金属膜ＵＭの上面となる下地バリア膜とキャップ金属膜の下面となるキャップバリア膜とを同じ材質からなる膜としている。そのため、張り出し部における下地金属膜ＵＭとキャップ金属膜ＣＭとの接着性を向上でき、再配線ＲＭを構成する銅が、再配線ＲＭの外側の領域に移動（拡散）するのを十分に防止できるので、隣り合う再配線ＲＭ間の耐圧劣化または短絡、ならびに再配線ＲＭの酸化を防止することができる。
また、平面視において、再配線ＲＭの全周にわたって張り出し部ＰＰが形成されているので、全ての方向に隣り合う再配線ＲＭとの間の耐圧劣化または短絡並びに再配線の酸化を防止することができる。
平面視において、銅膜からなる再配線ＲＭが有する第１平面パターンＰ１よりも大きい第２平面パターンＰ２を有する下地金属膜ＵＭとキャップ金属膜ＣＭとで再配線ＲＭを完全に包み込み、再配線ＲＭの外側の領域において、下地金属膜ＵＭの上面とキャップ金属膜ＣＭの下面とが直接接触している。この構造により、隣り合う再配線ＲＭ間に高電界が印加されても、再配線ＲＭの酸化を防止でき、隣り合う再配線ＲＭ間の耐圧劣化または短絡を防止できる。また、再配線ＲＭを構成する銅膜が酸化して銅イオンが発生したとしても、再配線ＲＭの外側に銅イオンが移動（拡散）するのを防止できる。
また、第１平面パターンＰ１の全周において、第２平面パターンＰ２は第１平面パターンＰ１よりも大きいので、全ての方向に隣り合う再配線ＲＭとの間の耐圧劣化または短絡を防止することができる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明するが、本実施の形態１の特徴である再配線の製造方法を中心に説明する。再配線の製造方法は、図４に示した断面に対応している。
図５〜図１３は、本実施の形態１の半導体装置の製造工程中の断面図である。
図５は、複数の配線層とパッド電極が形成された半導体基板を準備する工程を示している。半導体基板１Ｐには、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）およびｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成された後、複数の配線層からなる配線が形成されている。具体的には、図４で説明したように、３層の配線層（第１層Ａｌ配線５、第２層Ａｌ配線７、第３層Ａｌ配線９）が形成されている。そして、第３層Ａｌ配線９の上部には、表面保護膜１０が形成されているが、表面保護膜１０は、パッド開口１０ａを有しており、最上層の配線層である第３層Ａｌ配線９のパッド開口１０ａから露出した部分が、パッド電極９ａとなっている。図５に示された断面構造は、図４で説明した通りである。
図６は、下地絶縁膜１１、下地金属膜ＵＭおよびシード膜ＲＭ１の形成工程を示している。まず、表面保護膜１０上に下地絶縁膜１１を形成するが、下地絶縁膜１１として感光性ポリイミド樹脂を用いる。表面保護膜１０上に感光性ポリイミドを塗布、露光してパッド開口１０ａおよびパッド電極９ａを露出させた後、キュアを行い硬化させる。つまり、パッド開口１０ａおよびパッド電極９ａより大きい開口１１ａを有する下地絶縁膜１１を形成する。
次に、開口１１ａ、パッド開口１０ａを介してパッド電極９ａに電気的に接続する下地金属膜ＵＭおよびシード膜ＲＭ１を形成（堆積）する。下地金属膜ＵＭを構成する第１下地バリア膜ＵＭ１、第２下地バリア膜ＵＭ２および第３下地バリア膜ＵＭ３は、順に、チタン（Ｔｉ）膜を５〜５０ｎｍ、窒化チタン（ＴｉＮ）膜を１０〜１００ｎｍ、チタン（Ｔｉ）膜を５〜５０ｎｍの膜厚で形成するのが適当である。ここでは、一例として、チタン（Ｔｉ）膜を１０ｎｍ、窒化チタン（ＴｉＮ）膜を５０ｎｍおよびチタン（Ｔｉ）膜を１０ｎｍとする。これらの第１下地バリア膜ＵＭ１、第２下地バリア膜ＵＭ２および第３下地バリア膜ＵＭ３は、例えば、スパッタ法により形成する。次に、スパッタ法を用いて、銅（Ｃｕ）膜からなるシード膜ＲＭ１を第３下地バリア膜ＵＭ３上に形成する。シード膜ＲＭ１は、２５０ｎｍ程度の膜厚とする。
図７は、再配線ＲＭの形成工程のメッキ工程を示している。シード膜ＲＭ１の上に、再配線ＲＭの形成領域を露出し、再配線ＲＭが形成されない領域を覆うレジストマスク（レジストパターン）ＰＲ１を形成する。つまり、レジストマスクＰＲ１は、第１平面パターンＰ１の反転パターンとなっており、第１平面パターンＰ１に対応する開口を有している。次に、下地金属膜ＵＭおよびシード膜ＲＭ１をシード層として、電解（電気）めっき法により、銅（Ｃｕ）膜からなるメッキ膜ＲＭ２をレジストマスクＰＲ１から露出した領域のシード膜ＲＭ１上に選択的に形成する。メッキ膜ＲＭ２の膜厚は、例えば、約６μｍとする。メッキ膜ＲＭ２の膜厚は、２μｍ〜１０μｍの範囲にするのが良く、メッキ膜ＲＭ２の膜厚は薄すぎると再配線ＲＭの抵抗が高くなるため、デバイスの要求を満足する抵抗値を得られる膜厚にすべきであり、ある程度の膜厚が一般的には必要となる。但し、厚すぎるとウエハの反りが大きくなり、その後のリソグラフィや加工装置で搬送エラーが発生し、加工が困難となり、製造コスト増加や生産性低下の弊害が発生する。なお、例えば、下地金属膜ＵＭ等は、パターニングの前後で同様の符号を付している。この工程で、第１平面パターンＰ１を有するメッキ膜ＲＭ２が形成される。
図８は、再配線ＲＭの形成工程であるシード膜ＲＭ１の除去（加工）工程を示している。メッキ膜ＲＭ２形成後に、レジストマスクＰＲ１を除去する。次に、メッキ膜ＲＭ２から露出した領域のシード膜ＲＭ１を除去することで、メッキ膜ＲＭ２の下に、メッキ膜ＲＭ２と等しい平面パターンを有するパターニングされたシード膜ＲＭ１が残る。この工程で、第１平面パターンＰ１を有し、シード膜ＲＭ１とメッキ膜ＲＭ２との積層構造からなる再配線ＲＭが形成される。
この時、メッキ膜ＲＭ２から露出した領域（言い換えると、再配線ＲＭの外側の領域）の下地金属膜ＵＭは、除去せずに残しておくことが重要である。ただし、下地金属膜ＵＭは、メッキ膜ＲＭ２から露出した領域に残っていることが重要であり、例えば、メッキ膜ＲＭ２から露出した領域の下地金属膜ＵＭを半分程度の膜厚分だけエッチングで除去しても良い。つまり、メッキ膜ＲＭ２から露出した領域の下地金属膜ＵＭの膜厚を、メッキ膜ＲＭ２で覆われた領域の下地金属膜ＵＭの膜厚の半分程度にしても良い。メッキ膜ＲＭ２から露出した領域の下地金属膜ＵＭの膜厚を薄くすることで、下地絶縁膜１１から下地金属膜ＵＭが剥離するのを防止することができる。下地金属膜ＵＭの膜厚を低減することで、下地金属膜ＵＭの持つ応力を低減して下地絶縁膜１１からの剥離を低減できるという効果が得られる。ここで、エッチングは、メッキ膜ＲＭ２またはシード膜ＲＭ１をハートマスクとして、塩素系のガスを含むドライエッチングとする。
図９は、キャップ金属膜ＣＭを形成する工程の一部を示している。再配線ＲＭの上面および側面を完全に覆うようにキャップ金属膜ＣＭを形成（堆積）する。パターニングされる前のキャップ金属膜ＣＭは、キャップ金属材料膜と呼ぶ。キャップ金属膜ＣＭは、複数層のキャップバリア膜で構成されている。キャップ金属膜ＣＭを形成するために、第１キャップバリア膜（第１キャップ金属材料膜）ＣＭ１、第２キャップバリア膜（第２キャップ金属材料膜）ＣＭ２および第３キャップバリア膜（第３キャップ金属材料膜）ＣＭ３を順次形成する。なお、本実施の形態１においては、第３キャップバリア膜ＣＭ３もキャップ金属膜ＣＭの一部として扱う。第１キャップバリア膜ＣＭ１、第２キャップバリア膜ＣＭ２および第３キャップバリア膜ＣＭ３は、チタン（Ｔｉ）膜を１０〜２００ｎｍ、パラジウム（Ｐｄ）膜を１０〜２００ｎｍ、チタン（Ｔｉ）膜を１０〜２００ｎｍの膜厚で形成するのが適当である。ここでは、一例として、下層のチタン（Ｔｉ）膜を１０ｎｍ、パラジウム（Ｐｄ）膜を５０ｎｍ、上層のチタン（Ｔｉ）膜を１７５ｎｍとする。第１キャップバリア膜ＣＭ１、第２キャップバリア膜ＣＭ２および第３キャップバリア膜ＣＭ３は、再配線ＲＭの側面を完全に覆うために、ＣＶＤ法などのコンフォーマルな成膜方法を用いるのが良いが、これに限るものではない。
ここで、第３下地バリア膜ＵＭ３と接する第１キャップバリア膜ＣＭ１を、第３下地バリア膜ＵＭ３の膜と同じ材質の膜としたことで、張り出し部ＰＰにおける、第３下地バリア膜ＵＭ３と第１キャップバリア膜ＣＭ１との接着性を向上させることができる。言い換えると、積層構造の下地金属膜ＵＭの上面となる膜と、積層構造のキャップ金属膜ＣＭの下面となる膜の材質を等しくすることで、張り出し部ＰＰにおける、下地金属膜ＵＭとキャップ金属膜ＣＭとの接着性を向上でき、再配線ＲＭを構成する銅イオンの外部への移動（拡散）を防止でき、下地絶縁膜１１または保護膜１２からの水分などの侵入を防止できる。
また、第１キャップバリア膜ＣＭ１の成膜前に、再配線ＲＭおよび下地金属膜ＵＭ（特に、第３下地バリア膜ＵＭ３）の表面に水素プラズマ処理を施し、再配線ＲＭの上面および側面ならびに下地金属膜ＵＭの上面の酸化膜を除去して清浄化し、下地金属膜ＵＭとキャップ金属膜ＣＭとの接着性を向上させておくと良い。
次に、図９に示すように、レジストマスクＰＲ２を、第３キャップバリア膜ＣＭ３上に形成する。レジストマスクＰＲ２は、第２平面パターンＰ２に対応しており、平面視において、再配線ＲＭおよび再配線ＲＭの周囲の張り出し部ＰＰを覆い、それ以外を露出するパターンとなっている。
図１０は、図９に続く、キャップ金属膜ＣＭを形成する工程の一部の工程を示している。レジストマスクＰＲ２から露出した領域の第３キャップバリア膜ＣＭ３をドライエッチングまたはウェットエッチングで除去し、第２平面パターンＰ２を有する第３キャップバリア膜ＣＭ３を形成する。チタン（Ｔｉ）膜からなる第３キャップバリア膜ＣＭ３は、アンモニア過水溶液を用いてウェットエッチングする。つまり、レジストマスクＰＲ２を用いて、第３キャップバリア膜ＣＭ３をパターニングする。
次に、レジストマスクＰＲ２を除去する。そして、パターニングされたチタン（Ｔｉ）膜からなる第３キャップバリア膜ＣＭ３をハードマスクとして第２キャップバリア膜ＣＭ２をエッチングし、第２平面パターンＰ２を有する第２キャップバリア膜ＣＭ２を形成する。パラジウム（Ｐｄ）膜からなる第２キャップバリア膜ＣＭ２は、ヨウ素ヨウ化カリウム溶液を用いてウェットエッチングするが、ドライエッチング法でエッチングしても良い。つまり、第３キャップバリア膜ＣＭ３をマスクとして、第２キャップバリア膜ＣＭ２をパターニング（エッチング）する。
第３キャップバリア膜ＣＭ３および第２キャップバリア膜ＣＭ２にウェットエッチングを施したとしても、再配線ＲＭの外側の領域である張り出し部ＰＰに下地金属膜ＵＭが存在しており、張り出し部ＰＰにおいて、キャップ金属膜ＣＭと下地金属膜ＵＭとが直接接しているので、再配線ＲＭにエッチング液が染み込むことはない。
図１１は、図１０に続く、キャップ金属膜ＣＭを形成する工程の一部および下地金属膜ＵＭの加工工程を示している。第３キャップバリア膜ＣＭ３および第２キャップバリア膜ＣＭ２から露出した領域の第１キャップバリア膜ＣＭ１および下地金属膜ＵＭをエッチングして除去し、下地絶縁膜１１の上面を露出させる。第１キャップバリア膜ＣＭ１および下地金属膜ＵＭを、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜で形成しているので、例えば、アンモニア過水溶液を用いたウェットエッチングにより、第１キャップバリア膜ＣＭ１および下地金属膜ＵＭを除去して、第２平面パターンＰ２を有する第１キャップバリア膜ＣＭ１および下地金属膜ＵＭを形成することができる。この時、チタン（Ｔｉ）膜で形成されている第３キャップバリア膜ＣＭ３も同時に除去され、第２キャップバリア膜ＣＭ２の上面が露出する。第１キャップバリア膜ＣＭ１および下地金属膜ＵＭのエッチング時間とほぼ等しくなるように第３キャップバリア膜ＣＭ３の膜厚を設定することで、第２キャップバリア膜ＣＭ２の端部に対する第１キャップバリア膜ＣＭ１および下地金属膜ＵＭのサイドエッチングを低減できる。
上記工程を経て、隣り合う再配線ＲＭの上面および側面の覆うキャップ金属膜ＣＭおよび下面に接する下地金属膜ＵＭが分離され、等しい第２平面パターンＰ２を有するキャップ金属膜ＣＭと下地金属膜ＵＭとが形成される。ここで、「等しい」とは、上記のサイドエッチングによる寸法差が有る場合も含んでいる。
第３キャップバリア膜ＣＭ３、第１キャップバリア膜ＣＭ１および下地金属膜ＵＭにウェットエッチングを施したとしても、再配線ＲＭの外側の領域である張り出し部ＰＰに下地金属膜ＵＭが存在しており、張り出し部ＰＰにおいて、キャップ金属膜ＣＭと下地金属膜ＵＭとが直接接しているので、再配線ＲＭにエッチング液が染み込むことはない。
図１２は、保護膜１２の形成工程を示している。再配線ＲＭの上面および側面を覆い、再配線ＲＭの上面に設けられた外部パッド電極１８を露出する開口１２ａを有する保護膜１２を形成する。保護膜１２は、再配線ＲＭの膜厚よりも厚く、隣り合う再配線ＲＭの間の領域で、下地絶縁膜１１の上面と接している。保護膜１２として、例えば、感光性ポリイミド樹脂を用いる。再配線ＲＭ上に感光性ポリイミドを塗布、露光して外部パッド電極１８を露出させる開口１２ａを形成した後、キュアを行い硬化させる。
図１３は、半導体チップ１Ａの実装工程を示している。上記工程の後、半導体チップ１Ａをダイパッド部２５Ｄ上に搭載し、再配線ＲＭとリード２５Ｌとをワイヤ２７で接続した後、リード２５Ｌの一部（インナーリード部）、ダイパッド部２５Ｄ、半導体チップ１Ａおよびワイヤ２７を、封止体（封止樹脂）２６で封止して、本実施の形態１の半導体装置（半導体集積回路装置）が完成する。
図１３に示すように、複数の再配線ＲＭを有する半導体チップ１Ａは、ダイパッド部２５Ｄに搭載され、複数のリード２５Ｌにワイヤ２７で電気的に接続されている。リード２５Ｌの一部（インナーリード部）、ダイパッド部２５Ｄ、半導体チップ１Ａおよびワイヤ２７を、例えば熱硬化性エポキシ樹脂などの封止体（封止樹脂）２６で封止されている。また、封止体２６中には、エポキシ樹脂の他にシリカ（ＳｉＯ２）等のフィラーが含有している。リード２５は、封止体２６で覆われたインナーリード部から封止体２６の外側に延在するアウターリード部を有している。
ワイヤ２７の一端は、図４又は図１２に示す半導体チップ１Ａの再配線ＲＭの上面に形成された外部パッド電極１８に接続され、他端は、リード２５Ｌのインナーリード部に接続されている。ダイパッド部２５Ｄおよび複数のリード２５Ｌは、例えば、銅（Ｃｕ）または４２アロイ（鉄ニッケル合金）からなり、ワイヤ２７は、銅（Ｃｕ）からなる。
外部パッド電極１８の表面にはパラジウム（Ｐｄ）膜からなる第２キャップバリア膜ＣＭ２が露出しており、銅からなるワイヤ２７がパラジウム（Ｐｄ）膜からなる第２キャップバリア膜ＣＭ２にボンディング接続されるので、安定かつ十分なボンディング強度を有する接合が可能となり、シェア強度の高い高信頼性のボンディングが可能となる。
なお、ワイヤ２７として、表面にパラジウム（Ｐｄ）を被覆した銅ワイヤ（ＰｄコートＣｕワイヤ）、金ワイヤ（Ａｕワイヤ）を用いても良い。
第１キャップバリア膜ＣＭ１としてチタン（Ｔｉ）膜を用いたが、Ｎｉ、Ｍｏ、Ｗ、Ｃｏ、Ｒｕ、Ｔａ等を主成分とする合金やこれら金属の積層膜であっても良い。また、第３下地バリア膜ＵＭ３としてチタン（Ｔｉ）膜を用いたが、Ｎｉ、Ｍｏ、Ｗ、Ｃｏ、Ｒｕ、Ｔａ等の金属やその窒化物、炭化物など、これら金属を主成分とする合金やこれら金属の積層膜であっても良い。
＜半導体装置の製造方法の特徴＞
以下に、本実施の形態１の半導体装置の製造方法の主な特徴を説明する。
図１０および図１１を用いて説明したとおり、第２キャップバリア膜ＣＭ２のエッチング工程、ならびに、第１キャップバリア膜ＣＭ１および第３キャップバリア膜ＣＭ３のエッチング工程において、再配線ＲＭの外側の領域である張り出し部ＰＰに下地金属膜ＵＭが再配線ＲＭの下から連続的に延在している。また、再配線ＲＭの側面（側壁）上に形成されたキャップ金属膜ＣＭと下地絶縁膜１１との間に下地金属膜ＵＭが存在している。したがって、上記の両エッチング工程において、再配線ＲＭを形成する銅（Ｃｕ）膜が剥離するという不良の発生を防止することができる。次に、この効果について説明する。
図１８と図１９は、本実施の形態１の比較例である半導体装置の製造工程中の断面図である。
図１８は、図８を用いて説明したシード膜ＲＭ１の除去工程に続いて、メッキ膜ＲＭ２から露出した領域の下地金属膜ＵＭを除去した状態を示している。上記本実施の形態１の製造方法とは異なり、シード膜ＲＭ１を除去後に、メッキ膜ＲＭ２またはシード膜ＲＭ１から露出した領域の下地金属膜ＵＭを完全に除去するため、下地金属膜ＵＭのエッチング工程においてオーバーエッチが必須となる。つまり、図１８に示すように下地金属膜ＵＭの端部が再配線ＲＭの端部から後退するサイドエッチが発生し、下地金属膜ＵＭの端部から再配線ＲＭが庇状にせり出した構造となる。
次に、図１９に示すようにキャップ金属膜ＣＭを再配線ＲＭの上面および側面上に堆積するが、図１９の破線Ｙで囲った部分において、「段切れ」と呼ばれるキャップ金属膜ＣＭの不連続部分が発生することが本願発明者の検討により判明した。また、この段切れは、上記の下地金属膜ＵＭのサイドエッチに起因して発生すること、さらに、キャップ金属膜ＣＭのエッチング工程において、段切れ部からエッチング液が再配線ＲＭまたは再配線ＲＭの下の下地金属膜ＵＭに染み込み、再配線ＲＭの一部が剥離することが判明した。
比較例では、シード膜ＲＭ１を除去後に、連続して、メッキ膜ＲＭ２から露出した領域の下地金属膜ＵＭを完全に除去している。しかし、本実施の形態１では、再配線ＲＭの外側の領域のキャップ金属膜ＣＭを除去する段階まで下地金属膜ＵＭは残しておき、キャップ金属膜ＣＭの除去に続いて（同一工程であっても良い）、再配線ＲＭの外側の領域の下地金属膜ＵＭ除去するため、上記の段切れを防止することができ、再配線ＲＭの剥離を防止できる。
また、外部パッド電極１８の表面にはパラジウム（Ｐｄ）膜からなる第２キャップバリア膜ＣＭ２が露出しており、銅からなるワイヤ２７がパラジウム（Ｐｄ）膜からなる第２キャップバリア膜ＣＭ２にボンディング接続されるので、安定かつ十分なボンディング強度を有する接合が可能となる。
＜変形例１＞
図１４は、本実施の形態１の変形例１である半導体装置の製造工程中の断面図である。
半導体チップ１Ｂの製造方法では、図８を用いて説明したシード膜ＲＭ１の除去工程と、図９を用いて説明したキャップ金属膜ＣＭの形成工程との間に、再配線ＲＭの側面（側壁）を順テーパにする工程を追加する。具体的には、再配線ＲＭに対してアルゴン（Ａｒ）スパッタエッチングを施すことで、断面視にて、側面が順テーパとなった台形形状の再配線ＲＭａを得ることができる。台形形状とは、再配線ＲＭａの下面が上面よりも広い形状、または、断面視において、下面の幅が上面の幅よりも大きい形状とも言える。また、再配線ＲＭａは、シード膜ＲＭ１ａとメッキ膜ＲＭ２ａの積層構造となっており、シード膜ＲＭ１ａとメッキ膜ＲＭ２ａの側面は、連続的な順テーパとなっている。
図７を用いて説明した電解めっき法でメッキ膜ＲＭ２を形成した場合、レジストマスクＰＲ１の側面が順テーパとなっているため、メッキ膜ＲＭ２の側面は逆テーパとなり、メッキ膜ＲＭ２の断面視における形状は逆台形形状となる。側面が逆テーパの場合、再配線ＲＭの側面を覆うように形成するキャップ金属膜ＣＭの被覆性が低下して、不連続部またはピンホールをともなうキャップ金属膜ＣＭとなってしまう。そのため、キャップ金属膜ＣＭのウェットエッチング工程でエッチング液が再配線ＲＭに染み込み、再配線ＲＭの側面がエッチングされる（異常エッチング）現象が発生することが、本願発明者の検討で判明した。
再配線ＲＭの側面を順テーパにすることで、キャップ金属膜ＣＭの不連続部またはピンホールの発生を防止でき、再配線ＲＭの異常エッチングを防止することができる。
上記工程の後、実施の形態１のキャップ金属膜ＣＭの形成工程が続く。
＜変形例２＞
図１５は、本実施の形態１の変形例２である半導体装置の製造工程中の断面図である。
半導体チップ１Ｃの製造方法では、図８を用いて説明したシード膜ＲＭ１の除去工程と、図９を用いて説明したキャップ金属膜ＣＭの形成工程との間に、再配線ＲＭの肩部または側面全体を丸める工程を追加する。具体的には、再配線ＲＭにリフロー（熱処理）を施すことにより、肩部が丸くなった再配線ＲＭｂとすることができる。例えば、水素（Ｈ２）プラズマ処理や水素（Ｈ２）雰囲気で３００℃〜４５０℃程度の温度でアニールすることにより再配線ＲＭの銅膜の表面の酸化膜を還元した上で、３００℃〜４５０℃でアニールして銅膜をリフローする。また、再配線ＲＭｂは、シード膜ＲＭ１ｂとメッキ膜ＲＭ２ｂの積層構造となっている。
再配線ＲＭの肩部が丸くなり、側面が滑らかになることで、キャップ金属膜ＣＭの被覆性が向上し、キャップ金属膜ＣＭの不連続部またはピンホールに起因する、再配線ＲＭの異常エッチングを防止することができる。
上記工程の後、実施の形態１のキャップ金属膜ＣＭの形成工程が続く。
＜変形例３＞
図１６は、本実施の形態１の変形例３である半導体装置の製造工程中の断面図である。
図１６は、図４に示す半導体チップ１Ａの変形例である半導体チップ１Ｄを示しており、半導体チップ１Ａと異なる点は、表面保護膜１０の上に下地絶縁膜１１を介在させることなく再配線ＲＭを配置している。下地金属膜ＵＭは、パッド電極９ａに接触して電気的に接続されており、表面保護膜１０のパッド開口１０ａにおいて、表面保護膜１０の側壁および上面に延在している。下地金属膜ＵＭの下面は、表面保護膜１０の上面に接している。再配線ＲＭの下面に接する下地金属膜ＵＭおよびキャップ金属膜ＣＭは、実施の形態１と同様である。また、その他の構造、製造方法も実施の形態１と同様である。
再配線ＲＭの下面を下地金属膜ＵＭで、上面および側面をキャップ金属膜ＣＭで、完全に被覆し、張り出し部ＰＰで下地金属膜ＵＭとキャップ金属膜ＣＭとが直接接触した構造としたことで、再配線ＲＭを構成する銅が銅イオンとなって外部へ移動（拡散）するのを防止できる。また、保護膜１２または封止体２６に含まれる水分やハロゲンイオンなどにより再配線ＲＭを構成する銅膜が酸化されるのを防止することができる。つまり、隣り合う再配線ＲＭ間の電気的信頼性を向上できるため、図４に示した下地絶縁膜１１を省略することができる。
再配線ＲＭおよび表面保護膜の上に、有機膜からなる保護膜１２を設けているので、半導体チップ１Ｄを、図１３に示すように、シリカを含む封止体２６で封止したとしても、封止体２６と表面保護膜１０とが接触することに起因する表面保護間膜１０のクラックを防止することができる。
また、上記のとおり、隣り合う再配線ＲＭ間の電気的信頼性を向上できるので、下地絶縁膜１１だけでなく、保護膜１２も省略しても良い。封止体２６に水分やハロゲンイオンが含まれていたとしても、上記の構造としたことで、再配線ＲＭ中への水分やハロゲンイオンの侵入を防止することができる。
＜変形例４＞
図１７は、本実施の形態１の変形例４である半導体装置の製造工程中の断面図である。
図１７は、図１３で説明した実装工程の変形例である。半導体チップ１Ａを、接着層３９を介して配線基板３０上に搭載し、再配線ＲＭとボンディングフィンガ３２とをワイヤ３７で接続した後、配線基板３０の上面側、半導体チップ１Ａ、および、ワイヤ３７を、封止体（封止樹脂）３８で封止して、変形例４の半導体装置（半導体集積回路装置）が完成する。
図１７に示すように、配線基板３０は、絶縁層からなるコア層３１の上面には導体層からなる複数のボンディングフィンガ３２を有し、下面には導体層からなる複数のランド３３を有する。複数のボンディングフィンガ３２間および複数のランド３３間は、絶縁層からなるソルダレジスト３５によって電気的に絶縁されている。さらに、ボンディングフィンガ３２とランド３３とは、コア層３１に形成された導体層からなるビア内配線３４を介して電気的に接続されており、ランド３３には、半田からなるバンプ電極３６が接続されている。さらに、封止体３８は、熱硬化性エポキシ樹脂などからなり、シリカ（ＳｉＯ２）等のフィラーを含有している。
ワイヤ３７の一端は、図４又は図１６に示す半導体チップ１Ａの再配線ＲＭの上面に形成された外部パッド電極１８に接続され、他端は、ボンディングフィンガ３２に接続されている。ワイヤ２７は、銅（Ｃｕ）ワイヤであるが、表面にパラジウム（Ｐｄ）を被覆した銅ワイヤ（ＰｄコートＣｕワイヤ）、金ワイヤ（Ａｕワイヤ）を用いても良い。
また、外部パッド電極１８とボンディングフィンガ３２間をワイヤで電気的に接続する例を説明したが、再配線ＲＭの上面の外部パッド電極１８に半田ボールを形成し、半田ボールで外部パッド電極１８とボンディングフィンガ３２間を電気的に接続しても良い。その場合には、半導体チップ１Ａの再配線ＲＭが形成された側を、配線基板３０の上面側に対向させて、外部パッド電極１８とボンディングフィンガ３２間を半田ボールで接続すると良い。
なお、半導体チップ１Ａに代えて、半導体チップ１Ｂ〜１Ｆとしても良い。
（実施の形態２）
実施の形態２は、実施の形態１の半導体装置の製造方法の変形例に対応している。
図２０および図２１は、実施の形態２の半導体装置の製造工程中の断面図である。実施の形態１の半導体装置と区別するために、実施の形態２の半導体装置を半導体チップ１Ｅと表示している。実施の形態１の製造方法と共通する部分には同様の符号を付している。
実施の形態１の図８を用いて説明したシード膜ＲＭ１の除去工程に続いて、シード膜ＲＭ１から露出した領域の下地金属膜ＵＭを除去する。実施の形態１の製造方法とは異なり、シード膜ＲＭ１を除去後に、シード膜ＲＭ１から露出した領域の下地金属膜ＵＭを完全に除去するため、下地金属膜ＵＭのエッチング工程においてオーバーエッチが必須となる。つまり、図２０に示すように下地金属膜ＵＭａの端部が再配線ＲＭの端部から後退するサイドエッチが発生し、下地金属膜ＵＭａの端部から再配線ＲＭが庇状にせり出した構造となる。つまり、再配線ＲＭにせり出し部が出来、再配線ＲＭと下地絶縁膜１１との間に空間（スリット、ギャップ）が出来てしまう。再配線ＲＭは、シード膜ＲＭ１とメッキ膜ＲＭ２の積層構造、下地金属膜ＵＭａは、第１下地バリア膜ＵＭ１ａ、第２下地バリア膜ＵＭ２ａ、および、第３下地バリア膜ＵＭ３ａの積層構造である。
次に、再配線ＲＭにエッチングを施し、再配線ＲＭの側面が下地金属膜ＵＭａの側面と一致するまで、または、下地金属膜ＵＭａの側面よりも再配線ＲＭの内部側となるまで再配線ＲＭを削り込む。つまり、上記せり出し部をエッチングで除去する。こうして、図２１に示すように、下地金属膜ＵＭａの側面と一致した側面を有する再配線ＲＭｃを形成する。再配線ＲＭｃは、シード膜ＲＭ１ｃとメッキ膜ＲＭ２ｃの積層構造となっている。また、上記のとおり、再配線ＲＭｃの側面が、下地金属膜ＵＭａの側面よりも再配線ＲＭｃの内部側となっている方が好ましい。
なお、上記の下地金属膜ＵＭに対するウェットエッチングは、例えば、アンモニア過水溶液を用いる。そして、再配線ＲＭに対するエッチングは、ウェットエッチングまたはドライエッチングのどちらでも良い。
上記エッチング工程の後に、実施の形態１のキャップ金属膜ＣＭの形成工程以降の工程を実施して半導体チップ１Ｅを有する半導体装置が完成するが、上記せり出し部を除去しているので、キャップ金属膜ＣＭの段切れに起因する再配線ＲＭｃの剥離を防止することができる。そして、キャップ金属膜ＣＭの下面が、下地金属膜ＵＭの側面または上面と接触する構造にできるので、再配線ＲＭｃを構成する銅膜の酸化または銅イオンの移動（拡散）を防止することができる。
＜変形例５＞
変形例５は、実施の形態２の半導体装置の製造方法の変形例に対応している。
図２２は、実施の形態２の変形例５である半導体装置の製造工程中の断面図である。実施の形態２の半導体装置と区別するために、変形例５の半導体装置を半導体チップ１Ｆと表示している。実施の形態１または２の製造方法と共通する部分には同様の符号を付している。
実施の形態２において、図２０を用いて説明した下地金属膜ＵＭのエッチング工程の後に、再配線ＲＭのせり出し部の下の空間を埋めるために再配線ＲＭにスパッタエッチングを施す。図２０に示す再配線ＲＭに対して、アルゴン（Ａｒ）スパッタエッチングを施すことで、図２２に示すように、断面視にて、側面が順テーパとなった台形形状の再配線ＲＭｄを得ることができる。さらに、アルゴンスパッタエッチングの工程において、再配線ＲＭｃのせり出し部と下地絶縁膜１１の間をリデポ物（再付着物）１３で埋めることができる。再配線ＲＭｄは、シード膜ＲＭ１ｄとメッキ膜ＲＭ１ｄの積層構造である。
上記スパッタエッチング工程の後に、実施の形態１のキャップ金属膜ＣＭの形成工程以降の工程を実施して半導体チップ１Ｆを有する半導体装置が完成する、上記空間が埋まっているので、キャップ金属膜ＣＭの段切れを防止することができ、再配線ＲＭｄの剥がれを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態２において、せり出し部をエッチング除去する代わりに、変形例２のリフローを施すことで、再配線ＲＭのせり出し部と下地絶縁膜１１との間の空間をなくすこともできる。また、実施の形態２または変形例５の半導体チップ１Ｅまたは１Ｆに、変形例４の実装工程を適用しても良い。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
（ａ）半導体基板の主面上にパッド電極を形成する工程、
（ｂ）前記パッド電極上に開口を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、前記開口を介して前記パッド電極に電気的に接続する下地金属膜を形成する工程、
（ｄ）前記下地金属膜上に、前記下地金属膜を介して前記パッド電極に電気的に接続する再配線を形成する工程、
（ｅ）前記再配線の上面および側面を覆うキャップ金属膜を形成する工程、
を有し、
前記工程（ｄ）は、
（ｄ-１）前記下地金属膜上に、前記下地金属膜を介して前記パッド電極に電気的に接続する前記再配線を形成する工程、
（ｄ-２）前記再配線から露出する領域の前記下地金属膜を完全にエッチングする工程、
（ｄ-３）その後、前記再配線をウエットエッチして後退させる工程、
を含み、
前記工程（e）は、
（ｅ-１）前記半導体基板の主面の全面上に、キャップバリア膜を形成する工程、
（ｅ-２）前記キャップバリア膜をパターニングすることによって、前記キャップ金属膜を形成する工程、
を含む、半導体装置の製造方法。
[付記２]
前記付記１に記載の半導体装置の製造方法において、
前記再配線は、Ｃｕ膜からなり、前記パッド電極はＡｌ膜からなる、半体装置の製造方法。
[付記３]
前記付記１に記載の半導体装置の製造方法において、
前記再配線の膜厚は、前記パッド電極の膜厚よりも厚く、前記パッド電極は複数の配線層の中で最も厚い、半導体装置の製造方法。
［付記４］
半導体基板と、
前記半導体基板上に形成された複数の配線層と、
前記複数の配線層の最上層に形成されたパッド電極と、
前記パッド電極上に開口を有する絶縁膜と、
前記絶縁膜上に形成され、第１下面と第１上面を有する下地金属膜と、
前記下地金属膜の前記第１上面に形成され、第２下面と第２上面と、側面とを有する再配線と、
前記再配線の前記第２上面および前記側面を覆うように形成され、第３下面と第３上面を有するキャップ金属膜と、
を有し、
前記再配線は、第１平面パターンを有し、
前記下地金属膜および前記キャップ金属膜は、前記第１平面パターンよりも大きい第２平面パターンを有し、
前記再配線の外側において、前記下地金属膜の前記第１上面と前記キャップ金属膜の前記第３下面とは接している、半導体装置。
［付記５］
前記付記４に記載の半導体装置において、
前記第１平面パターンの全周囲において、前記第２平面パターンは、前記第１平面パターンよりも大きく、
前記再配線の外側において、前記下地金属膜の前記第１上面と前記キャップ金属膜の前記第３下面とは接している、半導体装置。
ＣＭ キャップ金属膜
ＣＭ１、ＣＭ２、ＣＭ３ キャップバリア膜
ＰＰ 張り出し部
ＰＲ レジストマスク
ｐ１、ｐ２、ｐ３ プラグ
Ｐ１ 第１平面パターン
Ｐ２ 第２平面パターン
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ
ＲＭ、ＲＭａ、ＲＭｂ、ＲＭｃ、ＲＭｄ、ＲＭＳ、ＲＭＶ 再配線
ＲＭ１ シード膜
ＲＭ２ メッキ膜
ＵＭ 下地金属膜
ＵＭａ、ＵＭ１、ＵＭ２、ＵＭ３ 下地バリア膜
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ 半導体チップ
１Ｐ 半導体基板
２Ｐ ｐ型ウエル
２Ｎ ｎ型ウエル
３ 素子分離溝
３ａ 素子分離絶縁膜
４，６，８ 層間絶縁膜
５、７、９ Ａｌ配線
９ａ パッド電極
１０ 表面保護膜
１０ａ パッド開口
１１ 下地絶縁膜
１１ａ 開口
１２ 保護膜
１３ 再付着物
１８ 外部パッド電極
２５Ｄ ダイパッド部
２５Ｌ リード
２６、３８ 封止体
２７、３７ ワイヤ
３０ 配線基板
３１ コア層
３２ ボンディングフィンガ
３３ ランド
３４ ビア内配線
３５ ソルダレジスト
３６ バンプ電極
３９ 接着層

Claims (19)

  1. 半導体基板と、
    前記半導体基板上に形成された複数の配線層と、
    前記複数の配線層の最上層に形成されたパッド電極と、
    前記パッド電極上に開口を有する絶縁膜と、
    前記絶縁膜上に形成された下地金属膜と、
    前記下地金属膜上に形成された再配線と、
    前記再配線の上面および側面を覆うように形成されたキャップ金属膜と、
    を有し、
    前記再配線の外側の領域において、前記再配線の側壁上に形成された前記キャップ金属膜と前記絶縁膜との間には、前記下地金属膜が形成されており、
    前記再配線と前記下地金属膜は別材料で形成されており、
    前記再配線と前記キャップ金属膜は別材料で形成されており、
    前記再配線の外側の領域において、前記下地金属膜と前記キャップ金属膜とが直接接している、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記再配線の外側の領域に存在する前記下地金属膜の膜厚と前記キャップ金属膜の膜厚の和は、前記再配線の下の前記下地金属膜の膜厚よりも厚い、半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記キャップ金属膜は、第１キャップバリア膜、第２キャップバリア膜を含む積層膜で形成されており、
    前記第１キャップバリア膜はＴｉ膜であり、
    前記第２キャップバリア膜はＰｄ膜であり、
    前記下地金属膜はＴｉ膜およびＴｉＮ膜を含む積層膜である、半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記再配線はＣｕを主成分として構成されており、
    前記パッド電極はＡｌを主成分として構成されており、
    前記再配線の膜厚は前記パッド電極の膜厚よりも厚い、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記再配線の上に形成された前記第２キャップ金属膜上に、銅ワイヤを有する、半導体装置。
  6. （ａ）複数の配線層と、前記複数の配線層の最上層に形成されたパッド電極とを有する半導体基板を準備する工程、
    （ｂ）前記パッド電極上に第１開口を有する第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に、前記第１開口を介して前記パッド電極に電気的に接続する下地金属膜を形成する工程、
    （ｄ）前記下地金属膜上に、前記下地金属膜を介して前記パッド電極に電気的に接続する再配線を形成する工程、
    （ｅ）前記再配線の上面および側面を覆うキャップ金属膜を形成する工程、
    を有し、
    前記工程（ｅ）は、
    （ｅ‐１）前記半導体基板の主面上に、キャップ金属材料膜を形成する工程と、
    （ｅ‐２）前記第１絶縁膜上の前記キャップ金属材料膜をエッチングすることにより、前記キャップ金属膜を形成する工程と、を含み、
    前記工程（ｅ‐２）における前記エッチングは、前記下地金属膜の一部が前記再配線の外側の領域に存在する状態において施され、
    前記工程（ｅ‐２）の後では、前記再配線の外側の領域において、前記下地金属膜と前記キャップ金属膜とが直接接している、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記再配線と前記下地金属膜は別材料で形成されており、
    前記再配線と前記キャップ金属膜は別材料で形成されている、半導体装置の製造方法。
  8. 請求項６に記載の半導体装置の製造方法において、
    前記キャップ金属材膜料は、第１キャップバリア膜、第２キャップバリア膜および第３キャップバリア膜を含む積層膜で形成されており、
    前記下地金属膜と前記第３キャップバリア膜は同じ材料を含む、半導体装置の製造方法。
  9. 請求項６に記載の半導体装置の製造方法において、
    前記工程（d）は、
    （ｄ‐１）前記下地金属膜上にシード膜を形成する工程と、
    （ｄ‐２）前記シード膜上に前記シード膜の一部を露出するレジストパターンを形成する工程と、
    （ｄ‐３）前記レジストパターンから露出する前記シード膜上に電気メッキにより前記再配線を形成する工程と、
    （ｄ‐４）前記レジストパターンを除去する工程と、
    （ｄ‐５）前記再配線の外側の領域の前記シード膜を除去する工程と、
    を含み、
    前記工程（ｅ）において、
    前記キャップ金属膜は、前記シード膜の側面を覆うように形成される、半導体装置の製造方法。
  10. 請求項６に記載の半導体装置の製造方法において、
    前記工程（ｅ-２）は、前記下地金属膜のウエットエッチをおこなう工程を含む、半導体装置の製造方法。
  11. 請求項６に記載の半導体装置の製造方法において、
    前記再配線はＣｕを主成分として構成されており、
    前記パッド電極はＡｌを主成分として構成されており、
    前記再配線の膜厚は前記パッド電極の膜厚よりも厚い、半導体装置の製造方法。
  12. 請求項６に記載の半導体装置の製造方法において、
    前記第１絶縁膜と前記パッド電極の間には第２絶縁膜が形成されており、
    前記第２絶縁膜は、前記第１絶縁膜の前記第１開口内に、前記第１開口より小さい第２開口を有する、半導体装置の製造方法。
  13. 請求項６に記載の半導体装置の製造方法において、さらに、
    前記工程（ｅ）の後、前記キャップ金属膜上に第３開口を有する第３絶縁膜を形成する工程、を有し、
    前記第１絶縁膜と前記第３絶縁膜の夫々は、ポリイミド膜を含む、半導体装置の製造方法。
  14. 請求項６に記載の半導体装置の製造方法において、
    前記再配線の上の前記キャップ金属膜に、銅ワイヤを接続する、半導体装置の製造方法。
  15. 請求項６に記載の半導体装置の製造方法において、さらに、
    前記工程（ｄ）の後であって、前記工程（ｅ）の前に、
    前記下地金属膜を一部エッチングする工程を有する、半導体装置の製造方法。
  16. （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板上に絶縁膜を形成する工程、
    （ｃ）前記絶縁膜上に、下地金属膜を形成する工程、
    （ｄ）前記下地金属膜上に、再配線を形成する工程、
    （ｅ）前記再配線の上面および側面を覆うように、前記絶縁膜上に、第１キャップバリア膜、第１キャップバリア膜、および、第１キャップバリア膜を順番に形成する工程、
    （ｆ）レジストマスクを用いて、前記再配線の上面上および側面上に前記第３キャップバリア膜を残しつつ、前記絶縁膜上に形成された前記第３キャップバリア膜をパターニングする工程と、
    （ｇ）前記レジストマスクを除去する工程と、
    （ｈ）パターニングされた前記第３キャップバリア膜をマスクとして、前記絶縁膜上に形成された前記第２キャップバリア膜をエッチングする工程と、
    （ｉ）前記再配線の上面上および側面上の前記第３キャップバリア膜をエッチングすると共に、前記絶縁膜上の前記第１キャップバリア膜および前記下地金属膜をエッチングする工程と、
    を有する、半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記工程（ｉ）後に、前記再配線の外側の領域であって、且つ、前記絶縁膜上の領域には、前記下地金属膜と前記第１キャップバリア膜が存在しており、
    前記再配線の外側の領域に存在する前記下地金属膜の膜厚と前記第１キャップバリア膜の膜厚の和は、前記再配線下の前記下地金属膜の膜厚よりも厚い、半導体装置の製造方法。
  18. 請求項１６に記載の半導体装置の製造方法において、
    前記第１、第２および第３キャップバリア膜は、それぞれＴｉ膜，Ｐｄ膜およびＴｉ膜であり、
    前記下地金属膜は、Ｔｉ膜，ＴｉＮ膜およびＴｉ膜を含む積層膜である、半導体装置の製造方法。
  19. 請求項１６に記載の半導体装置の製造方法において、
    前記（ｉ）工程の後、前記再配線の上面に形成されている前記第２キャップバリア膜は露出しており、
    前記（ｉ）工程の後に、更に、
    （ｊ）前記第２キャップバリア膜上に、銅ワイヤを形成する工程、
    を有する、半導体装置の製造方法。
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