JP3563635B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体チップのパッドを再配線し、外部端子をチップ上に再配置する再配置技術を用いた半導体集積回路装置に関する。
【０００２】
【従来の技術】
再配置技術を用いた半導体集積回路装置としては、チップを配線基板にフリップチップ接続する装置が良く知られており、たとえば特開平９−２６０３８９号公報に開示されている。
【０００３】
さらに近年の再配置技術は、チップサイズパッケージ（ＣＳＰ）と呼ばれ、パッケージのサイズが、チップのサイズとほぼ同等の大きさの極小パッケージ製品等にも、広く利用されるようになってきている。
【０００４】
従来、再配置技術を用いた装置は、パッドを再配線する再配線層に、アルミニウム合金を用いることが多い。
【０００５】
【発明が解決しようとする課題】
しかし、再配線層にアルミニウム合金を用いた場合、下記の事情があった。
【０００６】
再配線層間のピッチが狭くなると、再配線層間の電位差に起因したアルミニウムのマイグレーションやコロージョンが発生する可能性が高まる。マイグレーションが発生すると再配線層どうしが短絡、あるいは断線し、また、コロージョンが発生すると再配線層が電気的に分解され、最後は消失する。これらの現象が発生すると、もはや集積回路として正常に動作しない。
【０００７】
なお、マイグレーションのうち、エレクトロマイグレーションを解消できる装置が、たとえば特開平１０−２６１６６３号公報に開示されている。これに開示された装置では、エレクトロマイグレーションを、再配線層の最上層に形成される金属層に、硬度の大きい材料を用いることで解消している。
【０００８】
しかし、再配線層自体は、銅、銀、ニッケルなどの材料が選択されており、たとえばアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いることは前提とされていない。したがって、“マイグレーション”や“コロージョン”に対しては、より充分な対策を施すことが望ましい。
【０００９】
この発明は、上記の事情に鑑み為されたもので、その目的は、再配線層にアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いたとしても、これらの発生を抑制できる構造を持つ半導体集積回路装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置は、集積回路が形成され、この集積回路に電気的に接続されるパッドを有する半導体基板と、前記基板上に形成され、前記パッドに通じる開孔を有するパッシベーション膜と、前記パッシベーション膜の開孔を介して前記パッドに電気的に接続されるとともに前記パッシベーション膜上に引き出された再配線層と、前記再配線層を完全に被覆するとともに、前記パッシベーション膜上に張り出した張出部位を有するバリアメタル層と、前記バリアメタル層および前記パッシベーション膜上に形成され、前記再配線層上の前記バリアメタル層に達する開孔を有する有機膜と、前記有機膜の開孔および前記バリアメタル層を介して前記再配線層に電気的に接続されるバンプ電極とを具備することを特徴としている。
【００１１】
上記半導体集積回路装置によれば、バリアメタル層が、再配線層を完全に被覆するとともに、パッシベーション膜上に張り出した張出部位を有する。特に張出部位を有するバリアメタル層は、再配線層が機械的な力あるいは電気的な力によって移動しようとするとき、移動しようとする力に対して反発する。これにより、再配線層の強度が構造的に高まり、再配線層の“マイグレーション”の発生を抑制できる。
【００１２】
また、張出部位は、たとえば有機膜が吸収した水分などにより、たとえば有機膜とパッシベーション膜との界面に沿って電解質が生じたとき、電解質と再配線層とを接触し難くする。これにより、再配線層の“コロージョン”の発生を抑制できる。
【００１３】
したがって、再配線層にたとえばアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いたとしても、これらの発生を抑制できる構造を持つ半導体集積回路装置が得られる。
【００１４】
また、その製造方法は、半導体集積回路が形成され、この集積回路に電気的に接続されるパッドを有する半導体基板を用意し、前記基板上に、前記パッドに通じる開孔を有するパッシベーション膜を形成し、前記パッシベーション膜の開孔を介して前記パッドに電気的に接続されるとともに前記パッシベーション膜上に引き出された再配線層を形成し、前記再配線層および前記パッシベーション膜上にバリアメタル層を形成し、前記バリアメタル層を前記再配線層を完全に被覆するとともに、前記パッシベーション膜上に張り出した張出部位を有するようにパターニングし、前記パッシベーション膜および前記バリアメタル層上に、前記再配線層上の前記バリアメタルに達する開孔を有する有機膜を形成し、前記有機膜の開孔および前記バリアメタル層を介して前記再配線層に電気的に接続されるバンプ電極を形成することを特徴としている。
【００１５】
上記製造方法によれば、バリアメタル層を、再配線層を完全に被覆するとともに、パッシベーション膜上に張り出した張出部位を有するようにパターニングするので、この発明に係る半導体集積回路装置を、製造コストの無用な増加を抑制して製造することができる。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図面にわたり、共通する箇所には共通する参照符号を付す。
【００１７】
［第１の実施形態］
図１（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置を概略的に示した平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図である。
【００１８】
図１（Ａ）、（Ｂ）それぞれに示すように、シリコンチップ（シリコン基板）１内には集積回路２が形成されている。チップ１のサイズの一例は６ｍｍ×８ｍｍである。チップ１の上方にはパッド３が形成されている。パッド３は集積回路２に電気的に接続されており、集積回路２の外部端子として機能する。この実施形態ではパッド３の配置の一例として、パッド３をチップ１の縁に沿って配置したものを示す。パッド３のサイズの一例は約９０μｍ×９０μｍであり、約２００μｍのピッチで配置されている。パッド３の好ましい材質の一例は、アルミニウムを主成分とする導電体、たとえばアルミニウム（Ａｌ）、シリコン（Ｓｉ）および銅（Ｃｕ）を含むようなアルミニウム合金である。チップ１上にはパッシベーション膜４が形成されている。パッシベーション膜４は、パッド３に通じる開孔５を有する。
【００１９】
パッシベーション膜４上には再配線層６が形成されている。再配線層６は、チップ１の縁に沿って配置されたパッド３をチップ１の中央の部分に引き出し、パッド３、つまり外部端子をチップ１の中央の部分に二次元的に再配置するための配線である。このため、再配線層６は、その一端にパッド３に接続される領域７−１（以下接続部と呼ぶ）、その他端にバンプ電極１２に接続される領域７−２（以下再配置パッド部と呼ぶ）、および接続部７−１と再配置パッド部７−２とを接続する配線部７−３をそれぞれ有する。接続部７−１は開孔５を介してパッド３に電気的に接続される。接続部７−１のサイズの一例は約１００μｍ×１００μｍである。また、再配置パッド部７−２のサイズの一例は約３００〜４００μｍ×３００〜４００μｍ、また、配線部７−３のサイズの一例は幅約３０〜６０μｍである。再配線層６の好ましい材質の一例は、パッド３と同様、アルミニウム合金であり、その厚さの一例は０．１〜５μｍである。厚さが０．１μｍ未満では抵抗値が高くなり過ぎ、また、厚さが５μｍを超えると再配線層６にクラックが入りやすくなるためである。特に好ましい範囲は０．５〜３μｍであり、第１の実施形態では、約０．８μｍとした。再配線層６の上にはバリアメタル層８が形成されている。バリアメタル層８は、再配線層６の酸化を抑制したり、再配線層６とバンプ電極１２との反応の抑制、および再配線層６とバンプ電極１２との密着性を向上させる役目を持つ。
【００２０】
図２（Ａ）は、図１（Ａ）中の一点鎖線枠２Ａ内を拡大した拡大図である。また、図２（Ｂ）は図２（Ａ）中のＢ−Ｂ線に沿う断面図、図２（Ｃ）は図２（Ａ）中のＣ−Ｃ線に沿う断面図である。
【００２１】
図２（Ａ）〜（Ｃ）それぞれに示すように、バリアメタル層８は、再配線層６の表面を完全に被覆している。バリアメタル層８の一例を、図３（Ａ）、（Ｂ）に詳細に示す。図３（Ａ）は図２（Ｂ）に示す再配置パッド部７−２およびその近傍の断面に対応し、図３（Ｂ）は図２（Ｃ）に示す配線部７−３の断面に対応する。
【００２２】
図３（Ａ）、（Ｂ）に示すように、バリアメタル層８の一例は、再配線層６の表面上に、チタン（Ｔｉ）層８−１、ニッケル（Ｎｉ）層８−２、およびパラジウム（Ｐｄ）層８−３を順次積層した三層構造膜である。Ｔｉ層８−１の厚さの一例は０．０５〜０．３μｍである。厚さが０．０５μｍ未満では再配線層６（アルミニウム合金）との密着性が悪化する可能性があり、また、厚さが０．３μｍを超えるとＴｉ層８−１にクラックが入りやすくなるためである。Ｎｉ層８−２の厚さの一例は０．１〜３μｍである。厚さが０．１μｍ未満ではバンプ電極１２を構成する低融点金属、たとえばハンダの場合、スズ（Ｓｎ）の拡散の影響を受け、Ｔｉ層８−１との界面、およびＰｄ層８−３との界面との信頼性が悪化する。また、厚さが３μｍを超えるとスパッタ装置や蒸着装置での形成が困難となる。Ｐｄ層８−３の厚さの一例は０．０１〜０．３μｍである。厚さが０．０１μｍ未満ではＮｉ層８−２の酸化を抑制できない。また、厚さが０．３μｍを超えるとハンダとの濡れ性が悪くなるためである。第１の実施形態では、Ｔｉ層８−１、Ｎｉ層８−２、Ｐｄ層８−３の厚さの一例としてそれぞれ、０．１μｍ、０．３μｍ、０．０５μｍとした。
【００２３】
さらにバリアメタル層８は、パッシベーション膜４上に張り出した張出部位９を有する。張出部位９のサイズの一例は２〜２０μｍである。第１の実施形態では、再配線層６の配線部７−３の幅を約５０μｍとしたとき、特に好ましい例として張出部位９のサイズを約１０μｍとした。
【００２４】
このようなバリアメタル層８、およびパッシベーション膜４上には、有機膜１０が形成されている。有機膜１０は、再配線層６の再配置パッド部７−２に通じる開孔１１を有し、開孔１１の底にはバリアメタル層８が露出する。有機膜１０の厚さの一例は約５０μｍであり、また、その材質の例としては、ポリイミド系樹脂、ベンゾシクロブテン（ＢＣＢ）系樹脂、エポキシ系樹脂、アクリル系樹脂、シリコーン系樹脂などを挙げることができる。
【００２５】
開孔１１内にはバンプ電極１２が形成されている。バンプ電極１２はバリアメタル層８に接触され、バリアメタル層８を介して再配線層６の再配置パッド部７−２に電気的に接続される。バンプ電極１２は有機膜１０の表面から凸状に突出されており、接続機能付きの外部端子を構成する。即ち、突出したバンプ電極１２は図示せぬ配線基板に仮り止めされた後リフローされる。これにより、チップ１は配線基板に接続され、配線基板上に実装される。このため、バンプ電極１２には比較的低い温度でリフローされるような低融点金属が用いられる。低融点金属の例としてはＳｎ／Ｐｂハンダの他、スズ（Ｓｎ）、鉛（Ｐｂ）、銀（Ａｇ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、銅（Ｃｕ）、および金（Ａｕ）の単体、もしくはこれらの合金、もしくはこれらの複合層などを挙げることができる。
【００２６】
このような第１の実施形態によれば、バリアメタル層８が再配線層６の表面を完全に被覆し、かつパッシベーション膜４上に張り出した張出部位９を有する。この構成を具備することにより、再配線層６の“マイグレーション”や“コロージョン”の発生を抑制することができる。
【００２７】
特に張出部位９は、再配線層６の表面上からパッシベーション膜４上に張り出している。このため、張出部位９は、再配線層６が機械的な力あるいは電気的な力によって移動しようとするとき、移動しようとする力に対して反発する。この作用により、再配線層６の強度が構造的に高まる。再配線層６の強度が構造的に高まることで、再配線層６の“マイグレーション”の発生を抑制できる。
【００２８】
また、張出部位９は、有機膜１０が吸収した水分などにより、再配線層６間を接続するような電解質が、たとえばパッシベーション膜４と有機膜１０との界面に沿って生じたとき、この電解質と再配線層６とを接触し難くする。電界質と再配線層６とを接触し難くすることで、再配線層６の“コロージョン”の発生を抑制できる。
【００２９】
このように第１の実施形態によれば、再配線層６にたとえばアルミニウム合金のように製造コスト的に有利な材料を用いたとしても、再配線層６に“マイグレーション”や“コロージョン”の発生を抑制することができる。よって、信頼性の高い半導体集積回路装置を、安価に得ることが可能である。
【００３０】
また、図３（Ａ）、（Ｂ）それぞれの破線円中に示すように、バリアメタル層８の再配線層６の角に対応する部位（バリアメタル層８の角）は丸められることが好ましい。バリアメタル層８の角を丸めることで、再配線層６の角に集中していた電界を緩和することができる。再配線層６の角の電界を緩和できることで、上記“マイグレーション”や“コロージョン”を抑制する効果は、より高まる。
【００３１】
なお、角が丸いバリアメタル層８は、スパッタ法、あるいは電子ビーム蒸着法を用いることで、容易に形成することができる。たとえば第１の実施形態では、Ｔｉ層８−１、Ｎｉ層８−２およびＰｄ層８−３をそれぞれ、スパッタ法、あるいは電子ビーム蒸着法を用いて形成すれば良い。
【００３２】
また、再配線層６は、アルミニウム合金の他、銅、銀、ニッケル等、他の導電体により形成することも可能である。しかし、再配線層６は、アルミニウム合金により形成されるのが、製造コストの面から好ましい。たとえば再配線層６に銅を用いると、アルミニウム合金からなるパッド３とのコンタクトとのために、再配線層６とパッド３との間にバリアメタル層をさらに形成する必要があること、有機膜と銅との反応を抑えるために、チタンなどのバリア層が必要になることなどから、製造工程が複雑になる。製造工程が複雑になれば、製造コストの削減に不利である。
【００３３】
また、再配線層６をバリアメタル層８のみで形成することも考えられるが、再配線層６の抵抗値の面から、再配線層６と、張出部位９を持つバリアメタル層８との組み合わせが望ましい。バリアメタル層８は薄いために抵抗値が高い。このため、配線抵抗が上昇し、信号遅延が顕著となり、動作の高速化に対応しづらくなってしまう。
【００３４】
さらに張出部位９を持つバリアメタル層８を持つ装置は、張出部位９のサイズを調節することで再配線層６の抵抗値を制御できる、という利点も得ることができる。つまり張出部位９のサイズを大きくすれば、再配線層６の抵抗値を低く設定でき、反対に小さくすれば再配線層６の抵抗値を高く設定できる。このように再配線層６の抵抗値を制御すれば、たとえばパッド３からバンプ電極１２までの信号遅延量の最小限化、あるいはパッド３からバンプ電極１２までの信号遅延量の均一化などを図ることができる。このような利点は、たとえば集積回路の高速動作化に有用である。
【００３５】
また、バリアメタル層８は、Ｔｉ／Ｎｉ／Ｐｄの三層構造膜の他、バリアメタルとして機能する導電体であれば、使用することができる。しかし、バリアメタル層８は、Ｐｄ層を含むものを使用することが好ましく、特にＰｄ層を有機膜１０に接触させるようにするのが良い。Ｐｄ層は、有機膜１０との密着性に優れているからである。バリアメタル層８と有機膜１０との密着性が高まると、装置の信頼性を向上できる。
【００３６】
次に、第１の実施形態に係る半導体集積回路装置の製造方法の一例を説明する。
【００３７】
図４（Ａ）〜図４（Ｆ）は第１の実施形態に係る半導体集積回路装置を主要な製造工程毎に示した断面図である。なお、図４（Ａ）〜図４（Ｆ）は図２（Ｂ）に示した断面に対応している。
【００３８】
まず、図４（Ａ）に示すように、パッド３を有するチップ１が形成されたシリコンウェーハ１００を用意する。図５（Ａ）にシリコンウェーハ１００の外観を示す。図５（Ａ）に示すように、ウェーハ１００にはチップ１が複数形成されている。ウェーハ１００のサイズの一例は、直径６インチ、厚さ６２５μｍである。次いで、プラズマＣＶＤ法を用いて、ウェーハ１００の全面上に二酸化シリコン、あるいは窒化シリコンを堆積し、パッシベーション膜４を形成する。次いで、ホトリソグラフィ法を用いて、パッシベーション膜４にパッド３に達する開孔５を形成する。
【００３９】
次に、図４（Ｂ）に示すように、スパッタ法を用いて、ウェーハ１００の全面上にアルミニウム合金をスパッタリングし、アルミニウム合金膜を形成する。このとき、アルミニウム合金膜とアルミニウム合金であるパッド３との密着性を良好とするために、Ｔｉ膜、あるいは窒化チタン（ＴｉＮ）膜、あるいはＴｉとＴｉＮとの複合膜を形成した後、アルミニウム合金膜を形成するようにしても良い。次いで、ホトリソグラフィ法を用いて、アルミニウム合金膜をパターニングし、再配線層６を形成する。
【００４０】
次に、図４（Ｃ）に示すように、スパッタ法、あるいは電子ビーム蒸着法を用いて、ウェーハ１００の全面上にＴｉ、Ｎｉ、Ｐｄを順次、スパッタリング、あるいは蒸着し、Ｔｉ／Ｎｉ／Ｐｄの三層構造膜１０１を形成する。
【００４１】
次に、図４（Ｄ）に示すように、ウェーハ１００の全面上にホトレジストを塗布し、ホトレジスト膜を形成する。次いで、ホトレジスト膜を露光／現像し、バリアメタル層パターンに対応したホトレジストパターン１０２を形成する。このとき、ホトレジストパターン１０２は、再配線層６の上方を完全に被覆するとともに、パッシベーション膜４上に張り出すように形成する。
【００４２】
次に、図４（Ｅ）に示すように、ホトレジストパターン２をマスクに用いて、、三層構造膜１０１をエッチングし、バリアメタル層８を形成する。これにより、再配線層６を完全に被覆するとともに、パッシベーション膜４上に張り出した張出部位９を有するバリアメタル層８が形成される。このように張出部位９を有するバリアメタル層８は、ホトリソグラフィ法を用いて形成することができるので、この発明を実施するにあたり、製造コストの無用な増加がない。
【００４３】
次に、図４（Ｆ）に示すように、ウェーハ１００の全面上に有機物を塗布し、有機膜１０を形成する。次いで、ホトリソグラフィ法を用いて、有機膜１０に再配線層６上のバリアメタル層８に達する開孔１１を形成する。このとき、有機膜１０が感光性を持つものであれば、有機膜１０を露光／現像することで、開孔１１を形成しても良い。
【００４４】
次に、図２（Ａ）〜（Ｃ）に示すように、印刷法、あるいはボール搭載法を用いて、開孔部１１内にハンダを印刷、あるいは搭載し、バンプ電極１２を形成する。
【００４５】
次に、図５（Ｂ）に示すように、ウェーハ１００をダイシングし、バンプ電極１２を有したチップ１に分割する。
【００４６】
ここまでの工程で、この発明に係る半導体集積回路装置が得られる。
【００４７】
さらにこの発明に係る半導体集積回路装置を電子機器に組み込む場合、以下のようにすれば良い。
【００４８】
図５（Ｃ）に示すように、チップ１のバンプ電極１２を、配線基板１０３上の配線パターン１０４上に仮止めする。次いで、チップ１が仮止めされた配線基板１０３を、温度を約２２０℃に設定した窒素リフロー炉に入れ、バンプ電極１２を溶融させる。これにより、バンプ電極１２が配線パターン１０４に固着され、チップ１が配線基板１０３上に実装される。このようにして、この発明に係る半導体集積回路装置を用いた電子機器が完成する。なお、配線基板１０３上に実装されたチップ１の周囲、およびチップ１と配線基板１０３との間にシリコーン系樹脂などを充填した後、硬化させても良い。この場合、シリコーン系樹脂の他、エポキシ系樹脂、アクリル系樹脂などを用いることができる。
【００４９】
このようにして形成した電子機器を、温度サイクル試験に供して、その信頼性を調べた。試験したチップ１のサイズは６ｍｍ×８ｍｍ、バンプ電極１２の数は４９個である。試験の条件は、−６５℃（３０分）〜２５℃（５分）〜１５０℃（３０分）を１サイクルとした。このサイクルを３０００回繰り返したが、バンプ電極１２と配線パターンとの接続箇所に破断の発生は認められなかった。
【００５０】
［第２の実施形態］
図６はこの発明の第２の実施形態に係る半導体集積回路装置の主要な部分を示した断面図である。なお、図６に示す断面は図２（Ｂ）に示した断面に対応している。
【００５１】
図６に示すように、開孔１１内に、金などの導電体２１を形成した後、バンプ電極１２を形成するようにしても良い。
【００５２】
このような装置であると、第１の実施形態と同様の効果を得られる他、開孔１１内に形成された導電体２１を用いて、パッド３からバンプ電極１２までの配線抵抗を制御できる利点がある。
【００５３】
［第３の実施形態］
図７はこの発明の第３の実施形態に係る半導体集積回路装置の主要な部分を示した断面図である。なお、図７に示す断面は図２（Ｂ）に示した断面に対応している。
【００５４】
図７に示すように、開孔１１内に、バリアメタル層３１を形成した後、バンプ電極１２を形成するようにしても良い。
【００５５】
このような装置であると、第１の実施形態と同様の効果を得られる他、バリアメタル層３１が開孔１１の底、および側壁に沿って形成されているので、バンプ電極１２と再配線層６との密着性が高まる利点がある。
【００５６】
また、第３の実施形態は、第２の実施形態と組み合わせることも可能である。
【００５７】
【発明の効果】
以上説明したように、この発明によれば、再配線層にアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いたとしても、これらの発生を抑制できる構造を持つ半導体集積回路装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置を概略的に示した平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図。
【図２】図２（Ａ）は図１（Ａ）中の一点鎖線枠２Ａ内を拡大した拡大図、図２（Ｂ）は図２（Ａ）中のＢ−Ｂ線に沿う断面図、図２（Ｃ）は図２（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３】図３（Ａ）、（Ｂ）はそれぞれバリアメタル層８の一例を詳細に示す断面図。
【図４】図４（Ａ）〜図４（Ｆ）は第１の実施形態に係る半導体集積回路装置を主要な製造工程毎に示した断面図。
【図５】図５（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置が形成されるシリコンウェーハの外観を示す斜視図、図５（Ｂ）はこの発明の第１の実施形態に係る半導体集積回路装置の外観を示す斜視図、図５（Ｃ）はこの発明の第１の実施形態に係る半導体集積回路装置を用いた電子機器の外観を示す斜視図。
【図６】図６はこの発明の第２の実施形態に係る半導体集積回路装置の主要な部分を示した断面図。
【図７】図７はこの発明の第３の実施形態に係る半導体集積回路装置の主要な部分を示した断面図。
【符号の説明】
１…シリコンチップ（シリコン基板）、
２…集積回路、
３…パッド、
４…パッシベーション膜、
５…開孔、
６…再配線層、
７−１…接続部、
７−２…再配置パッド部、
７−３…配線部、
８…バリアメタル層、
８−１…チタン層、
８−２…ニッケル層、
８−３…パラジウム層、
９…張出部位、
１０…有機膜、
１１…開孔、
１２…バンプ電極。
【発明の属する技術分野】
この発明は、半導体チップのパッドを再配線し、外部端子をチップ上に再配置する再配置技術を用いた半導体集積回路装置に関する。
【０００２】
【従来の技術】
再配置技術を用いた半導体集積回路装置としては、チップを配線基板にフリップチップ接続する装置が良く知られており、たとえば特開平９−２６０３８９号公報に開示されている。
【０００３】
さらに近年の再配置技術は、チップサイズパッケージ（ＣＳＰ）と呼ばれ、パッケージのサイズが、チップのサイズとほぼ同等の大きさの極小パッケージ製品等にも、広く利用されるようになってきている。
【０００４】
従来、再配置技術を用いた装置は、パッドを再配線する再配線層に、アルミニウム合金を用いることが多い。
【０００５】
【発明が解決しようとする課題】
しかし、再配線層にアルミニウム合金を用いた場合、下記の事情があった。
【０００６】
再配線層間のピッチが狭くなると、再配線層間の電位差に起因したアルミニウムのマイグレーションやコロージョンが発生する可能性が高まる。マイグレーションが発生すると再配線層どうしが短絡、あるいは断線し、また、コロージョンが発生すると再配線層が電気的に分解され、最後は消失する。これらの現象が発生すると、もはや集積回路として正常に動作しない。
【０００７】
なお、マイグレーションのうち、エレクトロマイグレーションを解消できる装置が、たとえば特開平１０−２６１６６３号公報に開示されている。これに開示された装置では、エレクトロマイグレーションを、再配線層の最上層に形成される金属層に、硬度の大きい材料を用いることで解消している。
【０００８】
しかし、再配線層自体は、銅、銀、ニッケルなどの材料が選択されており、たとえばアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いることは前提とされていない。したがって、“マイグレーション”や“コロージョン”に対しては、より充分な対策を施すことが望ましい。
【０００９】
この発明は、上記の事情に鑑み為されたもので、その目的は、再配線層にアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いたとしても、これらの発生を抑制できる構造を持つ半導体集積回路装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置は、集積回路が形成され、この集積回路に電気的に接続されるパッドを有する半導体基板と、前記基板上に形成され、前記パッドに通じる開孔を有するパッシベーション膜と、前記パッシベーション膜の開孔を介して前記パッドに電気的に接続されるとともに前記パッシベーション膜上に引き出された再配線層と、前記再配線層を完全に被覆するとともに、前記パッシベーション膜上に張り出した張出部位を有するバリアメタル層と、前記バリアメタル層および前記パッシベーション膜上に形成され、前記再配線層上の前記バリアメタル層に達する開孔を有する有機膜と、前記有機膜の開孔および前記バリアメタル層を介して前記再配線層に電気的に接続されるバンプ電極とを具備することを特徴としている。
【００１１】
上記半導体集積回路装置によれば、バリアメタル層が、再配線層を完全に被覆するとともに、パッシベーション膜上に張り出した張出部位を有する。特に張出部位を有するバリアメタル層は、再配線層が機械的な力あるいは電気的な力によって移動しようとするとき、移動しようとする力に対して反発する。これにより、再配線層の強度が構造的に高まり、再配線層の“マイグレーション”の発生を抑制できる。
【００１２】
また、張出部位は、たとえば有機膜が吸収した水分などにより、たとえば有機膜とパッシベーション膜との界面に沿って電解質が生じたとき、電解質と再配線層とを接触し難くする。これにより、再配線層の“コロージョン”の発生を抑制できる。
【００１３】
したがって、再配線層にたとえばアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いたとしても、これらの発生を抑制できる構造を持つ半導体集積回路装置が得られる。
【００１４】
また、その製造方法は、半導体集積回路が形成され、この集積回路に電気的に接続されるパッドを有する半導体基板を用意し、前記基板上に、前記パッドに通じる開孔を有するパッシベーション膜を形成し、前記パッシベーション膜の開孔を介して前記パッドに電気的に接続されるとともに前記パッシベーション膜上に引き出された再配線層を形成し、前記再配線層および前記パッシベーション膜上にバリアメタル層を形成し、前記バリアメタル層を前記再配線層を完全に被覆するとともに、前記パッシベーション膜上に張り出した張出部位を有するようにパターニングし、前記パッシベーション膜および前記バリアメタル層上に、前記再配線層上の前記バリアメタルに達する開孔を有する有機膜を形成し、前記有機膜の開孔および前記バリアメタル層を介して前記再配線層に電気的に接続されるバンプ電極を形成することを特徴としている。
【００１５】
上記製造方法によれば、バリアメタル層を、再配線層を完全に被覆するとともに、パッシベーション膜上に張り出した張出部位を有するようにパターニングするので、この発明に係る半導体集積回路装置を、製造コストの無用な増加を抑制して製造することができる。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図面にわたり、共通する箇所には共通する参照符号を付す。
【００１７】
［第１の実施形態］
図１（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置を概略的に示した平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図である。
【００１８】
図１（Ａ）、（Ｂ）それぞれに示すように、シリコンチップ（シリコン基板）１内には集積回路２が形成されている。チップ１のサイズの一例は６ｍｍ×８ｍｍである。チップ１の上方にはパッド３が形成されている。パッド３は集積回路２に電気的に接続されており、集積回路２の外部端子として機能する。この実施形態ではパッド３の配置の一例として、パッド３をチップ１の縁に沿って配置したものを示す。パッド３のサイズの一例は約９０μｍ×９０μｍであり、約２００μｍのピッチで配置されている。パッド３の好ましい材質の一例は、アルミニウムを主成分とする導電体、たとえばアルミニウム（Ａｌ）、シリコン（Ｓｉ）および銅（Ｃｕ）を含むようなアルミニウム合金である。チップ１上にはパッシベーション膜４が形成されている。パッシベーション膜４は、パッド３に通じる開孔５を有する。
【００１９】
パッシベーション膜４上には再配線層６が形成されている。再配線層６は、チップ１の縁に沿って配置されたパッド３をチップ１の中央の部分に引き出し、パッド３、つまり外部端子をチップ１の中央の部分に二次元的に再配置するための配線である。このため、再配線層６は、その一端にパッド３に接続される領域７−１（以下接続部と呼ぶ）、その他端にバンプ電極１２に接続される領域７−２（以下再配置パッド部と呼ぶ）、および接続部７−１と再配置パッド部７−２とを接続する配線部７−３をそれぞれ有する。接続部７−１は開孔５を介してパッド３に電気的に接続される。接続部７−１のサイズの一例は約１００μｍ×１００μｍである。また、再配置パッド部７−２のサイズの一例は約３００〜４００μｍ×３００〜４００μｍ、また、配線部７−３のサイズの一例は幅約３０〜６０μｍである。再配線層６の好ましい材質の一例は、パッド３と同様、アルミニウム合金であり、その厚さの一例は０．１〜５μｍである。厚さが０．１μｍ未満では抵抗値が高くなり過ぎ、また、厚さが５μｍを超えると再配線層６にクラックが入りやすくなるためである。特に好ましい範囲は０．５〜３μｍであり、第１の実施形態では、約０．８μｍとした。再配線層６の上にはバリアメタル層８が形成されている。バリアメタル層８は、再配線層６の酸化を抑制したり、再配線層６とバンプ電極１２との反応の抑制、および再配線層６とバンプ電極１２との密着性を向上させる役目を持つ。
【００２０】
図２（Ａ）は、図１（Ａ）中の一点鎖線枠２Ａ内を拡大した拡大図である。また、図２（Ｂ）は図２（Ａ）中のＢ−Ｂ線に沿う断面図、図２（Ｃ）は図２（Ａ）中のＣ−Ｃ線に沿う断面図である。
【００２１】
図２（Ａ）〜（Ｃ）それぞれに示すように、バリアメタル層８は、再配線層６の表面を完全に被覆している。バリアメタル層８の一例を、図３（Ａ）、（Ｂ）に詳細に示す。図３（Ａ）は図２（Ｂ）に示す再配置パッド部７−２およびその近傍の断面に対応し、図３（Ｂ）は図２（Ｃ）に示す配線部７−３の断面に対応する。
【００２２】
図３（Ａ）、（Ｂ）に示すように、バリアメタル層８の一例は、再配線層６の表面上に、チタン（Ｔｉ）層８−１、ニッケル（Ｎｉ）層８−２、およびパラジウム（Ｐｄ）層８−３を順次積層した三層構造膜である。Ｔｉ層８−１の厚さの一例は０．０５〜０．３μｍである。厚さが０．０５μｍ未満では再配線層６（アルミニウム合金）との密着性が悪化する可能性があり、また、厚さが０．３μｍを超えるとＴｉ層８−１にクラックが入りやすくなるためである。Ｎｉ層８−２の厚さの一例は０．１〜３μｍである。厚さが０．１μｍ未満ではバンプ電極１２を構成する低融点金属、たとえばハンダの場合、スズ（Ｓｎ）の拡散の影響を受け、Ｔｉ層８−１との界面、およびＰｄ層８−３との界面との信頼性が悪化する。また、厚さが３μｍを超えるとスパッタ装置や蒸着装置での形成が困難となる。Ｐｄ層８−３の厚さの一例は０．０１〜０．３μｍである。厚さが０．０１μｍ未満ではＮｉ層８−２の酸化を抑制できない。また、厚さが０．３μｍを超えるとハンダとの濡れ性が悪くなるためである。第１の実施形態では、Ｔｉ層８−１、Ｎｉ層８−２、Ｐｄ層８−３の厚さの一例としてそれぞれ、０．１μｍ、０．３μｍ、０．０５μｍとした。
【００２３】
さらにバリアメタル層８は、パッシベーション膜４上に張り出した張出部位９を有する。張出部位９のサイズの一例は２〜２０μｍである。第１の実施形態では、再配線層６の配線部７−３の幅を約５０μｍとしたとき、特に好ましい例として張出部位９のサイズを約１０μｍとした。
【００２４】
このようなバリアメタル層８、およびパッシベーション膜４上には、有機膜１０が形成されている。有機膜１０は、再配線層６の再配置パッド部７−２に通じる開孔１１を有し、開孔１１の底にはバリアメタル層８が露出する。有機膜１０の厚さの一例は約５０μｍであり、また、その材質の例としては、ポリイミド系樹脂、ベンゾシクロブテン（ＢＣＢ）系樹脂、エポキシ系樹脂、アクリル系樹脂、シリコーン系樹脂などを挙げることができる。
【００２５】
開孔１１内にはバンプ電極１２が形成されている。バンプ電極１２はバリアメタル層８に接触され、バリアメタル層８を介して再配線層６の再配置パッド部７−２に電気的に接続される。バンプ電極１２は有機膜１０の表面から凸状に突出されており、接続機能付きの外部端子を構成する。即ち、突出したバンプ電極１２は図示せぬ配線基板に仮り止めされた後リフローされる。これにより、チップ１は配線基板に接続され、配線基板上に実装される。このため、バンプ電極１２には比較的低い温度でリフローされるような低融点金属が用いられる。低融点金属の例としてはＳｎ／Ｐｂハンダの他、スズ（Ｓｎ）、鉛（Ｐｂ）、銀（Ａｇ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、銅（Ｃｕ）、および金（Ａｕ）の単体、もしくはこれらの合金、もしくはこれらの複合層などを挙げることができる。
【００２６】
このような第１の実施形態によれば、バリアメタル層８が再配線層６の表面を完全に被覆し、かつパッシベーション膜４上に張り出した張出部位９を有する。この構成を具備することにより、再配線層６の“マイグレーション”や“コロージョン”の発生を抑制することができる。
【００２７】
特に張出部位９は、再配線層６の表面上からパッシベーション膜４上に張り出している。このため、張出部位９は、再配線層６が機械的な力あるいは電気的な力によって移動しようとするとき、移動しようとする力に対して反発する。この作用により、再配線層６の強度が構造的に高まる。再配線層６の強度が構造的に高まることで、再配線層６の“マイグレーション”の発生を抑制できる。
【００２８】
また、張出部位９は、有機膜１０が吸収した水分などにより、再配線層６間を接続するような電解質が、たとえばパッシベーション膜４と有機膜１０との界面に沿って生じたとき、この電解質と再配線層６とを接触し難くする。電界質と再配線層６とを接触し難くすることで、再配線層６の“コロージョン”の発生を抑制できる。
【００２９】
このように第１の実施形態によれば、再配線層６にたとえばアルミニウム合金のように製造コスト的に有利な材料を用いたとしても、再配線層６に“マイグレーション”や“コロージョン”の発生を抑制することができる。よって、信頼性の高い半導体集積回路装置を、安価に得ることが可能である。
【００３０】
また、図３（Ａ）、（Ｂ）それぞれの破線円中に示すように、バリアメタル層８の再配線層６の角に対応する部位（バリアメタル層８の角）は丸められることが好ましい。バリアメタル層８の角を丸めることで、再配線層６の角に集中していた電界を緩和することができる。再配線層６の角の電界を緩和できることで、上記“マイグレーション”や“コロージョン”を抑制する効果は、より高まる。
【００３１】
なお、角が丸いバリアメタル層８は、スパッタ法、あるいは電子ビーム蒸着法を用いることで、容易に形成することができる。たとえば第１の実施形態では、Ｔｉ層８−１、Ｎｉ層８−２およびＰｄ層８−３をそれぞれ、スパッタ法、あるいは電子ビーム蒸着法を用いて形成すれば良い。
【００３２】
また、再配線層６は、アルミニウム合金の他、銅、銀、ニッケル等、他の導電体により形成することも可能である。しかし、再配線層６は、アルミニウム合金により形成されるのが、製造コストの面から好ましい。たとえば再配線層６に銅を用いると、アルミニウム合金からなるパッド３とのコンタクトとのために、再配線層６とパッド３との間にバリアメタル層をさらに形成する必要があること、有機膜と銅との反応を抑えるために、チタンなどのバリア層が必要になることなどから、製造工程が複雑になる。製造工程が複雑になれば、製造コストの削減に不利である。
【００３３】
また、再配線層６をバリアメタル層８のみで形成することも考えられるが、再配線層６の抵抗値の面から、再配線層６と、張出部位９を持つバリアメタル層８との組み合わせが望ましい。バリアメタル層８は薄いために抵抗値が高い。このため、配線抵抗が上昇し、信号遅延が顕著となり、動作の高速化に対応しづらくなってしまう。
【００３４】
さらに張出部位９を持つバリアメタル層８を持つ装置は、張出部位９のサイズを調節することで再配線層６の抵抗値を制御できる、という利点も得ることができる。つまり張出部位９のサイズを大きくすれば、再配線層６の抵抗値を低く設定でき、反対に小さくすれば再配線層６の抵抗値を高く設定できる。このように再配線層６の抵抗値を制御すれば、たとえばパッド３からバンプ電極１２までの信号遅延量の最小限化、あるいはパッド３からバンプ電極１２までの信号遅延量の均一化などを図ることができる。このような利点は、たとえば集積回路の高速動作化に有用である。
【００３５】
また、バリアメタル層８は、Ｔｉ／Ｎｉ／Ｐｄの三層構造膜の他、バリアメタルとして機能する導電体であれば、使用することができる。しかし、バリアメタル層８は、Ｐｄ層を含むものを使用することが好ましく、特にＰｄ層を有機膜１０に接触させるようにするのが良い。Ｐｄ層は、有機膜１０との密着性に優れているからである。バリアメタル層８と有機膜１０との密着性が高まると、装置の信頼性を向上できる。
【００３６】
次に、第１の実施形態に係る半導体集積回路装置の製造方法の一例を説明する。
【００３７】
図４（Ａ）〜図４（Ｆ）は第１の実施形態に係る半導体集積回路装置を主要な製造工程毎に示した断面図である。なお、図４（Ａ）〜図４（Ｆ）は図２（Ｂ）に示した断面に対応している。
【００３８】
まず、図４（Ａ）に示すように、パッド３を有するチップ１が形成されたシリコンウェーハ１００を用意する。図５（Ａ）にシリコンウェーハ１００の外観を示す。図５（Ａ）に示すように、ウェーハ１００にはチップ１が複数形成されている。ウェーハ１００のサイズの一例は、直径６インチ、厚さ６２５μｍである。次いで、プラズマＣＶＤ法を用いて、ウェーハ１００の全面上に二酸化シリコン、あるいは窒化シリコンを堆積し、パッシベーション膜４を形成する。次いで、ホトリソグラフィ法を用いて、パッシベーション膜４にパッド３に達する開孔５を形成する。
【００３９】
次に、図４（Ｂ）に示すように、スパッタ法を用いて、ウェーハ１００の全面上にアルミニウム合金をスパッタリングし、アルミニウム合金膜を形成する。このとき、アルミニウム合金膜とアルミニウム合金であるパッド３との密着性を良好とするために、Ｔｉ膜、あるいは窒化チタン（ＴｉＮ）膜、あるいはＴｉとＴｉＮとの複合膜を形成した後、アルミニウム合金膜を形成するようにしても良い。次いで、ホトリソグラフィ法を用いて、アルミニウム合金膜をパターニングし、再配線層６を形成する。
【００４０】
次に、図４（Ｃ）に示すように、スパッタ法、あるいは電子ビーム蒸着法を用いて、ウェーハ１００の全面上にＴｉ、Ｎｉ、Ｐｄを順次、スパッタリング、あるいは蒸着し、Ｔｉ／Ｎｉ／Ｐｄの三層構造膜１０１を形成する。
【００４１】
次に、図４（Ｄ）に示すように、ウェーハ１００の全面上にホトレジストを塗布し、ホトレジスト膜を形成する。次いで、ホトレジスト膜を露光／現像し、バリアメタル層パターンに対応したホトレジストパターン１０２を形成する。このとき、ホトレジストパターン１０２は、再配線層６の上方を完全に被覆するとともに、パッシベーション膜４上に張り出すように形成する。
【００４２】
次に、図４（Ｅ）に示すように、ホトレジストパターン２をマスクに用いて、、三層構造膜１０１をエッチングし、バリアメタル層８を形成する。これにより、再配線層６を完全に被覆するとともに、パッシベーション膜４上に張り出した張出部位９を有するバリアメタル層８が形成される。このように張出部位９を有するバリアメタル層８は、ホトリソグラフィ法を用いて形成することができるので、この発明を実施するにあたり、製造コストの無用な増加がない。
【００４３】
次に、図４（Ｆ）に示すように、ウェーハ１００の全面上に有機物を塗布し、有機膜１０を形成する。次いで、ホトリソグラフィ法を用いて、有機膜１０に再配線層６上のバリアメタル層８に達する開孔１１を形成する。このとき、有機膜１０が感光性を持つものであれば、有機膜１０を露光／現像することで、開孔１１を形成しても良い。
【００４４】
次に、図２（Ａ）〜（Ｃ）に示すように、印刷法、あるいはボール搭載法を用いて、開孔部１１内にハンダを印刷、あるいは搭載し、バンプ電極１２を形成する。
【００４５】
次に、図５（Ｂ）に示すように、ウェーハ１００をダイシングし、バンプ電極１２を有したチップ１に分割する。
【００４６】
ここまでの工程で、この発明に係る半導体集積回路装置が得られる。
【００４７】
さらにこの発明に係る半導体集積回路装置を電子機器に組み込む場合、以下のようにすれば良い。
【００４８】
図５（Ｃ）に示すように、チップ１のバンプ電極１２を、配線基板１０３上の配線パターン１０４上に仮止めする。次いで、チップ１が仮止めされた配線基板１０３を、温度を約２２０℃に設定した窒素リフロー炉に入れ、バンプ電極１２を溶融させる。これにより、バンプ電極１２が配線パターン１０４に固着され、チップ１が配線基板１０３上に実装される。このようにして、この発明に係る半導体集積回路装置を用いた電子機器が完成する。なお、配線基板１０３上に実装されたチップ１の周囲、およびチップ１と配線基板１０３との間にシリコーン系樹脂などを充填した後、硬化させても良い。この場合、シリコーン系樹脂の他、エポキシ系樹脂、アクリル系樹脂などを用いることができる。
【００４９】
このようにして形成した電子機器を、温度サイクル試験に供して、その信頼性を調べた。試験したチップ１のサイズは６ｍｍ×８ｍｍ、バンプ電極１２の数は４９個である。試験の条件は、−６５℃（３０分）〜２５℃（５分）〜１５０℃（３０分）を１サイクルとした。このサイクルを３０００回繰り返したが、バンプ電極１２と配線パターンとの接続箇所に破断の発生は認められなかった。
【００５０】
［第２の実施形態］
図６はこの発明の第２の実施形態に係る半導体集積回路装置の主要な部分を示した断面図である。なお、図６に示す断面は図２（Ｂ）に示した断面に対応している。
【００５１】
図６に示すように、開孔１１内に、金などの導電体２１を形成した後、バンプ電極１２を形成するようにしても良い。
【００５２】
このような装置であると、第１の実施形態と同様の効果を得られる他、開孔１１内に形成された導電体２１を用いて、パッド３からバンプ電極１２までの配線抵抗を制御できる利点がある。
【００５３】
［第３の実施形態］
図７はこの発明の第３の実施形態に係る半導体集積回路装置の主要な部分を示した断面図である。なお、図７に示す断面は図２（Ｂ）に示した断面に対応している。
【００５４】
図７に示すように、開孔１１内に、バリアメタル層３１を形成した後、バンプ電極１２を形成するようにしても良い。
【００５５】
このような装置であると、第１の実施形態と同様の効果を得られる他、バリアメタル層３１が開孔１１の底、および側壁に沿って形成されているので、バンプ電極１２と再配線層６との密着性が高まる利点がある。
【００５６】
また、第３の実施形態は、第２の実施形態と組み合わせることも可能である。
【００５７】
【発明の効果】
以上説明したように、この発明によれば、再配線層にアルミニウム合金のように製造コスト的に有利であるが“マイグレーション”や“コロージョン”が発生し易い材料を用いたとしても、これらの発生を抑制できる構造を持つ半導体集積回路装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置を概略的に示した平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図。
【図２】図２（Ａ）は図１（Ａ）中の一点鎖線枠２Ａ内を拡大した拡大図、図２（Ｂ）は図２（Ａ）中のＢ−Ｂ線に沿う断面図、図２（Ｃ）は図２（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３】図３（Ａ）、（Ｂ）はそれぞれバリアメタル層８の一例を詳細に示す断面図。
【図４】図４（Ａ）〜図４（Ｆ）は第１の実施形態に係る半導体集積回路装置を主要な製造工程毎に示した断面図。
【図５】図５（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置が形成されるシリコンウェーハの外観を示す斜視図、図５（Ｂ）はこの発明の第１の実施形態に係る半導体集積回路装置の外観を示す斜視図、図５（Ｃ）はこの発明の第１の実施形態に係る半導体集積回路装置を用いた電子機器の外観を示す斜視図。
【図６】図６はこの発明の第２の実施形態に係る半導体集積回路装置の主要な部分を示した断面図。
【図７】図７はこの発明の第３の実施形態に係る半導体集積回路装置の主要な部分を示した断面図。
【符号の説明】
１…シリコンチップ（シリコン基板）、
２…集積回路、
３…パッド、
４…パッシベーション膜、
５…開孔、
６…再配線層、
７−１…接続部、
７−２…再配置パッド部、
７−３…配線部、
８…バリアメタル層、
８−１…チタン層、
８−２…ニッケル層、
８−３…パラジウム層、
９…張出部位、
１０…有機膜、
１１…開孔、
１２…バンプ電極。
Claims (8)
- 集積回路が形成され、この集積回路に電気的に接続されるパッドを有する半導体基板と、
前記基板上に形成され、前記パッドに通じる開孔を有するパッシベーション膜と、
前記パッシベーション膜の開孔を介して前記パッドに電気的に接続されるとともに前記パッシベーション膜上に引き出された再配線層と、
前記再配線層を完全に被覆するとともに、前記パッシベーション膜上に張り出した張出部位を有するバリアメタル層と、
前記バリアメタル層および前記パッシベーション膜上に形成され、前記再配線層上の前記バリアメタル層に達する開孔を有する有機膜と、
前記有機膜の開孔および前記バリアメタル層を介して前記再配線層に電気的に接続されるバンプ電極と
を具備することを特徴とする半導体集積回路装置。 - 前記バリアメタル層の角が丸まっていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記再配線層はアルミニウムを主成分とする導電体により形成されていることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
- 前記バリアメタル層はチタン、ニッケル、パラジウムの３層構造でなることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
- 前記チタンの厚さは０．０５μｍ〜０．３μｍであり、前記ニッケルの厚さは０．１μｍ〜３μｍであり、前記パラジウムの厚さは０．０１〜０．３μｍであることを特徴とする請求項４に記載の半導体集積回路装置。
- 前記有機膜は、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、エポキシ系樹脂、アクリル系樹脂、及びシリコーン系樹脂のいずれか一つであることを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体集積回路装置。
- 前記バンプ電極は、低融点金属であることを特徴とする請求項１乃至請求項６いずれか一項に記載の半導体集積回路装置。
- 半導体集積回路が形成され、この集積回路に電気的に接続されるパッドを有する半導体基板を用意する工程と、
前記基板上に、前記パッドに通じる開孔を有するパッシベーション膜を形成する工程と、
前記パッシベーション膜の開孔を介して前記パッドに電気的に接続されるとともに前記パッシベーション膜上に引き出された再配線層を形成する工程と、
前記パッシベーション膜および前記再配線層上にバリアメタル層を形成する工程と、
前記バリアメタル層を前記再配線層を完全に被覆するとともに、前記パッシベーション膜上に張り出した張出部位を有するようにパターニングする工程と、
前記パッシベーション膜および前記バリアメタル層上に、前記再配線層上の前記バリアメタル層に達する開孔を有する有機膜を形成する工程と、
前記有機膜の開孔および前記バリアメタル層を介して前記再配線層に電気的に接続されるバンプ電極を形成することを特徴とする半導体集積回路装置の製造方法。
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| JP2002373959A (ja) * | 2001-06-14 | 2002-12-26 | Hitachi Maxell Ltd | 半導体装置及びその製造方法 |
| JP2002373958A (ja) * | 2001-06-15 | 2002-12-26 | Casio Micronics Co Ltd | 半導体チップの実装構造及び半導体チップの実装方法 |
| JP3856304B2 (ja) * | 2002-03-25 | 2006-12-13 | 株式会社リコー | Ｃｓｐにおける抵抗素子およびｃｓｐを備えた半導体装置 |
| KR100605314B1 (ko) | 2004-07-22 | 2006-07-28 | 삼성전자주식회사 | 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법 |
| KR101011860B1 (ko) * | 2008-05-07 | 2011-01-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
| JP5285385B2 (ja) * | 2008-10-15 | 2013-09-11 | 株式会社フジクラ | 積層配線基板の製造方法 |
| KR101148601B1 (ko) | 2010-07-05 | 2012-05-25 | 삼성전기주식회사 | 아이씨 모듈 및 이의 제조 방법과 아이씨 모듈을 이용한 임베디드 인쇄회로기판 및 이의 제조 방법 |
| JP2012129570A (ja) * | 2012-04-03 | 2012-07-05 | Megica Corp | チップの製造方法 |
| CN105793964A (zh) | 2014-11-13 | 2016-07-20 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| KR102624624B1 (ko) * | 2016-06-15 | 2024-01-12 | 삼성디스플레이 주식회사 | 집적 회로 및 그 제조 방법 |
-
1999
- 1999-04-21 JP JP11365799A patent/JP3563635B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11610785B2 (en) | 2020-10-27 | 2023-03-21 | Samsung Electronics Co., Ltd. | Semiconductor packages |
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